TWI703694B - 半導體裝置之製造方法 - Google Patents

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TWI703694B
TWI703694B TW105119356A TW105119356A TWI703694B TW I703694 B TWI703694 B TW I703694B TW 105119356 A TW105119356 A TW 105119356A TW 105119356 A TW105119356 A TW 105119356A TW I703694 B TWI703694 B TW I703694B
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谷口敬
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日商瑞薩電子股份有限公司
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Abstract

本發明之目的在於提高半導體裝置的可靠度。為了達成上述目的，本發明之半導體裝置的製造方法，在因為形成由樹脂所構成的封裝體的步驟，而使樹脂也進入到形成於晶片搭載部的底面的溝槽時，藉由洗淨晶片搭載部的底面的步驟，將埋入溝槽的樹脂除去，且於晶片搭載部的底面形成電鍍膜的步驟，亦於溝槽的內壁形成電鍍膜。

Description

半導體裝置之製造方法
本發明，係關於一種半導體裝置的製造技術，例如，係關於一種適用於具有從封裝體露出晶片搭載部的底面的構造的半導體裝置的製造技術的有效技術。
日本特開2014－7363號公報（專利文獻1）記載了一種在從封裝體露出之晶片襯墊的底面形成單一溝槽的技術。
日本特開2012－94598號公報（專利文獻2）記載了一種將形成於從封裝體露出之晶片襯墊的樹脂毛邊除去的技術。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2014－7363號公報 [專利文獻2] 日本特開2012－94598號公報
[發明所欲解決的問題] 關於半導體裝置的封裝件態樣，存在一種令搭載半導體晶片的晶片搭載部（晶片襯墊、墊片）的底面從封裝體露出的墊片露出型的半導體裝置。該墊片露出型的半導體裝置，具有可將半導體晶片所產生之熱有效率地從封裝體所露出之晶片襯墊的底面發散的優點。
然而，在墊片露出型的半導體裝置的製造步驟中，存在有於露出晶片搭載部的底面之情況下形成封裝體的步驟，在形成實際的封裝體的步驟中，構成封裝體的樹脂不可避免地會滲漏到晶片搭載部的底面。當該滲漏樹脂很多時，晶片搭載部的底面之中的被樹脂所覆蓋的區域會變大，露出之晶片搭載部的散熱效率會有降低之虞。亦即，即使特別設計成露出晶片搭載部的底面，由於在實際的製造步驟中仍不可避免地會存在滲漏樹脂，如何能夠抑制樹脂滲漏到晶片搭載部的底面，從提高半導體裝置的散熱效率的觀點來看是很重要的。亦即，為了製得露出晶片搭載部的底面以提高散熱效率的半導體裝置，實施改良以抑制在實際製造步驟中不可避免地存在的滲漏樹脂的增加，有其必要。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置的製造方法，在因為形成由樹脂所構成之封裝體的步驟，而使樹脂也進入到形成於晶片搭載部的底面的第1溝槽時，藉由洗淨晶片搭載部的底面的步驟，將埋入第1溝槽的樹脂除去，且於晶片搭載部的底面形成電鍍膜的步驟，亦於第1溝槽的內壁形成電鍍膜。 [發明的功效]
若根據本發明一實施態樣，便可提高半導體裝置的可靠度。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。
同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
另外，在用來說明實施態樣的全部圖式中，對於相同的構件原則上會附上相同的符號，其重複説明省略。另外，為了使圖式更容易檢視，即使是俯視圖，有時也會附上影線。
＜相關技術的説明＞ 首先，針對關於墊片露出型的半導體裝置的相關技術進行説明，之後，對於該相關技術的改善進行檢討。然後，針對對於相關技術的改善的檢討所思及的技術構想進行説明。另外，本說明書所謂的「相關技術」，係指具有發明者新發現之技術問題的技術，並非公眾已知的習知技術，而係有意記載為「新穎之技術構想的前提技術（未眾所公知之技術）」的技術。
包含晶片搭載部與引線在內的引線框架，例如，係由容易氧化的銅材所構成，受到氧化的銅材，密合性會降低。因此，在墊片露出型的半導體裝置中，在將半導體裝置安裝於安裝基板時，為了提高連接可靠度，會形成覆蓋露出之晶片搭載部的底面的電鍍膜，並隔著該電鍍膜，將晶片搭載部安裝於安裝基板上的金屬圖案（端子）。此時，形成在晶片搭載部的底面的電鍍膜，例如，存在預先就形成於引線框架的態樣，以及在半導體裝置的製造步驟中才形成的態樣。
近年來，從關懷環境的觀點來看，會要求半導體裝置所使用之電鍍膜的無鉛化。作為該無鉛對策，在相關技術中，例如，會使用由Ni（鎳）／Pd（鈀）／Au（金）的堆疊膜所構成的電鍍膜，而且，會預先於引線框架形成Ni／Pd／Au膜。
在此，墊片露出型的半導體裝置，在封裝步驟中，構成封裝體的樹脂必然會滲漏到晶片搭載部的底面。因此，墊片露出型的半導體裝置，在封裝步驟之後，會考慮實施將滲漏到晶片搭載部的底面的樹脂除去的洗淨步驟。然而，在相關技術中，並未實施將滲漏到晶片搭載部的底面的樹脂除去的洗淨步驟。這是因為，在相關技術中，若實施洗淨步驟，則構成Ni／Pd／Au膜的鎳會在晶片搭載部的底面堆積。亦即，當鎳在晶片搭載部的底面堆積時，該鎳便容易受到氧化，故晶片搭載部與安裝基板的連接可靠度會降低。
亦即，Ni／Pd／Au膜，覆蓋由容易受到氧化的銅材所構成的晶片搭載部，而具有提高晶片搭載部與安裝基板的連接可靠度的功能。然而，若實施將滲漏到晶片搭載部的底面的樹脂除去的洗淨步驟，則由於鎳會堆積在Ni／Pd／Au膜的最表面，而該鎳便容易受到氧化，故即使在晶片搭載部的底面形成Ni／Pd／Au膜，也無法提高晶片搭載部與安裝基板的連接可靠度。亦即，在相關技術中，若實施將滲漏到晶片搭載部的底面的樹脂除去的洗淨步驟，則會無法發揮Ni／Pd／Au膜所具有之提高連接可靠度此等功能。
因此，在相關技術中，從提高墊片露出型的半導體裝置與安裝基板的連接可靠度的觀點來看，實施洗淨步驟有其困難。另一方面，在封裝步驟中，由於構成封裝體的樹脂必然會滲漏到晶片搭載部的底面，故在相關技術中，必須盡可能地減少滲漏到晶片搭載部的底面的樹脂量。
具體而言，圖1，係從頂面側觀察相關技術的晶片搭載部TAB的俯視圖。在圖1中，於晶片搭載部TAB的端部，形成了段差部DL，沿著晶片搭載部TAB的外周圍部位，形成了溝槽DIT。在此，由於段差部DL以及溝槽DIT形成於晶片搭載部TAB的底面，故在圖1中以虛線表示。
圖2，係沿著圖1的A－A線切斷的剖面圖。如圖2所示的，於晶片搭載部TAB的底面的端部，形成了段差部DL，在與該段差部DL隔著間隔的內側，形成了單一溝槽DIT。在此，於圖2中，顯示出晶片搭載部TAB的厚度t1、段差部DL的段差d1，以及溝槽DIT的深度d2。
圖3，係表示對圖2所示之相關技術的晶片搭載部TAB，用樹脂RS實施封裝步驟，進而形成了封裝體MR的狀態的示意剖面圖。在圖3中，段差部DL，係為了抑制滲漏樹脂擴散到晶片搭載部TAB的底面而設置，惟僅靠段差部DL，欲完全抑制滲漏樹脂的擴散有其困難。因此，相關技術，在與段差部DL隔著間隔的內側設置了溝槽DIT。藉此，滲漏到晶片搭載部TAB的底面的樹脂RS，會進入到溝槽DIT內，而被阻截。藉此，若根據相關技術，便可抑制滲漏樹脂擴散到比溝槽DIT更內側的區域。亦即，在相關技術中，藉由設置段差部DL與溝槽DIT，以抑制滲漏到晶片搭載部TAB的底面的樹脂RS的擴散。因此，相關技術所設置之溝槽DIT，具有盡可能使樹脂RS進入其內部，以抑制滲漏樹脂擴散到比溝槽DIT更內側之區域的功能。亦即，在相關技術中設置溝槽DIT的基本構想，在於盡可能加深溝槽DIT的深度，以提高溝槽DIT阻截樹脂RS的功能。亦即，相關技術，並未以將滲漏到晶片搭載部TAB的底面的樹脂RS除去為前提，故必然地，也並未預定要將進入到溝槽DIT內的樹脂RS除去。因此，相關技術，並未考慮將埋入溝槽DIT的樹脂RS除去的容易度，而主要係著眼在盡可能加深溝槽DIT的深度，以提高溝槽DIT阻截樹脂RS的功能。因此，在相關技術中，為了提高溝槽DIT阻截樹脂RS的功能，例如，如圖2所示的，係將溝槽DIT的深度d2設在晶片搭載部TAB的厚度t1的1／2以上。另外，在相關技術中，係將段差部DL的段差d1設在晶片搭載部TAB的厚度t1的1／2以上。
在以該等方式構成之相關技術中，如圖3所示的，在晶片搭載部TAB的底面的區域A1，電鍍膜PF會露出，另一方面，晶片搭載部TAB的底面的區域B1，會被滲漏到底面的樹脂RS所覆蓋。其結果，在相關技術中，由於被樹脂RS所覆蓋之區域B1的散熱特性會降低，而且無法將區域B1使用於與安裝基板的連接，故晶片搭載部TAB與安裝基板的連接可靠度也會降低。亦即，就相關技術而言，從半導體裝置的散熱特性的提高以及連接可靠度的提高的觀點來看，仍存在改善的空間。
因此，本實施態樣，在相關技術所存在之改善空間中，實施克服缺點的改良。以下，針對實施了該等改良的本實施態樣的技術構想進行説明。
＜實施態樣的基本構想＞ 本實施態樣的基本構想，係「在墊片露出型的半導體裝置中，以設置能夠抑制滲漏樹脂在晶片搭載部底面之擴散的溝槽為前提，在樹脂封裝步驟之後，實施將滲漏到晶片搭載部的底面的樹脂與進入到溝槽內部的樹脂一併除去的洗淨步驟，在洗淨步驟之後，於溝槽內部也形成電鍍膜」的構想。
亦即，本實施態樣的基本構想，係用溝槽內部抑制滲漏樹脂的擴散，另一方面，將進入到溝槽內部的樹脂除去，並於溝槽內壁形成電鍍膜。藉此，若根據本實施態樣的基本構想，便可實現「從包含溝槽內部在內的晶片搭載部的底面將樹脂除去以提高半導體裝置的散熱特性，以及於溝槽內壁也形成電鍍膜以提高半導體裝置與安裝基板的連接可靠度」等目的。
本實施態樣的基本構想，於晶片搭載部的底面設置溝槽此點，與相關技術共通，惟相關技術所設置之溝槽，並未以將進入到溝槽內部的樹脂除去為前提，相對於此，本實施態樣所設置之溝槽，係以將進入到溝槽內部的樹脂除去為前提，於此點有所不同。亦即，本實施態樣的溝槽與相關技術所設置的溝槽，在具有抑制滲漏到晶片搭載部底面之樹脂擴散的功能此點係共通的。然而，相關技術所設置之溝槽的設計構想，並未以將進入到溝槽內部的樹脂除去為前提，故成為強調「盡可能將溝槽內部的容積擴大，以提高滲漏樹脂的阻截效果」這個觀點的基本構想。相對於此，本實施態樣所設置之溝槽的設計構想，係以將進入到溝槽內部的樹脂除去為前提，故成為根據「對於溝槽而言，不僅滲漏樹脂的阻截功能，連進入到溝槽內部的樹脂的除去容易度也考慮在內」這個觀點的基本構想。像這樣，本實施態樣的基本構想，與相關技術的基本構想在思考方向（觀點）上並不相同，故將本實施態樣的基本構想具體實現化的半導體裝置的構造，與相關技術的半導體裝置的構造也不相同。亦即，本實施態樣的晶片搭載部的底面構造，與相關技術的晶片搭載部的底面構造並不相同。
＜半導體裝置的構造＞ 以下，針對本實施態樣的半導體裝置的構造進行説明。
圖4，係表示本實施態樣的半導體裝置PKG1的構造的俯視圖。其中，圖4（a），係從頂面側（表面側）觀察本實施態樣的半導體裝置PKG1的俯視圖，圖4（b），係從底面側（背面側）觀察本實施態樣的半導體裝置PKG1的俯視圖。在圖4（a）中，本實施態樣的半導體裝置PKG1，例如，具有矩形形狀的封裝體MR，複數條引線LD從該封裝體MR的4個側面突出。另一方面，在圖4（b）中，本實施態樣的半導體裝置PKG1，其晶片搭載部TAB的底面從封裝體MR露出，於所露出之晶片搭載部TAB，沿著晶片搭載部TAB的外周圍部位，形成了2圈溝槽（溝槽DIT1與溝槽DIT2）。像這樣，本實施態樣的半導體裝置PKG1，構成其晶片搭載部TAB的底面從封裝體MR露出的所謂墊片露出型的半導體裝置，尤其，本實施態樣的半導體裝置PKG1的封裝件構造為QFP（Quad Flat Package，四面扁平封裝件）。
接著，圖5，係在本實施態樣的半導體裝置PKG1中，以透視的方式顯示出封裝體MR的內部的俯視圖。如圖5所示的，在封裝體MR的內部的中心部位，配置了矩形形狀的晶片搭載部TAB，在該晶片搭載部TAB的頂面上搭載了矩形形狀的半導體晶片CHP。於該半導體晶片CHP，例如，形成了積體電路，積體電路，係由形成於半導體基板的複數個電場效應電晶體以及形成在電場效應電晶體的上方的多層配線所構成，在該多層配線的最上層形成了圖5所示的複數個襯墊PD。該等複數個襯墊PD，例如，沿著矩形形狀的半導體晶片CHP的外周圍部位配置，形成於半導體晶片CHP的襯墊PD與引線LD，例如，利用由金線所構成的導線（導電性構件）W電連接。
接著，圖6，係將本實施態樣的半導體裝置PKG1沿著某一剖面切斷的剖面圖。如圖6所示的，本實施態樣的半導體裝置PKG1，例如，具有由樹脂所構成的封裝體MR，晶片搭載部TAB的底面從封裝體MR露出。然後，在晶片搭載部TAB的頂面上，搭載了半導體晶片CHP，形成於該半導體晶片CHP的表面的襯墊（在圖6中未顯示）與引線LD，用導線W連接。在此，本實施態樣，在從封裝體MR露出的晶片搭載部TAB的底面，於外緣部位（外端部位）形成了段差部DL，在比該段差部DL更內側之處形成了溝槽DIT1，而且，在溝槽DIT1的內側形成了溝槽DIT2。此時，在本實施態樣的半導體裝置PKG1中，構成封裝體MR的樹脂埋入段差部DL，另一方面，在溝槽DIT1以及溝槽DIT2的內部，並未形成樹脂。
圖7，係從頂面側觀察晶片搭載部TAB的角部附近的部分放大圖。可知在圖7中，於晶片搭載部TAB的底面，形成了段差部DL，在該段差部DL的內側形成了溝槽DIT1，而且，在溝槽DIT1的內側形成了溝槽DIT2。然後，如圖7所示的，溝槽DIT1以及溝槽DIT2，沿著晶片搭載部TAB的外周圍部位形成，尤其，在晶片搭載部TAB的角部附近，溝槽DIT1以及溝槽DIT2，形成推拔狀。
接著，圖8，係沿著圖7的A－A線切斷的剖面圖。如圖8所示的，晶片搭載部TAB的底面，從由樹脂RS所構成的封裝體MR露出，於所露出之晶片搭載部TAB的底面，形成了段差部DL、溝槽DIT1以及溝槽DIT2。此時，在段差部DL的內部，填充了樹脂RS，另一方面，在溝槽DIT1以及溝槽DIT2的內部，並未形成樹脂RS，惟形成了電鍍膜PF。亦即，在晶片搭載部TAB的底面，遍及圖8所示的區域A2，形成了電鍍膜PF。在此，本實施態樣，如圖8所示的，晶片搭載部TAB的厚度t1、段差部DL的段差d1、溝槽DIT1以及溝槽DIT2的深度d2的關係，成立d1≦1／2×t1，d2≦1／2×t1的關係。另外，本實施態樣，如圖8所示的，段差部DL的段差與溝槽DIT1的中心部位之間的距離L1、溝槽DIT1的中心部位與溝槽DIT2的中心部之間的距離L2，成立L1＜L2的關係。
本實施態樣的半導體裝置，以上述的方式構成，茲將其更詳細的構造整理如下。
（1）本實施態樣的半導體裝置PKG1，具備：於底面形成了溝槽DIT1的晶片搭載部TAB；搭載於晶片搭載部TAB的頂面的半導體晶片CHP；藉由導線W與半導體晶片CHP的襯墊PD電連接的引線LD；以及將半導體晶片CHP封裝的封裝體MR。然後，晶片搭載部TAB的底面，從封裝體MR露出，而且，於包含溝槽DIT1的內部在內的底面，形成了電鍍膜PF。
（2）在溝槽DIT1內，並未形成構成封裝體MR的樹脂RS。
（3）溝槽DIT1，沿著晶片搭載部TAB的外周圍部位形成。
（4）溝槽DIT1的深度d2，在晶片搭載部TAB的厚度t1的1／2以下。
（5）溝槽DIT1的剖面形狀，為V字形狀。
（6）於晶片搭載部TAB的底面，更進一步，與溝槽DIT1隔著間隔形成了溝槽DIT2。
（7）溝槽DIT2，形成在比溝槽DIT1更靠晶片搭載部TAB的內側之處。
（8）溝槽DIT1的深度d2以及溝槽DIT2的深度d2，均在晶片搭載部TAB的厚度t1的1／2以下。
（9）於溝槽DIT2的內壁，亦形成了電鍍膜PF。
（10）在溝槽DIT2內，並未形成構成封裝體MR的樹脂RS。
（11）在晶片搭載部TAB的底面的外端部位，形成了與溝槽DIT隔著間隔的段差部DL。
（12）溝槽DIT1，形成在比段差部DL更內側之處。
（13）溝槽DIT1的深度d2，比段差部DL的段差d1更淺。
（14）於晶片搭載部TAB的底面，在比溝槽DIT1更內側之處形成了溝槽DIT2，在剖面視圖中，段差部DL的段差位置與溝槽DIT1的中心位置的距離L1，比溝槽DIT1的中心位置與溝槽DIT2的中心位置的距離L2更小。
（15）在段差部DL的內部，形成了構成封裝體MR的樹脂RS。
（16）晶片搭載部TAB，具有：在第1方向上延伸的第1邊、與第1邊交叉的第2邊，以及成為第1邊與第2邊的交叉點的角部。然後，溝槽DIT1，具有：與第1邊平行的第1部分、與第2邊平行的第2部分，以及將第1部分與該第2部分連接的第3部分。此時，溝槽DIT1的第3部分與角部之間的距離，比溝槽DIT1的第1部分與第1邊之間的距離更長，而且，比溝槽DIT1的第2部分與第2邊之間的距離更長。
（17）溝槽DIT1的第3部分與第1部分所形成之角，為鈍角，而且，溝槽DIT1的第3部分與第2部分所形成之角，為鈍角。
接著，針對將本實施態樣的半導體裝置PKG1安裝於安裝基板MB的狀態進行説明。圖9，係表示將本實施態樣的半導體裝置PKG1安裝於安裝基板MB的狀態的剖面圖。在圖9中，於安裝基板MB的頂面，形成了端子TE1與端子TE2，在該安裝基板MB的頂面上，搭載了本實施態樣的半導體裝置PKG1。具體而言，如圖9所示的，從封裝體MR露出之晶片搭載部TAB的底面與安裝基板MB的端子TE2藉由焊接材料SL電連接，而且，從封裝體MR突出之引線LD的一部分（外引線）與安裝基板MB的端子TE1藉由焊接材料SL電連接。以該等方式，本實施態樣的半導體裝置PKG1，安裝於安裝基板MB。
＜實施態樣的構造上的特徴＞ 接著，針對本實施態樣的構造上的特徴點進行説明。本實施態樣的構造上的特徴點，例如，如圖8所示的，在於「在溝槽DIT1的內部以及溝槽DIT2的內部並未形成樹脂RS，且遍及溝槽DIT1的內壁以及溝槽DIT2的內壁形成了電鍍膜PF」此點。亦即，本實施態樣的構造上的特徴點，如圖8所示的，在於「遍及晶片搭載部TAB的底面之中的包含溝槽DIT1以及溝槽DIT2在內的區域A2形成了電鍍膜PF」此點。
藉此，便可如圖9所示的，將包含溝槽DIT1以及溝槽DIT2在內的區域（圖8的區域A2）整體使用於與安裝基板MB的端子TE2的電連接。因此，若根據本實施態樣，便可提高半導體裝置PKG1與安裝基板MB的連接可靠度。再者，由於可令溝槽DIT1以及溝槽DIT2與安裝基板MB的端子TE2隔著電鍍膜PF接觸，故可使晶片搭載部TAB的散熱效率提高。亦即，若根據本實施態樣，便可將包含溝槽DIT1以及溝槽DIT2在內的區域A2整體當作熱的發散路徑使用，故可使半導體晶片CHP所產生之熱從晶片搭載部TAB的底面有效率地發散。因此，若根據本實施態樣，不僅可提高半導體裝置PKG1與安裝基板MB的連接可靠度，更可因為散熱效率的提高而抑制半導體裝置PKG1的錯誤動作，藉由該等加乘效果，便可達到使半導體裝置PKG1的可靠度大幅提高之目的。
例如，在相關技術中，如圖3所示的，在溝槽DIT的內部殘留樹脂RS，於溝槽DIT的內壁並未形成電鍍膜PF，且在晶片搭載部TAB的底面之中的包含溝槽DIT在內的區域B1，形成了樹脂RS。因此，相關技術，無法將區域B1使用於與安裝基板的連接，而只有比溝槽DIT更內側的區域A1可使用於與安裝基板的連接。因此，在相關技術中，半導體裝置與安裝基板隔著導電構件（電鍍膜PF）的接觸面積變小，其結果，晶片搭載部TAB與安裝基板的連接可靠度降低，同時有助於提高散熱效率的區域也變小，故散熱效率也降低。這是因為，若根據相關技術，由於在溝槽DIT的內部殘留著樹脂RS，故會導致半導體裝置與安裝基板的連接可靠度降低，以及半導體裝置的散熱效率降低，因為該等因素的加乘效果，相關技術的半導體裝置的可靠度便降低。
相對於此，若根據本實施態樣的半導體裝置PKG1，如圖8所示的，在溝槽DIT1的內部以及溝槽DIT2的內部，並未形成樹脂RS，且形成了電鍍膜PF。這意味著，若根據本實施態樣，溝槽DIT1以及溝槽DIT2的形成區域亦可使用於與安裝基板MB的連接。然後，由於包含溝槽DIT1以及溝槽DIT2在內的區域A2，比相關技術的區域A1更廣，故若根據本實施態樣的半導體裝置PKG1，比起相關技術而言，更可擴大半導體裝置PKG1與安裝基板MB的連接面積。其結果，若根據本實施態樣，比起相關技術而言，更可提高半導體裝置PKG1與安裝基板MB的連接可靠度，同時可使半導體裝置PKG1的散熱效率提高。因此，若根據本實施態樣，比起相關技術而言，更可提高半導體裝置的可靠度。
＜半導體裝置的製造方法＞ 本實施態樣的半導體裝置PKG1，以上述的方式構成，以下，針對其製造方法，參照圖式進行説明。
首先，圖10，係表示本實施態樣的半導體裝置的製造步驟的流程的流程圖，根據該流程圖，簡單説明本實施態樣的半導體裝置的製造步驟的流程。在圖10中，例如，準備具有引線與晶片搭載部的引線框架（S101）。此時，於所準備之引線框架的晶片搭載部的底面，預先形成了段差部與溝槽。
接著，將半導體晶片搭載在引線框架的晶片搭載部上（晶片安裝步驟）（S102）。之後，將形成於半導體晶片的表面的襯墊與設置於引線框架的引線用導電性構件（導線）電連接（導線結合步驟）（S103）。接著，以覆蓋半導體晶片與引線的一部分（內引線部），且露出晶片搭載部的底面的方式，形成由樹脂所構成的封裝體（成模步驟）（S104）。然後，將晶片搭載部的底面洗淨（洗淨步驟）（S105）。此時，若於晶片搭載部的底面存在滲漏樹脂，則藉由該洗淨步驟，便可將樹脂從晶片搭載部的底面除去。
之後，於從封裝體露出之晶片搭載部的底面以及引線的其他部分（外引線部）形成電鍍膜（電鍍步驟）（S106）。接著，令引線成形（成型步驟）（S107），之後，令半導體裝置單片化（單片化步驟）（S108）。如是，便可製造出本實施態樣的半導體裝置。將所製得之半導體裝置，例如，安裝於安裝基板（安裝步驟）（S109）。具體而言，將從封裝體露出之晶片搭載部的底面與安裝基板的端子藉由焊接材料連接，同時將從封裝體露出之引線的一部分與安裝基板的端子藉由焊接材料連接。以上述方式，將墊片露出型的半導體裝置安裝於安裝基板。
接著，針對本實施態樣的半導體裝置的製造步驟，參照圖式，更進一步進行説明。首先，如圖11所示的，準備產品區域PR配置成陣列狀的引線框架LF。在此，圖12（a），係將產品區域PR放大顯示的俯視圖，圖12（b），係顯示出產品區域PR的一個剖面的剖面圖。如圖12（a）所示的，在產品區域PR的中央部位，配置了矩形形狀的晶片搭載部TAB，在該晶片搭載部TAB的周圍配置了複數條引線LD。另外，如圖12（b）所示的，於晶片搭載部TAB的底面，預先以彼此隔著間隔的方式，形成了段差部DL、溝槽DIT1以及溝槽DIT2。具體而言，溝槽DIT1，形成在比段差部DL更內側之處，溝槽DIT2，形成在比溝槽DIT1更內側之處。然後，溝槽DIT1的深度以及溝槽DIT2的深度，比段差部DL的段差更淺。另外，在剖面視圖中，段差部DL的段差位置與溝槽DIT1的中心位置的距離，比溝槽DIT1的中心位置與溝槽DIT2的中心位置的距離更小。
此時，段差部DL、溝槽DIT1以及溝槽DIT2，例如，利用壓製法形成，於段差部DL，形成了垂直段差，另一方面，溝槽DIT1以及溝槽DIT2的剖面形狀，形成V字形狀。
再者，如圖12（b）所示的，引線LD的配置位置，比晶片搭載部TAB的配置位置更高。換言之，晶片搭載部TAB的配置位置，比引線LD的配置位置更低。
接著，準備好在表面形成了襯墊的半導體晶片CHP。然後，如圖13（a）以及圖13（b）所示的，將半導體晶片CHP搭載在晶片搭載部TAB的頂面上。之後，如圖14（a）以及圖14（b）所示的，將形成於半導體晶片CHP的襯墊與引線LD用導線W電連接。
接著，如圖15所示的，利用下模具BM與上模具UM夾住引線框架並形成空間CAV。具體而言，將搭載了半導體晶片CHP的晶片搭載部TAB配置在下模具BM上，同時用下模具BM與上模具UM將引線LD夾住。藉此，搭載了半導體晶片CHP的晶片搭載部TAB，配置在由下模具BM與上模具UM所密閉之空間CAV內。在該狀態下，如圖16所示的，將樹脂RS注入由下模具BM與上模具UM所密閉之空間CAV內。此時，由於本實施態樣，在晶片搭載部TAB的外端部位形成了段差部DL，故如圖16所示的，從晶片搭載部TAB的側面注入的樹脂RS所形成的注入壓力會被分散。其結果，樹脂RS便不易侵入到配置在下模具BM上的晶片搭載部TAB的底面。亦即，在本實施態樣中，形成在晶片搭載部TAB的外端部位的段差部DL，具有使樹脂RS所形成之注入壓力分散，以抑制樹脂RS進入到晶片搭載部TAB的底面的功能。以上述的方式，便可實施於露出引線LD的一部分以及晶片搭載部TAB的底面之情況下，用樹脂RS封裝半導體晶片CHP的步驟。
像這樣，本實施態樣，為了抑制樹脂RS進入到晶片搭載部TAB的底面，而在晶片搭載部TAB的外端部位設置了段差部DL，惟僅靠設置段差部DL，便欲確實地抑制樹脂RS進入到晶片搭載部TAB的底面，有其困難。亦即，在露出晶片搭載部TAB的底面之情況下，用樹脂RS封裝半導體晶片CHP的步驟中，即使設置防止樹脂RS滲漏的段差部DL，樹脂RS有時仍會進入到晶片搭載部TAB的底面。
具體而言，圖17，係表示在引線框架的產品區域PR形成了由樹脂RS所構成的封裝體MR之後的狀態的圖式。其中，圖17（a），係從頂面側觀察封裝體MR的俯視圖，圖17（b），係從底面側觀察封裝體MR的俯視圖。
如圖17（b）所示的，晶片搭載部TAB的底面從封裝體MR的底面露出，圖17（b），顯示出樹脂RS進入到該晶片搭載部TAB的底面的情況。如圖17（b）所示的，可知於晶片搭載部TAB的底面，沿著晶片搭載部TAB的外周圍部位，形成了彼此隔著間隔的溝槽DIT1與溝槽DIT2。亦即，沿著晶片搭載部TAB的外周圍部位，在外側形成了溝槽DIT1，在溝槽DIT1的內側形成了溝槽DIT2。
在此，如圖17（b）所示的，可知樹脂RS雖進入到晶片搭載部TAB的底面，惟該樹脂RS，被形成於晶片搭載部TAB的底面的溝槽DIT1以及溝槽DIT2所阻截，樹脂RS並未進入到比溝槽DIT2更內側的區域。亦即，可知由於本實施態樣，在晶片搭載部TAB的底面，於段差部DL的內側，設置了溝槽DIT1以及溝槽DIT2，故段差部DL所未能防止的樹脂RS的滲入，被溝槽DIT1以及溝槽DIT2所阻截。亦即，可知即使在樹脂RS進入到晶片搭載部TAB的底面的情況下，若根據本實施態樣，由於在段差部DL的內側設置了溝槽DIT1以及溝槽DIT2，故可抑制樹脂RS進入到比內側的溝槽DIT2更內側的區域。
具體而言，圖18，係表示利用形成於晶片搭載部TAB的底面的溝槽DIT1以及溝槽DIT2，抑制樹脂RS的滲入的示意圖。尤其，如圖18所示的，可知本實施態樣，可抑制樹脂RS進入到比溝槽DIT2更內側的區域。此時，由圖18亦可知，當樹脂RS也進入到形成於晶片搭載部TAB的底面的溝槽DIT1以及溝槽DIT2時，進入到溝槽DIT1的樹脂RS的量，比進入到溝槽DIT2的樹脂RS的量更多。亦即，首先，利用形成於外側的溝槽DIT1，抑制樹脂RS的滲入，該溝槽DIT1所未能阻截的樹脂RS，則被形成於內側的溝槽DIT2所阻截。因此，如圖18所示的，進入到溝槽DIT1的樹脂RS的量，比進入到溝槽DIT2的樹脂RS的量更多。
以上述的方式，便可實施在露出引線LD的一部分以及晶片搭載部TAB的底面之情況下，用樹脂RS封裝半導體晶片CHP的步驟。此時，圖19，顯示出樹脂RS埋入形成於晶片搭載部TAB的底面的溝槽DIT1以及溝槽DIT2的狀態。
接著，如圖20（a）以及圖20（b）所示的，將晶片搭載部TAB的底面洗淨。藉此，將埋入溝槽DIT1以及溝槽DIT2的樹脂RS除去。例如，洗淨晶片搭載部TAB的底面的步驟，可利用電解去毛邊（電氣分解）與水壓去毛邊（高壓水噴射）的組合實施。亦即，本實施態樣的洗淨步驟，在利用電解去毛邊令所附著之樹脂RS豎起之後，利用水壓去毛邊將豎起之樹脂RS沖走以除去之。
接著，如圖21（a）以及圖21（b）所示的，於從封裝體MR露出之引線LD的一部分與從封裝體MR露出之晶片搭載部TAB的底面形成電鍍膜PF。具體而言，本實施態樣的外裝電鍍步驟，例如，利用電解電鍍法，形成由純錫（Sn）所構成的電鍍膜PF。另外，電鍍膜PF，只要係由不含鉛的材料（無鉛材料）所構成即可，不限於純錫，亦可使用由錫－鉍或錫－銅所構成的材料。
根據以上所述的，本實施態樣，在形成封裝體MR的步驟令樹脂RS也進入到形成於晶片搭載部TAB的底面的溝槽DIT1以及溝槽DIT2時（參照圖18），利用洗淨步驟，將埋入溝槽DIT1以及溝槽DIT2的樹脂RS除去（參照圖20）。然後，外裝電鍍步驟，於溝槽DIT1的內壁以及溝槽DIT2的內壁亦形成電鍍膜PF（參照圖21）。
之後，如圖22所示的，例如，令從封裝體MR突出的引線LD形成鷗翼形狀，之後，令半導體裝置PKG1單片化。以上述的方式，便可製造出本實施態樣的半導體裝置PKG1。
＜實施態樣的製作方法上的特徴＞ 本實施態樣的基本構想，係「在墊片露出型的半導體裝置中，以在晶片搭載部的底面設置抑制滲漏樹脂的擴散的溝槽為前提，在樹脂封裝步驟之後，實施將滲漏到晶片搭載部的底面的樹脂與進入到溝槽內部的樹脂一併除去的洗淨步驟，並在洗淨步驟之後，在溝槽的內部也形成電鍍膜」的構想。
然後，本實施態樣，具有將上述基本構想具體實現化的特徴點，以下，針對本實施態樣的製作方法上的特徴點進行説明。
本實施態樣的第1特徴點，在於「並未預先於所準備之引線框架LF形成電鍍膜PF，而是在半導體裝置的製造步驟中形成電鍍膜」此點。若更進一步而言，本實施態樣的第1特徴點，例如，如圖20以及圖21所示的，在於「以在實施了洗淨從封裝體MR露出之晶片搭載部TAB的底面的步驟之後的步驟，於晶片搭載部TAB的底面形成電鍍膜PF」此點。藉此，若根據本實施態樣，例如，如圖21（b）所示的，便可於溝槽DIT1的內壁以及溝槽DIT2的內壁形成電鍍膜PF。亦即，若根據本實施態樣的第1特徴點，便可在形成封裝體MR的步驟令樹脂RS也進入到形成於晶片搭載部TAB的底面的溝槽DIT1以及溝槽DIT2時，利用洗淨晶片搭載部TAB的底面的步驟，將埋入溝槽DIT1以及溝槽DIT2的樹脂RS除去。然後，外裝電鍍步驟，便可於溝槽DIT1的內壁以及溝槽DIT2的內壁也形成電鍍膜PF。其結果，若根據本實施態樣，例如，如圖9所示的，便可將包含溝槽DIT1以及溝槽DIT2在內的區域（圖8的區域A2）整體使用於與安裝基板MB的端子TE2的電連接。因此，若根據本實施態樣，便可提高半導體裝置PKG1與安裝基板MB的連接可靠度。再者，由於可令溝槽DIT1以及溝槽DIT2與安裝基板MB的端子TE2隔著電鍍膜PF接觸，故可使晶片搭載部TAB的散熱效率提高。亦即，若根據本實施態樣，由於可將包含溝槽DIT1以及溝槽DIT2在內的區域當作熱的發散路徑使用，故可使半導體晶片CHP所產生之熱從晶片搭載部TAB的底面有效率地發散。因此，若根據本實施態樣，不僅可提高半導體裝置PKG1與安裝基板MB的連接可靠度，更可因為散熱效率的提高而抑制半導體裝置PKG1的錯誤動作，藉由該等加乘效果，便可達到使半導體裝置PKG1的可靠度提高之目的。
例如，在相關技術中，作為無鉛對策，會使用由Ni（鎳）／Pd（鈀）／Au（金）的堆疊膜所構成的電鍍膜PF，而且，會預先於引線框架形成Ni／Pd／Au膜。然而，在以該等方式構成的相關技術中，實施將滲漏到晶片搭載部TAB的底面的樹脂RS除去的洗淨步驟有其困難。這是因為，在相關技術中，會預先於引線框架LF形成電鍍膜PF，故在相關技術中，若實施洗淨步驟，則必然會對電鍍膜PF造成不良影響。具體而言，在相關技術中，若實施洗淨步驟，則構成Ni／Pd／Au膜的鎳會堆積於晶片搭載部TAB的底面。然後，當鎳堆積於晶片搭載部TAB的底面時，該鎳便容易受到氧化，故晶片搭載部TAB與安裝基板MB的連接可靠度會降低。因此，在相關技術中，欲實施將滲漏到晶片搭載部TAB的底面的樹脂RS除去的洗淨步驟有其困難。
相對於此，若根據本實施態樣，則並非像相關技術那樣，係預先於所準備之引線框架LF，形成由Ni（鎳）／Pd（鈀）／Au（金）的堆疊膜所構成的電鍍膜PF，而是在半導體裝置的製造步驟中（外裝電鍍步驟），形成例如由純錫所構成的電鍍膜PF。藉此，若根據本實施態樣，便可在比外裝電鍍步驟更前面的步驟形成封裝體MR，並在該形成封裝體MR的步驟與外裝電鍍步驟之間，插入洗淨晶片搭載部TAB的底面的步驟。這是因為，若根據該等構成，便會在實施了洗淨步驟之後才實施外裝電鍍步驟，故洗淨步驟不會對電鍍膜PF造成影響。
根據以上所述的，本實施態樣的第1特徴點，在於「在半導體裝置的製造步驟中，形成由無鉛材料所構成的電鍍膜PF」此點。若更進一步而言，本實施態樣的第1特徴點，在於「形成電鍍膜PF的外裝電鍍步驟，係在比形成封裝體MR的步驟更後面的步驟實施」此點。然後，根據該第1特徴點，便可在比外裝電鍍步驟更前面的步驟，插入將晶片搭載部TAB的底面洗淨的步驟。其結果，若根據本實施態樣，即使在樹脂RS也進入到形成於晶片搭載部TAB的底面的溝槽DIT1以及溝槽DIT2的情況下，仍可藉由洗淨晶片搭載部TAB的底面的步驟，將埋入溝槽DIT1以及溝槽DIT2的樹脂RS除去，並在外裝電鍍步驟中，於溝槽DIT1的內壁以及溝槽DIT2的內壁也形成電鍍膜PF。藉此，溝槽DIT1的內部以及溝槽DIT2的內部亦有助於半導體基板PKG1與安裝基板MB的連接，因此，若根據本實施態樣，便可提高半導體裝置PKG1與安裝基板MB的連接可靠度，同時可提高半導體裝置PKG1的散熱特性。
本實施態樣的基本構想，在「於晶片搭載部的底面設置溝槽」此點，與相關技術共通，惟相關技術所設置之溝槽，並未以將進入到溝槽內部的樹脂除去為前提，相對於此，本實施態樣所設置之溝槽，係以將進入到溝槽內部的樹脂除去為前提，於此點有所不同。亦即，本實施態樣的溝槽與相關技術所設置之溝槽，在「具有抑制滲漏到晶片搭載部的底面的樹脂擴散的功能」此點係共通的。然而，相關技術所設置之溝槽的設計構想，並未以將進入到溝槽內部的樹脂除去為前提，故成為強調「盡可能擴大溝槽內部的容積，以提高滲漏樹脂的阻截效果」這個觀點的基本構想。相對於此，本實施態樣所設置之溝槽的設計構想，係以將進入到溝槽內部的樹脂除去為前提，故成為根據「對於溝槽而言，不僅滲漏樹脂的阻截功能，連進入到溝槽內部的樹脂的除去容易度也考慮在內」這個觀點的基本構想。像這樣，本實施態樣的基本構想，與相關技術的基本構想在思考方向（觀點）上並不相同，故將本實施態樣的基本構想具體實現化的半導體裝置的構造，與相關技術的半導體裝置的構造也不相同。亦即，本實施態樣的晶片搭載部的底面構造，與相關技術的晶片搭載部的底面構造並不相同。
以下，針對將該基本構想具體實現化的本實施態樣的第2特徴點進行説明。本實施態樣的第2特徴點，在於「為了更容易將進入到溝槽DIT1的內部以及溝槽DIT2的內部的樹脂RS除去，而對溝槽DIT1的形狀以及溝槽DIT2的形狀加以改良」此點。具體而言，例如，如圖8所示的，溝槽DIT1以及溝槽DIT2，以溝槽DIT1的深度d2以及溝槽DIT2的深度d2，均在晶片搭載部TAB的厚度t1的1／2以下的方式構成。藉此，若根據本實施態樣，便可使溝槽DIT1的深度d2以及溝槽DIT2的深度d2較淺。此意味著，更容易將進入到溝槽DIT1以及溝槽DIT2內部的樹脂RS除去。其結果，若根據本實施態樣的第2特徴點，便可利用洗淨晶片搭載部TAB的底面的洗淨步驟，確實地將進入到溝槽DIT1以及溝槽DIT2的樹脂RS除去。
關於此點，在相關技術中，例如，如圖3所示的，溝槽DIT的深度，比晶片搭載部TAB的厚度的1／2更大。這是因為，相關技術，僅著眼於「並未以將進入到溝槽DIT內部的樹脂RS除去為前提，故盡可能擴大溝槽DIT內部的容積，以提高滲漏樹脂的阻截效果」這個觀點。相對於此，本實施態樣所設置之溝槽DIT1（溝槽DIT2），係以將進入到溝槽DIT1（溝槽DIT2）內部的樹脂RS除去為前提，故對於溝槽DIT1（溝槽DIT2）而言，不僅滲漏樹脂的阻截功能，連進入到溝槽DIT1（溝槽DIT2）內部的樹脂RS的除去容易度也考慮在內。其結果，本實施態樣，為了使滲入樹脂RS的除去特性提高，而以溝槽DIT1（溝槽DIT2）的深度d2在晶片搭載部TAB的厚度t1的1／2以下的方式構成。
本實施態樣的第2特徴點，亦可如以下所示的，用另一種表現方式表示之。亦即，例如，如圖8所示的，溝槽DIT1（溝槽DIT2），亦可以溝槽DIT1（溝槽DIT2）的深度d2比段差部DL的段差d1更小的方式構成。藉此，若根據本實施態樣，便可使溝槽DIT1（溝槽DIT2）的深度d2較淺。此意味著，更容易將進入到溝槽DIT1（溝槽DIT2）內部的樹脂RS除去。其結果，若根據本實施態樣的第2特徴點，便可利用洗淨晶片搭載部TAB的底面的洗淨步驟，確實地將進入到溝槽DIT1（溝槽DIT2）的樹脂RS除去。
亦即，段差部DL，被樹脂RS填埋，且並未以將該埋入之樹脂RS除去為前提。另一方面，溝槽DIT1（溝槽DIT2），係以將滲入之樹脂RS除去為前提。因此，段差部DL與溝槽DIT1（溝槽DIT2），在是否將樹脂RS除去此點並不相同，由於深度越淺越容易將樹脂RS除去，故本實施態樣，以溝槽DIT1（溝槽DIT2）的深度d2比段差部DL的段差d1更小的方式構成。
關於此點，在相關技術中，例如，如圖3所示的，溝槽DIT的深度，與段差部DL的段差大致相同。這是因為，相關技術，係著眼於「並未以將進入到溝槽DIT內部的樹脂RS除去為前提，故盡可能擴大溝槽DIT內部的容積，以提高滲漏樹脂的阻截效果」這個觀點。另一方面，本實施態樣，係以將進入到溝槽DIT1（溝槽DIT2）的樹脂RS除去為前提，故如圖8所示的，比起並未以將埋入之樹脂RS除去為前提的段差部DL的段差而言，溝槽DIT1（溝槽DIT2）的深度d2更小。
本實施態樣的第2特徴點的另一改良點，例如，如圖8所示的，在於「將溝槽DIT1的形狀以及溝槽DIT2的形狀設置成V字形狀」此點。藉此，若根據本實施態樣，便可提高進入到溝槽DIT1（溝槽DIT2）的樹脂RS的除去容易度。這是因為，吾人認為，相較於圖3所示之相關技術的半圓形狀的溝槽DIT，若根據本實施態樣的V字形狀的溝槽DIT1（溝槽DIT2），即使與半圓形狀的溝槽DIT相同深度與寬度，其容積仍會比較小，故進入到溝槽DIT1（溝槽DIT2）的樹脂RS的除去容易度會提高。
另外，例如，欲形成V字形狀的溝槽DIT1（溝槽DIT2），可使用壓製法。根據以上所述的，本實施態樣的第2特徴點，具體而言，具有使溝槽DIT1（溝槽DIT2）的深度d2較淺的第1改良點，以及設置成V字形狀以縮小容積的第2改良點。然後，藉由該第1改良點與第2改良點的加乘效果，若根據本實施態樣，便可大幅提高進入到溝槽DIT1（溝槽DIT2）的樹脂RS的除去特性。
接著，本實施態樣的第3特徴點，例如，如圖7以及圖8所示的，在於「於晶片搭載部TAB的底面設置複數個溝槽（例如，溝槽DIT1以及溝槽DIT2）」此點。此乃，本實施態樣的溝槽DIT1，以將進入到溝槽DIT1內部的樹脂RS除去為前提，對於溝槽DIT1而言，不僅滲漏樹脂的阻截功能，連進入到溝槽DIT1內部的樹脂RS的除去容易度也考慮在內才有用的構造。亦即，本實施態樣，考慮進入到溝槽DIT1內部的樹脂RS的除去容易度，從提高該樹脂RS的除去容易度的觀點，思及上述的第2特徴點。然後，若根據本實施態樣的第2特徴點，藉由使溝槽DIT1的深度d2較淺的第1改良點，以及設置成V字形狀以縮小容積的第2改良點，便可提高進入到溝槽DIT1的樹脂RS的除去容易度。另一方面，可提高進入到溝槽DIT1的樹脂RS的除去容易度，反過來看，也可以說意味著溝槽DIT1的阻截功能降低。因此，本實施態樣，為了抑制作為提高進入到溝槽DIT1的樹脂RS的除去容易度的構造的副作用而顯現出來的阻截功能的降低，於晶片搭載部TAB的底面設置了複數個溝槽（例如，溝槽DIT1以及溝槽DIT2）（第3特徴點）。藉此，例如，如圖18所示的，便可將溝槽DIT1所未能阻截的樹脂RS以設置在溝槽DIT1的內側的溝槽DIT2阻截之。亦即，若根據本實施態樣的第3特徴點，便可抑制阻截功能降低此等第2特徴點的副作用，使阻截功能充分地發揮。
像這樣，若根據本實施態樣，藉由組合上述的第2特徴點與第3特徴點，便可用較佳的方式，兼顧晶片搭載部TAB的底面的滲漏樹脂的阻截功能的提高，以及進入到溝槽DIT1（溝槽DIT2）內部的樹脂RS的除去容易度的提高。
本實施態樣的第3特徴點，係以洗淨晶片搭載部TAB的底面，而將進入到溝槽DIT1（溝槽DIT2）內部的樹脂RS除去此等第1特徴點為前提才有用的構造。以下，針對該點進行説明。
例如，圖3所示之相關技術，並未預定將埋入溝槽DIT的樹脂RS除去。因此，相關技術，欲採用於晶片搭載部TAB的底面互相隔著間隔配置的複數個溝槽DIT有其困難。這是因為，在相關技術中，若於晶片搭載部TAB的底面設置複數個溝槽DIT，則樹脂RS會殘留到內側的溝槽DIT的區域。亦即，當相關技術，於晶片搭載部TAB的底面設置複數個溝槽DIT，以圖提高滲漏樹脂的阻截功能時，由於滲漏到晶片搭載部TAB的底面的樹脂RS會就這樣殘留下來，故樹脂RS的殘留區域會變大。此意味著會導致半導體裝置與安裝基板的連接可靠度降低，同時也會導致半導體裝置的散熱特性降低。因此，相關技術，於晶片搭載部TAB的底面設置複數個溝槽DIT，從欲圖半導體裝置與安裝基板的連接可靠度提高以及半導體裝置的散熱特性提高的觀點來看，係採用了不佳的構造。亦即，在並未預定將埋入溝槽DIT的樹脂RS除去的相關技術中，比起「於晶片搭載部TAB的底面設置複數個溝槽DIT，以圖提高滲漏樹脂的阻截功能」這個構造而言，「設置單一溝槽DIT，盡可能擴大單一溝槽DIT的內部容積，以提高滲漏樹脂的阻截效果」這個構造更有用。
相對於此，本實施態樣，係以洗淨晶片搭載部TAB的底面，而將進入到溝槽DIT1（溝槽DIT2）內部的樹脂RS除去為前提。此時，由於分別進入到溝槽DIT1以及溝槽DIT2的樹脂RS會被除去，故設置複數個溝槽DIT1以及溝槽DIT2的構造，與相關技術不同，並不會導致半導體裝置與安裝基板的連接可靠度降低或半導體裝置的散熱特性降低，而係可達到提高滲漏樹脂的阻截功能之目的構造。另一方面，在本實施態樣中，「設置單一溝槽，盡可能擴大單一溝槽的內部容積，以提高滲漏樹脂的阻截效果」的構造，會使滲入樹脂RS的除去容易度顯著降低，故為本實施態樣所不宜採用的構造。在此，本實施態樣，係以洗淨晶片搭載部TAB的底面，而將進入到溝槽DIT1（溝槽DIT2）內部的樹脂RS除去為前提。因此，在本實施態樣中，比起「於晶片搭載部TAB的底面設置單一溝槽DIT，盡可能擴大單一溝槽DIT的內部容積，以提高滲漏樹脂的阻截效果」這個構造而言，「於晶片搭載部TAB的底面設置複數個溝槽（溝槽DIT1與溝槽DIT2），以圖提高滲漏樹脂的阻截功能」這個構造更有用。
像這樣，本實施態樣與相關技術，在思考方向（觀點）上並不相同。因此，於晶片搭載部TAB的底面互相隔著間隔設置複數個溝槽（溝槽DIT1與溝槽DIT2）此等本實施態樣的第3特徴點，係具有「以洗淨晶片搭載部TAB的底面，而將進入到溝槽DIT1（溝槽DIT2）內部的樹脂RS除去此等第1特徴點為前提才有用的技術」這種意義的構造。
接著，本實施態樣的第4特徴點，在於「實施盡可能在晶片搭載部TAB的底面的外周圍部位抑制樹脂RS的滲入的改良」此點。這是因為，若可盡可能在晶片搭載部TAB的底面的外周圍部位抑制樹脂RS的滲入，便可縮小晶片搭載部TAB的底面之中的樹脂RS的滲入面積，其結果，便可提高進入到底面的樹脂RS的除去容易度。
本實施態樣的第4特徴點的具體的第1改良點，例如，如圖8所示的，在於「在剖面視圖中，段差部DL的段差位置與溝槽DIT1的中心位置的距離L1，比溝槽DIT1的中心位置與溝槽DIT2的中心位置的距離L2更小」此點。藉此，可使配置在外側的溝槽DIT1的配置位置接近晶片搭載部TAB的外周圍部位。亦即，配置在外側的溝槽DIT1的配置位置越接近晶片搭載部TAB的外周圍部位，越可減少進入到晶片搭載部TAB的底面的樹脂RS的面積。藉此，若根據本實施態樣的第4特徴點，便可提高進入到晶片搭載部TAB的底面的樹脂RS的除去容易度。
接著，本實施態樣的第4特徴點的另一個具體的第2改良點，例如，如圖7所示的，在於「沿著晶片搭載部TAB的底面的外周圍部位延伸配置的溝槽DIT1（溝槽DIT2），在晶片搭載部TAB的角部附近具有推拔形狀」此點。換言之，晶片搭載部TAB，具有：在第1方向上延伸的第1邊、與第1邊交叉的第2邊，以及作為第1邊與第2邊的交叉點的角部。然後，溝槽DIT1（溝槽DIT2），具有：與第1邊平行的第1部分、與第2邊平行的第2部分，以及將第1部分與該第2部分連接的第3部分。在此，溝槽DIT1（溝槽DIT2）的第3部分與角部之間的距離，比溝槽DIT1（溝槽DIT2）的第1部分與第1邊之間的距離更長，而且，比溝槽DIT1（溝槽DIT2）的第2部分與第2邊之間的距離更長。尤其，第3部分與第1部分所形成之角，為鈍角，第3部分與第2部分所形成之角，亦為鈍角。
藉此，若根據本實施態樣的第4特徴點的另一個具體的第2改良點，便可將溝槽DIT1（溝槽DIT2）配置成盡可能接近晶片搭載部TAB的外周圍部位附近。這是因為，雖然由於設計布局限制，不得不使溝槽DIT1（溝槽DIT2）距離晶片搭載部TAB的角部一定的距離，惟藉由具有推拔形狀，便可確保角部與推拔形狀的距離，同時比起並不具有推拔形狀的態樣而言，更可將溝槽DIT1（溝槽DIT2）配置成盡可能接近晶片搭載部TAB的外周圍部位附近。其結果，若根據本實施態樣，便可減少進入到晶片搭載部TAB的底面的樹脂RS的面積，藉此，便可提高進入到晶片搭載部TAB的底面的樹脂RS的除去容易度。
由以上可知，若根據本實施態樣的第4特徴點，藉由上述的第1改良點與第2改良點的加乘效果，便可將溝槽DIT1（溝槽DIT2）配置成盡可能接近晶片搭載部TAB的外周圍部位附近。其結果，便可減少進入到晶片搭載部TAB的底面的樹脂RS的量，藉此，便可大幅提高進入到晶片搭載部TAB的底面的樹脂RS的除去容易度。
接著，本實施態樣的第5特徴點，例如，如圖8所示的，在於「段差部DL的段差d1，在晶片搭載部TAB的厚度t1的1／2以下」此點。在此，從有效抑制樹脂RS進入到晶片搭載部TAB的底面的觀點來看，可認為段差部DL的段差宜較大。從此點來看，例如，像圖3所示的相關技術那樣，將段差部DL的段差設置成比晶片搭載部TAB的厚度的1／2更大，可認為係吾人所期望的，惟本實施態樣，將段差部DL的段差d1設置成在晶片搭載部TAB的厚度t1的1／2以下。
此係根據以下所示的理由。亦即，段差部DL，例如，係由壓製法所形成，段差部DL的段差越大，壓扁量越大，其結果，晶片搭載部TAB的頂面的平坦度會降低。然後，當晶片搭載部TAB的頂面的平坦度降低時，晶片搭載部TAB的頂面所搭載之半導體晶片CHP的安裝度也會降低。因此，本實施態樣，將段差部DL的段差d1設在晶片搭載部TAB的厚度t1的1／2以下。此時，由於可降低用壓製法形成段差部DL時的壓扁量，故可抑制晶片搭載部TAB的頂面的平坦度的降低。因此，若根據本實施態樣的第5特徴點，便可抑制晶片搭載部TAB的頂面所搭載之半導體晶片CHP的安裝度的降低。
然後，若根據本實施態樣的第5特徴點，單獨的段差部DL抑制樹脂RS進入到晶片搭載部TAB的底面的效果會降低。然而，若根據本實施態樣，考慮到在段差部DL的內側設置溝槽DIT1，而且，在溝槽DIPT1的內側設置溝槽DIT2，藉由段差部DL、溝槽DIT1以及溝槽DIT2的組合，便可充分地抑制樹脂RS進入到晶片搭載部TAB的底面。亦即，藉由段差部DL、溝槽DIT1以及溝槽DIT2的組合，樹脂RS進入到晶片搭載部TAB的底面的情況會被抑制在最小限度內，而且，從提高晶片搭載部TAB的頂面的平坦度的觀點來看，採用本實施態樣的第5特徴點係有用的。
＜變化實施例1＞ 圖23（a），係將本變化實施例1的晶片搭載部TAB的一部分放大表示的圖式。如圖23（a）所示的，在本變化實施例1的晶片搭載部TAB的底面，於外端部位設置了段差部DL，在該段差部DL的內側隔著間隔形成了溝槽DIT1，而且，在該溝槽DIT1的內側隔著間隔形成了溝槽DIT2。
在此，於本變化實施例1中，溝槽DIT1的深度與溝槽DIT2的深度並不相同。具體而言，溝槽DIT1的深度，比溝槽DIT2的深度更深。換言之，溝槽DIT2的深度，比溝槽DIT1的深度更淺。再者，詳細而言，如圖23（a）所示的，在段差部DL的段差d1、溝槽DIT1的深度d2a，以及溝槽DIT2的深度d2b之間，成立d1＞d2a＞d2b的關係。
此係根據以下所示的理由。亦即，於段差部DL埋入了樹脂，且並未以將埋入段差部DL的樹脂除去為前提。另一方面，以將進入到溝槽DIT1（溝槽DIT2）的樹脂除去為前提。因此，段差部DL與溝槽DIT1（溝槽DIT2），在是否將樹脂除去此點有所不同，由於深度越淺越容易將樹脂除去，故在本變化實施例1中，溝槽DIT1的深度d2a以及溝槽DIT2的深度d2b，亦比段差部DL的段差d1更小。
再者，本變化實施例1，亦考慮以下的點。例如，如圖18所示的，當樹脂RS也進入到形成於晶片搭載部TAB的底面的溝槽DIT1以及溝槽DIT2時，進入到溝槽DIT1的樹脂RS的量，比進入到溝槽DIT2的樹脂RS的量更多。亦即，首先，利用形成在外側的溝槽DIT1，抑制樹脂RS的滲入，該溝槽DIT1所未能阻截的樹脂RS，以形成在內側的溝槽DIT2阻截之。因此，如圖18所示的，進入到溝槽DIT1的樹脂RS的量，比進入到溝槽DIT2的樹脂RS的量更多。因此，本變化實施例1，亦將溝槽DIT1的深度d2a設置成比溝槽DIT2的深度d2b更深。藉此，若根據本變化實施例1，在配置於外側的溝槽DIT1中，由於深度d2a比段差部DL的段差d1更小，故可確保除去容易度，另一方面，藉由將溝槽DIT1的深度d2a設置成比溝槽DIT2的深度d2b更深，以充分確保阻截功能。換言之，若根據本變化實施例1，由於配置在內側的溝槽DIT2，並未比溝槽DIT1更被要求樹脂的阻截效果，故將溝槽DIT2的深度d2b設置成比溝槽DIT1的深度d2a更淺，而此亦可提高樹脂的除去容易度。
＜變化實施例2＞ 圖23（b），係將本變化實施例2的晶片搭載部TAB的一部分放大表示的圖式。如圖23（b）所示的，在本變化實施例2的晶片搭載部TAB的底面，於外端部位設置了段差部DL，在該段差部DL的內側隔著間隔形成了溝槽DIT1，而且，在該溝槽DIT1的內側隔著間隔形成了溝槽DIT2。
在此，於本變化實施例2中，溝槽DIT1的形狀以及溝槽DIT2的形狀設置成半圓形狀。亦即，實施態樣，例如，如圖8所示的，係針對將溝槽DIT1的形狀以及溝槽DIT2的形狀形成V字形狀的例子進行説明，惟並非僅限於此，亦可像圖23（b）所示的本變化實施例2那樣，將溝槽DIT1的形狀以及溝槽DIT2的形狀設置成半圓形狀。此時，例如，溝槽DIT1以及溝槽DIT2，可利用蝕刻加工形成，故不會像壓製法那樣產生壓扁量，因此可獲得更容易確保晶片搭載部TAB的頂面的平坦度的優點。
＜變化實施例3＞ 在實施態樣中，作為半導體裝置PKG1的封裝件態樣，係舉QFP為例進行説明，惟實施態樣的技術構想，並非僅限於此，例如，亦可適用於封裝件態樣為QFN（Quad Flat Non-Leaded Package，四側無引腳扁平封裝件）的半導體裝置。
（單片模組類型） 圖24（a），係從頂面側觀察本變化實施例3的半導體裝置PKG2的外觀圖，圖24（b），係從底面側觀察本變化實施例3的半導體裝置PKG2的外觀圖。如圖24（b）所示的，在封裝體MR的底面的外周圍部位，配置了複數條引線LD，在封裝體MR的底面的中央部位，晶片搭載部TAB的底面從封裝體MR露出。然後，於所露出之晶片搭載部TAB的底面，形成了溝槽DIT1以及溝槽DIT2。
圖25，係表示本變化實施例3的半導體裝置PKG2的剖面圖。如圖25所示的，可知在本變化實施例3的半導體裝置PKG2中，在從封裝體MR露出之晶片搭載部TAB的底面也形成了溝槽DIT1與溝槽DIT2。如是，本變化實施例3的半導體裝置PKG2，亦可將實施態樣的技術構想具體實現化。
（整合模組類型） 圖26（a），係從頂面側觀察本變化實施例3的半導體裝置PKG3的外觀圖，圖26（b），係從底面側觀察本變化實施例3的半導體裝置PKG3的外觀圖。如圖26（b）所示的，在封裝體MR的底面的外周圍部位，配置了複數條引線LD，在封裝體MR的底面的中央部位，晶片搭載部TAB的底面從封裝體MR露出。然後，於所露出之晶片搭載部TAB的底面，形成了溝槽DIT1以及溝槽DIT2。
圖27，係表示本變化實施例3的半導體裝置PKG3的剖面圖。如圖27所示的，可知在本變化實施例3的半導體裝置PKG3中，在從封裝體MR露出之晶片搭載部TAB的底面也形成了溝槽DIT1與溝槽DIT2。如是，本變化實施例3的半導體裝置PKG3，亦可將實施態樣的技術構想具體實現化。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
該等實施態樣，包含以下的態樣。
（附註1） 一種半導體裝置，其特徵為包含：晶片搭載部，其於底面形成了第1溝槽；半導體晶片，其搭載於該晶片搭載部的頂面；引線，其藉由導電性構件與該半導體晶片的襯墊電連接；以及封裝體，其封裝該半導體晶片；該晶片搭載部的該底面，從該封裝體露出；於包含該第1溝槽內部在內的該底面，形成了電鍍膜。
（附註2） 如附註1所記載的半導體裝置，其中，在該第1溝槽內，並未形成構成該封裝體的樹脂。
（附註3） 如附註1所記載的半導體裝置，其中，該第1溝槽，沿著該晶片搭載部的外周圍部位形成。
（附註4） 如附註1所記載的半導體裝置，其中，該第1溝槽的深度，在該晶片搭載部的厚度的1／2以下。
（附註5） 如附註1所記載的半導體裝置，其中，該第1溝槽的剖面形狀，為V字形狀。
（附註6） 如附註1所記載的半導體裝置，其中，於該晶片搭載部的該底面，更與該第1溝槽隔著間隔形成了第2溝槽。
（附註7） 如附註6所記載的半導體裝置，其中，該第2溝槽，形成在比該第1溝槽更靠該晶片搭載部的內側之處。
（附註8） 如附註6所記載的半導體裝置，其中，該第1溝槽的深度，以及，該第2溝槽的深度，均在該晶片搭載部的厚度的1／2以下。
（附註9） 如附註7所記載的半導體裝置，其中，該第1溝槽的深度，比該第2溝槽的深度更深。
（附註10） 如附註6所記載的半導體裝置，其中，於該第2溝槽的內壁，也形成了該電鍍膜。
（附註11） 如附註6所記載的半導體裝置，其中，在該第2溝槽內，並未形成構成該封裝體的樹脂。
（附註12） 如附註1所記載的半導體裝置，其中，在該晶片搭載部的底面的外端部位，形成了與該第1溝槽隔著間隔的段差部。
（附註13） 如附註12所記載的半導體裝置，其中，該第1溝槽，形成在比該段差部更內側之處。
（附註14） 如附註12所記載的半導體裝置，其中，該第1溝槽的深度，比該段差部的段差更淺。
（附註15） 如附註12所記載的半導體裝置，其中，於該晶片搭載部的該底面，在比該第1溝槽更內側之處形成了第2溝槽；在剖面視圖中，該段差部的段差位置與該第1溝槽的中心位置的距離，比該第1溝槽的中心位置與該第2溝槽的中心位置的距離更小。
（附註16） 如附註12所記載的半導體裝置，其中，在該段差部的內部，形成了構成該封裝體的樹脂。
（附註17） 如附註1所記載的半導體裝置，其中，該晶片搭載部具有：第1邊，其在第1方向上延伸；第2邊，其與該第1邊交叉；以及角部，其為該第1邊與該第2邊的交叉點；該第1溝槽具有：第1部分，其與該第1邊平行；第2部分，其與該第2邊平行；以及第3部分，其將該第1部分與該第2部分連接；該第1溝槽的該第3部分與該角部之間的距離，比該第1溝槽的該第1部分與該第1邊之間的距離更長，而且，比該第1溝槽的該第2部分與該第2邊之間的距離更長。
（附註18） 如附註17所記載的半導體裝置，其中，該第3部分與該第1部分所形成之角，為鈍角；該第3部分與該第2部分所形成之角，為鈍角。
A1‧‧‧區域 A2‧‧‧區域 A-A‧‧‧剖面線 B1‧‧‧區域 BM‧‧‧下模具 CAV‧‧‧空間 CHP‧‧‧半導體晶片 d1‧‧‧段差 d2a‧‧‧深度 d2b‧‧‧深度 d2‧‧‧深度 DIT1‧‧‧溝槽 DIT2‧‧‧溝槽 DIT‧‧‧溝槽 DL‧‧‧段差部 L1‧‧‧距離 L2‧‧‧距離 LD‧‧‧引線 LF‧‧‧引線框架 MB‧‧‧安裝基板 MR‧‧‧封裝體 PD‧‧‧襯墊 PF‧‧‧電鍍膜 PKG1‧‧‧半導體裝置 PKG2‧‧‧半導體裝置 PKG3‧‧‧半導體裝置 PR‧‧‧產品區域 RS‧‧‧樹脂 S101~S109‧‧‧步驟 SL‧‧‧焊接材料 t1‧‧‧厚度 TAB‧‧‧晶片搭載部 TE1‧‧‧端子 TE2‧‧‧端子 UM‧‧‧上模具 W‧‧‧導線
[圖1] 係從頂面側觀察相關技術的晶片搭載部的俯視圖。 [圖2] 係沿著圖1的A－A線切斷的剖面圖。 [圖3] 係表示對圖2所示之相關技術的晶片搭載部實施樹脂封裝步驟而形成了封裝體的狀態的示意剖面圖。 [圖4] （a）係從頂面側觀察實施態樣的半導體裝置的俯視圖，（b）係從底面側觀察實施態樣的半導體裝置的俯視圖。 [圖5] 係在實施態樣的半導體裝置中，以透視的方式顯示出封裝體的內部的俯視圖。 [圖6] 係將實施態樣的半導體裝置沿著某一剖面切斷的剖面圖。 [圖7] 係從頂面側觀察晶片搭載部的角部附近的部分放大圖。 [圖8] 係沿著圖7的A－A線切斷的剖面圖。 [圖9] 係表示將實施態樣的半導體裝置安裝於安裝基板的狀態的剖面圖。 [圖10] 係表示實施態樣的半導體裝置的製造步驟的流程的流程圖。 [圖11] 係表示實施態樣的半導體裝置的製造步驟的俯視圖。 [圖12] 係表示接續圖11的半導體裝置的製造步驟的圖式，（a）係俯視圖，（b）係剖面圖。 [圖13] 係表示接續圖12的半導體裝置的製造步驟的圖式，（a）係俯視圖，（b）係剖面圖。 [圖14] 係表示接續圖13的半導體裝置的製造步驟的圖式，（a）係俯視圖，（b）係剖面圖。 [圖15] 係表示接續圖14的半導體裝置的製造步驟的剖面圖。 [圖16] 係表示接續圖15的半導體裝置的製造步驟的剖面圖。 [圖17] 係表示接續圖16的半導體裝置的製造步驟的圖式，（a）係從頂面側觀察的俯視圖，（b）係從底面側觀察的俯視圖。 [圖18] 係表示利用形成於晶片搭載部的底面的複數個溝槽，抑制樹脂的滲入的示意圖。 [圖19] 係對應圖17所示之俯視圖的剖面圖。 [圖20] 係表示接續圖19的半導體裝置的製造步驟的圖式，（a）係俯視圖，（b）係剖面圖。 [圖21] （a）係表示接續圖20的半導體裝置的製造步驟的剖面圖，（b）係（a）的部分放大圖。 [圖22] 係表示接續圖21的半導體裝置的製造步驟的剖面圖。 [圖23] （a）係表示變化實施例1的示意圖，（b）係表示變化實施例2的示意圖。 [圖24] （a）係從頂面側觀察變化實施例3的半導體裝置（單片模組類型）的立體圖，（b）係從底面側觀察變化實施例3的半導體裝置的立體圖。 [圖25] 係表示變化實施例3的半導體裝置的剖面圖。 [圖26] （a）係從頂面側觀察變化實施例3的半導體裝置（總括模組類型）的立體圖，（b）係從底面側觀察變化實施例3的半導體裝置的立體圖。 [圖27] 係表示變化實施例3的半導體裝置的剖面圖。
A2‧‧‧區域
d1‧‧‧段差
d2‧‧‧深度
DIT1‧‧‧溝槽
DIT2‧‧‧溝槽
DL‧‧‧段差部
L1‧‧‧距離
L2‧‧‧距離
MR‧‧‧封裝體
PF‧‧‧電鍍膜
RS‧‧‧樹脂
t1‧‧‧厚度
TAB‧‧‧晶片搭載部

Claims (15)

  1. 一種半導體裝置的製造方法，包含下列步驟： （a）步驟，準備引線框架，該引線框架具有於底面形成了第1溝槽的晶片搭載部以及引線； （b）步驟，將半導體晶片搭載於該晶片搭載部的頂面； （c）步驟，將形成於該半導體晶片的襯墊與該引線藉由導電性構件電連接； （d）步驟，在露出該引線的一部分以及該晶片搭載部的該底面之情況下，用樹脂封裝該半導體晶片； （e）步驟，在該（d）步驟之後，將該晶片搭載部的該底面洗淨；以及 （f）步驟，在該（e）步驟之後，於該晶片搭載部的該底面形成電鍍膜； 當因為該（d）步驟，而使該樹脂也進入到形成於該晶片搭載部的該底面的該第1溝槽時，藉由該（e）步驟，將埋入該第1溝槽的該樹脂除去； 在該（f）步驟，於該第1溝槽的內壁也形成了該電鍍膜。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1溝槽，沿著該晶片搭載部的外周圍部位形成。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1溝槽的深度，係在該晶片搭載部的厚度的1／2以下。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1溝槽，係利用壓製法形成。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1溝槽的剖面形狀，為V字形狀。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該晶片搭載部的該底面，更與該第1溝槽隔著間隔形成了第2溝槽。
  7. 如申請專利範圍第6項之半導體裝置的製造方法，其中， 該第2溝槽，亦沿著該晶片搭載部的外周圍部位形成。
  8. 如申請專利範圍第7項之半導體裝置的製造方法，其中， 該第2溝槽，形成在比該第1溝槽更靠該晶片搭載部的內側之處。
  9. 如申請專利範圍第6項之半導體裝置的製造方法，其中， 該第1溝槽的深度，以及，該第2溝槽的深度，均在該晶片搭載部的厚度的1／2以下。
  10. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 該第1溝槽的深度，比該第2溝槽的深度更深。
  11. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 當因為該（d）步驟，而使該樹脂也進入到形成於該晶片搭載部的該底面的該第1溝槽以及該第2溝槽時，進入到該第1溝槽的該樹脂的量，比進入到該第2溝槽的該樹脂的量更多。
  12. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該晶片搭載部的底面的外端部位，形成了與該第1溝槽隔著間隔的段差部。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第1溝槽，形成在比該段差部更內側之處。
  14. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第1溝槽的深度，比該段差部的段差更淺。
  15. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 於該晶片搭載部的該底面，在比該第1溝槽更內側之處形成了第2溝槽； 在剖面視圖中，該段差部的段差位置與該第1溝槽的中心位置的距離，比該第1溝槽的中心位置與該第2溝槽的中心位置的距離更小。
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