KR102457011B1 - 반도체 장치의 제조 방법 - Google Patents

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KR102457011B1
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게이 다니구찌
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 신뢰성을 향상시키기 위해 반도체 장치의 제조 방법은 수지로 이루어지는 밀봉체를 형성하는 공정에 따라 칩 탑재부 하면에 형성된 홈에도 수지가 침입한 경우, 칩 탑재부 하면을 세정하는 공정에 의해 홈에 매립된 수지가 제거되고, 칩 탑재부 하면에 도금막을 형성하는 공정에 의해 홈 내벽에도 도금막이 형성된다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 예를 들면 밀봉체로부터 칩 탑재부의 하면을 노출시킨 구조를 가진 반도체 장치의 제조 기술에 적용해서 유효한 기술에 관한 것이다.
일본 특허 공개 2014-7363호 공보(특허 문헌1)에는 밀봉체로부터 노출된 다이 패드(die pad)의 하면에 단일의 홈을 형성하는 기술이 기재되어 있다.
일본 특허 공개 2012-94598호 공보(특허 문헌2)에는 밀봉체로부터 노출된 다이 패드에 형성된 수지 버(burr)를 제거하는 기술이 기재되어 있다.
일본 특허 공개 2014-7363호 공보 일본 특허 공개 2012-94598호 공보
반도체 장치의 패키지 형태로서 반도체 칩을 탑재하는 칩 탑재부(다이 패드, 탭(tab)) 하면을 밀봉체로부터 노출시키는 탭 노출형 반도체 장치가 있다. 이 탭 노출형 반도체 장치는 반도체 칩에서 발생한 열을 밀봉체로부터 노출된 다이 패드 하면을 통해 효율적으로 방산(放散)할 수 있는 장점을 가진다.
그런데 탭 노출형 반도체 장치의 제조 공정에는 칩 탑재부 하면을 노출시킨 채 밀봉체를 형성하는 공정이 존재하는 바 실제의 밀봉체 형성 공정 시 밀봉체를 구성하는 수지가 칩 탑재부 하면으로부터 누출되는 것이 불가피적으로 존재한다. 이 수지 누출이 많아지면 칩 탑재부 하면 중 수지로 피복된 영역이 커져 노출된 칩 탑재부에서의 방열 효율이 저하될 우려가 있다. 즉, 모처럼 칩 탑재부 하면이 노출되도록 설계를 하더라도 실제의 제조 공정 시 수지 누출이 불가피적으로 존재하므로 어떤 방법으로 칩 탑재부 하면에서의 수지 누출을 억제해야 하는지가 반도체 장치의 방열 효율을 향상시키는 관점에서 중요해진다. 즉, 칩 탑재부 하면을 노출시켜 방열 효율을 향상시키는 반도체 장치를 제조하기 위해서는 실제의 제조 공정 시 불가피적으로 존재하는 수지 누출의 증가를 억제하기 위한 개선이 필요하게 된다.
기타의 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시형태의 반도체 장치의 제조 방법은 수지로 이루어지는 밀봉체를 형성하는 공정에 따라 칩 탑재부 하면에 형성된 제1 홈에도 수지가 침입한 경우 칩 탑재부 하면을 세정하는 공정에 의해 제1 홈에 매립된 수지가 제거되고, 칩 탑재부 하면에 도금막을 형성하는 공정에 의해 제1 홈 내벽에도 도금막이 형성된다.
일 실시형태에 따르면 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 관련 기술의 칩 탑재부를 상면측에서 본 평면도이다.
도 2는 도 1의 A-A선에서 절단한 단면도이다.
도 3은 도 2에 나타내는 관련 기술의 칩 탑재부에 대해 수지에 의한 밀봉 공정을 실시해서 밀봉체를 형성한 상태를 나타내는 모식적인 단면도이다.
도 4의 (a)는 실시형태의 반도체 장치를 상면측에서 본 평면도이고, (b)는 실시형태의 반도체 장치를 하면측에서 본 평면도이다.
도 5는 실시형태의 반도체 장치에 있어서 밀봉체 내부를 투시해서 나타내는 평면도이다.
도 6은 실시형태의 반도체 장치를 일 단면에서 절단한 단면도이다.
도 7은 칩 탑재부의 모서리부 근방을 상면측에서 본 부분 확대도이다.
도 8은 도 7의 A-A선에서 절단한 단면도이다.
도 9는 실시형태의 반도체 장치를 실장 기판에 실장한 상태를 나타내는 단면도이다.
도 10은 실시형태의 반도체 장치의 제조 공정의 흐름을 나타내는 플로우 챠트(flow chart)이다.
도 11은 실시형태의 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 나타내는 도면으로서 (a)는 평면도이고, (b)는 단면도이다.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 나타내는 도면으로서 (a)는 평면도이고, (b)는 단면도이다.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 나타내는 도면으로서 (a)는 평면도이고, (b)는 단면도이다.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 나타내는 도면으로서 (a)는 상면측에서 본 평면도이고, (b)는 하면측에서 본 평면도이다.
도 18은 칩 탑재부 하면에 형성된 복수의 홈에 의해 수지의 침입이 억제되어 있는 것을 나타내는 모식도이다.
도 19는 도 17에 나타내는 평면도에 대응한 단면도이다.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정을 나타내는 도면으로서 (a)는 평면도이고, (b)는 단면도이다.
도 21의 (a)는 도 20에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (b)는 (a)의 부분 확대도이다.
도 22는 도 21에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 23의 (a)는 변형예 1을 나타내는 모식도이고, (b)는 변형예 2를 나타내는 모식도이다.
도 24의 (a)는 변형예 3의 반도체 장치(개편(個片) 몰드 타입)를 상면측에서 본 사시도이고, (b)는 변형예 3의 반도체 장치를 하면측에서 본 사시도이다.
도 25는 변형예 3의 반도체 장치를 나타내는 단면도이다.
도 26의 (a)는 변형예 3의 반도체 장치(일괄 몰드 타입)를 상면측에서 본 사시도이고, (b)는 변형예 3의 반도체 장치를 하면측에서 본 사시도이다.
도 27은 변형예 3의 반도체 장치를 나타내는 단면도이다.
이하의 실시형태에 있어서 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시할 경우를 제외하고 그들은 서로 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관련에 있다.
또, 이하의 실시형태에 있어서 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급할 경우, 특히 명시할 경우 및 원리적으로 분명하게 특정한 수에 한정될 경우 등을 제외하고 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상일 수 있고, 또 이하일 수도 있다.
또, 이하의 실시형태에 있어서 그 구성 요소(요소 단계 등도 포함함)는 특별히 명시할 경우 및 원리적으로 분명히 필수라고 생각될 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다.
마찬가지로 이하의 실시 형태에 있어서 구성 요소 등의 형상, 위치 관계 등에 언급할 때는 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 여겨질 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는 상기 수치 및 범위에 대해서도 동일하다.
또, 실시형태를 설명하기 위한 전체 도면에 있어서 동일한 기능을 가지는 것들에 대해서는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명을 생략한다. 또, 도면을 이해하기 쉽게 하기 위해 평면도이어도 해칭을 붙일 경우가 있다.
이하 본 실시형태를 도면에 의거해서 상세하게 설명한다.
<관련 기술의 설명>
우선 탭 노출형 반도체 장치에 관한 관련 기술에 대해 설명하고, 그 후에 이 관련 기술에 대한 개선 검토를 수행한다. 그리고 관련 기술에 대한 개선 검토로부터 상도된 기술적 사상에 대해 설명하기로 한다. 덧붙여서 말하면 본 명세서에서 언급하는 「관련기술」이란 신규로 발명자가 찾아낸 과제를 가진 기술로서 공지의 종래 기술이 아니지만 신규한 기술적 사상의 전제 기술(미공지 기술)을 의도해서 기재된 기술이다.
칩 탑재부와 리드를 포함하는 리드 프레임은 예를 들어 산화되기 쉬운 동(구리) 재료로 구성되어 있고, 산화된 동 재료는 밀착성이 저하된다. 따라서 탭 노출형 반도체 장치는 연결 신뢰성을 향상시키기 위해 반도체 장치를 실장 기판에 실장할 때 노출된 칩 탑재부 하면을 피복하는 도금막을 형성하고, 이 도금막을 개재해서 칩 탑재부를 실장 기판 상의 금속 패턴(단자)에 실장한다. 이 때 칩 탑재부 하면에 형성되는 도금막으로서는 예를 들어 사저에 리드 프레임에 형성할 경우와 반도체 장치의 제조 공정 시에 형성할 경우가 있다.
최근에는 환경에 유념하는 관점에서 반도체 장치에 사용되는 도금막의 납 프리(Pb free)화가 요구되고 있다. 이와 같은 납 프리 대책으로서 관련 기술에서는 예를 들어 Ni(니켈)/Pd(팔라듐)/Au(금）의 적층막으로 이루어지는 도금막을 사용하고, 또 사전에 리드 프레임에 Ni/Pd/Au막을 형성하는 것이 실시되고 있다.
여기서 탭 노출형 반도체 장치의 경우 밀봉 공정 시 밀봉체를 구성하는 수지가 필연적으로 칩 탑재부 하면에서 누출된다. 따라서 탭 노출형 반도체 장치의 경우 밀봉 공정 이후에 칩 탑재부 하면에서 누출된 수지를 제거하기 위한 세정 공정을 실시하는 것이 생각될 수 있다. 그러나 관련 기술의 경우 칩 탑재부 하면에서 누출된 수지를 제거하기 위한 세정 공정을 실시하지 않는다. 그 이유는 관련 기술의 경우 세정 공정을 실시하면 Ni/Pd/Au막을 구성하는 니켈이 칩 탑재부 하면에 파일업(pile up, 솟아오름)하기 때문이다. 즉, 칩 탑재부 하면에 니켈이 파일업하면 이 니켈이 산화되기 쉬우므로 칩 탑재부와 실장 기판 사이의 연결 신뢰성이 저하되기 때문이다.
다시 말하면 Ni/Pd/Au막은 산화되기 쉬운 동 재료로 구성된 칩 탑재부를 피복해서 칩 탑재부와 실장 기판 사이의 연결 신뢰성을 향상시키는 기능을 가진다. 그러나 칩 탑재부 하면에서 누출된 수지를 제거하기 위한 세정 공정을 실시하면 Ni/Pd/Au막의 최표면에 산화되기 쉬운 니켈이 파일업하므로 칩 탑재부 하면에 Ni/Pd/Au막을 형성해도 칩 탑재부와 실장 기판 사이의 연결 신뢰성을 향상시킬 수 없게 된다. 즉, 관련 기술에 있어서 칩 탑재부 하면에서 누출된 수지를 제거하기 위한 세정 공정을 실시하면 Ni/Pd/Au막이 지닌 연결 신뢰성 향상 기능을 발휘하지 못하게 된다.
따라서 관련기술의 경우 탭 노출형 반도체 장치와 실장 기판 사이의 연결 신뢰성을 향상시키는 관점에서 세정 공정을 실시하는 것이 곤란해진다. 한편 밀봉 공정 시에는 밀봉체를 구성하는 수지가 칩 탑재부 하면에서 필연적으로 누출되므로 관련 기술의 경우 칩 탑재부 하면에서 누출되는 수지량을 될 수 있는 한 적게 할 필요가 있다.
구체적으로 도 1은 관련 기술에서의 칩 탑재부(TAB)를 상면측에서 본 평면도이다. 도 1에 있어서 칩 탑재부(TAB)의 단부에는 단차부(DL)가 형성되어 있으며, 칩 탑재부(TAB)의 외주부를 따라 홈(DIT)이 형성되어 있다. 여기서 단차부(DL) 및 홈(DIT)은 칩 탑재부(TAB) 하면에 형성되어 있으므로 도 1에는 파선으로 나타내어지고 있다.
도 2는 도 1의 A-A선에서 절단한 단면도이다. 도 2에 나타내는 바와 같이 칩 탑재부(TAB)의 하면 단부에 단차부(DL)가 형성되어 있고, 이 단차부(DL)와 이격된 내측에 하나의 홈(DIT)이 형성되어 있다. 여기서 도 2에는 칩 탑재부(TAB)의 두께(t1)와 단차부((DL)의 단차(d1)와 홈(DIT)의 깊이(d2)가 나타내어지고 있다.
도 3은 도 2에 나타내는 관련 기술의 칩 탑재부(TAB)에 대해 수지(RS)에 의한 밀봉 공정을 실시해서 밀봉체(MR)를 형성한 상태를 나타내는 모식적인 단면도이다. 도3에 있어서 단차부(DL)는 칩 탑재부(TAB) 하면에서의 수지 누출 확산을 억제하기 위해 형성되어 있는데 단차부(DL)만으로는 수지 누출 확산을 완전히 억제하기에 어려움이 있다. 이 때문에 관련 기술의 경우 단차부(DL)에서 이격된 내측에 홈(DIT)을 형성하고 있다. 이로써 칩 탑재부(TAB) 하면에 누출된 수지(RS)는 홈(DIT) 내부로 침입해서 막히게 된다. 따라서 관련 기술에 따르면 홈(DIT) 내측 영역으로의 수지 누출 확산을 억제할 수 있게 된다. 즉, 관련 기술의 경우 단차부(DL)와 홈(DIT)을 형성함으로써 칩 탑재부(TAB) 하면에 누출된 수지(RS)의 확산을 억제하고 있다. 이로부터 관련 기술의 홈(DIT)은 수지(RS)를 될 수 있는 한 내부로 침입시킴으로써 홈(DIT) 내측 영역으로의 수지 누출 확산을 억제하는 기능을 가진다. 즉, 관련기술에 있어서 홈(DIT)을 형성하는 기본 사상은 홈(DIT)의 깊이를 될 수 있는 한 깊게 해서 홈(DIT)에 의한 수지(RS)의 막음 기능을 향상시키는 것에 있다. 즉, 관련 기술은 칩 탑재부(TAB) 하면에 누출된 수지(RS)의 제거를 전제로 하지 않으므로 필연적으로 홈(DIT) 내부로 침입한 수지(RS)의 제거를 상정하고 있지 않다. 이로부터 관련 기술에서는 홈(DIT)에 매립된 수지(RS)의 제거 용이성을 고려하지 않고 홈(DIT)의 깊이를 될 수 있는 한 깊게 함으로써 홈(DIT)에 의한 수지(RS)의 막음 기능을 향상시키는 것에 주안을 두고 있다. 따라서 관련 기술은 홈(DIT)에 의한 수지(RS)의 막음 기능을 높게 하기 위해 예를 들어 도 2에 나타내는 바와 같이 홈(DIT)의 깊이(d2)를 칩 탑재부(TAB)의 두께(t1)의 1/2 이상으로 하고 있다. 또, 관련 기술은 단차부(DL)의 단차(d1)를 칩 탑재부(TAB)의 두께(t1)의 1/2 이상으로 하고 있다.
상기와 같이 구성된 관련 기술의 경우 도 3에 나타내는 바와 같이 칩 탑재부(TAB) 하면 영역(A1)에 도금막(PF)이 노출되어 있는 한편, 칩 탑재부(TAB) 하면 영역(B1)은 누출된 수지(RS)에 의해 피복되어 있다. 그 결과 관련 기술의 경우 수지(RS)에 의해 피복된 영역(B1)에서 방열 특성이 저하됨과 동시에 이 영역(B1)을 실장 기판과의 연결에 사용할 수 없으므로 칩 탑재부(TAB)와 실장 기판 사이의 연결 신뢰성도 또한 저하된다. 즉, 관련 기술에 있어서는 반도체 장치의 방열 특성 향상 및 연결 신뢰성 향상의 관점에서 개선의 여지가 존재한다.
그래서 본 실시형태에서는 관련 기술에 존재하는 개선의 여지를 극복하기 위한 개선을 안출하고 있다. 이하에서는 이 개선을 안출한 본 실시형태의 기술적 사상에 대해 설명한다.
<실시형태의 기본 사상>
본 실시형태의 기본 사상은 탭 노출형 반도체 장치에 있어서 칩 탑재부 하면에 수지 누출의 확산을 억제하기 위한 홈을 형성하는 것을 전제로 해서 수지에 의한 밀봉 공정 이후에 칩 탑재부 하면에 누출된 수지와 함께 홈 내부에 침입한 수지도 제거하는 세정 공정을 실시하고 이 세정 공정 이후에 홈 내부에도 도금막을 형성한다는 사상이다.
즉, 본 실시형태의 기본 사상은 홈 내부에 의해 수지 누출의 확산을 억제하는 한편 홈 내부에 침입한 수지를 제거해서 홈 내벽에 도금막을 형성한다. 이로써 본 실시형태의 기본 사상에 따르면 홈 내부를 포함하는 칩 탑재부 하면으로부터 수지를 제거하는 것으로 인한 반도체 장치의 방열 특성 향상과, 홈 내벽에도 도금막을 형성하는 것으로 인한 반도체 장치와 실장 기판 사이의 연결 신뢰성 향상을 구현할 수 있다.
본 실시형태의 기본 사상은 칩 탑재부 하면에 홈을 형성한다는 점에서 관련 기술과 공통되는데 관련 기술에서 형성되는 홈은 홈 내부에 침입한 수지의 제거를 전제로 하지 않는 한편 본 실시형태에서 형성되는 홈은 홈 내부에 침입한 수지의 제거를 전제로 하는 점에서 상위하다. 즉, 본 실시형태의 홈과 관련 기술의 홈은 칩 탑재부 하면에서의 수지 누출 확산을 억제하는 기능을 가지는 점에서 공통된다. 단, 관련 기술의 홈 설계 사상은 홈 내부에 침입한 수지의 제거를 전제로 하지 않으므로 홈 내부의 부피를 될 수 있는 한 크게 해서 수지 누출의 막음 효과를 높여 주는 관점에 특화된 기본 사상이 된다. 이에 반해 본 실시형태에서 형성되는 홈의 설계 사상은 홈 내부에 침입한 수지의 제거를 전제로 하고 있으므로 홈에 대해 수지 누출의 막음 기능뿐만 아니라 홈 내부에 침입한 수지의 제거 용이성도 고려하는 관점에서의 기본 사상이 된다. 이와 같이 본 실시형태의 기본 사상은 관련 기술의 기본 사상과 방향성(관점)이 상위하므로 본 실시형태의 기본 사상을 구현한 반도체 장치의 구성은 관련 기술의 반도체 장치의 구성과 상위하게 된다. 즉, 본 실시형태의 칩 탑재부 하면의 구성은 관련 기술의 칩 탑재부 하면의 구성과 상위하게 된다.
<반도체 장치의 구성>
이하에서는 본 실시형태의 반도체 장치의 구성에 대해 설명한다.
도 4는 본 실시형태의 반도체 장치(PKG1)의 구성을 나타내는 평면도이다. 특히 도 4의 (a)는 본 실시형태의 반도체 장치를 상면측(표면측)에서 본 평면도이고, (b)는 본 실시형태의 반도체 장치를 하면측(이면측)에서 본 평면도이다. 도 4의 (a)에 있어서 본 실시형태의 반도체 장치(PKG1)는 예를 들어 직사각 형상의 밀봉체(MR)를 가지며, 이들 밀봉체(MR)의 4개의 측면으로부터 복수의 리드(LD)가 돌출되어 있다. 한편 도 4의 (b)에 있어서 본 실시형태의 반도체 장치(PKG1)는 밀봉체(MR)로부터 칩 탑재부(TAB) 하면이 노출되어 있고, 노출되어 있는 칩 탑재부(TAB)에는 칩 탑재부(TAB)의 외주부를 따라 이중의 홈(DIT1) 및 홈(DIT2)이 형성되어 있다. 이와 같이 본 실시형태의 반도체 장치(PKG1)는 밀봉체(MR)로부터 칩 탑재부(TAB) 하면이 노출된 소위 탭 노출형 반도체 장치를 구성하고, 특히 본 실시형태의 반도체 장치(PKG1)의 패키지 구조는 QFP(Quad Flat Package)가 되어 있다.
다음으로 도 5는 실시형태의 반도체 장치(PKG1)에 있어서 밀봉체(MR)의 내부를 투시해서 나타내는 평면도이다. 도 5에 나타내는 바와 같이 밀봉체(MR) 내부의 중심부에는 직사각 형상의 칩 탑재부(TAB)가 배치되어 있고, 이 칩 탑재부(TAB) 상면 상에는 직사각 형상의 반도체 칩(CHP)이 탑재되어 있다. 이 반도체 칩(CHP)에는 예를 들어 집적 회로가 형성되어 있으며, 이 집적 회로는 반도체 기판에 형성된 복수의 전계 효과 트랜지스터와 이들 전계 효과 트랜지스터 위쪽에 형성된 다층 배선으로 구성되어 있고, 이들 다층 배선 중 최상층에 도 5에 나타내는 복수의 패드(PD)가 형성되어 있다. 이들 복수의 패드(PD)는 예를 들어 직사각 형상의 반도체 칩(CHP)의 외주부를 따라 배치되어 있고, 반도체 칩(CHP)에 형성된 패드(PD)와 리드(LD)는 예를 들어 금선으로 이루어지는 와이어(도전성 부재)(W)에 의해 전기적으로 연결되어 있다.
계속해서 도 6은 실시형태의 반도체 장치(PKG1)를 일 단면에서 절단한 단면도이다. 도 6에 나타내는 바와 같이 본 실시형태의 반도체 장치(PKG1)는 예를 들어 수지로 이루어지는 밀봉체(MR)를 가지며, 이 밀봉체(MR)로부터 칩 탑재부(TAB) 하면이 노출되어 있다. 그리고 칩 탑재부(TAB) 상면 상에는 반도체 칩(CHP)이 탑재되어 있으며, 이 반도체 칩(CHP) 표면에 형성된 패드(도 6에는 도시하지 않음)와 리드(LD)가 와이어(W)에 의해 연결되어 있다. 여기서 본 실시형태에서는 밀봉체(MR)로부터 노출된 칩 탑재부(TAB) 하면의 외곽부(가장자리부)에 단차부(DL)가 형성되어 있으며, 이 단차부(DL) 내측에 홈(DIT1)이 형성되어 있고, 또 이 홈(DIT1) 내측에 홈(DIT2)이 형성되어 있다. 여기서 본 실시형태의 반도체 장치(PKG1)의 경우 단차부(DL)에는 밀봉체(MR)를 구성하는 수지가 매립되어 있는 반면에 홈(DIT1) 및 홈(DIT2) 내부에는 수지가 형성되어 있지 않다.
도 7은 칩 탑재부(TAB)의 모서리부 근방을 상면측에서 본 부분 확대도이다. 도7에서와 같이 칩 탑재부(TAB) 하면에는 단차부(DL)가 형성되어 있으며, 이 단차부(DL) 내측에 홈(DIT1)이 형성되어 있고, 또 홈(DIT1) 내측에 홈(DIT2)이 형성되어 있는 것을 알 수 있다. 그리고 도 7에 나타내는 바와 같이 홈(DIT1) 및 홈(DIT2)은 칩 탑재부(TAB) 외주부를 따라 형성되어 있고, 특히 칩 탑재부(TAB) 모서리부 근방에서 홈(DIT1) 및 홈(DIT2)은 테이퍼 형상으로 형성되어 있다.
다음으로 도 8은 도 7의 A-A선에서 절단한 단면도이다. 도 8에 나타내는 바와 같이 칩 탑재부(TAB) 하면은 수지(RS)로 구성된 밀봉체(MR)로부터 노출되어 있고, 노출되어 있는 칩 탑재부(TAB) 하면에는 단차부(DL)와 홈(DIT1)과 홈(DIT2)이 형성되어 있다. 여기서 단차부(DL) 내부에는 수지(RS)가 충전되어 있는 반면에 홈(DIT1) 내부 및 홈(DIT2) 내부에는 수지(RS)가 형성되어 있지 않는 동시에 도금막(PF)이 형성되어 있다. 즉, 칩 탑재부(TAB) 하면에는 도 8에 나타내는 영역(A2)에 걸쳐서 도금막(PF)이 형성되어 있다. 여기서 본 실시형태에서는 도 8에 나타내는 바와 같이 칩 탑재부(TAB)의 두께(t1), 단차부(DL)의 단차(d1), 홈(DIT1) 및 홈(DIT2)의 깊이(d2)의 관계로서 d1≤1/2×t1, d2≤1/2×t1인 관계가 성립된다. 또, 본 실시형태에서는 도 8에 나타내는 바와 같이 단차부(DL)의 단차와 홈(DIT1) 중심부 사이의 거리(L1)와, 홈(DIT1) 중심부와 홈(DIT2) 중심부 사이의 거리(L2)는 L1<L2의 관계가 성립된다.
본 실시형태의 반도체 장치는 상술한 바와 같이 구성되어 있으며, 가일층의 상세한 구성을 정리하면 아래와 같다.
(1) 본 실시형태의 반도체 장치(PKG1)는 하면에 홈(DIT1)이 형성된 칩 탑재부(TAB)와, 칩 탑재부(TAB) 상면에 탑재된 반도체 칩(CHP)과, 와이어(W)를 개재해서 반도체 칩(CHP)의 패드(PD)와 전기적으로 연결된 리드(LD)와, 반도체 칩(CHP)을 밀봉하는 밀봉체(MR)를 구비한다. 그리고 칩 탑재부(TAB) 하면은 밀봉체(MR)로부터 노출되어 있고, 또 홈(DIT1) 내부를 포함하는 하면에는 도금막(PF)이 형성되어 있다.
(2) 홈(DIT1) 내부에는 밀봉체(MR)를 구성하는 수지(RS)가 형성되어 있지 않다.
(3) 홈(DIT1)은 칩 탑재부(TAB)의 외주부를 따라 형성되어 있다.
(4) 홈(DIT1)의 깊이(d2)는 칩 탑재부(TAB)의 두께(t1)의 1/2 이하이다.
(5) 홈(DIT1)의 단면 형상은 V자 형상이다.
(6) 칩 탑재부(TAB) 하면에는 홈(DIT1)과 이격된 홈(DIT2)이 더 형성되어 있다.
(7) 홈(DIT2)은 홈(DIT1)보다 칩 탑재부(TAB) 내측에 형성되어 있다.
(8) 홈(DIT1)의 깊이(d2) 및 홈(DIT2)의 깊이(d2)는 모두 칩 탑재부(TAB)의 두께(t1)의 1/2 이하이다.
(9) 홈(DIT2) 내벽에도 또한 도금막(PF)이 형성되어 있다.
(10) 홈(DIT2) 내부에는 밀봉체(MR)를 구성하는 수지(RS)가 형성되어 있지 않다.
(11) 칩 탑재부(TAB) 하면의 가장자리부에는 홈(DIT)과 이격된 단차부(DL)가 형성되어 있다.
(12) 홈(DIT1)은 단차부(DL)보다 내측에 형성되어 있다.
(13) 홈(DIT1)의 깊이(d2)는 단차부(DL)의 단차(d1)보다 얕다.
(14) 칩 탑재부(TAB) 하면에는 홈(DIT1)보다 내측에 홈(DIT2)이 형성되어 있고, 단면에서 보아 단차부(DL)의 단차 위치와 홈(DIT1)의 중심 위치 사이의 거리(L1)는 홈(DIT1)의 중심 위치와 홈(DIT2)의 중심 위치 사이의 거리(L2)보다 짧다.
(15) 단차부(DL) 내부에는 밀봉체(MR)를 구성하는 수지(RS)가 형성되어 있다.
(16) 칩 탑재부(TAB)는 제1 방향으로 연장되는 제1변과, 제1변과 교차되는 제2변과, 제1변과 제2변의 교차점인 모서리부를 가진다. 그리고 홈(DIT1)은 제1변과 병행되는 제1 부분과, 제2변과 병행되는 제2 부분과, 제1 부분과 제2 부분을 연결하는 제3 부분을 가진다. 여기서 홈(DIT1)의 제3 부분과 모서리부 사이의 거리는 홈(DIT1)의 제1 부분과 제1변 사이의 거리보다 길며, 또 홈(DIT1)의 제2 부분과 제2변 사이의 거리보다 길다.
(17) 홈(DIT1)의 제3 부분과 제1 부분이 이루는 각도는 둔각이고, 또 홈(DIT1)의 제3 부분과 제2 부분이 이루는 각도는 둔각이다.
다음으로 본 실시형태의 반도체 장치(PKG1)를 실장 기판(MB)에 실장한 상태에 대해 설명한다. 도 9는 본 실시형태의 반도체 장치(PKG1)를 실장 기판(MB)에 실장한 상태를 나타내는 단면도이다. 도9에서와 같이 실장 기판(MB) 상면에는 단자(TE1)와 단자(TE2)가 형성되어 있고, 이 실장 기판(MB) 상면 상에는 본 실시형태의 반도체 장치(PKG1)가 탑재되어 있다. 구체적으로 도 9에 나타내는 바와 같이 밀봉체(MR)로부터 노출된 칩 탑재부(TAB) 하면과 실장 기판(MB)의 단자(TE2)가 땜납 재료(SL)에 의해 전기적으로 연결되어 있고, 또 밀봉체(MR)로부터 돌출된 리드(LD)의 일부(아우터 리드)와 실장 기판(MB)의 단자(TE1)가 땜납 재료(SL)에 의해 전기적으로 연결되어 있다. 이와 같이 해서 본 실시형태의 반도체 장치(PKG1)는 실장 기판(MB)에 실장되게 된다.
<실시형태의 구조 상의 특징>
계속해서 본 실시형태의 구조 상의 특징점에 대해 설명한다. 본 실시형태의 구조 상의 특징점은 예를 들어 도 8에 나타내는 바와 같이 홈(DIT1) 내부 및 홈(DIT2) 내부에 수지(RS)가 형성되어 있지 않으며, 홈(DIT1) 내벽에서 홈(DIT2) 내벽에 걸쳐서 도금막(PF)이 형성되어 있는 점에 있다. 즉, 본 실시형태의 구조 상의 특징점은 도 8에 나타내는 바와 같이 칩 탑재부(TAB) 하면 중 홈(DIT1) 및 홈(DIT2)을 포함하는 영역(A2)에 걸쳐서 도금막(PF)이 형성되어 있는 점에 있다.
이로써 도 9에 나타내는 바와 같이 홈(DIT1) 및 홈(DIT2)을 포함하는 영역(도 8의 영역(A2)) 전체를 실장 기판(MB)의 단자(TE2)와의 전기적인 연결에 사용할 수 있다. 이 때문에 본 실시형태에 따르면 반도체 장치(PKG1)와 실장 기판(MB) 사이의 연결 신뢰성을 향상시킬 수 있다. 또, 도금막(PF)을 개재해서 홈(DIT1) 및 홈(DIT2)을 실장 기판(MB)의 단자(TE2)와 접촉시킬 수 있으므로 칩 탑재부(TAB)의 방열 효율을 향상시킬 수 있다. 즉, 본 실시형태에 따르면 홈(DIT1) 및 홈(DIT2)을 포함하는 영역(A2) 전체를 열 방산 경로로 사용할 수 있으므로 반도체 칩(CHP)에서 발생된 열을 칩 탑재부(TAB) 하면을 통해서 효율적으로 방산시킬 수 있다. 이로부터 본 실시형태에 따르면 반도체 장치(PKG1)와 실장 기판(MB) 사이의 연결 신뢰성을 향상시킬 수 있을 뿐만 아니라, 방열 효율의 향상으로 인해 반도체 장치(PKG1)의 오작동을 억제할 수 있어 이들 상승 효과에 의해 반도체 장치(PKG1)의 대폭적인 신뢰성 향상을 도모할 수 있다.
예컨대 관련 기술에 있어서는 도 3에 나타내는 바와 같이 홈(DIT) 내부에 수지(RS)가 남아 있으며, 홈(DIT) 내벽에 도금막(PF)이 형성되어 있지 않고, 칩 탑재부(TAB) 하면 중 홈(DIT)을 포함하는 영역(B1)에 수지(RS)가 형성되어 있다. 이로부터 관련 기술의 경우 영역(B1)을 실장 기판과의 연결에 사용하지 못하고, 홈(DIT) 보다 내측의 영역(A1)밖에 실장 기판과의 연결에 사용하지 못하게 된다. 따라서 관련 기술의 경우 도전 부재(도금막(PF))에 의한 반도체 장치와 실장 기판의 접촉 면적이 적어지므로 칩 탑재부(TAB)와 실장 기판 사이의 연결 신뢰성이 저하되는 동시에 방열 효율의 증대에 기여하는 영역도 적어지므로 방열 효율도 낮아지게 된다. 이는 관련 기술에 따르면 홈(DIT) 내부에 수지(RS)가 남아 있는 것으로 인해 반도체 장치와 실장 기판 사이의 연결 신뢰성 저하와 반도체 장치의 방열 효율 저하를 초래하게 되어 이들 상승 요인에 의해 관련 기술의 반도체 장치의 신뢰성이 저하되게 된다.
이에 반해 본 실시형태의 반도체 장치(PKG1)에 따르면 도 8에 나타내는 바와 같이 홈(DIT1) 내부 및 홈(DIT2) 내부에 수지(RS)가 형성되어 있지 않으며 도금막(PF)이 형성되어 있다. 이는 본 실시형태에 따르면 홈(DIT1) 및 홈(DIT2)이 형성된 영역도 또한 실장 기판(MB)과의 연결에 사용할 수 있는 것을 의미한다. 그리고 홈(DIT1) 및 홈(DIT2)을 포함하는 영역(A2)은 관련 기술의 영역(A1)보다 넓어지므로 본 실시형태의 반도체 장치(PKG1)에 따르면 관련 기술에 비해 반도체 장치(PKG1)와 실장 기판(MB)의 연결 면적을 크게 할 수 있게 된다. 그 결과 본 실시형태에 따르면 관련 기술에 비해 반도체 장치(PKG1)와 실장 기판(MB)의 연결 신뢰성을 향상시킬 수 있는 동시에 반도체 장치(PKG1)의 방열 효율을 향상시킬 수 있다. 따라서 본 실시형태에 따르면 관련 기술에 비해 반도체 장치의 신뢰성을 향상시킬 수 있다.
<반도체 장치의 제조 방법>
본 실시형태의 반도체 장치(PKG1)는 상술한 바와 같이 구성되어 있고, 이하에서 그 제조 방법에 대해 도면을 참조하면서 설명한다.
우선 도 10은 본 실시형태의 반도체 장치의 제조 공정의 흐름을 나타내는 플로우 챠트이고, 이 플로우 챠트에 기초해서 본 실시형태의 반도체 장치의 제조 공정의 흐름을 간단히 설명한다. 도10에서와 같이 예를 들어 리드와 칩 탑재부를 구비한 리드 프레임을 준비한다(S101). 이 때 준비되는 리드 프레임의 칩 탑재부 하면에는 사전에 단차부와 홈이 형성된다.
다음으로 리드 프레임의 칩 탑재부 상에 반도체 칩을 탑재한다(칩 마운트 공정)(S102). 그 후 반도체 칩의 표면에 형성된 패드와 리드 프레임에 형성된 리드를 도전성 부재(와이어)에 의해 전기적으로 연결한다(와이어 본딩 공정)(S103). 계속해서 반도체 칩과 리드의 일부분(이너 리드부)을 피복 하도록, 또 칩 탑재부 하면을 노출시키도록 수지로 이루어지는 밀봉체를 형성한다(몰드 공정)(S104). 그리고 칩 탑재부 하면을 세정한다(세정 공정)(S105). 이 때 칩 탑재부 하면에 누출 수지가 존재할 경우 이 세정 공정에 의해 칩 탑재부 하면의 수지가 제거된다.
그 후 밀봉체로부터 노출된 칩 탑재부 하면 및 리드의 다른 부분(아우터 리드부)에 도금막을 형성한다(도금 공정)(S106). 다음으로 리드를 형성한 후(성형 공정)(S107), 반도체 장치를 개편(個片)화한다(개편화 공정)(S108). 이와 같이 해서 본 실시형태의 반도체 장치를 제조할 수 있다. 제조된 반도체 장치는 예를 들어 실장 기판에 실장된다(실장 공정)(S109). 구체적으로 밀봉체로부터 노출된 칩 탑재부 하면과 실장 기판의 단자를 땜납 재료를 개재해서 연결함과 동시에 밀봉체로부터 노출된 리드 부분과 실장 기판의 단자를 땜납 재료를 개재해서 연결한다. 이상과 같이 해서 탭 노출형 반도체 장치가 실장 기판에 실장되게 된다.
계속해서 본 실시형태의 반도체 장치의 후속되는 제조 공정에 대해 도면을 참조하면서 설명한다. 우선 도 11에 나타내는 바와 같이 제품 영역(PR)이 어레이 형상으로 배치된 리드 프레임(LF)을 준비한다. 여기서 도 12의 (a)는 제품 영역(PR)을 확대해서 나타내는 평면도이고, 도 12의 (b)는 제품 영역(PR)의 일 단면을 나타내는 단면도이다. 도 12의 (a)에 나타내는 바와 같이 제품 영역(PR)의 중앙부에는 직사각 형상의 칩 탑재부(TAB)가 배치되어 있고, 이 칩 탑재부(TAB)의 주위에는 복수의 리드(LD)가 배치되어 있다. 또, 도 12의 (b)에 나타내는 바와 같이 칩 탑재부(TAB) 하면에는 서로 이격된 단차부(DL)와 홈(DIT1)과 홈(DIT2)이 사전에 형성된다. 구체적으로 홈(DIT1)은 단차부(DL)보다 내측에 형성되어 있고, 홈(DIT2)은 홈(DIT1)보다 내측에 형성되어 있다. 그리고 홈(DIT1)의 깊이 및 홈(DIT2)의 깊이는 단차부(DL)의 단차보다 얕다. 또, 단면에서 보아 단차부(DL)의 단차 위치와 홈(DIT1)의 중심 위치 사이의 거리는 홈(DIT1)의 중심 위치와 홈(DIT2)의 중심 위치 사이의 거리보다 짧다.
여기서 단차부(DL)와 홈(DIT1)과 홈(DIT2)은 예를 들어 프레스(press)법에 의해 형성되어 있고, 단차부(DL)에는 수직 단차가 형성되어 있는 반면에 홈(DIT1) 및 홈(DIT2)의 단면 형상은 V자 형상이다.
게다가 도 12의 (b)에 나타내는 바와 같이 리드(LD)의 배치 위치는 칩 탑재부(TAB)의 배치 위치보다 높다. 다르게 말하면 칩 탑재부(TAB)의 배치 위치는 리드(LD)의 배치 위치보다 낮다.
다음으로 표면에 패드가 형성된 반도체 칩(CHP)을 마련한다. 그리고 도 13의 (a) 및 도 13의 (b)에 나타내는 바와 같이 칩 탑재부(TAB) 상면 상에 반도체 칩(CHP)을 탑재한다. 그 후 도 14의 (a) 및 도 14의 (b)에 나타내는 바와 같이 반도체 칩(CHP)에 형성된 패드와 리드(LD)를 와이어(W)에 의해 전기적으로 연결한다.
계속해서 도 15에 나타내는 바와 같이 리드 프레임을 하금형(BM)과 상금형(UM) 사이에 공간(CAV)을 형성하면서 끼워넣는다. 구체적으로 반도체 칩(CHP)을 탑재한 칩 탑재부(TAB)를 하금형(BM) 상에 배치함과 동시에 리드(LD)를 하금형(BM)과 상금형(UM) 사이에 끼워넣는다. 이로써 하금형(BM)과 상금형(UM)에 의해 밀폐된 공간(CAV)에 반도체 칩(CHP)을 탑재한 칩 탑재부(TAB)가 배치되게 된다. 다음으로 이 상태로 도 16에 나타내는 바와 같이 하금형(BM)과 상금형(UM)에 의해 밀폐된 공간(CAV) 내에 수지(RS)를 주입한다. 이 때 본 실시형태에서는 칩 탑재부(TAB)의 가장자리부에 단차부(DL)가 형성되어 있으므로 도 16에 나타내는 바와 같이 칩 탑재부(TAB) 측면으로부터 주입된 수지(RS)로 인한 주입 압력이 분산된다. 이 결과 하금형(BM) 상에 배치된 칩 탑재부(TAB) 하면에 수지(RS)가 침입하기 어려워진다. 즉, 본 실시형태의 경우 칩 탑재부(TAB)의 가장자리부에 형성된 단차부(DL)는 수지(RS)로 인한 주입 압력을 분산시켜 칩 탑재부(TAB) 하면에 수지(RS)가 침입하는 것을 억제하는 기능을 가진다. 이상과 같이 해서 리드(LD)의 일부 및 칩 탑재부(TAB) 하면을 노출시킨 채 반도체 칩(CHP)을 수지(RS)에 의해 밀봉하는 공정을 실시할 수 있다.
이와 같이 본 실시형태에서는 칩 탑재부(TAB) 하면에 수지(RS)가 침입함을 억제하기 위해 칩 탑재부(TAB)의 가장자리부에 단차부(DL)를 형성하고 있는데 이 단차부(DL)를 형성하는 것만으로는 칩 탑재부(TAB) 하면에 수지(RS)가 침입함을 확실하게 억제하기 어렵다. 즉, 칩 탑재부(TAB) 하면을 노출시킨 채 반도체 칩(CHP)을 수지(RS)로 밀봉하는 공정 시 비록 수지(RS)의 누출을 방지하기 위해 단차부(DL)를 형성했더라도 칩 탑재부(TAB) 하면에 수지(RS)가 침입할 경우가 있다.
구체적으로 도 17은 리드 프레임의 제품 영역(PR)에 수지(RS)로 이루어지는 밀봉체(MR)를 형성한 이후의 상태를 나타내는 도면이다. 특히 도 17의 (a)는 밀봉체(MR) 상면측에서 본 평면도이고, 도 17의 (b)는 밀봉체(MR) 하면측에서 본 평면도이다.
도 17의 (b)에 나타내는 바와 같이 밀봉체(MR) 하면에 칩 탑재부(TAB) 하면이 노출되어 있는데, 도 17의(b)에는 이 칩 탑재부(TAB) 하면에 수지(RS)가 침입한 상태가 도시되어 있다. 도 17의 (b)에 나타내는 바와 같이 칩 탑재부(TAB) 하면에는 칩 탑재부(TAB)의 외주부를 따라 서로 이격된 홈(DIT1)과 홈(DIT2)이 형성되어 있는 것을 알 수 있다. 즉, 칩 탑재부(TAB)의 외주부를 따라 외측에 홈(DIT1)이 형성되어 있고 홈(DIT1) 내측에 홈(DIT2)이 형성되어 있다.
여기서 도 17의 (b)에 나타내는 바와 같이 칩 탑재부(TAB) 하면에는 수지(RS)가 침입하고 있는데 이 수지(RS)는 칩 탑재부(TAB) 하면에 형성된 홈(DIT1) 및 홈(DIT2)에 의해 막혀 있으므로 홈(DIT2)보다 내측의 영역에는 수지(RS)가 침입하고 있지 않은 것을 알 수 있다. 즉, 본 실시형태에서는 칩 탑재부(TAB) 하면에 있어서 단차부(DL) 내측에 홈(DIT1) 및 홈(DIT2)이 형성되어 있으므로 단차부(DL)가 막지 못했던 수지(RS)의 침입이 홈(DIT1) 및 홈(DIT2)에 의해 막혀 있는 것을 알 수 있다. 즉, 칩 탑재부(TAB) 하면에 수지(RS)가 침입한 경우라도 본 실시형태에 따르면 단차부(DL) 내측에 홈(DIT1) 및 홈(DIT2)이 형성되어 있으므로 내측의 홈(DIT2)보다 더 내측 영역로의 수지(RS)의 침입이 억제되어 있음을 알 수 있다.
구체적으로 도 18은 칩 탑재부(TAB) 하면에 형성된 홈(DIT1) 및 홈(DIT2)에 의해 수지(RS)의 침입이 억제되어 있음을 나타내는 모식도이다. 특히 도 18에 나타내는 바와 같이 본 실시형태에 따르면 홈(DIT2)보다 더 내측 영역으로의 수지(RS)의 침입이 억제되어 있음을 알 수 있다. 여기서 도 18에서도 명백한 바와 같이 칩 탑재부(TAB) 하면에 형성된 홈(DIT1) 및 홈(DIT2)에도 수지(RS)가 침입한 경우 홈(DIT1)에 침입한 수지(RS)의 양은 홈(DIT2)에 침입한 수지(RS)의 양보다 많은 것을 알 수 있다. 즉, 우선 외측에 형성된 홈(DIT1)에 의해 수지(RS)의 침입이 억제되고, 이 홈(DIT1)에 의해 막히지 않았던 수지(RS)가 내측에 형성된 홈(DIT2)에 의해 막히게 된다. 이로 인해 도 18에 나타내는 바와 같이 홈(DIT1)에 침입한 수지(RS)의 양은 홈(DIT2)에 침입한 수지(RS)의 양보다 많아진다.
이상과 같이 해서 리드(LD)의 일부 및 칩 탑재부(TAB) 하면을 노출시킨 채 반도체 칩(CHP)을 수지(RS)로 밀봉하는 공정을 실시할 수 있다. 여기서 도 19에는 칩 탑재부(TAB) 하면에 형성된 홈(DIT1) 및 홈(DIT2)에 수지(RS)가 매립된 상태가 도시되어 있다.
다음으로 도 20의 (a) 및 도 20의 (b)에 나타내는 바와 같이 칩 탑재부(TAB) 하면을 세정한다. 이로써 홈(DIT1) 및 홈(DIT2)에 매립된 수지(RS)를 제거한다. 칩 탑재부(TAB) 하면을 세정하는 공정은 예를 들어 전해 트리밍(전기 분해)과 수압 트리밍(고압수 분사)을 조합해서 실시할 수 있다. 즉, 본 실시형태의 세정 공정에서는 수지(RS)를 전해 트리밍에 의해 부유시킨 후 부유된 수지(RS)를 수압 트리밍에 의해 날려 버림으로써 제거한다.
계속해서 도 21의 (a) 및 도 21의 (b)에 나타내는 바와 같이 밀봉체(MR)로부터 노출된 리드(LD)와 칩 탑재부(TAB) 하면에 도금막(PF)을 형성한다. 구체적으로 본 실시형태의 외장 도금(outer plating) 공정에서는 예를 들어 전해 도금법에 의해 순수한 주석(Sn)으로 이루어지는 도금막(PF)을 형성한다. 또, 도금막(PF)은 납을 함유하지 않는 재료(납 프리(Pb free) 재료)로 구성되어 있으면 되며, 순수한 주석뿐만 아니라 주석-비스무트나 주석-동으로 이루어지는 재료를 사용할 수도 있다.
이상으로부터 본 실시형태에 따르면 밀봉체(MR)를 형성하는 공정 시 칩 탑재부(TAB) 하면에 형성된 홈(DIT1) 및 홈(DIT2)에 수지(RS)가 침입한 경우(도 18 참조)라도 이 수지(RS)는 세정 공정에 의해 제거된다(도 20 참조). 그리고 외장 도금 공정 시 홈(DIT1) 내벽 및 홈(DIT2) 내벽에도 도금막(PF)이 형성된다(도 21 참조).
계속해서 도 22에 나타내는 바와 같이 밀봉체(MR)로부터 돌출된 리드(LD)를 예를 들어 걸윙(gull wing) 형상으로 형성한 후, 반도체 장치(PKG1)를 개편화한다. 이상과 같이 해서 본 실시형태의 반도체 장치(PKG1)를 제조할 수 있다.
<실시형태의 제조 방법 상을 포함하는 특징>
본 실시형태의 기본 사상은 탭 노출형 반도체 장치에 있어서 칩 탑재부 하면에 수지 누출의 확산을 억제하기 위한 홈을 형성함을 전제로 해서 수지에 의한 밀봉 공정 후에 칩 탑재부 하면에 누출된 수지와 함께 홈 내부에 침입한 수지도 제거하기 위한 세정 공정을 실시하고, 이 세정 공정 이후에 홈 내부에도 도금막을 형성한다는 사상이다.
그리고 본 실시형태는 상술한 기본 사상을 구체화하는 특징점을 가지고, 이하에서는 본 실시형태의 제조 방법 상을 포함하는 특징점에 대해 설명한다.
본 실시형태의 제1 특징점은 준비되는 리드 프레임(LF)에 사전에 도금막(PF)을 형성하는 것은 아니고 반도체 장치의 제조 공정 도중에 도금막을 형성하는 점에 있다. 다시 말하면 본 실시형태의 제1 특징점은 예를 들어 도 20 및 도 21에 나타내는 바와 같이 밀봉체(MR)로부터 노출된 칩 탑재부(TAB) 하면을 세정하는 공정을 실시한 이후의 공정에 의해 칩 탑재부(TAB) 하면에 도금막(PF)을 형성하는 점에 있다. 이로써 본 실시형태에 따르면 예를 들어 도 21의 (b)에 나타내는 바와 같이 홈(DIT1) 내벽 및 홈(DIT2) 내벽에 도금막(PF)을 형성할 수 있다. 즉, 본 실시형태의 제1 특징점에 따르면 밀봉체(MR)를 형성하는 공정 시 칩 탑재부(TAB) 하면에 형성된 홈(DIT1) 및 홈(DIT2)에 수지(RS)가 침입한 경우라도 칩 탑재부(TAB) 하면을 세정하는 공정 시에 홈(DIT1) 및 홈(DIT2) 내부의 수지(RS)를 제거한다. 그리고 외장 도금 공정 시에 홈(DIT1) 내벽 및 홈(DIT2) 내벽에도 도금막(PF)을 형성할 수 있다. 그 결과 본 실시형태에 따르면 예를 들어 도 9에 나타내는 바와 같이 홈(DIT1) 및 홈(DIT2)을 포함하는 영역(도 8의 영역(A2)) 전체를 실장 기판(MB)의 단자(TE2)와의 전기적인 연결에 사용할 수 있다. 이로부터 본 실시형태에 따르면 반도체 장치(PKG1)와 실장 기판(MB) 사이의 연결 신뢰성을 향상시킬 수 있다. 또, 도금막(PF)을 개재해서 홈(DIT1) 및 홈(DIT2)을 실장 기판(MB)의 단자(TE2)와 접촉시킬 수 있으므로 칩 탑재부(TAB)의 방열 효율을 향상시킬 수 있다. 즉, 본 실시형태에 따르면 홈(DIT1) 및 홈(DIT2)을 포함하는 영역을 열 방산 경로로서 사용할 수 있으므로 반도체 칩(CHP)에서 발생된 열을 칩 탑재부(TAB) 하면을 통해서 효율적으로 방산시킬 수 있다. 이로부터 본 실시형태에 따르면 반도체 장치(PKG1)와 실장 기판(MB) 사이의 연결 신뢰성을 향상시킬 수 있을 뿐만 아니라, 방열 효율의 향상으로 인한 반도체 장치(PKG1)의 오작동을 억제하는 것이 가능해져 이들 상승 효과에 의해 반도체 장치(PKG1)의 신뢰성 향상을 도모할 수 있다.
예컨대 관련 기술의 경우 납 프리 대책으로서 Ni(니켈)/Pd(팔라듐)/Au(금）의 적층막으로 이루어지는 도금막(PF)을 사용하며, 또 사전에 리드 프레임에 Ni/Pd/Au막을 형성한다. 그러나 이와 같이 구성된 관련 기술에서는 칩 탑재부(TAB) 하면에 누출된 수지(RS)를 제거하기 위한 세정 공정을 실시하기 어려워진다. 그 이유는 관련 기술의 경우 사전에 리드 프레임(LF)에 도금막(PF)을 형성하므로 세정 공정을 실시하면 필연적으로 도금막(PF)에 악영향이 미치기 때문이다. 구체적으로 관련 기술의 경우 세정 공정을 실시하면 Ni/Pd/Au막을 구성하는 니켈이 칩 탑재부(TAB) 하면에 파일업한다. 그리고 칩 탑재부(TAB) 하면에 니켈이 파일업하면 이 니켈이 산화되기 쉬우므로 칩 탑재부(TAB)와 실장 기판(MB) 사이의 연결 신뢰성이 저하된다. 따라서 관련 기술의 경우 칩 탑재부(TAB) 하면에 누출된 수지(RS)를 제거하기 위한 세정 공정의 실시가 어려워진다.
이에 반해 본 실시형태에 따르면 관련 기술과 같이 사전에 준비되는 리드 프레임(LF)에 Ni(니켈)/Pd(팔라듐)/Au(금）의 적층막으로 이루어지는 도금막(PF)을 형성하는 것이 아니고, 반도체 장치의 제조 공정 도중(외장 도금 공정)에 예를 들어 순수한 주석으로 이루어지는 도금막(PF)을 형성한다. 이로써 본 실시형태에 따르면 외장 도금 공정보다 이전의 공정에서 밀봉체(MR)를 형성하고, 이 밀봉체(MR)를 형성하는 공정과 외장 도금 공정 사이에 칩 탑재부(TAB) 하면을 세정하는 공정을 삽입할 수 있다. 그 이유는 이 구성에 따르면 세정 공정을 실시한 후에 외장 도금 공정을 실시하므로 도금막(PF)에 대해 세정 공정의 영향이 미치지 않기 때문이다.
이상으로부터 본 실시형태의 제1 특징점은 반도체 장치의 제조 공정 도중에 납 프리 재료로 이루어지는 도금막(PF)을 형성하는 점에 있다. 덧붙여서 말하면 본 실시형태의 제1 특징점은 도금막(PF)을 형성하는 외장 도금 공정을 밀봉체(MR)를 형성하는 공정 이후의 공정에 의해 실시하는 점에 있다. 그리고 이 제1 특징점에 의해 칩 탑재부(TAB) 하면을 세정하는 공정을 외장 도금 공정 이전의 공정에 삽입할 수 있다. 그 결과 본 실시형태에 따르면 칩 탑재부(TAB) 하면에 형성된 홈(DIT1) 및 홈(DIT2)에도 수지(RS)가 침입한 경우라도 칩 탑재부(TAB) 하면을 세정하는 공정에 의해 홈(DIT1) 및 홈(DIT2)에 매립된 수지(RS)가 제거되고, 외장 도금 공정에 의해 홈(DIT1) 내벽 및 홈(DIT2) 내벽에도 도금막(PF)이 형성된다. 이에 따라 홈(DIT1) 내부 및 홈(DIT2) 내부도 또한 반도체 기판(PKG1)과 실장 기판(MB)의 연결에 기여하게 되므로 본 실시형태에 따르면 반도체 장치(PKG1)와 실장 기판(MB) 사이의 연결 신뢰성을 향상시킬 수 있는 동시에 반도체 장치(PKG1)의 방열 특성을 향상시킬 수 있다.
본 실시형태의 기본 사상은 칩 탑재부 하면에 홈을 형성하는 점에서 관련 기술과 공통되는데 관련 기술에서 형성되는 홈은 이 홈 내부에 침입한 수지의 제거를 전제로 하지 않는 데 대해 본 실시형태에서 형성되는 홈은 이 홈 내부에 침입한 수지의 제거를 전제로 하는 점에서 상위하다. 즉, 본 실시형태에서 형성되는 홈과 관련 기술에서 형성되는 홈은 칩 탑재부 하면의 수지 누출 확산을 억제하는 기능을 가진 점에서 공통된다. 단, 관련 기술에서 형성되는 홈의 설계 사상은 홈 내부에 침입한 수지의 제거를 전제로 하지 않으므로 홈 내부의 부피를 될 수 있는 한 크게 해서 수지 누출의 막음 효과를 높이는 관점에 특화된 기본 사상이다. 이에 반해 본 실시형태에서 형성되는 홈의 설계 사상은 홈 내부에 침입한 수지의 제거를 전제로 하므로 홈에 대해 수지 누출의 막음 기능뿐만 아니라 홈 내부에 침입한 수지의 제거 용이성도 고려한 관점에서의 기본 사상이다. 이와 같이 본 실시형태의 기본 사상은 관련 기술의 기본 사상과 방향성(관점)이 상위하므로 본 실시형태의 기본 사상을 구현한 반도체 장치의 구성은 관련 기술의 반도체 장치의 구성과 상위하다. 즉, 본 실시형태의 칩 탑재부 하면의 구성은 관련 기술의 칩 탑재부 하면의 구성과 상위하다.
이하에서 상기 기본 사상을 구현한 본 실시형태의 제2 특징점에 대해 설명한다. 본 실시형태의 제2 특징점은 홈(DIT1) 내부 및 홈(DIT2) 내부에 침입한 수지(RS)를 제거하기 쉽게 하기 위해 홈(DIT1)의 형상 및 홈(DIT2)의 형상을 개선한 점에 있다. 구체적으로 예를 들어 도 8에 나타내는 바와 같이 홈(DIT1)의 깊이(d2) 및 홈(DIT2)의 깊이(d2) 각각이 칩 탑재부(TAB)의 두께(t1)의 1/2 이하로 되도록 구성하고 있다. 이로써 본 실시형태에 따르면 홈(DIT1)의 깊이(d2) 및 홈(DIT2)의 깊이(d2)를 얕게 할 수 있다. 이는 홈(DIT1) 내부 및 홈(DIT2) 내부에 침입한 수지(RS)가 제거되기 쉬워지는 것을 의미한다. 그 결과 본 실시형태의 제2 특징점에 따르면 칩 탑재부(TAB) 하면을 세정하는 세정 공정 시 홈(DIT1) 및 홈(DIT2)에 침입한 수지(RS)를 확실하게 제거할 수 있다.
이 점에 관해서 관련 기술의 경우 예를 들어 도 3에 나타내는 바와 같이 홈(DIT)의 깊이는 칩 탑재부(TAB)의 두께의 1/2보다 크다. 이는 관련 기술의 경우 홈(DIT) 내부에 침입한 수지(RS)의 제거를 전제로 하지 않으므로 홈(DIT) 내부의 부피를 될 수 있는 한 크게 해서 수지 누출의 막음 효과를 높이는 관점에만 착안하고 있기 때문이다. 이에 반해 본 실시형태에서 형성되는 홈(DIT1)(홈(DIT2))은 홈(DIT1)(홈(DIT2)) 내부에 침입한 수지(RS)의 제거를 전제로 하고 있으므로 홈(DIT1)(홈(DIT2))에 대해 수지 누출의 막음 기능 뿐만 아니라 홈(DIT1)(홈(DIT2)) 내부에 침입한 수지(RS)의 제거 용이성도 고려하고 있다. 그러므로 본 실시형태에서는 침입한 수지(RS)의 제거 특성을 향상시키기 위해 홈(DIT1)(홈(DIT2))의 깊이(d2)가 칩 탑재부(TAB)의 두께(t1)의 1/2 이하로 되도록 구성하고 있다.
상술한 본 실시형태의 제2 특징점은 아래와 같은 별도의 표현으로 말할 수도 있다. 즉, 예를 들어 도 8에 나타내는 바와 같이 홈(DIT1)(홈(DIT2))은 그 깊이(d2)가 단차부(DL)의 단차(d1)보다 작게 되도록 구성되어 있다고 말할 수도 있다. 그러므로 본 실시형태에 따르면 홈(DIT1)(홈(DIT2))의 깊이(d2)를 얕게 할 수 있다. 이는 홈(DIT1)(홈(DIT2)) 내부에 침입한 수지(RS)가 제거되기 쉬워지는 것을 의미한다. 그 결과 본 실시형태의 제2 특징점에 따르면 칩 탑재부(TAB) 하면을 세정하는 세정 공정에 의해 홈(DIT1)(홈(DIT2))에 침입한 수지(RS)를 확실하게 제거할 수 있다.
즉, 단차부(DL)에는 수지(RS)가 매립되어 있는데 단차부(DL)는 매립된 수지(RS)의 제거를 전제로 하지 않는다. 한편 홈(DIT1)(홈(DIT2))은 침입한 수지(RS)의 제거를 전제로 하고 있다. 따라서 단차부(DL)와 홈(DIT1)(홈(DIT2))은 수지(RS)를 제거하는지 여부의 점에서 상위하며, 깊이가 얕을 수록 수지(RS)를 제거하기 쉬워지므로 본 실시형태에서는 홈(DIT1)(홈(DIT2))의 깊이(d2)가 단차부(DL)의 단차(d1)보다 작게 되도록 구성하고 있다.
이 점에 관해서 관련 기술의 경우 예를 들어 도 3에 나타내는 바와 같이 홈(DIT)의 깊이는 단차부(DL)의 단차와 동등하다. 이는 관련 기술의 경우 홈(DIT) 내부에 침입한 수지(RS)의 제거를 전제로 하지 않으므로 홈(DIT) 내부의 부피를 될 수 있는 한 크게 해서 수지 누출의 막음 효과를 높이는 관점만에 착안하고 있기 때문이다. 한편 본 실시형태에서는 홈(DIT1)(홈(DIT2))에 침입한 수지(RS)의 제거를 전제로 하고 있으므로 도 8에 나타내는 바와 같이 매립된 수지(RS)의 제거를 전제로 하지 않는 단차부(DL)의 단차보다 홈(DIT1)(홈(DIT2))의 깊이(d2)가 작다.
본 실시형태의 제2 특징점의 추가적인 개선점은 예를 들어 도 8에 나타내는 바와 같이 홈(DIT1)의 형상 및 홈(DIT2)의 형상을 V자 형상으로 하는 점에 있다. 이로써 본 실시형태에 따르면 홈(DIT1)(홈(DIT2))에 침입한 수지(RS)의 제거 용이성을 향상시킬 수 있다. 그 이유는 도 3에 나타내는 관련 기술의 반원 형상의 홈(DIT)과 비교할 때 본 실시형태의 V자 형상의 홈(DIT1)(홈(DIT2))은 반원 형상의 홈(DIT)과 깊이 및 폭이 동일하더라도 부피가 작게 되므로 홈(DIT1)(홈(DIT2))에 침입한 수지(RS)의 제거 용이성이 향상된다고 생각되기 때문이다.
참고로 V자 형상의 홈(DIT1)(홈(DIT2))을 형성하는 데는 예를 들어 프레스법을 사용할 수 있다. 이상으로부터 본 실시형태의 제2 특징점은 구체적으로 홈(DIT1)(홈(DIT2))의 깊이(d2)를 얕게 하는 제1 개선점과, 홈(DIT1)(홈(DIT2))을 V자 형상으로 해서 부피를 작게 하는 제2 개선점을 가진다. 그리고 이 제1 개선점과 제2 개선점과의 상승 효과에 의해 본 실시형태에 따르면, 홈(DIT1) (홈(DIT2))에 침입한 수지(RS)의 제거 특성을 대폭 향상시킬 수 있다.
다음으로 본 실시형태의 제3 특징점은 예를 들어 도 7 및 도 8에 나타내는 바와 같이 칩 탑재부(TAB) 하면에 복수의 홈(예를 들어 홈(DIT1) 및 홈(DIT2))을 형성하는 점에 있다. 이는 본 실시형태에서는 홈(DIT1) 내부에 침입한 수지(RS)의 제거를 전제로 하면서 홈(DIT1)에 대해 수지 누출의 막음 기능 뿐만 아니라 홈(DIT1) 내부에 침입한 수지(RS)의 제거 용이성을 고려하고 있기 때문에 유용한 구성이다. 즉, 본 실시형태에서는 홈(DIT1) 내부에 침입한 수지(RS)의 제거 용이성을 고려하고, 수지(RS)의 제거 용이성 향상의 관점에서 상술한 제2 특징점이 상도되어 있다. 그리고 본 실시형태의 제2 특징점에 따르면 홈(DIT1)의 깊이(d2)를 얕게 하는 제1 개선점과 홈(DIT1)을 V자 형상으로 해서 부피를 작게 하는 제2 개선점에 의해 홈(DIT1)에 침입한 수지(RS)의 제거 용이성을 향상시킬 수 있다. 한편 홈(DIT1)에 침입한 수지(RS)의 제거 용이성을 향상시킬 수 있다는 것은 뒤집어 생각하면 홈(DIT1)의 막음 기능 저하를 의미한다고 말할 수도 있다. 따라서 본 실시형태에서는 홈(DIT1)에 침입한 수지(RS)의 제거 용이성을 향상시키는 구성의 부작용으로서 현재화되는 막음 기능 저하를 억제하기 위해 칩 탑재부(TAB) 하면에 복수의 홈(예를 들어 홈(DIT1) 및 홈(DIT2))을 형성한다(제3 특징점). 이로써 예를 들어 도 18에 나타내는 바와 같이 홈(DIT1)에 의해 막지 못하는 수지(RS)를 홈(DIT1) 내측에 형성한 홈(DIT2)에 의해 막는 것이 가능해진다. 즉, 본 실시형태의 제3 특징점에 따르면 막음 기능 저하라고 하는 제2 특징점의 부작용을 억제해서 막음 기능을 충분히 발휘할 수 있다.
이와 같이 본 실시형태에 따르면 상술한 제2 특징점과 제3 특징점을 조합함으로써 칩 탑재부(TAB) 하면에서의 수지 누출 막음 기능의 향상과, 홈(DIT1)(홈(DIT2)) 내부에 침입한 수지(RS)의 제거 용이성의 향상을 높은 차원으로 양립시킬 수 있다.
본 실시형태의 제3 특징점은 칩 탑재부(TAB) 하면을 세정해서 홈(DIT1)(홈(DIT2)) 내부에 침입한 수지(RS)를 제거한다는 제1 특징점을 전제로 하고서야 비로소 유용한 구성으로 된다. 이하에서 이 점에 대해 설명한다.
예컨대 도 3에 나타내는 관련 기술은, 홈(DIT)에 매립된 수지(RS)의 제거를 상정하고 있지 않다. 그러므로 관련 기술의 경우 칩 탑재부(TAB) 하면에 서로 이격되게 배치되는 복수의 홈(DIT)을 형성하기 어려워진다. 그 이유는 관련 기술의 경우 칩 탑재부(TAB) 하면에 복수의 홈(DIT)을 형성하면 내측의 홈(DIT)까지의 영역에 수지(RS)가 남게 되기 때문이다. 즉, 관련 기술에 있어서 칩 탑재부(TAB) 하면에 복수의 홈(DIT)을 형성해서 수지 누출 막음 기능의 향상을 도모할 경우 칩 탑재부(TAB) 하면에 누출된 수지(RS)가 그대로 잔존하므로 수지(RS)가 남는 영역이 커진다. 이는 반도체 장치와 실장 기판의 연결 신뢰성의 저하를 초래하는 동시에 반도체 장치의 방열 특성의 저하를 초래하는 것을 의미한다. 따라서 관련 기술의 경우 칩 탑재부(TAB) 하면에 복수의 홈(DIT)을 형성하는 것은 반도체 장치와 실장 기판 사이의 연결 신뢰성의 향상과 반도체 장치의 방열 특성의 향상을 도모하는 관점에서 채택하기 어려운 구성으로 된다. 즉, 홈(DIT)에 매립된 수지(RS)의 제거를 상정하지 않는 관련 기술의 경우 칩 탑재부(TAB) 하면에 복수의 홈(DIT)을 형성해서 수지 누출 막음 기능의 향상을 도모하는 구성보다 단일의 홈(DIT)을 형성하고 이 단일의 홈(DIT) 내부의 부피를 될 수 있는 한 크게 해서 수지 누출 막음 효과를 높이는 구성이 더 유용하다.
이에 반해 본 실시형태에서는 칩 탑재부(TAB) 하면을 세정해서 홈(DIT1)(홈(DIT2)) 내부에 침입한 수지(RS)를 제거하는 것을 전제로 하고 있다. 이 경우 홈(DIT1) 및 홈(DIT2) 각각에 침입한 수지(RS)가 제거되므로 관련 기술과 달리 반도체 장치와 실장 기판 사이의 연결 신뢰성 저하나 반도체 장치의 방열 특성 저하를 초래하는 일 없이 수지 누출 막음 기능의 향상을 도모할 수 있는 구성으로 된다. 그러나 본 실시형태의 경우 단일의 홈을 형성하고 이 단일의 홈 내부의 부피를 크게 해서 수지 누출 막음 효과를 높이는 구성은 침입한 수지(RS)의 제거 용이성을 현저히 저하시키므로 채택하기 어렵다. 즉, 본 실시형태에서는 칩 탑재부(TAB) 하면에 단일의 홈(DIT)을 형성하고 이 단일의 홈(DIT) 내부의 부피를 될 수 있는 한 크게 해서 수지 누출 막음 효과를 높이는 구성보다 칩 탑재부(TAB) 하면에 복수의 홈(홈(DIT1) 및 홈(DIT2))을 형성해서 수지 누출 막음 기능의 향상을 도모하는 구성이 더 유용하다.
이와 같이 본 실시형태와 관련 기술은 방향성(관점)이 상위하다. 그러므로 칩 탑재부(TAB) 하면에 서로 이격되게 복수의 홈(홈(DIT1)과 홈(DIT2))을 형성한다는 본 실시형태의 제3 특징점은 칩 탑재부(TAB) 하면을 세정해서 홈(DIT1)(홈(DIT2)) 내부에 침입한 수지(RS)를 제거한다는 제1 특징점을 전제로 하고서야 비로소 유용한 기술적 의의를 가진 구성으로 된다.
계속해서 본 실시형태의 제4 특징점은 칩 탑재부(TAB) 하면의 외주부에서 수지(RS)의 침입을 될 수 있는 한 억제한다는 개선을 안출한 점에 있다. 그 이유는 칩 탑재부(TAB )하면의 외주부에서 수지(RS)의 침입을 될 수 있는 한 억제할 수 있게 되면 칩 탑재부(TAB) 하면 중 수지(RS)가 침입하는 면적을 작게 할 수 있으므로 하면에 침입한 수지(RS)의 제거 용이성을 향상시킬 수 있기 때문이다.
본 실시형태의 제4 특징점의 구체적인 제1 개선점은 예를 들어 도 8에 나타내는 바와 같이 단면에서 보아 단차부(DL)의 단차위치와 홈(DIT1)의 중심 위치 사이의 거리(L1)를 홈(DIT1)의 중심 위치와 홈(DIT2)의 중심 위치 사이의 거리(L2)보다 작게 한 점에 있다. 이로써 외측에 배치된 홈(DIT1)의 위치를 칩 탑재부(TAB)의 외주부에 가까이 할 수 있다. 즉, 외측에 배치되는 홈(DIT1)의 위치가 칩 탑재부(TAB)의 외주부에 가까울수록 칩 탑재부(TAB) 하면에 침입하는 수지(RS)의 면적을 작게 할 수 있다. 따라서 본 실시형태의 제4 특징점에 따르면 칩 탑재부(TAB) 하면에 침입한 수지(RS)의 제거 용이성을 향상시킬 수 있다.
다음으로 본 실시형태의 제4 특징점의 또 다른 구체적인 제2 개선점은 예를 들어 도 7에 나타내는 바와 같이 칩 탑재부(TAB) 하면의 외주부를 따라 연장되게 배치된 홈(DIT1)(홈(DIT2))이 칩 탑재부(TAB)의 모서리부 근방에서 테이퍼 형상을 가지는 점에 있다. 다르게 말하면 칩 탑재부(TAB)는 제1 방향으로 연장되는 제1변과, 제1변과 교차되는 제2변과, 제1변과 제2변의 교차점인 모서리부를 가진다. 그리고 홈(DIT1)(홈(DIT2))은 제1변과 병행되는 제1 부분과, 제2변과 병행되는 제2 부분과, 상기 제1 부분과 제2 부분을 연결하는 제3 부분을 가진다. 여기서 홈(DIT1)(홈(DIT2))의 제3 부분과 모서리부 사이의 거리는 홈(DIT1)(홈(DIT2))의 제1 부분과 제1변 사이의 거리보다 길며, 또 홈(DIT1)(홈(DIT2))의 제2 부분과 제2변 사이의 거리보다 길다. 특히 제3 부분과 제1 부분이 이루는 각도는 둔각이고, 제3 부분과 제2 부분이 이루는 각도도 또한 둔각이다.
이로써 본 실시형태의 제4 특징점의 또 다른 구체적인 제2 개선점에 따르면 홈(DIT1)(홈(DIT2))을 칩 탑재부(TAB)의 외주부 근방에 될 수 있는 한 근접시켜 배치할 수 있다. 그 이유는 설계 레이아웃 제약에 따라 칩 탑재부(TAB)의 모서리부로부터 홈(DIT1)(홈(DIT2))을 일정한 거리만큼 이격해야 하는데 테이퍼 형상을 가질 경우에는 테이퍼 형상을 가지지 않을 경우에 비해 모서리부와 테이퍼 형상 사이의 거리를 확보하면서 홈(DIT1)(홈(DIT2))을 칩 탑재부(TAB)의 외주부 근방에 될 수 있는 한 근접시켜 배치하는 것이 가능해지기 때문이다. 그 결과 본 실시형태에 따르면 칩 탑재부(TAB) 하면에 침입한 수지(RS)의 면적을 작게 할 수 있으므로 칩 탑재부(TAB) 하면에 침입한 수지(RS)의 제거 용이성을 향상시킬 수 있다.
이상으로부터 본 실시형태의 제4 특징점에 따르면 상술한 제1 개선점과 제2 개선점의 상승 효과에 의해 홈(DIT1)(홈(DIT2))을 칩 탑재부(TAB)의 외주부 근방에 될 수 있는 한 근접시켜 배치할 수 있다. 그 결과 칩 탑재부(TAB) 하면에 침입한 수지(RS)의 양을 감소시킬 수 있으므로 칩 탑재부(TAB) 하면에 침입한 수지(RS)의 제거 용이성을 대폭 향상시킬 수 있다.
다음으로 본 실시형태의 제5 특징점은 예를 들어 도 8에 나타내는 바와 같이 단차부(DL)의 단차(d1)가 칩 탑재부(TAB)의 두께(t1)의 1/2 이하인 점에 있다.여기서 칩 탑재부(TAB) 하면으로의 수지(RS)의 침입을 효과있게 억제하는 관점에서는 단차부(DL)의 단차가 큰 쪽이 바람직하다고 생각할 수 있다. 이 점에서 예를 들어 도 3에 나타내는 관련 기술에서와 같이 단차부(DL)의 단차를 칩 탑재부(TAB)의 두께의 1/2보다 크게 하는 것이 바람직하다고 생각할 수 있지만 본 실시형태에서는 단차부(DL)의 단차(d1)를 칩 탑재부(TAB)의 두께(t1)의 1/2 이하로 하고 있다.
이는 아래와 같은 이유에 의거한다. 즉, 단차부(DL)는 예를 들어 프레스법에 의해 형성되는데 단차부(DL)의 단차가 커질수록 찌부러짐량이 커지는 결과 칩 탑재부(TAB) 상면의 평탄성이 저하된다. 그리고 칩 탑재부(TAB) 상면의 평탄성이 저하되면 칩 탑재부(TAB) 상면에 탑재하는 반도체 칩(CHP)의 마운팅(mounting)성이 저하된다. 그래서 본 실시형태에서는 단차부(DL)의 단차(d1)를 칩 탑재부(TAB)의 두께(t1)의 1/2이하로 한다. 이로써 프레스법에 의해 단차부(DL)를 형성할 때의 찌부러짐량을 저감할 수 있으므로 칩 탑재부(TAB) 상면의 평탄성 저하를 억제할 수 있다. 이로 인해 본 실시형태의 제5 특징점에 따르면 칩 탑재부(TAB) 상면에 탑재되는 반도체 칩(CHP)의 마운팅성 저하를 억제할 수 있게 된다.
그리고 본 실시형태의 제5 특징점에 따르면 단일의 단차부(DL)에 의한 칩 탑재부(TAB) 하면으로의 수지(RS)의 침입을 억제하는 효과가 저감된다. 그러나 본 실시형태에 따르면 단차부(DL) 내측에 홈(DIT1)이 형성되어 있고, 또 홈(DIT1) 내측에 홈(DIT2)이 형성되어 있는 것을 고려하면 단차부(DL)와 홈(DIT1)과 홈(DIT2)의 조합에 의해 칩 탑재부(TAB) 하면으로의 수지(RS)의 침입을 충분히 억제할 수 있게 된다. 즉, 단차부(DL)와 홈(DIT1)과 홈(DIT2)의 조합에 의해 칩 탑재부(TAB) 하면으로의 수지(RS)의 침입을 최소화할 수 있으므로 칩 탑재부(TAB) 상면의 평탄성을 향상시키는 관점에서 본 실시형태의 제5 특징점을 채택하는 것이 유용하다.
<변형예 1>
도 23의 (a)는 본 변형예 1에서의 칩 탑재부(TAB)의 일부를 확대해서 나타내는 도면이다. 도 23의 (a)에 나타내는 바와 같이 본 변형예 1에서의 칩 탑재부(TAB) 하면의 가장자리부에는 단차부(DL)가 형성되어 있으며, 이 단차부(DL) 내측에 이격되게 홈(DIT1)이 형성되어 있고, 또 이 홈(DIT1) 내측에 이격되게 홈(DIT2)이 형성되어 있다.
여기서 본 변형예 1의 경우 홈(DIT1)의 깊이와 홈(DIT2)의 깊이가 서로 다르다. 구체적으로 홈(DIT1)의 깊이는 홈(DIT2)의 깊이보다 깊다. 다르게 말하면 홈(DIT2)의 깊이는 홈(DIT1)의 깊이보다 얕다. 더욱 상세하게는 도 23의 (a)에 나타내는 바와 같이 단차부(DL)의 단차(d1)와 홈(DIT1)의 깊이(d2a)와 홈(DIT2)의 깊이(d2b) 사이에는 d1>d2a>d2b인 관계가 성립된다.
이는 아래와 같은 이유에 의거한다. 즉, 단차부(DL)에는 수지가 매립되어 있으며, 이 단차부(DL)에 매립된 수지는 제거되는 것을 전제로 하고 있지 않다. 한편 홈(DIT1)(홈(DIT2))은 침입된 수지의 제거를 전제로 하고 있다. 따라서 단차부(DL)와 홈(DIT1)(홈(DIT2))은 수지를 제거하는지 여부의 점에서 상위하며, 깊이가 얕을수록 수지가 제거되기 쉬워지므로 본 변형예 1도 또한 (DIT1)의 깊이(d2a) 및 홈(DIT2)의 깊이(d2b)가 단차부(DL)의 단차(d1)보다 작다.
또, 본 변형예 1은 다음과 같은 점도 고려하고 있다. 예를 들어 도 18에 나타내는 바와 같이 칩 탑재부(TAB) 하면에 형성된 홈(DIT1) 및 홈(DIT2)에도 수지(RS)가 침입한 경우 홈(DIT1)에 침입한 수지(RS)의 양은 홈(DIT2)에 침입한 수지(RS)의 양보다 많아진다. 즉, 우선 외측에 형성된 홈(DIT1)에 의해 수지(RS)의 침입이 억제되고, 이 홈(DIT1)에 의해 막히지 않은 수지(RS)가 내측에 형성된 홈(DIT2)에 의해 막힌다. 따라서 도 18에 나타내는 바와 같이 홈(DIT1)에 침입한 수지(RS)의 양은 홈(DIT2)에 침입한 수지(RS)의 양보다 많아진다. 이로부터 본 변형예 1에서는 홈(DIT1)의 깊이(d2a)를 홈(DIT2)의 깊이(d2b)보다 깊게 하고 있는 것이다. 이와 같이 본 변형예 1에 따르면 외측에 배치된 홈(DIT1)의 깊이(d2a)를 단차부(DL)의 단차(d1)보다 작게 하고 있으므로 수지(RS)의 제거 용이성을 확보할 수 있고, 홈(DIT1)의 깊이(d2a)를 홈(DIT2)의 깊이(d2b)보다 크게 하고 있으므로 수지(RS)의 막음 기능을 충분히 확보할 수 있다. 다르게 말하면 본 변형예 1에 따르면 내측에 배치된 홈(DIT2)은 홈(DIT1)에 비해 수지(RS)의 막음 효과가 요구되지 않으므로 홈(DIT2)의 깊이(d2b)를 홈(DIT1)의 깊이(d2a)보다 얕게 함으로써 수지(RS)의 제거 용이성을 높이고 있다고 말할 수도 있다.
<변형예 2>
도 23의 (b)는 본 변형예 2에서의 칩 탑재부(TAB)의 일부를 확대해서 나타내는 도면이다. 도 23의 (b)에 나타내는 바와 같이 본 변형예 2에서의 칩 탑재부(TAB) 하면의 가장자리부에는 단차부(DL)가 형성되어 있으며, 이 단차부(DL) 내측에 이격되게 홈(DIT1)이 형성되어 있고, 또 이 홈(DIT1) 내측에 이격되게 홈(DIT2)이 형성되어 있다.
여기서 본 변형예 2의 경우 홈(DIT1)의 형상 및 홈(DIT2)의 형상이 반원 형상을 하고 있다. 즉, 실시형태의 경우 예를 들어 도 8에 나타내는 바와 같이 홈(DIT1)의 형상 및 홈(DIT2)의 형상을 V자 형상으로 형성하는 예에 대해 설명했으나 이에 한정되지 않고 도 23의 (b)에 나타내는 본 변형예 2와 같이 홈(DIT1)의 형상 및 홈(DIT2)의 형상을 반원형상으로 할 수도 있다. 이 경우 홈(DIT1) 및 홈(DIT2)은 예를 들어 에칭 가공에 의해 형성할 수 있으므로 프레스법과 같은 찌부러짐이 발생되지 않아 칩 탑재부(TAB) 상면의 평탄성을 확보하기 쉬워진다는 장점을 얻을 수 있다.
<변형예 3>
실시형태에서는 반도체 장치(PKG1)의 패키지 형태로서 QFP를 예로 들어 설명했으나 실시형태의 기술적 사상은 이에 한정되지 않고 예를 들어 패키지 형태가 QFN(Quad Flat Non-Leaded Package)인 반도체 장치에도 적용할 수 있다.
(개편(個片) 몰드 타입)
도 24의 (a)는 본 변형예 3의 반도체 장치(PKG2)를 상면측에서 본 외관도이고, 도 24의 (b)는 본 변형예 3의 반도체 장치(PKG2)를 하면측에서 본 외관도이다. 도 24의 (b)에 나타내는 바와 같이 밀봉체(MR) 하면의 외주부에는 복수의 리드(LD)가 배치되어 있고, 밀봉체(MR) 하면의 중앙부에는 밀봉체(MR)로부터 칩 탑재부(TAB) 하면이 노출되어 있다. 그리고 노출된 칩 탑재부(TAB) 하면에는 홈(DIT1) 및 홈(DIT2)이 형성되어 있다.
도 25는 본 변형예 3의 반도체 장치(PKG2)를 나타내는 단면도이다. 도 25에 나타내는 바와 같이 본 변형예 3의 반도체 장치(PKG2)도 또한 밀봉체(MR)로부터 노출된 칩 탑재부(TAB) 하면에 홈(DIT1)과 홈(DIT2)이 형성되어 있는 것을 알 수 있다. 이와 같이 해서 본 변형예 3의 반도체 장치(PKG2)도 또한 실시형태의 기술적 사상을 구현할 수 있다.
(일괄 몰드 타입)
도 26의 (a)는 본 변형예 3의 반도체 장치(PKG3)를 상면측에서 본 외관도이고, 도 26의 (b)는 본 변형예 3의 반도체 장치(PKG3)를 하면측에서 본 외관도이다. 도 26의 (b)에 나타내는 바와 같이 밀봉체(MR) 하면의 외주부에는 복수의 리드(LD)가 배치되어 있고, 밀봉체(MR) 하면의 중앙부에는 밀봉체(MR)로부터 칩 탑재부(TAB) 하면이 노출되어 있다. 그리고 노출된 칩 탑재부(TAB) 하면에는 홈(DIT1) 및 홈(DIT2)이 형성되어 있다.
도 27은 변형예 3의 반도체 장치(PKG3)를 나타내는 단면도이다. 도 27에 나타내는 바와 같이 본 변형예 3의 반도체 장치(PKG2)도 또한 밀봉체(MR)로부터 노출된 칩 탑재부(TAB) 하면에 홈(DIT1)과 홈(DIT2)이 형성되어 있는 것을 알 수 있다. 이와 같이 해서 본 변형예 3의 반도체 장치(PKG3)도 또한 실시형태의 기술적 사상을 구현할 수 있다.
이상으로 본 발명자에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명했으나 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지로부터 벗어나지 않는 범위에서 다양하게 변경이 가능한 것은 말할 나위도 없다.
상기 실시형태는 다음과 같은 형태들을 포함한다.
(부기 1)
하면에 제1 홈이 형성된 칩 탑재부와,
상기 칩 탑재부 상면에 탑재된 반도체 칩과,
도전성 부재를 개재해서 상기 반도체 칩의 패드와 전기적으로 연결된 리드와,
상기 반도체 칩을 밀봉하는 밀봉체,
를 구비하고,
상기 칩 탑재부의 상기 하면은 상기 밀봉체로부터 노출되어 있고,
상기 제1 홈 내를 포함하는 상기 하면에는 도금막이 형성되어 있는 반도체 장치.
(부기 2)
부기 1에 있어서,
상기 제1 홈 내에는 상기 밀봉체를 구성하는 수지가 형성되어 있지 않은 반도체 장치.
(부기 3)
부기 1에 있어서,
상기 제1 홈은 상기 칩 탑재부의 외주부를 따라 형성되어 있는 반도체 장치.
(부기 4)
부기 1에 있어서,
상기 제1 홈의 깊이는 상기 칩 탑재부의 두께의 1/2 이하인 반도체 장치.
(부기 5)
부기 1에 있어서,
상기 제1 홈의 단면 형상은 V자 형상인 반도체 장치.
(부기 6)
부기 1에 있어서,
상기 칩 탑재부의 상기 하면에는 상기 제1 홈과 이격된 제2 홈이 더 형성되어 있는 반도체 장치.
(부기 7)
부기 6에 있어서,
상기 제2 홈은 상기 제1 홈보다 상기 칩 탑재부의 내측에 형성되어 있는 반도체 장치.
(부기 8)
부기 6에 있어서,
상기 제1 홈의 깊이 및 상기 제2 홈의 깊이는 모두 상기 칩 탑재부의 두께의 1/2 이하인 반도체 장치.
(부기 9)
부기 7에 있어서,
상기 제1 홈의 깊이는 상기 제2 홈의 깊이보다 깊은 반도체 장치.
(부기 10)
부기 6에 있어서,
상기 제2 홈 내벽에도 상기 도금막이 형성되어 있는 반도체 장치.
(부기 11)
부기 6에 있어서,
상기 제2 홈 내에는 상기 밀봉체를 구성하는 수지가 형성되어 있지 않은 반도체 장치.
(부기 12)
부기 1에 있어서,
상기 칩 탑재부 하면의 가장자리부에는 상기 제1 홈과 이격된 단차부가 형성되어 있는 반도체 장치.
(부기 13)
부기 12에 있어서,
상기 제1 홈은 상기 단차부보다 내측에 형성되어 있는 반도체 장치.
(부기 14)
부기 12에 있어서,
상기 제1 홈의 깊이는 상기 단차부의 단차보다 얕은 반도체 장치.
(부기 15)
부기 12에 있어서,
상기 칩 탑재부의 상기 하면에는 상기 제1 홈보다 내측에 제2 홈이 형성되어 있고,
단면에서 보아 상기 단차부의 단차 위치와 상기 제1 홈의 중심 위치 사이의 거리는 상기 제1 홈의 중심 위치와 상기 제2 홈의 중심 위치 사이의 거리보다 작은 반도체 장치.
(부기 16)
부기 12에 있어서,
상기 단차부의 내부에는 상기 밀봉체를 구성하는 수지가 형성되어 있는 반도체 장치.
(부기 17)
부기 1에 있어서,
상기 칩 탑재부는,
제1 방향으로 연장되는 제1변과,
상기 제1변과 교차되는 제2변과,
상기 제1변과 상기 제2변의 교차점인 모서리부,
를 가지며,
상기 제1 홈은,
상기 제1변과 병행되는 제1 부분과,
상기 제2변과 병행되는 제2 부분과,
상기 제1 부분과 상기 제2 부분을 연결하는 제3 부분,
를 가지고,
상기 제1 홈의 상기 제3 부분과 상기 모서리부 사이의 거리는 상기 제1 홈의 상기 제1 부분과 상기 제1변 사이의 거리보다 길며, 또 상기 제1 홈의 상기 제2 부분과 상기 제2변 사이의 거리보다 긴 반도체 장치.
(부기 18)
부기 17에 있어서,
상기 제3 부분과 상기 제1 부분이 이루는 각도는 둔각이고,
상기 제3 부분과 상기 제2 부분이 이루는 각도는 둔각인 반도체 장치.
CHP : 반도체 칩
DIT1 : 홈
DIT2 : 홈
DL : 단차부
LD : 리드
LF : 리드 프레인
MR : 밀봉체
PF : 도금막
RS : 수지
TAB : 칩 탭재부
W : 와이어

Claims (15)

  1. (a) 하면에 제1 홈이 형성된 칩 탑재부와 리드를 가지는 리드 프레임을 마련하는 공정,
    (b) 반도체 칩을 상기 칩 탑재부 상면에 탑재하는 공정,
    (c) 상기 반도체 칩에 형성된 패드와 상기 리드를 도전성 부재를 개재해서 전기적으로 연결하는 공정,
    (d) 상기 리드의 일부 및 상기 칩 탑재부의 상기 하면을 노출시킨 채 상기 반도체 칩을 수지로 밀봉하는 공정,
    (e) 상기 (d) 공정 후, 상기 칩 탑재부의 상기 하면을 세정하는 공정,
    (f) 상기 (e) 공정 후, 상기 칩 탑재부의 상기 하면에 도금막을 형성하는 공정,
    을 구비하고,
    상기 (d) 공정에 따라 상기 칩 탑재부의 상기 하면에 형성된 상기 제1 홈에도 상기 수지가 침입한 경우, 상기 (e) 공정에 의해 상기 제1 홈에 매립된 상기 수지가 제거되고, 상기 (f) 공정에서는 상기 제1 홈 내벽에도 상기 도금막이 형성되는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 홈은 상기 칩 탑재부의 외주부를 따라 형성되어 있는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 홈의 깊이는 상기 칩 탑재부의 두께의 1/2 이하인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 홈은 프레스법에 의해 형성되어 있는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 홈의 단면 형상은 V자 형상인 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 칩 탑재부의 상기 하면에는 상기 제1 홈과 이격된 제2 홈이 더 형성되어 있는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 홈도 또한 상기 칩 탑재부의 외주부를 따라 형성되어 있는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 홈은 상기 제1 홈보다 상기 칩 탑재부의 내측에 형성되어 있는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 제1 홈의 깊이 및 상기 제2 홈의 깊이는 모두 상기 칩 탑재부의 두께의 1/2 이하인 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 홈의 깊이는 상기 제2 홈의 깊이보다 깊은 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 (d) 공정에 따라 상기 칩 탑재부의 상기 하면에 형성된 상기 제1 홈 및 상기 제2 홈에도 상기 수지가 침입한 경우,
    상기 제1 홈에 침입한 상기 수지의 양은 상기 제2 홈에 침입한 상기 수지의 양보다 많은 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 칩 탑재부의 상기 하면의 가장자리부에는 상기 제1 홈과 이격된 단차부가 형성되어 있는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 홈은 상기 단차부보다 내측에 형성되어 있는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 홈의 깊이는 상기 단차부의 단차보다 얕은 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 칩 탑재부의 상기 하면에는 상기 제1 홈보다 내측에 제2 홈이 형성되어 있고,
    단면에서 보아 상기 단차부의 단차 위치와 상기 제1 홈의 중심 위치 사이의 거리는 상기 제1 홈의 중심 위치와 상기 제2 홈의 중심 위치 사이의 거리보다 작은 반도체 장치의 제조 방법.
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