WO2016207999A1 - 半導体装置の製造方法 - Google Patents

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    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Definitions

  • the present invention relates to a manufacturing technique of a semiconductor device, for example, a technique effective when applied to a manufacturing technique of a semiconductor device having a structure in which a lower surface of a chip mounting portion is exposed from a sealing body.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2014-7363 describes a technique for forming a single groove on the lower surface of a die pad exposed from a sealing body.
  • Patent Document 2 describes a technique for removing a resin burr formed on a die pad exposed from a sealing body.
  • a tab exposure type semiconductor device in which a lower surface of a chip mounting portion (die pad, tab) on which a semiconductor chip is mounted is exposed from a sealing body.
  • This tab-exposed semiconductor device has an advantage that heat generated in the semiconductor chip can be efficiently dissipated from the lower surface of the die pad exposed from the sealing body.
  • a method of manufacturing a semiconductor device includes a step of forming a sealing body made of resin, and when the resin enters the first groove formed on the lower surface of the chip mounting portion, the lower surface of the chip mounting portion.
  • the step of cleaning the resin the resin embedded in the first groove is removed, and in the step of forming a plating film on the lower surface of the chip mounting portion, a plating film is also formed on the inner wall of the first groove.
  • the reliability of the semiconductor device can be improved.
  • FIG. 2 is a cross-sectional view taken along line AA in FIG. It is typical sectional drawing which shows the state which implemented the sealing process by resin with respect to the chip mounting part in the related technology shown in FIG. 2, and formed the sealing body.
  • A) is the top view which looked at the semiconductor device in embodiment from the upper surface side
  • (b) is the top view which looked at the semiconductor device in embodiment from the lower surface side.
  • it is a top view seeing through and showing the inside of a sealed object. It is sectional drawing which cut
  • FIG. 8 is a cross-sectional view taken along line AA in FIG. It is sectional drawing which shows the state which mounted the semiconductor device in embodiment in the mounting board
  • 3 is a flowchart showing a flow of a manufacturing process of a semiconductor device in the embodiment. It is a top view which shows the manufacturing process of the semiconductor device in embodiment.
  • 12A and 12B are diagrams illustrating a manufacturing process of the semiconductor device subsequent to FIG. 11, in which FIG. 11A is a plan view and FIG.
  • FIG. 13A is a diagram illustrating a manufacturing process of the semiconductor device following FIG. 12, wherein FIG. 13A is a plan view and FIG.
  • FIG. 20A is a plan view of the semiconductor device manufacturing process following FIG. 19, and FIG. 19B is a cross-sectional view thereof;
  • (A) is sectional drawing which shows the manufacturing process of the semiconductor device following FIG. 20,
  • (b) is the elements on larger scale of (a).
  • FIG. 22 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 21;
  • (A) is a schematic diagram which shows the modification 1
  • (b) is a schematic diagram which shows the modification 2.
  • FIG. (A) is the perspective view which looked at the semiconductor device (individual piece mold type) in modification 3 from the upper surface side, and (b) looked at the semiconductor device in modification 3 from the lower surface side. It is a perspective view.
  • FIG. 11 is a cross-sectional view showing a semiconductor device in Modification 3.
  • A is the perspective view which looked at the semiconductor device (collective mold type) in the modification 3 from the upper surface side
  • (b) is the perspective view which looked at the semiconductor device in the modification 3 from the lower surface side.
  • FIG. 11 is a cross-sectional view showing a semiconductor device in Modification 3.
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • the lead frame including the chip mounting portion and the leads is made of, for example, a copper material that is easily oxidized, and the oxidized copper material has low adhesion. Therefore, in the tab exposed type semiconductor device, in order to improve the connection reliability when mounting the semiconductor device on the mounting substrate, a plating film covering the lower surface of the exposed chip mounting portion is formed. Then, the chip mounting portion is mounted on a metal pattern (terminal) on the mounting substrate. At this time, for example, the plating film formed on the lower surface of the chip mounting portion may be formed in advance on the lead frame or may be formed in the manufacturing process of the semiconductor device.
  • lead-free plating films used in semiconductor devices have been required from the viewpoint of environmental considerations.
  • a plating film made of a multilayer film of Ni (nickel) / Pd (palladium) / Au (gold) is used, and a Ni / Pd / Au film is previously formed on the lead frame. Forming is done.
  • the resin constituting the sealing body in the sealing process, the resin constituting the sealing body inevitably leaks to the lower surface of the chip mounting portion. Therefore, in the tab exposure type semiconductor device, it is conceivable to perform a cleaning process for removing the resin leaked to the lower surface of the chip mounting portion after the sealing process.
  • a cleaning process for removing the resin leaking to the lower surface of the chip mounting portion is not performed. This is because in the related art, when the cleaning process is performed, nickel constituting the Ni / Pd / Au film piles up on the lower surface of the chip mounting portion. That is, if nickel piles up on the lower surface of the chip mounting portion, the nickel is easily oxidized, and the connection reliability between the chip mounting portion and the mounting substrate is reduced.
  • the Ni / Pd / Au film has a function of covering the chip mounting portion made of an easily oxidized copper material and improving the connection reliability between the chip mounting portion and the mounting substrate.
  • a cleaning process is performed to remove the resin leaking from the lower surface of the chip mounting portion, nickel piles up on the outermost surface of the Ni / Pd / Au film, and this nickel is easily oxidized.
  • the connection reliability between the chip mounting portion and the mounting substrate cannot be improved. That is, in the related art, when a cleaning process for removing the resin leaking to the lower surface of the chip mounting portion is performed, the function of improving the connection reliability of the Ni / Pd / Au film is not exhibited.
  • FIG. 1 is a plan view of the chip mounting portion TAB in the related art as viewed from the upper surface side.
  • a stepped portion DL is formed at the end of the chip mounting portion TAB
  • a groove DIT is formed along the outer peripheral portion of the chip mounting portion TAB.
  • the step portion DL and the groove DIT are formed on the lower surface of the chip mounting portion TAB, they are indicated by broken lines in FIG.
  • FIG. 2 is a cross-sectional view taken along line AA in FIG.
  • a stepped portion DL is formed at the end of the lower surface of the chip mounting portion TAB, and a single groove DIT is formed inside the stepped portion DL apart from the stepped portion DL.
  • the thickness t1 of the chip mounting portion TAB, the step d1 of the step portion DL, and the depth d2 of the groove DIT are shown.
  • FIG. 3 is a schematic cross-sectional view showing a state where a sealing body MR is formed by performing a sealing process with a resin RS on the chip mounting portion TAB in the related technology shown in FIG.
  • the stepped portion DL is provided in order to suppress the spread of resin leakage to the lower surface of the chip mounting portion TAB.
  • the groove DIT is provided inside the stepped portion DL at a distance. As a result, the resin RS leaking to the lower surface of the chip mounting portion TAB is blocked by entering the groove DIT.
  • the related art it is possible to suppress the spread of the resin leakage to the region inside the groove DIT. That is, in the related art, by providing the step portion DL and the groove DIT, the spread of the resin RS leaking to the lower surface of the chip mounting portion TAB is suppressed. From this, the groove
  • the depth of the groove DIT is increased as much as possible without considering the ease of removal of the resin RS embedded in the groove DIT, and the damming function of the resin RS by the groove DIT is improved.
  • the depth d2 of the groove DIT is set to 1/2 or more of the thickness t1 of the chip mounting portion TAB.
  • the level difference d1 of the level difference part DL is set to be 1/2 or more of the thickness t1 of the chip mounting part TAB.
  • the plating film PF is exposed in the area A1 on the lower surface of the chip mounting portion TAB, while the area B1 on the lower surface of the chip mounting portion TAB is It will be covered with resin RS which leaked to the lower surface.
  • the heat radiation characteristics in the region B1 covered with the resin RS are deteriorated and the region B1 cannot be used for connection to the mounting substrate. Therefore, the connection reliability between the chip mounting portion TAB and the mounting substrate is determined. The nature will also decline. That is, there is room for improvement in the related art from the viewpoint of improving the heat dissipation characteristics of the semiconductor device and improving the connection reliability.
  • the basic idea of the present embodiment is that, in a tab-exposed semiconductor device, a bottom surface of a chip mounting portion is formed after a resin sealing step on the premise that a groove for suppressing the spread of resin leakage is provided on the bottom surface of the chip mounting portion.
  • the cleaning step of removing the resin leaking into the groove together with the resin leaking into the groove is carried out, and after the cleaning step, a plating film is also formed inside the groove.
  • the spread of resin leakage is suppressed inside the groove, while the resin that has entered the groove is removed to form a plating film on the inner wall of the groove.
  • the heat radiation characteristics of the semiconductor device are improved by removing the resin from the lower surface of the chip mounting portion including the inside of the groove, and the plating film is also formed on the inner wall of the groove.
  • the connection reliability between the semiconductor device and the mounting substrate can be improved.
  • the basic idea in the present embodiment is the same as the related technology in that a groove is provided on the lower surface of the chip mounting portion, but the groove provided in the related technology is based on the premise that the resin that has entered the groove is removed.
  • the groove provided in the present embodiment is different in that it is premised on removing the resin that has entered the groove. That is, the groove in the present embodiment and the groove provided in the related technology are common in that they have a function of suppressing the spread of resin leakage on the lower surface of the chip mounting portion.
  • the groove design concept provided by the related technology does not assume that the resin that has entered the groove is removed, so the volume inside the groove is increased as much as possible to enhance the resin leakage blocking effect. It becomes basic idea specialized in.
  • the design concept of the groove provided in the present embodiment is based on the premise that the resin that has entered the groove is removed, not only the resin leakage blocking function but also the groove.
  • the basic idea in the present embodiment is different from the basic idea in the related technology in the directionality (point of view). Therefore, the configuration of the semiconductor device that embodies the basic idea in the present embodiment is based on the related technology. This is different from the configuration of the semiconductor device. That is, the lower surface configuration of the chip mounting portion in the present embodiment is different from the lower surface configuration of the chip mounting portion in the related art.
  • FIG. 4 is a plan view showing a configuration of the semiconductor device PKG1 in the present embodiment.
  • 4A is a plan view of the semiconductor device PKG1 in the present embodiment as viewed from the upper surface side (front surface side), and
  • FIG. 4B is a lower surface side of the semiconductor device PKG1 in the present embodiment. It is the top view seen from (back side).
  • the semiconductor device PKG1 in the present embodiment has, for example, a rectangular sealing body MR, and a plurality of leads LD protrude from four side surfaces of the sealing body MR.
  • FIG. 4A is a plan view of the semiconductor device PKG1 in the present embodiment as viewed from the upper surface side (front surface side)
  • FIG. 4B is a lower surface side of the semiconductor device PKG1 in the present embodiment. It is the top view seen from (back side).
  • the semiconductor device PKG1 in the present embodiment has, for example, a rectangular sealing body MR, and a plurality of leads LD protrude from four side surfaces of the
  • the semiconductor device PKG1 in the present embodiment in the semiconductor device PKG1 in the present embodiment, the lower surface of the chip mounting portion TAB is exposed from the sealing body MR, and the exposed chip mounting portion TAB includes the chip mounting portion.
  • a double groove DIT1 and a groove DIT2 are formed along the outer periphery of the TAB.
  • the semiconductor device PKG1 in the present embodiment constitutes a so-called tab-exposed semiconductor device in which the lower surface of the chip mounting portion TAB is exposed from the sealing body MR, and in particular, the semiconductor device PKG1 in the present embodiment.
  • the package structure is QFP (Quad Flat Package).
  • FIG. 5 is a plan view showing the inside of the sealing body MR through the semiconductor device PKG1 of the present embodiment.
  • a rectangular chip mounting portion TAB is disposed at the center inside the sealing body MR, and a rectangular semiconductor chip CHP is mounted on the upper surface of the chip mounting portion TAB.
  • an integrated circuit is formed on the semiconductor chip CHP, and the integrated circuit includes a plurality of field effect transistors formed on a semiconductor substrate and a multilayer wiring formed above the field effect transistors.
  • a plurality of pads PD shown in FIG. 5 are formed on the uppermost layer of the multilayer wiring.
  • the plurality of pads PD are arranged, for example, along the outer periphery of the rectangular semiconductor chip CHP, and the pads PD and the leads LD formed on the semiconductor chip CHP are made of, for example, a gold wire. They are electrically connected by a wire (conductive member) W.
  • FIG. 6 is a cross-sectional view of the semiconductor device PKG1 in the present embodiment cut along a cross section.
  • the semiconductor device PKG1 in the present embodiment has a sealing body MR made of, for example, a resin, and the lower surface of the chip mounting portion TAB is exposed from the sealing body MR.
  • a semiconductor chip CHP is mounted on the top surface of the chip mounting portion TAB, and pads (not shown in FIG. 6) formed on the surface of the semiconductor chip CHP and leads LD are connected by wires W. Has been.
  • a stepped portion DL is formed at the outer edge portion (outer end portion) on the lower surface of the chip mounting portion TAB exposed from the sealing body MR, and the groove DIT1 is formed inside the stepped portion DL.
  • the groove DIT2 is formed inside the groove DIT1.
  • FIG. 7 is a partially enlarged view of the vicinity of the corner of the chip mounting portion TAB as viewed from the upper surface side.
  • a stepped portion DL is formed on the lower surface of the chip mounting portion TAB
  • a groove DIT1 is formed inside the stepped portion DL
  • a groove DIT2 is formed inside the groove DIT1.
  • the groove DIT1 and the groove DIT2 are formed along the outer peripheral portion of the chip mounting portion TAB.
  • the groove portion DIT1 and the groove DIT2 are It is formed in a taper shape.
  • FIG. 8 is a cross-sectional view taken along line AA of FIG.
  • the lower surface of the chip mounting portion TAB is exposed from the sealing body MR made of the resin RS, and the step portion DL and the groove DIT1 are formed on the lower surface of the exposed chip mounting portion TAB. And a groove DIT2 are formed.
  • the step portion DL is filled with the resin RS, while the groove DIT1 and the groove DIT2 are not formed with the resin RS and are formed with the plating film PF. That is, the plating film PF is formed over the region A2 shown in FIG. 8 on the lower surface of the chip mounting portion TAB.
  • FIG. 8 As shown in FIG. 8, as shown in FIG.
  • the relationship between the thickness t1 of the chip mounting portion TAB, the step d1 of the stepped portion DL, the depth d2 of the groove DIT1 and the groove DIT2, is d1 ⁇ 1 /
  • the relationship of 2 ⁇ t1, d2 ⁇ 1/2 ⁇ t1 is established.
  • the distance L1 between the step of the step portion DL and the center portion of the groove DIT1 is established.
  • L2 The relationship of L1 ⁇ L2 is established.
  • the semiconductor device according to the present embodiment is configured as described above, and the detailed configuration is summarized as follows.
  • the semiconductor device PKG1 in the present embodiment includes a chip mounting portion TAB having a groove DIT1 formed on the lower surface, a semiconductor chip CHP mounted on the upper surface of the chip mounting portion TAB, and a semiconductor chip via a wire W.
  • a lead LD electrically connected to the pad PD of the CHP and a sealing body MR for the semiconductor chip CHP are provided.
  • the lower surface of the chip mounting portion TAB is exposed from the sealing body MR, and the plating film PF is formed on the lower surface including the inside of the groove DIT1.
  • the groove DIT1 is formed along the outer periphery of the chip mounting portion TAB.
  • the depth d2 of the groove DIT1 is 1 ⁇ 2 or less of the thickness t1 of the chip mounting portion TAB.
  • the cross-sectional shape of the groove DIT1 is V-shaped.
  • a groove DIT2 is further formed apart from the groove DIT1.
  • the groove DIT2 is formed inside the chip mounting portion TAB more than the groove DIT1.
  • the depth d2 of the groove DIT1 and the depth d2 of the groove DIT2 are both 1 ⁇ 2 or less of the thickness t1 of the chip mounting portion TAB.
  • the plating film PF is also formed on the inner wall of the groove DIT2.
  • the groove DIT1 is formed inside the stepped portion DL.
  • the depth d2 of the groove DIT1 is shallower than the step d1 of the step portion DL.
  • a groove DIT2 is formed on the lower surface of the chip mounting portion TAB inside the groove DIT1, and the distance L1 between the step position of the step portion DL and the center position of the groove DIT1 in a cross-sectional view is the center of the groove DIT1 It is smaller than the distance L2 between the position and the center position of the groove DIT2.
  • a resin RS constituting the sealing body MR is formed inside the stepped portion DL.
  • the chip mounting portion TAB includes a first side extending in the first direction, a second side that intersects the first side, and a corner that is an intersection of the first side and the second side.
  • the groove DIT1 includes a first part parallel to the first side, a second part parallel to the second side, and a third part connecting the first part and the second part. At this time, the distance between the third portion and the corner of the groove DIT1 is longer than the distance between the first portion and the first side of the groove DIT1, and the second portion and the second side of the groove DIT1. Longer than the distance between.
  • the angle formed between the third portion and the first portion of the groove DIT1 is an obtuse angle, and the angle formed between the third portion and the second portion of the groove DIT1 is an obtuse angle.
  • FIG. 9 is a cross-sectional view showing a state where the semiconductor device PKG1 in the present embodiment is mounted on the mounting board MB.
  • terminals TE1 and TE2 are formed on the upper surface of the mounting substrate MB, and the semiconductor device PKG1 in the present embodiment is mounted on the upper surface of the mounting substrate MB.
  • the lower surface of the chip mounting portion TAB exposed from the sealing body MR and the terminal TE2 of the mounting board MB are electrically connected by the solder material SL, and the sealing body MR.
  • a part (outer lead) of the lead LD protruding from the terminal TE1 of the mounting board MB is electrically connected by the solder material SL. In this way, the semiconductor device PKG1 in the present embodiment is mounted on the mounting board MB.
  • the resin RS is not formed in the inside of the groove DIT1 and the inside of the groove DIT2, and the structural feature in the present embodiment extends over the inner wall of the groove DIT1 and the inner wall of the groove DIT2.
  • the plating film PF is formed. That is, the structural feature in the present embodiment is that, as shown in FIG. 8, the plating film PF is formed over the region A2 including the trench DIT1 and the trench DIT2 in the lower surface of the chip mounting portion TAB. is there.
  • the entire region including the trench DIT1 and the trench DIT2 (region A2 in FIG. 8) can be used for electrical connection with the terminal TE2 of the mounting board MB.
  • the connection reliability between the semiconductor device PKG1 and the mounting substrate MB it is possible to improve the connection reliability between the semiconductor device PKG1 and the mounting substrate MB.
  • the groove DIT1 and the groove DIT2 can be brought into contact with the terminal TE2 of the mounting board MB via the plating film PF, the heat radiation efficiency from the chip mounting portion TAB can be improved.
  • the heat generated in the semiconductor chip CHP can be efficiently transmitted from the lower surface of the chip mounting portion TAB. Can be dissipated. From this, according to the present embodiment, not only can the connection reliability between the semiconductor device PKG1 and the mounting substrate MB be improved, but also the malfunction of the semiconductor device PKG1 due to the improvement of the heat dissipation efficiency can be suppressed. Thus, due to these synergistic effects, the reliability of the semiconductor device PKG1 can be significantly improved.
  • the resin RS remains in the trench DIT, the plating film PF is not formed on the inner wall of the trench DIT, and the lower surface of the chip mounting portion TAB
  • the resin RS is formed in the region B1 including the groove DIT.
  • the region B1 cannot be used for connection with the mounting substrate, and only the region A1 inside the groove DIT can be used for connection with the mounting substrate. Therefore, in the related art, the contact area between the semiconductor device and the mounting substrate by the conductive member (plating film PF) is reduced, so that the connection reliability between the chip mounting portion TAB and the mounting substrate is reduced, and the heat dissipation efficiency is reduced.
  • the heat radiation efficiency is also lowered. This is because, according to the related art, the resin RS remains in the trench DIT, resulting in a decrease in connection reliability between the semiconductor device and the mounting substrate, and a decrease in heat dissipation efficiency from the semiconductor device. As a result of these synergistic factors, the reliability of the semiconductor device in the related technology is lowered.
  • the resin RS is not formed in the trench DIT1 and the trench DIT2, and the plating film PF is formed. ing.
  • the formation region of the trench DIT1 and the trench DIT2 can also be used for connection to the mounting board MB. Since the region A2 including the trench DIT1 and the trench DIT2 is wider than the region A1 in the related technology, the semiconductor device PKG1 and the mounting substrate MB according to the semiconductor device PKG1 in the present embodiment are compared with the related technology. The connection area can be increased.
  • the connection reliability between the semiconductor device PKG1 and the mounting substrate MB can be improved and the heat dissipation efficiency from the semiconductor device PKG1 can be improved as compared with the related art. . Therefore, according to the present embodiment, the reliability of the semiconductor device can be improved as compared with the related art.
  • the semiconductor device PKG1 in the present embodiment is configured as described above, and the manufacturing method thereof will be described below with reference to the drawings.
  • FIG. 10 is a flowchart showing the flow of the manufacturing process of the semiconductor device in the present embodiment, and the flow of the manufacturing process of the semiconductor device in the present embodiment will be briefly described based on this flowchart.
  • a lead frame including a lead and a chip mounting portion is prepared (S101).
  • a step portion and a groove are formed in advance on the lower surface of the chip mounting portion of the lead frame to be prepared.
  • a semiconductor chip is mounted on the chip mounting portion of the lead frame (chip mounting process) (S102). Thereafter, the pads formed on the surface of the semiconductor chip and the leads provided on the lead frame are electrically connected by a conductive member (wire) (wire bonding step) (S103). Subsequently, a sealing body made of a resin is formed so as to cover the semiconductor chip and a part of the lead (inner lead portion) and to expose the lower surface of the chip mounting portion (molding step) (S104). Then, the lower surface of the chip mounting portion is cleaned (cleaning step) (S105). At this time, if there is a leaked resin on the lower surface of the chip mounting portion, the resin is removed from the lower surface of the chip mounting portion by this cleaning process.
  • cleaning step cleaning step
  • the semiconductor device is separated into pieces (individualization step) (S108).
  • the manufactured semiconductor device is mounted on, for example, a mounting substrate (mounting process) (S109). Specifically, the lower surface of the chip mounting portion exposed from the sealing body and the terminal of the mounting substrate are connected via a solder material, and the lead portion exposed from the sealing body and the terminal of the mounting substrate are connected to the solder material. Connect through. As described above, the tab-exposed semiconductor device is mounted on the mounting substrate.
  • FIG. 11 a lead frame LF in which product regions PR are arranged in an array is prepared.
  • FIG. 12A is an enlarged plan view showing the product region PR
  • FIG. 12B is a cross-sectional view showing one section of the product region PR.
  • a rectangular chip mounting portion TAB is disposed at the center of the product region PR
  • a plurality of leads LD are disposed around the chip mounting portion TAB.
  • FIG. 12A a rectangular chip mounting portion TAB is disposed at the center of the product region PR, and a plurality of leads LD are disposed around the chip mounting portion TAB.
  • a stepped portion DL, a groove DIT1, and a groove DIT2 are formed in advance on the lower surface of the chip mounting portion TAB so as to be separated from each other.
  • the groove DIT1 is formed inside the stepped portion DL
  • the groove DIT2 is formed inside the groove DIT2.
  • the depth of the groove DIT1 and the depth of the groove DIT2 are shallower than the step of the step portion DL.
  • the distance between the step position of the stepped portion DL and the center position of the groove DIT1 is smaller than the distance between the center position of the groove DIT1 and the center position of the groove DIT2.
  • the stepped portion DL, the groove DIT1, and the groove DIT2 are formed by, for example, a pressing method, and the stepped portion DL is formed with a vertical step, while the cross-sectional shapes of the groove DIT1 and the groove DIT2 are V-shaped. I am doing.
  • the arrangement position of the leads LD is higher than the arrangement position of the chip mounting portion TAB.
  • the arrangement position of the chip mounting portion TAB is lower than the arrangement position of the leads LD.
  • a semiconductor chip CHP having a pad formed on the surface is prepared. Then, as shown in FIGS. 13A and 13B, the semiconductor chip CHP is mounted on the upper surface of the chip mounting portion TAB. Thereafter, as shown in FIGS. 14A and 14B, the pads formed on the semiconductor chip CHP and the leads LD are electrically connected by wires W.
  • the lead frame is sandwiched between the lower mold BM and the upper mold UM while forming a space CAV.
  • the chip mounting portion TAB on which the semiconductor chip CHP is mounted is disposed on the lower mold BM, and the lead LD is sandwiched between the lower mold BM and the upper mold UM.
  • the chip mounting portion TAB on which the semiconductor chip CHP is mounted is disposed in the space CAV sealed by the lower mold BM and the upper mold UM.
  • the resin RS is injected into a space CAV sealed by the lower mold BM and the upper mold UM.
  • the injection pressure by the resin RS injected from the side surface of the chip mounting portion TAB. Is distributed.
  • the resin RS does not easily enter the lower surface of the chip mounting portion TAB disposed on the lower mold BM. That is, in this embodiment, the stepped portion DL formed at the outer end portion of the chip mounting portion TAB disperses the injection pressure due to the resin RS and suppresses the resin RS from entering the lower surface of the chip mounting portion TAB. It has the function to do.
  • the step of sealing the semiconductor chip CHP with the resin RS can be performed while exposing a part of the lead LD and the lower surface of the chip mounting portion TAB.
  • the stepped portion DL is provided at the outer end portion of the chip mounting portion TAB. It is difficult to surely prevent the resin RS from entering the lower surface of the chip mounting portion TAB simply by providing it. That is, in the step of sealing the semiconductor chip CHP with the resin RS while exposing the lower surface of the chip mounting portion TAB, even if the step portion DL that prevents the resin RS from leaking is provided, the lower surface of the chip mounting portion TAB. Resin RS may enter the surface.
  • FIG. 17 is a diagram illustrating a state after the sealing body MR made of the resin RS is formed in the product region PR of the lead frame.
  • 17A is a plan view seen from the upper surface side of the sealing body MR
  • FIG. 17B is a plan view seen from the lower surface side of the sealing body MR.
  • the lower surface of the chip mounting portion TAB is exposed from the lower surface of the sealing body MR.
  • the resin RS enters the lower surface of the chip mounting portion TAB.
  • FIG. 17B it can be seen that a groove DIT1 and a groove DIT2 that are separated from each other are formed on the lower surface of the chip mounting portion TAB along the outer peripheral portion of the chip mounting portion TAB. That is, along the outer peripheral portion of the chip mounting portion TAB, the groove DIT1 is formed on the outer side, and the groove DIT2 is formed on the inner side of the groove DIT1.
  • the resin RS enters the lower surface of the chip mounting portion TAB.
  • This resin RS is formed by the grooves DIT1 and DIT2 formed on the lower surface of the chip mounting portion TAB. It can be seen that the resin RS is not damped and the region inside the groove DIT2 does not enter. That is, in the present embodiment, since the groove DIT1 and the groove DIT2 are provided inside the stepped portion DL on the lower surface of the chip mounting portion TAB, the entry of the resin RS that could not be prevented by the stepped portion DL, It can be seen that the grooves are blocked by the grooves DIT1 and DIT2. That is, even when the resin RS enters the lower surface of the chip mounting portion TAB. According to the present embodiment, since the groove DIT1 and the groove DIT2 are provided inside the stepped portion DL, it can be seen that the resin RS is further prevented from entering the inner region than the inner groove DIT2.
  • FIG. 18 is a schematic diagram showing that the resin RS is prevented from entering by the grooves DIT1 and DIT2 formed on the lower surface of the chip mounting portion TAB.
  • the resin RS is further prevented from entering the inner region than the groove DIT2.
  • the amount of the resin RS that has entered the groove DIT1 is equal to the groove DIT2. It turns out that it is more than the quantity of resin RS which entered.
  • the resin RS is prevented from entering by the groove DIT1 formed on the outer side, but the resin RS that has not been blocked by the groove DIT1 is blocked by the groove DIT2 formed on the inner side. From this, as shown in FIG. 18, the amount of the resin RS that has entered the groove DIT1 is larger than the amount of the resin RS that has entered the groove DIT2.
  • the step of sealing the semiconductor chip CHP with the resin RS can be performed while exposing a part of the lead LD and the lower surface of the chip mounting portion TAB.
  • FIG. 19 shows a state in which the resin RS is embedded in the grooves DIT1 and DIT2 formed on the lower surface of the chip mounting portion TAB.
  • the lower surface of the chip mounting portion TAB is cleaned.
  • the resin RS embedded in the groove DIT1 and the groove DIT2 is removed.
  • the step of cleaning the lower surface of the chip mounting portion TAB can be performed by a combination of electrolytic deburring (electrolysis) and hydraulic deburring (high pressure water jet).
  • electrolytic deburring electrolysis
  • hydraulic deburring high pressure water jet
  • a plating film PF is formed on the portion of the lead LD exposed from the sealing body MR and the lower surface of the chip mounting portion TAB exposed from the sealing body MR.
  • a plating film PF made of pure tin (Sn) is formed by, for example, electrolytic plating.
  • the plating film PF only needs to be made of a material that does not contain lead (lead-free material), and is not limited to pure tin, and may be made of a material made of tin-bismuth or tin-copper.
  • the resin RS enters the grooves DIT1 and DIT2 formed on the lower surface of the chip mounting portion TAB in the process of forming the sealing body MR (see FIG. 18).
  • the resin RS embedded in the grooves DIT1 and DIT2 is removed by the cleaning process (see FIG. 20).
  • the plating film PF is also formed on the inner wall of the groove DIT1 and the inner wall of the groove DIT2 (see FIG. 21).
  • the semiconductor device PKG1 is separated into pieces. As described above, the semiconductor device PKG1 in the present embodiment can be manufactured.
  • the basic idea of the present embodiment is that, in a tab-exposed semiconductor device, a bottom surface of a chip mounting portion is formed after a resin sealing step on the premise that a groove for suppressing the spread of resin leakage is provided on the bottom surface of the chip mounting portion.
  • the cleaning step of removing the resin leaking into the groove together with the resin leaking into the groove is carried out, and after the cleaning step, a plating film is also formed inside the groove.
  • the first characteristic point in the present embodiment is that the plating film PF is not formed in advance on the lead frame LF to be prepared, but the plating film is formed during the manufacturing process of the semiconductor device.
  • the first feature point in the present embodiment is, for example, a process after performing a process of cleaning the lower surface of the chip mounting portion TAB exposed from the sealing body MR as shown in FIGS.
  • the plating film PF is formed on the lower surface of the chip mounting portion TAB.
  • the plating film PF can be formed on the inner wall of the groove DIT1 and the inner wall of the groove DIT2.
  • the resin RS when the resin RS enters the grooves DIT1 and DIT2 formed on the lower surface of the chip mounting portion TAB in the process of forming the sealing body MR, The resin RS embedded in the groove DIT1 and the groove DIT2 is removed by the step of cleaning the lower surface of the chip mounting portion TAB.
  • the plating film PF can also be formed on the inner wall of the groove DIT1 and the inner wall of the groove DIT2.
  • the connection reliability between the semiconductor device PKG1 and the mounting substrate MB can be improved. Furthermore, since the groove DIT1 and the groove DIT2 can be brought into contact with the terminal TE2 of the mounting board MB via the plating film PF, the heat radiation efficiency from the chip mounting portion TAB can be improved. That is, according to the present embodiment, since the region including the trench DIT1 and the trench DIT2 can be used as a heat dissipation path, the heat generated in the semiconductor chip CHP is efficiently dissipated from the lower surface of the chip mounting portion TAB. be able to.
  • the connection reliability between the semiconductor device PKG1 and the mounting substrate MB be improved, but also the malfunction of the semiconductor device PKG1 due to the improvement of the heat dissipation efficiency can be suppressed.
  • the reliability of the semiconductor device PKG1 can be improved by these synergistic effects.
  • a plating film PF made of a multilayer film of Ni (nickel) / Pd (palladium) / Au (gold) is used, and a Ni / Pd / Au film is previously applied to the lead frame.
  • a cleaning process for removing the resin RS leaking to the lower surface of the chip mounting portion TAB is difficult to perform a cleaning process for removing the resin RS leaking to the lower surface of the chip mounting portion TAB. This is because in the related technology, the plating film PF is formed on the lead frame LF in advance, and in the related technology, if the cleaning process is performed, the plating film PF is necessarily adversely affected.
  • the plating film PF made of a laminated film of Ni (nickel) / Pd (palladium) / Au (gold) is provided on the lead frame LF prepared in advance.
  • a plating film PF made of, for example, pure tin is formed during the manufacturing process of the semiconductor device (exterior plating process).
  • the sealing body MR is formed in a process prior to the exterior plating process, and the chip mounting portion TAB is provided between the process of forming the sealing body MR and the exterior plating process. A step of cleaning the lower surface of the substrate can be inserted. This is because, according to this configuration, since the exterior plating process is performed after the cleaning process is performed, the plating film PF is not affected by the cleaning process.
  • the first feature point in the present embodiment is that the plating film PF made of a lead-free material is formed during the manufacturing process of the semiconductor device. Furthermore, the first characteristic point in the present embodiment is that the exterior plating process for forming the plating film PF is performed in a process after the process for forming the sealing body MR. Then, the first feature point allows a process of cleaning the lower surface of the chip mounting portion TAB to be inserted into the process prior to the exterior plating process. As a result, according to the present embodiment, even when the resin RS enters the grooves DIT1 and DIT2 formed on the lower surface of the chip mounting portion TAB, the process of cleaning the lower surface of the chip mounting portion TAB.
  • the resin RS embedded in the groove DIT1 and the groove DIT2 is removed, and in the exterior plating process, the plating film PF is also formed on the inner wall of the groove DIT1 and the inner wall of the groove DIT2.
  • the inside of the trench DIT1 and the inside of the trench DIT2 also contribute to the connection between the semiconductor substrate PKG1 and the mounting substrate MB.
  • the semiconductor device PKG1 and the mounting substrate MB are connected to each other. The connection reliability can be improved and the heat dissipation characteristics of the semiconductor device PKG1 can be improved.
  • the basic idea in the present embodiment is the same as the related technology in that a groove is provided on the lower surface of the chip mounting portion, but the groove provided in the related technology is based on the premise that the resin that has entered the groove is removed.
  • the groove provided in the present embodiment is different in that it is premised on removing the resin that has entered the groove. That is, the groove in the present embodiment and the groove provided in the related technology are common in that they have a function of suppressing the spread of resin leakage on the lower surface of the chip mounting portion.
  • the groove design concept provided by the related technology does not assume that the resin that has entered the groove is removed, so the volume inside the groove is increased as much as possible to enhance the resin leakage blocking effect. It becomes basic idea specialized in.
  • the design concept of the groove provided in the present embodiment is based on the premise that the resin that has entered the groove is removed, not only the resin leakage blocking function but also the groove.
  • the basic idea in the present embodiment is different from the basic idea in the related technology in the directionality (point of view). Therefore, the configuration of the semiconductor device that embodies the basic idea in the present embodiment is based on the related technology. This is different from the configuration of the semiconductor device. That is, the lower surface configuration of the chip mounting portion in the present embodiment is different from the lower surface configuration of the chip mounting portion in the related art.
  • each of the groove DIT1 and the groove DIT2 has a depth d2 of the groove DIT1 and a depth d2 of the groove DIT2 that is 1/2 of the thickness t1 of the chip mounting portion TAB. It is comprised so that it may become the following.
  • channel DIT2 can be made shallow. This means that it becomes easier to remove the resin RS that has entered the grooves DIT1 and DIT2. As a result, according to the second feature point in the present embodiment, the resin RS that has entered the groove DIT1 and the groove DIT2 can be reliably removed by the cleaning step of cleaning the lower surface of the chip mounting portion TAB.
  • the depth of the groove DIT is larger than 1 ⁇ 2 of the thickness of the chip mounting portion TAB. This is because the related technology does not assume that the resin RS that has entered the groove DIT has been removed. Therefore, the volume inside the groove DIT is increased as much as possible to increase the resin leakage damming effect. Because it is.
  • the groove DIT1 (groove DIT2) provided in the present embodiment is based on the premise that the resin RS that has entered the groove DIT1 (groove DIT2) is removed, the groove DIT1 (groove DIT2) In addition, not only the resin leakage blocking function but also the ease of removal of the resin RS that has entered the groove DIT1 (groove DIT2) is considered.
  • the depth d2 of the groove DIT1 (groove DIT2) is set to be 1 ⁇ 2 or less of the thickness t1 of the chip mounting portion TAB in order to improve the removal characteristics of the resin RS that has entered. It is composed.
  • the second feature point in this embodiment can also be expressed by another expression as shown below. That is, for example, as shown in FIG. 8, the groove DIT1 (groove DIT2) is configured such that the depth d2 of the groove DIT1 (groove DIT2) is smaller than the step d1 of the step portion DL. it can. Thereby, according to the present embodiment, the depth d2 of the groove DIT1 (groove DIT2) can be reduced. This means that the resin RS that has entered the groove DIT1 (groove DIT2) can be easily removed. As a result, according to the second feature point in the present embodiment, the resin RS that has entered the groove DIT1 (groove DIT2) can be surely removed by the cleaning step of cleaning the lower surface of the chip mounting portion TAB.
  • the resin RS is embedded in the stepped portion DL, and it is not assumed that the embedded resin RS is removed.
  • the groove DIT1 (groove DIT2) is premised on removing the resin RS that has entered. Accordingly, the stepped portion DL and the groove DIT1 (groove DIT2) are different from each other in whether or not the resin RS is removed. The shallower the depth, the easier the resin RS can be removed. In the embodiment, the depth d2 of the groove DIT1 (groove DIT2) is configured to be smaller than the step d1 of the step portion DL.
  • the depth of the groove DIT is approximately the same as the step of the step portion DL. This is because the related technology does not assume that the resin RS that has entered the groove DIT has been removed. Therefore, the volume inside the groove DIT is increased as much as possible to increase the resin leakage damming effect. Because it is.
  • the present embodiment since it is premised on removing the resin RS that has entered the groove DIT1 (groove DIT2), as shown in FIG. 8, a step that is not premised on removing the embedded resin RS.
  • the depth d2 of the groove DIT1 (groove DIT2) is smaller than the step of the portion DL.
  • the shape of the groove DIT1 and the shape of the groove DIT2 are V-shaped.
  • channel DIT1 can be improved.
  • the V-shaped groove DIT1 (groove DIT2) in the present embodiment has the same depth and width as the semicircular groove DIT in comparison with the semicircular groove DIT in the related art shown in FIG. This is because, since the volume is small even if it is, it is considered that the ease of removing the resin RS that has entered the groove DIT1 (groove DIT2) is improved.
  • a press method can be used to form the V-shaped groove DIT1 (groove DIT2).
  • the second feature point in the present embodiment is specifically the first device point for reducing the depth d2 of the groove DIT1 (groove DIT2) and the second feature point for reducing the volume by making it V-shaped. It has a device point.
  • channel DIT2) can be improved significantly.
  • the third feature point in the present embodiment is that, for example, as shown in FIGS. 7 and 8, a plurality of grooves (for example, the groove DIT1 and the groove DIT2) are provided on the lower surface of the chip mounting portion TAB. .
  • a plurality of grooves for example, the groove DIT1 and the groove DIT2
  • the groove DIT1 in the present embodiment removes the resin RS that has entered the groove DIT1, and not only the resin leakage blocking function but also the groove DIT1 inside the groove DIT1. This is a useful configuration because it takes into account the ease of removal of the resin RS.
  • the ease of removal of the resin RS that has entered the groove DIT1 is considered, and the above-described second feature point is conceived from the viewpoint of improving the ease of removal of the resin RS. Yes.
  • the groove DIT1 is formed by the first device point for reducing the depth d2 of the groove DIT1 and the second device point for reducing the volume by forming a V shape.
  • the ease of removal of the resin RS that has entered can be improved.
  • the fact that the ease of removing the resin RS that has entered the groove DIT1 can be improved means that, if reversed, the damming function in the groove DIT1 is lowered.
  • a plurality of grooves are suppressed in order to suppress the deterioration of the damming function that manifests as a side effect of the configuration that improves the ease of removing the resin RS that has entered the groove DIT1.
  • a groove DIT1 and a groove DIT2 are provided (third feature point).
  • the resin RS that has not been blocked by the groove DIT ⁇ b> 1 can be blocked by the groove DIT ⁇ b> 2 provided inside the groove DIT ⁇ b> 1. That is, according to the third feature point in the present embodiment, the side effect of the second feature point, which is a decrease in the damming function, can be suppressed, and the damming function can be sufficiently exhibited.
  • the combination of the second feature point and the third feature point described above improves the function of blocking resin leakage on the lower surface of the chip mounting portion TAB, and improves the groove DIT1 ( The improvement in the ease of removal of the resin RS that has entered the groove DIT2) can be achieved at a high level.
  • the third characteristic point in the present embodiment is useful because it presupposes the first characteristic point that the resin RS that has entered the groove DIT1 (groove DIT2) is removed by cleaning the lower surface of the chip mounting portion TAB. It becomes the composition. This point will be described below.
  • the region where the resin RS remains is increased. This means that the reliability of connection between the semiconductor device and the mounting substrate is lowered, and the heat dissipation characteristics of the semiconductor device are also lowered. Therefore, in the related art, providing the plurality of grooves DIT on the lower surface of the chip mounting portion TAB may be adopted from the viewpoint of improving the connection reliability between the semiconductor device and the mounting substrate and improving the heat dissipation characteristics of the semiconductor device. This is a difficult configuration. That is, in the related technology that does not assume that the resin RS embedded in the groove DIT is removed, a configuration in which a plurality of grooves DIT are provided on the lower surface of the chip mounting portion TAB to improve the resin leakage damming function. However, it is useful to provide a single groove DIT and increase the internal volume of the single groove DIT as much as possible to enhance the resin leakage blocking effect.
  • the resin RS that has entered the groove DIT1 (groove DIT2) is removed by cleaning the lower surface of the chip mounting portion TAB.
  • the resin RS that has entered each of the grooves DIT1 and DIT2 is removed. It becomes a structure which can aim at the improvement of the damming function of a resin leak, without causing the fall and the fall of the thermal radiation characteristic of a semiconductor device.
  • the configuration in which a single groove is provided and the volume inside the single groove is increased as much as possible to enhance the resin leakage damming effect is remarkably easy to remove the resin RS that has entered.
  • This is a configuration that is difficult to employ in the present embodiment.
  • it is assumed that the lower surface of the chip mounting portion TAB is cleaned to remove the resin RS that has entered the groove DIT1 (groove DIT2). Therefore, in the present embodiment, a configuration in which a single groove DIT is provided on the lower surface of the chip mounting portion TAB and the internal volume of the single groove DIT is increased as much as possible to enhance the resin leakage damming effect.
  • it is more useful to provide a plurality of grooves (groove DIT1 and groove DIT2) on the lower surface of the chip mounting portion TAB so as to improve the resin leakage blocking function.
  • the directionality (viewpoint) is different between the present embodiment and the related technology.
  • the third feature point in the present embodiment of providing a plurality of grooves (grooves DIT1 and DIT2) spaced apart from each other on the lower surface of the chip mounting portion TAB is to clean the lower surface of the chip mounting portion TAB and It is a configuration having useful technical significance because it presupposes the first characteristic point of removing the resin RS that has entered the DIT1 (groove DIT2).
  • the fourth feature point in the present embodiment is that a device for suppressing the entry of the resin RS at the outer peripheral portion of the lower surface of the chip mounting portion TAB is provided as much as possible. This is because if the resin RS can be prevented from entering at the outer periphery of the lower surface of the chip mounting portion TAB as much as possible, the area of the resin RS entering the lower surface of the chip mounting portion TAB can be reduced. This is because the ease of removal can be improved.
  • the specific first device point of the fourth feature point in the present embodiment is a distance L1 between the step position of the step portion DL and the center position of the groove DIT1 in a cross-sectional view,
  • the point is that the distance is smaller than the distance L2 between the center position of the groove DIT1 and the center position of the groove DIT2.
  • positioned outside can be brought close to the outer peripheral part of the chip
  • tip mounting part TAB can be improved.
  • a further specific second device point of the fourth feature point in the present embodiment is arranged so as to extend along the outer peripheral portion of the lower surface of the chip mounting portion TAB, for example, as shown in FIG.
  • the groove DIT1 (groove DIT2) has a taper shape near the corner of the chip mounting portion TAB.
  • the chip mounting portion TAB includes a first side extending in the first direction, a second side that intersects the first side, and a corner that is an intersection of the first side and the second side.
  • the groove DIT1 (groove DIT2) includes a first part parallel to the first side, a second part parallel to the second side, and a third part connecting the first part and the second part. .
  • the distance between the third portion of the groove DIT1 (groove DIT2) and the corner is longer than the distance between the first portion of the groove DIT1 (groove DIT2) and the first side, and the groove DIT1. It is longer than the distance between the second portion of (groove DIT2) and the second side.
  • the angle formed by the third portion and the first portion is an obtuse angle
  • the angle formed by the third portion and the second portion is also an obtuse angle.
  • the groove DIT1 (groove DIT2) can be arranged as close as possible to the vicinity of the outer peripheral portion of the chip mounting portion TAB.
  • the groove DIT1 (groove DIT2) must be separated from the corner portion of the chip mounting portion TAB by a certain distance due to the design layout constraint, but by having a tapered shape, the distance between the corner portion and the tapered shape is secured.
  • the groove DIT1 (groove DIT2) can be arranged as close as possible to the vicinity of the outer peripheral portion of the chip mounting portion TAB as compared with the case where the taper shape is not provided.
  • the area of the resin RS that enters the lower surface of the chip mounting portion TAB can be reduced, thereby improving the ease of removing the resin RS that has entered the lower surface of the chip mounting portion TAB. can do.
  • the groove DIT1 (groove DIT2) is formed in the vicinity of the outer peripheral portion of the chip mounting portion TAB by the synergistic effect of the first device point and the second device point. Can be placed as close as possible. As a result, it is possible to reduce the amount of the resin RS that enters the lower surface of the chip mounting portion TAB, thereby greatly improving the ease of removing the resin RS that has entered the lower surface of the chip mounting portion TAB.
  • a fifth feature point in the present embodiment is that, for example, as shown in FIG. 8, the step d1 of the step portion DL is equal to or less than 1 ⁇ 2 of the thickness t1 of the chip mounting portion TAB. is there.
  • the step of the stepped portion DL is desirably larger than 1 ⁇ 2 of the thickness of the chip mounting portion TAB.
  • the level difference d1 of the level difference part DL is set to 1 ⁇ 2 or less of the thickness t1 of the chip mounting part TAB.
  • the stepped portion DL is formed by, for example, a pressing method. As the stepped portion DL becomes larger, the amount of crushing increases, and as a result, the flatness of the upper surface of the chip mounting portion TAB decreases. When the flatness of the upper surface of the chip mounting portion TAB is lowered, the mountability of the semiconductor chip CHP mounted on the upper surface of the chip mounting portion TAB is lowered. Therefore, in the present embodiment, the level difference d1 of the level difference portion DL is set to 1 ⁇ 2 or less of the thickness t1 of the chip mounting portion TAB.
  • the effect of suppressing the entry of the resin RS into the lower surface of the chip mounting portion TAB by the single stepped portion DL is reduced.
  • the groove DIT1 is provided inside the stepped portion DL and the groove DIT2 is provided inside the stepped DIPT1
  • the stepped portion DL, the groove DIT1, and the groove DIT2 are provided. .
  • the entry of the resin RS into the lower surface of the chip mounting portion TAB is sufficiently suppressed.
  • the combination of the stepped portion DL, the groove DIT1, and the groove DIT2 allows the resin RS to enter the lower surface of the chip mounting portion TAB to be minimized, and further, the upper surface of the chip mounting portion TAB is flattened. From the viewpoint of improving the performance, it is useful to adopt the fifth feature point in the present embodiment.
  • FIG. 23A is an enlarged view showing a part of the chip mounting portion TAB in the first modification.
  • a stepped portion DL is provided at the outer end portion of the lower surface of the chip mounting portion TAB in the first modification, and the groove DIT1 is spaced apart from the inside of the stepped portion DL.
  • a groove DIT2 is formed and spaced from the inside of the groove DIT1.
  • the depth of the groove DIT1 and the depth of the groove DIT2 are different. Specifically, the depth of the groove DIT1 is deeper than the depth of the groove DIT2. In other words, the depth of the groove DIT2 is shallower than the depth of the groove DIT1. More specifically, as shown in FIG. 23A, d1> d2a> d2b is provided between the step d1 of the stepped portion DL, the depth d2a of the groove DIT1, and the depth d2b of the groove DIT2. The relationship is established.
  • the groove DIT1 (groove DIT2) is premised on removing the resin that has entered. Accordingly, the stepped portion DL and the groove DIT1 (groove DIT2) are different from each other in whether or not the resin is removed. The shallower the depth, the easier the resin can be removed. The depth d2a of the groove DIT1 and the depth d2b of the groove DIT2 are smaller than the step d1 of the step portion DL.
  • the amount of the resin RS that has entered the groove DIT1 enters the groove DIT2. It is larger than the amount of resin RS. That is, first, the resin RS is prevented from entering by the groove DIT1 formed on the outer side, but the resin RS that has not been blocked by the groove DIT1 is blocked by the groove DIT2 formed on the inner side. Therefore, as shown in FIG. 18, the amount of the resin RS that has entered the groove DIT1 is larger than the amount of the resin RS that has entered the groove DIT2.
  • the depth d2a of the groove DIT1 is made deeper than the depth d2b of the groove DIT2.
  • the depth d2a is smaller than the level
  • the damming function is sufficiently ensured.
  • the groove DIT2 disposed on the inner side is not required to have a resin damming effect as compared with the groove DIT1, and therefore, the depth d2b of the groove DIT2 is greater than the depth d2a of the groove DIT1. It can also be said that the ease of removing the resin is enhanced by making it shallower.
  • FIG. 23B is an enlarged view showing a part of the chip mounting portion TAB in the second modification.
  • a stepped portion DL is provided at the outer end of the lower surface of the chip mounting portion TAB in the second modification example, and the groove DIT1 is spaced apart inside the stepped portion DL.
  • a groove DIT2 is formed and spaced from the inside of the groove DIT1.
  • the shape of the groove DIT1 and the shape of the groove DIT2 are semicircular. That is, in the embodiment, for example, as illustrated in FIG. 8, the example in which the shape of the groove DIT1 and the shape of the groove DIT2 are formed from a V-shape has been described, but the present invention is not limited thereto, and is illustrated in FIG.
  • the shape of the groove DIT1 and the shape of the groove DIT2 may be semicircular.
  • the groove DIT1 and the groove DIT2 can be formed by etching, a crushing amount does not occur unlike the press method, and thus it is easy to ensure the flatness of the upper surface of the chip mounting portion TAB. Obtainable.
  • the QFP is described as an example of the package form of the semiconductor device PKG1, but the technical idea in the embodiment is not limited to this, and for example, the package form is QFN (Quad Flat Non-Leaded Package). It can also be applied to the semiconductor device.
  • QFN Quad Flat Non-Leaded Package
  • FIG. 24A is an external view of the semiconductor device PKG2 in Modification 3 as viewed from the upper surface side
  • FIG. 24B is an external view of the semiconductor device PKG2 in Modification 3 as viewed from the lower surface side. is there.
  • a plurality of leads LD are arranged on the outer peripheral portion of the lower surface of the sealing body MR, and in the central portion of the lower surface of the sealing body MR, a chip is formed from the sealing body MR.
  • the lower surface of the mounting portion TAB is exposed.
  • a groove DIT1 and a groove DIT2 are formed on the exposed lower surface of the chip mounting portion TAB.
  • FIG. 25 is a cross-sectional view showing the semiconductor device PKG2 in the third modification. As shown in FIG. 25, it can be seen that also in the semiconductor device PKG2 in the third modification, the groove DIT1 and the groove DIT2 are formed on the lower surface of the chip mounting portion TAB exposed from the sealing body MR. In this way, the technical idea of the embodiment can also be realized in the semiconductor device PKG2 in the third modification.
  • FIG. 26A is an external view of the semiconductor device PKG3 in Modification 3 as viewed from the upper surface side
  • FIG. 26B is an external view of the semiconductor device PKG3 in Modification 3 as viewed from the lower surface side. is there.
  • a plurality of leads LD are arranged on the outer peripheral portion of the lower surface of the sealing body MR, and the chip from the sealing body MR to the center portion of the lower surface of the sealing body MR.
  • the lower surface of the mounting portion TAB is exposed.
  • a groove DIT1 and a groove DIT2 are formed on the exposed lower surface of the chip mounting portion TAB.
  • FIG. 27 is a cross-sectional view showing a semiconductor device PKG3 in the third modification. As shown in FIG. 27, it can be seen that also in the semiconductor device PKG3 in the third modification, the groove DIT1 and the groove DIT2 are formed on the lower surface of the chip mounting portion TAB exposed from the sealing body MR. In this manner, the technical idea of the embodiment can be realized also in the semiconductor device PKG3 in the third modification.
  • the embodiment includes the following forms.
  • the first groove is a semiconductor device formed along an outer peripheral portion of the chip mounting portion.
  • channel is a semiconductor device which is 1/2 or less of the thickness of the said chip mounting part.
  • the cross-sectional shape of the first groove is a V-shaped semiconductor device.
  • the depth of the first groove and the depth of the second groove are both semiconductor devices that are 1 ⁇ 2 or less of the thickness of the chip mounting portion.
  • channel is a semiconductor device deeper than the depth of the said 2nd groove
  • channel is a semiconductor device shallower than the level
  • the chip mounting portion is A first side extending in a first direction; A second side intersecting the first side; A corner that is an intersection of the first side and the second side; Have The first groove is A first portion parallel to the first side; A second portion parallel to the second side; A third portion connecting the first portion and the second portion; Have The distance between the third portion of the first groove and the corner is longer than the distance between the first portion of the first groove and the first side, and A semiconductor device longer than a distance between the second portion and the second side.
  • An angle formed by the third portion and the first portion is an obtuse angle
  • An angle formed by the third portion and the second portion is an obtuse angle

Abstract

半導体装置の信頼性を向上する。半導体装置の製造方法は、樹脂からなる封止体を形成する工程によって、チップ搭載部の下面に形成されている溝にも樹脂が入り込んだ場合、チップ搭載部の下面を洗浄する工程によって、溝に埋め込まれた樹脂は除去され、チップ搭載部の下面にめっき膜を形成する工程では、溝の内壁にもめっき膜が形成される。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造技術に関し、例えば、封止体からチップ搭載部の下面を露出した構造を有する半導体装置の製造技術に適用して有効な技術に関する。
　特開２０１４－７３６３号公報（特許文献１）には、封止体から露出するダイパッドの下面に単一の溝を形成する技術が記載されている。
　特開２０１２－９４５９８号公報（特許文献２）には、封止体から露出するダイパッドに形成された樹脂バリを除去する技術が記載されている。
特開２０１４－７３６３号公報 特開２０１２－９４５９８号公報
　半導体装置のパッケージ形態として、半導体チップを搭載するチップ搭載部（ダイパッド、タブ）の下面を封止体から露出させるタブ露出型の半導体装置がある。このタブ露出型の半導体装置は、半導体チップで発生した熱を封止体から露出するダイパッドの下面から効率良く放散することができる利点を有している。
　ところが、タブ露出型の半導体装置の製造工程においては、チップ搭載部の下面を露出しながら封止体を形成する工程が存在するが、実際の封止体を形成する工程では、チップ搭載部の下面に、封止体を構成する樹脂が漏れ出ることが不可避的に存在する。この樹脂漏れが多くなると、チップ搭載部の下面のうち樹脂で覆われている領域が大きくなり、露出するチップ搭載部からの放熱効率が低下するおそれがある。すなわち、折角、チップ搭載部の下面を露出するように設計しても、実際の製造工程では樹脂漏れが不可避的に存在するため、如何にして、チップ搭載部の下面への樹脂漏れを抑制できるかが、半導体装置の放熱効率を向上する観点から重要となってくる。つまり、チップ搭載部の下面を露出して放熱効率を向上させる半導体装置を製造するためには、実際の製造工程で不可避的に存在する樹脂漏れの増大を抑制する工夫が必要とされる。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態における半導体装置の製造方法は、樹脂からなる封止体を形成する工程によって、チップ搭載部の下面に形成されている第１溝にも樹脂が入り込んだ場合、チップ搭載部の下面を洗浄する工程によって、第１溝に埋め込まれた樹脂は除去され、チップ搭載部の下面にめっき膜を形成する工程では、第１溝の内壁にもめっき膜が形成される。
　一実施の形態によれば、半導体装置の信頼性を向上することができる。
関連技術におけるチップ搭載部を上面側から見た平面図である。 図１のＡ－Ａ線で切断した断面図である。 図２に示す関連技術におけるチップ搭載部に対して、樹脂による封止工程を実施して封止体を形成した状態を示す模式的な断面図である。 （ａ）は、実施の形態における半導体装置を上面側から見た平面図であり、（ｂ）は、実施の形態における半導体装置を下面側から見た平面図である。 実施の形態の半導体装置において、封止体の内部を透視して示す平面図である。 実施の形態における半導体装置を一断面で切断した断面図である。 チップ搭載部の角部近傍を上面側から見た部分拡大図である。 図７のＡ－Ａ線で切断した断面図である。 実施の形態における半導体装置を実装基板に実装した状態を示す断面図である。 実施の形態における半導体装置の製造工程の流れを示すフローチャートである。 実施の形態における半導体装置の製造工程を示す平面図である。 図１１に続く半導体装置の製造工程を示す図であって、（ａ）は、平面図であり、（ｂ）は断面図である。 図１２に続く半導体装置の製造工程を示す図であって、（ａ）は、平面図であり、（ｂ）は断面図である。 図１３に続く半導体装置の製造工程を示す図であって、（ａ）は、平面図であり、（ｂ）は断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す図であって、（ａ）は、上面側から見た平面図であり、（ｂ）は下面側から見た平面図である。 チップ搭載部の下面に形成されている複数の溝によって、樹脂の入り込みが抑制されていることを示す模式図である。 図１７に示す平面図に対応した断面図である。 図１９に続く半導体装置の製造工程を示す図であって、（ａ）は、平面図であり、（ｂ）は断面図である。 （ａ）は、図２０に続く半導体装置の製造工程を示す断面図であって、（ｂ）は、（ａ）の部分拡大図である。 図２１に続く半導体装置の製造工程を示す断面図である。 （ａ）は、変形例１を示す模式図であり、（ｂ）は、変形例２を示す模式図である。 （ａ）は、（ａ）は、変形例３における半導体装置（個片モールドタイプ）を上面側から見た斜視図であり、（ｂ）は、変形例３における半導体装置を下面側から見た斜視図である。 変形例３における半導体装置を示す断面図である。 （ａ）は、変形例３における半導体装置（一括モールドタイプ）を上面側から見た斜視図であり、（ｂ）は、変形例３における半導体装置を下面側から見た斜視図である。 変形例３における半導体装置を示す断面図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
　＜関連技術の説明＞
　まず、タブ露出型の半導体装置に関する関連技術について説明し、その後、この関連技術に対する改善の検討を行なう。そして、関連技術に対する改善の検討によって想到された技術的思想について説明することにする。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
　チップ搭載部とリードとを含むリードフレームは、例えば、酸化されやすい銅材から構成されており、酸化された銅材は、密着性が低下する。このことから、タブ露出型の半導体装置においては、半導体装置を実装基板に実装する際、接続信頼性を向上するため、露出するチップ搭載部の下面を覆うめっき膜を形成し、このめっき膜を介して、チップ搭載部を実装基板上の金属パターン（端子）に実装する。このとき、チップ搭載部の下面に形成されるめっき膜は、例えば、リードフレームに予め形成する場合と、半導体装置の製造工程中で形成する場合とが存在する。
　近年では、環境に配慮する観点から、半導体装置に使用されるめっき膜の鉛フリー化が要求されている。この鉛フリー対策として、関連技術では、例えば、Ｎｉ（ニッケル）／Ｐｄ（パラジウム）／Ａｕ（金）の積層膜からなるめっき膜を使用し、かつ、予めリードフレームにＮｉ／Ｐｄ／Ａｕ膜を形成することが行なわれている。
　ここで、タブ露出型の半導体装置では、封止工程において、必然的に封止体を構成する樹脂がチップ搭載部の下面に漏れ出す。したがって、タブ露出型の半導体装置では、封止工程後に、チップ搭載部の下面に漏れ出た樹脂を除去する洗浄工程を実施することが考えられる。ところが、関連技術においては、チップ搭載部の下面に漏れ出た樹脂を除去する洗浄工程を実施していない。なぜなら、関連技術では、洗浄工程を実施すると、Ｎｉ／Ｐｄ／Ａｕ膜を構成するニッケルがチップ搭載部の下面にパイルアップするからである。つまり、チップ搭載部の下面にニッケルがパイルアップすると、このニッケルが酸化されやすいため、チップ搭載部と実装基板との接続信頼性が低下することになるからである。
　つまり、Ｎｉ／Ｐｄ／Ａｕ膜は、酸化されやすい銅材から構成されるチップ搭載部を覆って、チップ搭載部と実装基板との接続信頼性を向上する機能を有している。ところが、チップ搭載部の下面に漏れ出た樹脂を除去する洗浄工程を実施すると、Ｎｉ／Ｐｄ／Ａｕ膜の最表面にニッケルがパイルアップし、このニッケルが酸化されやすいことから、チップ搭載部の下面にＮｉ／Ｐｄ／Ａｕ膜を形成しても、チップ搭載部と実装基板との接続信頼性を向上することができないのである。すなわち、関連技術において、チップ搭載部の下面に漏れ出た樹脂を除去する洗浄工程を実施すると、Ｎｉ／Ｐｄ／Ａｕ膜の有する接続信頼性を向上するという機能が発揮されなくなるのである。
　したがって、関連技術では、タブ露出型の半導体装置と実装基板との接続信頼性を向上する観点から、洗浄工程を実施することが困難となる。一方、封止工程においては、必然的に封止体を構成する樹脂がチップ搭載部の下面に漏れ出すことから、関連技術では、なるべく、チップ搭載部の下面に漏れ出す樹脂の量を少なくする必要がある。
　具体的に、図１は、関連技術におけるチップ搭載部ＴＡＢを上面側から見た平面図である。図１において、チップ搭載部ＴＡＢの端部には、段差部ＤＬが形成され、チップ搭載部ＴＡＢの外周部に沿って溝ＤＩＴが形成されている。ここで、段差部ＤＬおよび溝ＤＩＴは、チップ搭載部ＴＡＢの下面に形成されているため、図１では、破線で示している。
　図２は、図１のＡ－Ａ線で切断した断面図である。図２に示すように、チップ搭載部ＴＡＢの下面の端部には、段差部ＤＬが形成されており、この段差部ＤＬと離間した内側に単一の溝ＤＩＴが形成されている。ここで、図２においては、チップ搭載部ＴＡＢの厚さｔ１と、段差部ＤＬの段差ｄ１と、溝ＤＩＴの深さｄ２とが示されている。
　図３は、図２に示す関連技術におけるチップ搭載部ＴＡＢに対して、樹脂ＲＳによる封止工程を実施して封止体ＭＲを形成した状態を示す模式的な断面図である。図３において、段差部ＤＬは、チップ搭載部ＴＡＢの下面への樹脂漏れの広がりを抑制するために設けられているが、段差部ＤＬだけでは、樹脂漏れの広がりを完全に抑制することは困難である。このことから、関連技術では、段差部ＤＬの離間した内側に溝ＤＩＴを設けている。これにより、チップ搭載部ＴＡＢの下面に漏れ出た樹脂ＲＳは、溝ＤＩＴ内に入り込むことによって堰き止められることになる。これにより、関連技術によれば、溝ＤＩＴよりも内側の領域への樹脂漏れの広がりを抑制できることになる。つまり、関連技術では、段差部ＤＬと溝ＤＩＴとを設けることにより、チップ搭載部ＴＡＢの下面に漏れ出す樹脂ＲＳの広がりを抑制している。このことから、関連技術に設けられている溝ＤＩＴは、できるだけ内部に樹脂ＲＳを入り込ませて、溝ＤＩＴよりも内側の領域への樹脂漏れの広がりを抑制する機能を有していることになる。つまり、関連技術において溝ＤＩＴを設ける基本思想は、できるだけ溝ＤＩＴの深さを深くして、溝ＤＩＴによる樹脂ＲＳの堰き止め機能を向上することにある。すなわち、関連技術では、チップ搭載部ＴＡＢの下面に漏れ出た樹脂ＲＳを除去することを前提としていないため、必然的に、溝ＤＩＴ内に入り込んだ樹脂ＲＳを除去することは想定していない。このことから、関連技術では、溝ＤＩＴに埋め込まれた樹脂ＲＳの除去のしやすさを考慮することなく、できるだけ溝ＤＩＴの深さを深くして、溝ＤＩＴによる樹脂ＲＳの堰き止め機能を向上することに主眼が置かれている。したがって、関連技術では、溝ＤＩＴによる樹脂ＲＳの堰き止め機能を高めるため、例えば、図２に示すように、溝ＤＩＴの深さｄ２をチップ搭載部ＴＡＢの厚さｔ１の１／２以上としている。また、関連技術では、段差部ＤＬの段差ｄ１をチップ搭載部ＴＡＢの厚さｔ１の１／２以上としている。
　このように構成されている関連技術において、図３に示すように、チップ搭載部ＴＡＢの下面の領域Ａ１では、めっき膜ＰＦが露出している一方、チップ搭載部ＴＡＢの下面の領域Ｂ１は、下面に漏れ出た樹脂ＲＳによって覆われていることになる。この結果、関連技術では、樹脂ＲＳで覆われている領域Ｂ１での放熱特性が低下するとともに、領域Ｂ１を実装基板との接続に使用できないことから、チップ搭載部ＴＡＢと実装基板との接続信頼性も低下することになる。すなわち、関連技術には、半導体装置の放熱特性の向上および接続信頼性の向上の観点から、改善の余地が存在するのである。
　そこで、本実施の形態では、関連技術に存在する改善の余地を克服する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
　＜実施の形態における基本思想＞
　本実施の形態における基本思想は、タブ露出型の半導体装置において、チップ搭載部の下面に樹脂漏れの広がりを抑制する溝を設けることを前提として、樹脂による封止工程後、チップ搭載部の下面に漏れ出た樹脂とともに溝の内部に入り込んだ樹脂も除去する洗浄工程を実施し、洗浄工程後、溝の内部にもめっき膜を形成する思想である。
　すなわち、本実施の形態における基本思想では、溝の内部で樹脂漏れの広がりを抑制する一方、溝の内部に入り込んだ樹脂を除去して、溝の内壁にめっき膜を形成する。これにより、本実施の形態における基本思想によれば、溝内を含むチップ搭載部の下面から樹脂を除去することによる半導体装置の放熱特性の向上と、溝の内壁にもめっき膜を形成することによる半導体装置と実装基板との接続信頼性の向上とを実現することができる。
　本実施の形態における基本思想は、チップ搭載部の下面に溝を設ける点で、関連技術と共通するが、関連技術で設けられる溝は、溝の内部に入り込んだ樹脂を除去することを前提としていないのに対し、本実施の形態で設けられる溝は、溝の内部に入り込んだ樹脂を除去することを前提としている点で相違する。つまり、本実施の形態における溝と、関連技術に設けられる溝とは、チップ搭載部の下面での樹脂漏れの広がりを抑制する機能を有する点で共通する。ただし、関連技術で設けられる溝の設計思想は、溝の内部に入り込んだ樹脂を除去することを前提としないため、できるだけ溝の内部の容積を大きくして、樹脂漏れの堰き止め効果を高める観点に特化した基本思想になる。これに対し、本実施の形態で設けられる溝の設計思想は、溝の内部に入り込んだ樹脂を除去することを前提とするため、溝に対して、樹脂漏れの堰き止め機能だけでなく、溝の内部に入り込んだ樹脂の除去容易性も考慮する観点からの基本思想となる。このように、本実施の形態における基本思想は、関連技術における基本思想と方向性（観点）が相違することから、本実施の形態における基本思想を具現化した半導体装置の構成は、関連技術における半導体装置の構成と相違することになる。つまり、本実施の形態におけるチップ搭載部の下面構成は、関連技術におけるチップ搭載部の下面構成と相違することになる。
　＜半導体装置の構成＞
　以下では、本実施の形態における半導体装置の構成について説明する。
　図４は、本実施の形態における半導体装置ＰＫＧ１の構成を示す平面図である。特に、図４（ａ）は、本実施の形態における半導体装置ＰＫＧ１を上面側（表面側）から見た平面図であり、図４（ｂ）は、本実施の形態における半導体装置ＰＫＧ１を下面側（裏面側）から見た平面図である。図４（ａ）において、本実施の形態における半導体装置ＰＫＧ１は、例えば、矩形形状をした封止体ＭＲを有し、この封止体ＭＲの４つの側面から複数のリードＬＤが突出している。一方、図４（ｂ）において、本実施の形態における半導体装置ＰＫＧ１は、封止体ＭＲからチップ搭載部ＴＡＢの下面が露出しており、露出しているチップ搭載部ＴＡＢには、チップ搭載部ＴＡＢの外周部に沿って、２重の溝ＤＩＴ１と溝ＤＩＴ２が形成されている。このように、本実施の形態における半導体装置ＰＫＧ１は、封止体ＭＲからチップ搭載部ＴＡＢの下面が露出した、いわゆるタブ露出型の半導体装置を構成し、特に、本実施の形態における半導体装置ＰＫＧ１のパッケージ構造はＱＦＰ（Quad Flat Package）となっている。
　次に、図５は、本実施の形態の半導体装置ＰＫＧ１において、封止体ＭＲの内部を透視して示す平面図である。図５に示すように、封止体ＭＲの内部の中心部には、矩形形状のチップ搭載部ＴＡＢが配置されており、このチップ搭載部ＴＡＢの上面上に矩形形状の半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰには、例えば、集積回路が形成されており、集積回路は、半導体基板に形成された複数の電界効果トランジスタと、電界効果トランジスタの上方に形成された多層配線から構成され、この多層配線の最上層に図５に示す複数のパッドＰＤが形成されている。これらの複数のパッドＰＤは、例えば、矩形形状をした半導体チップＣＨＰの外周部に沿って配置されており、半導体チップＣＨＰに形成されているパッドＰＤとリードＬＤとは、例えば、金線からなるワイヤ（導電性部材）Ｗによって電気的に接続されている。
　続いて、図６は、本実施の形態における半導体装置ＰＫＧ１を一断面で切断した断面図である。図６に示すように、本実施の形態における半導体装置ＰＫＧ１は、例えば、樹脂からなる封止体ＭＲを有し、封止体ＭＲからチップ搭載部ＴＡＢの下面が露出している。そして、チップ搭載部ＴＡＢの上面上には、半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰの表面に形成されたパッド（図６では図示せず）とリードＬＤとが、ワイヤＷで接続されている。ここで、本実施の形態では、封止体ＭＲから露出するチップ搭載部ＴＡＢの下面において、外縁部（外端部）に段差部ＤＬが形成され、この段差部ＤＬよりも内側に溝ＤＩＴ１が形成され、かつ、溝ＤＩＴ１の内側に溝ＤＩＴ２が形成されている。このとき、本実施の形態における半導体装置ＰＫＧ１では、段差部ＤＬには、封止体ＭＲを構成する樹脂が埋め込まれている一方、溝ＤＩＴ１および溝ＤＩＴ２の内部には、樹脂が形成されていない。
　図７は、チップ搭載部ＴＡＢの角部近傍を上面側から見た部分拡大図である。図７において、チップ搭載部ＴＡＢの下面には、段差部ＤＬが形成され、この段差部ＤＬの内側に溝ＤＩＴ１が形成され、かつ、溝ＤＩＴ１の内側に溝ＤＩＴ２が形成されていることがわかる。そして、図７に示すように、溝ＤＩＴ１および溝ＤＩＴ２は、チップ搭載部ＴＡＢの外周部に沿って形成されており、特に、チップ搭載部ＴＡＢの角部近傍において、溝部ＤＩＴ１および溝ＤＩＴ２は、テーパ状に形成されている。
　次に、図８は、図７のＡ－Ａ線で切断した断面図である。図８に示すように、チップ搭載部ＴＡＢの下面は、樹脂ＲＳから構成される封止体ＭＲから露出しており、露出しているチップ搭載部ＴＡＢの下面には、段差部ＤＬと溝ＤＩＴ１と溝ＤＩＴ２とが形成されている。このとき、段差部ＤＬの内部には、樹脂ＲＳが充填されている一方、溝ＤＩＴ１および溝ＤＩＴ２の内部には、樹脂ＲＳが形成されていないとともに、めっき膜ＰＦが形成されている。すなわち、チップ搭載部ＴＡＢの下面には、図８に示す領域Ａ２にわたってめっき膜ＰＦが形成されていることになる。ここで、本実施の形態では、図８に示すように、チップ搭載部ＴＡＢの厚さｔ１、段差部ＤＬの段差ｄ１、溝ＤＩＴ１および溝ＤＩＴ２の深さｄ２との関係として、ｄ１≦１／２×ｔ１、ｄ２≦１／２×ｔ１の関係が成立している。また、本実施の形態では、図８に示すように、段差部ＤＬの段差と溝ＤＩＴ１の中心部との間の距離Ｌ１と、溝ＤＩＴ１の中心部と溝ＤＩＴ２の中心部との間の距離Ｌ２
とは、Ｌ１＜Ｌ２の関係が成立している。
　本実施の形態における半導体装置は、上記のように構成されており、そのさらなる詳細な構成をまとめると以下のようになる。
　（１）本実施の形態における半導体装置ＰＫＧ１は、下面に溝ＤＩＴ１が形成されたチップ搭載部ＴＡＢと、チップ搭載部ＴＡＢの上面に搭載された半導体チップＣＨＰと、ワイヤＷを介して、半導体チップＣＨＰのパッドＰＤと電気的に接続されたリードＬＤと、半導体チップＣＨＰする封止体ＭＲとを備える。そして、チップ搭載部ＴＡＢの下面は、封止体ＭＲから露出し、かつ、溝ＤＩＴ１内を含む下面には、めっき膜ＰＦが形成されている。
　（２）溝ＤＩＴ１内には、封止体ＭＲを構成する樹脂ＲＳが形成されていない。
　（３）溝ＤＩＴ１は、チップ搭載部ＴＡＢの外周部に沿って形成されている。
　（４）溝ＤＩＴ１の深さｄ２は、チップ搭載部ＴＡＢの厚さｔ１の１／２以下である。
　（５）溝ＤＩＴ１の断面形状は、Ｖ字形状である。
　（６）チップ搭載部ＴＡＢの下面には、さらに、溝ＤＩＴ１と離間して溝ＤＩＴ２が形成されている。
　（７）溝ＤＩＴ２は、溝ＤＩＴ１よりもチップ搭載部ＴＡＢの内側に形成されている。
　（８）溝ＤＩＴ１の深さｄ２、および、溝ＤＩＴ２の深さｄ２は、ともに、チップ搭載部ＴＡＢの厚さｔ１の１／２以下である。
　（９）溝ＤＩＴ２の内壁にも、めっき膜ＰＦが形成されている。
　（１０）溝ＤＩＴ２内には、封止体ＭＲを構成する樹脂ＲＳが形成されていない。
　（１１）チップ搭載部ＴＡＢの下面の外端部には、溝ＤＩＴと離間する段差部ＤＬが形成されている。
　（１２）溝ＤＩＴ１は、段差部ＤＬよりも内側に形成されている。
　（１３）溝ＤＩＴ１の深さｄ２は、段差部ＤＬの段差ｄ１よりも浅い。
　（１４）チップ搭載部ＴＡＢの下面には、溝ＤＩＴ１よりも内側に溝ＤＩＴ２が形成され、断面視において、段差部ＤＬの段差位置と溝ＤＩＴ１の中心位置との距離Ｌ１は、溝ＤＩＴ１の中心位置と溝ＤＩＴ２の中心位置との距離Ｌ２よりも小さい。
　（１５）段差部ＤＬの内部には、封止体ＭＲを構成する樹脂ＲＳが形成されている。
　（１６）チップ搭載部ＴＡＢは、第１方向に延在する第１辺と、第１辺と交差する第２辺と、第１辺と第２辺との交差点である角部と、を有する。そして、溝ＤＩＴ１は、第１辺と並行する第１部分と、第２辺と並行する第２部分と、第１部分と前記第２部分とを接続する第３部分と、を有する。このとき、溝ＤＩＴ１の第３部分と角部との間の距離は、溝ＤＩＴ１の第１部分と第１辺との間の距離よりも長く、かつ、溝ＤＩＴ１の第２部分と第２辺との間の距離よりも長い。
　（１７）溝ＤＩＴ１の第３部分と第１部分とのなす角は、鈍角であり、かつ、溝ＤＩＴ１の第３部分と第２部分とのなす角は、鈍角である。
　次に、本実施の形態における半導体装置ＰＫＧ１を実装基板ＭＢに実装した状態について説明する。図９は、本実施の形態における半導体装置ＰＫＧ１を実装基板ＭＢに実装した状態を示す断面図である。図９において、実装基板ＭＢの上面には、端子ＴＥ１と端子ＴＥ２とが形成されており、この実装基板ＭＢの上面上に、本実施の形態における半導体装置ＰＫＧ１が搭載されている。具体的には、図９に示すように、封止体ＭＲから露出するチップ搭載部ＴＡＢの下面と実装基板ＭＢの端子ＴＥ２とが半田材ＳＬによって電気的に接続され、かつ、封止体ＭＲから突き出たリードＬＤの一部（アウタリード）と実装基板ＭＢの端子ＴＥ１とが半田材ＳＬによって電気的に接続されている。このようにして、本実施の形態における半導体装置ＰＫＧ１は、実装基板ＭＢに実装されることになる。
　＜実施の形態における構造上の特徴＞
　続いて、本実施の形態における構造上の特徴点について説明する。本実施の形態における構造上の特徴点は、例えば、図８に示すように、溝ＤＩＴ１の内部および溝ＤＩＴ２の内部に樹脂ＲＳが形成されておらず、溝ＤＩＴ１の内壁および溝ＤＩＴ２の内壁にわたってめっき膜ＰＦが形成されている点にある。つまり、本実施の形態における構造上の特徴点は、図８に示すように、チップ搭載部ＴＡＢの下面のうち、溝ＤＩＴ１および溝ＤＩＴ２を含む領域Ａ２にわたってめっき膜ＰＦが形成されている点にある。
　これにより、図９に示すように、溝ＤＩＴ１および溝ＤＩＴ２を含む領域（図８の領域Ａ２）全体を実装基板ＭＢの端子ＴＥ２との電気的な接続に使用することができる。このため、本実施の形態によれば、半導体装置ＰＫＧ１と実装基板ＭＢとの接続信頼性を向上することができる。さらに、めっき膜ＰＦを介して溝ＤＩＴ１および溝ＤＩＴ２を実装基板ＭＢの端子ＴＥ２と接触させることができることから、チップ搭載部ＴＡＢからの放熱効率を向上させることができる。すなわち、本実施の形態によれば、溝ＤＩＴ１および溝ＤＩＴ２を含む領域Ａ２全体を熱の放散経路として使用することができるため、半導体チップＣＨＰで発生した熱をチップ搭載部ＴＡＢの下面から効率良く放散させることができる。このことから、本実施の形態によれば、半導体装置ＰＫＧ１と実装基板ＭＢとの接続信頼性を向上することができるだけでなく、放熱効率の向上による半導体装置ＰＫＧ１の誤動作を抑制することができることになり、これらの相乗効果によって、半導体装置ＰＫＧ１の大幅な信頼性向上を図ることができる。
　例えば、関連技術においては、図３に示すように、溝ＤＩＴの内部に樹脂ＲＳが残存しており、溝ＤＩＴの内壁にめっき膜ＰＦが形成されておらず、チップ搭載部ＴＡＢの下面のうち、溝ＤＩＴを含む領域Ｂ１には、樹脂ＲＳが形成されている。このことから、関連技術では、領域Ｂ１を実装基板との接続に使用できず、溝ＤＩＴよりも内側の領域Ａ１だけしか実装基板との接続に使用できないことになる。したがって、関連技術では、導電部材（めっき膜ＰＦ）による半導体装置と実装基板との接触面積が少なる結果、チップ搭載部ＴＡＢと実装基板との接続信頼性が低下することになるとともに、放熱効率の増大に寄与する領域も少なくなることから、放熱効率も低下することになる。このことは、関連技術によれば、溝ＤＩＴの内部に樹脂ＲＳが残存していることに起因して、半導体装置と実装基板との接続信頼性の低下と、半導体装置からの放熱効率の低下とを招くことになり、これらの相乗要因によって、関連技術における半導体装置の信頼性が低下することになる。
　これに対し、本実施の形態における半導体装置ＰＫＧ１によれば、図８に示すように、溝ＤＩＴ１の内部および溝ＤＩＴ２の内部には、樹脂ＲＳは形成されておらず、めっき膜ＰＦが形成されている。このことは、本実施の形態によれば、溝ＤＩＴ１および溝ＤＩＴ２の形成領域も実装基板ＭＢとの接続に使用できることを意味する。そして、溝ＤＩＴ１および溝ＤＩＴ２を含む領域Ａ２は、関連技術における領域Ａ１よりも広くなることから、本実施の形態における半導体装置ＰＫＧ１によれば、関連技術に比べて、半導体装置ＰＫＧ１と実装基板ＭＢとの接続面積を大きくすることができることになる。この結果、本実施の形態によれば、関連技術に比べて、半導体装置ＰＫＧ１と実装基板ＭＢとの接続信頼性を向上することができるとともに、半導体装置ＰＫＧ１からの放熱効率を向上させることができる。したがって、本実施の形態によれば、関連技術に比べて、半導体装置の信頼性を向上することができる。
　＜半導体装置の製造方法＞
　本実施の形態における半導体装置ＰＫＧ１は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
　まず、図１０は、本実施の形態における半導体装置の製造工程の流れを示すフローチャートであり、このフローチャートに基づいて、本実施の形態における半導体装置の製造工程の流れを簡単に説明する。図１０において、例えば、リードとチップ搭載部とを備えるリードフレームを準備する（Ｓ１０１）。このとき、準備されるリードフレームのチップ搭載部の下面には、予め、段差部と溝が形成されている。
　次に、リードフレームのチップ搭載部上に半導体チップを搭載する（チップマウント工程）（Ｓ１０２）。その後、半導体チップの表面に形成されているパッドと、リードフレームに設けられているリードとを導電性部材（ワイヤ）で電気的に接続する（ワイヤボンディング工程）（Ｓ１０３）。続いて、半導体チップとリードの一部分（インナーリード部）とを覆い、かつ、チップ搭載部の下面を露出するように樹脂からなる封止体を形成する（モールド工程）（Ｓ１０４）。そして、チップ搭載部の下面を洗浄する（洗浄工程）（Ｓ１０５）。このとき、チップ搭載部の下面に漏れ出た樹脂が存在する場合、この洗浄工程によって、チップ搭載部の下面から樹脂が除去される。
　その後、封止体から露出するチップ搭載部の下面およびリードの他部分（アウターリード部）にめっき膜を形成する（めっき工程）（Ｓ１０６）。次に、リードを成形した後（成型工程）（Ｓ１０７）、半導体装置を個片化する（個片化工程）（Ｓ１０８）。このようにして、本実施の形態における半導体装置を製造することができる。製造された半導体装置は、例えば、実装基板に実装される（実装工程）（Ｓ１０９）。具体的には、封止体から露出するチップ搭載部の下面と実装基板の端子とを半田材を介して接続するとともに、封止体から露出するリードの部分と実装基板の端子とを半田材を介して接続する。以上のようにして、タブ露出型の半導体装置が実装基板に実装されることになる。
　続いて、本実施の形態における半導体装置の製造工程について、図面を参照しながら、さらに説明する。まず、図１１に示すように、製品領域ＰＲがアレイ状に配置されたリードフレームＬＦを準備する。ここで、図１２（ａ）は、製品領域ＰＲを拡大して示す平面図であり、図１２（ｂ）は、製品領域ＰＲの一断面を示す断面図である。図１２（ａ）に示すように、製品領域ＰＲの中央部には、矩形形状をしたチップ搭載部ＴＡＢが配置されており、このチップ搭載部ＴＡＢの周囲に複数のリードＬＤが配置されている。また、図１２（ｂ）に示すように、チップ搭載部ＴＡＢの下面には、予め、互いに離間するように、段差部ＤＬと溝ＤＩＴ１と溝ＤＩＴ２とが形成されている。具体的に、溝ＤＩＴ１は、段差部ＤＬよりも内側に形成され、溝ＤＩＴ２は、溝ＤＩＴ２よりも内側に形成されている。そして、溝ＤＩＴ１の深さおよび溝ＤＩＴ２の深さは、段差部ＤＬの段差よりも浅くなっている。また、断面視において、段差部ＤＬの段差位置と溝ＤＩＴ１の中心位置との距離は、溝ＤＩＴ１の中心位置と溝ＤＩＴ２の中心位置との距離よりも小さくなっている。
　このとき、段差部ＤＬと溝ＤＩＴ１と溝ＤＩＴ２は、例えば、プレス法によって形成され、段差部ＤＬには、垂直段差が形成されている一方、溝ＤＩＴ１および溝ＤＩＴ２の断面形状は、Ｖ字形状をしている。
　さらに、図１２（ｂ）に示すように、リードＬＤの配置位置は、チップ搭載部ＴＡＢの配置位置よりも高くなっている。言い換えれば、チップ搭載部ＴＡＢの配置位置は、リードＬＤの配置位置よりも低くなっている。
　次に、表面にパッドが形成された半導体チップＣＨＰを用意する。そして、図１３（ａ）および図１３（ｂ）に示すように、チップ搭載部ＴＡＢの上面上に半導体チップＣＨＰを搭載する。その後、図１４（ａ）および図１４（ｂ）に示すように、半導体チップＣＨＰに形成されているパッドと、リードＬＤとをワイヤＷで電気的に接続する。
　続いて、図１５に示すように、リードフレームを下金型ＢＭと上金型ＵＭとによって空間ＣＡＶを形成しながら挟み込む。具体的には、半導体チップＣＨＰを搭載したチップ搭載部ＴＡＢを下金型ＢＭ上に配置するとともに、リードＬＤを下金型ＢＭと上金型ＵＭで挟む。これにより、下金型ＢＭと上金型ＵＭとにより密閉された空間ＣＡＶに、半導体チップＣＨＰを搭載したチップ搭載部ＴＡＢが配置されることになる。この状態で、図１６に示すように、下金型ＢＭと上金型ＵＭとにより密閉された空間ＣＡＶ内に樹脂ＲＳを注入する。このとき、本実施の形態では、チップ搭載部ＴＡＢの外端部に段差部ＤＬが形成されているため、図１６に示すように、チップ搭載部ＴＡＢの側面から注入される樹脂ＲＳによる注入圧力が分散される。この結果、下金型ＢＭ上に配置されているチップ搭載部ＴＡＢの下面に樹脂ＲＳが侵入しにくくなる。すなわち、本実施の形態において、チップ搭載部ＴＡＢの外端部に形成されている段差部ＤＬは、樹脂ＲＳによる注入圧力を分散させて、チップ搭載部ＴＡＢの下面に樹脂ＲＳが入り込むことを抑制する機能を有する。以上のようにして、リードＬＤの一部およびチップ搭載部ＴＡＢの下面を露出しながら、半導体チップＣＨＰを樹脂ＲＳで封止する工程を実施することができる。
　このように、本実施の形態では、チップ搭載部ＴＡＢの下面に樹脂ＲＳが入り込むことを抑制するために、チップ搭載部ＴＡＢの外端部に段差部ＤＬを設けているが、段差部ＤＬを設けただけでは、チップ搭載部ＴＡＢの下面に樹脂ＲＳが入り込むことを確実に抑制することは困難である。つまり、チップ搭載部ＴＡＢの下面を露出しながら、半導体チップＣＨＰを樹脂ＲＳで封止する工程では、たとえ、樹脂ＲＳの漏れを防止する段差部ＤＬを設けたとしても、チップ搭載部ＴＡＢの下面に樹脂ＲＳが入り込む場合がある。
　具体的に、図１７は、リードフレームの製品領域ＰＲに樹脂ＲＳからなる封止体ＭＲを形成した後の状態を示す図である。特に、図１７（ａ）は、封止体ＭＲの上面側から見た平面図であり、図１７（ｂ）は、封止体ＭＲの下面側から見た平面図である。
　図１７（ｂ）に示すように、封止体ＭＲの下面からチップ搭載部ＴＡＢの下面が露出しているが、図１７（ｂ）では、このチップ搭載部ＴＡＢの下面に樹脂ＲＳが入り込んでいる場合が示されている。図１７（ｂ）に示すように、チップ搭載部ＴＡＢの下面には、チップ搭載部ＴＡＢの外周部に沿って、互いに離間した溝ＤＩＴ１と溝ＤＩＴ２が形成されていることがわかる。つまり、チップ搭載部ＴＡＢの外周部に沿って、外側に溝ＤＩＴ１が形成され、溝ＤＩＴ１の内側に溝ＤＩＴ２が形成されている。
　ここで、図１７（ｂ）に示すように、チップ搭載部ＴＡＢの下面に樹脂ＲＳが入り込んでいるが、この樹脂ＲＳは、チップ搭載部ＴＡＢの下面に形成されている溝ＤＩＴ１および溝ＤＩＴ２によって堰き止められており、溝ＤＩＴ２よりも内側の領域には、樹脂ＲＳが入り込んでいないことがわかる。すなわち、本実施の形態では、チップ搭載部ＴＡＢの下面において、段差部ＤＬの内側に溝ＤＩＴ１および溝ＤＩＴ２を設けられているため、段差部ＤＬによって防ぐことができなかった樹脂ＲＳの入り込みが、溝ＤＩＴ１および溝ＤＩＴ２によって堰き止められていることがわかる。つまり、チップ搭載部ＴＡＢの下面に樹脂ＲＳが入り込む場合であっても。本実施の形態によれば、段差部ＤＬの内側に溝ＤＩＴ１および溝ＤＩＴ２を設けているため、内側の溝ＤＩＴ２よりもさらに内側領域への樹脂ＲＳの入り込みが抑制されていることがわかる。
　具体的に、図１８は、チップ搭載部ＴＡＢの下面に形成されている溝ＤＩＴ１および溝ＤＩＴ２によって、樹脂ＲＳの入り込みが抑制されていることを示す模式図である。特に、図１８に示すように、本実施の形態では、溝ＤＩＴ２よりもさらに内側領域への樹脂ＲＳの入り込みが抑制されていることがわかる。このとき、図１８からも明らかなように、チップ搭載部ＴＡＢの下面に形成されている溝ＤＩＴ１および溝ＤＩＴ２にも樹脂ＲＳが入り込んだ場合、溝ＤＩＴ１に入り込んだ樹脂ＲＳの量は、溝ＤＩＴ２に入り込んだ樹脂ＲＳの量よりも多くなっていることがわかる。つまり、まず、外側に形成されている溝ＤＩＴ１によって、樹脂ＲＳの入り込みが抑制されるが、この溝ＤＩＴ１で堰き止められなかった樹脂ＲＳが、内側に形成されている溝ＤＩＴ２で堰き止められる。このことから、図１８に示すように、溝ＤＩＴ１に入り込んだ樹脂ＲＳの量は、溝ＤＩＴ２に入り込んだ樹脂ＲＳの量よりも多くなることになる。
　以上のようにして、リードＬＤの一部およびチップ搭載部ＴＡＢの下面を露出しながら、半導体チップＣＨＰを樹脂ＲＳで封止する工程を実施することができる。このとき、図１９には、チップ搭載部ＴＡＢの下面に形成されている溝ＤＩＴ１および溝ＤＩＴ２に樹脂ＲＳが埋め込まれている状態が示されている。
　次に、図２０（ａ）および図２０（ｂ）に示すように、チップ搭載部ＴＡＢの下面を洗浄する。これにより、溝ＤＩＴ１および溝ＤＩＴ２に埋め込まれた樹脂ＲＳが除去される。例えば、チップ搭載部ＴＡＢの下面を洗浄する工程は、電解バリ取り（電気分解）と水圧バリ取り（高圧水噴射）との組み合わせによって実施することができる。つまり、本実施の形態における洗浄工程では、電解バリ取りによって、付着した樹脂ＲＳを浮かせた後、水圧バリ取りによって、浮かせた樹脂ＲＳを吹き飛ばすことにより除去する。
　続いて、図２１（ａ）および図２１（ｂ）に示すように、封止体ＭＲから露出するリードＬＤの部分と、封止体ＭＲから露出するチップ搭載部ＴＡＢの下面にめっき膜ＰＦを形成する。具体的に、本実施の形態における外装めっき工程では、例えば、電解めっき法により、純錫（Ｓｎ）からなるめっき膜ＰＦが形成される。なお、めっき膜ＰＦは、鉛を含有しない材料（鉛フリー材料）から構成されていればよく、純錫に限らず、錫－ビスマスや錫－銅からなる材料を使用してもよい。
　以上のことから、本実施の形態では、封止体ＭＲを形成する工程によって、チップ搭載部ＴＡＢの下面に形成されている溝ＤＩＴ１および溝ＤＩＴ２にも樹脂ＲＳが入り込んだ場合（図１８参照）、洗浄工程によって、溝ＤＩＴ１および溝ＤＩＴ２に埋め込まれた樹脂ＲＳは除去される（図２０参照）。そして、外装めっき工程では、溝ＤＩＴ１の内壁および溝ＤＩＴ２の内壁にもめっき膜ＰＦが形成される（図２１参照）。
　その後、図２２に示すように、例えば、封止体ＭＲから突出するリードＬＤをガルウィング形状に成形した後、半導体装置ＰＫＧ１を個片化する。以上のようにして、本実施の形態における半導体装置ＰＫＧ１を製造することができる。
　＜実施の形態における製法上を含む特徴＞
　本実施の形態における基本思想は、タブ露出型の半導体装置において、チップ搭載部の下面に樹脂漏れの広がりを抑制する溝を設けることを前提として、樹脂による封止工程後、チップ搭載部の下面に漏れ出た樹脂とともに溝の内部に入り込んだ樹脂も除去する洗浄工程を実施し、洗浄工程後、溝の内部にもめっき膜を形成する思想である。
　そして、本実施の形態では、上述した基本思想を具現化する特徴点を有しており、以下では、本実施の形態における製法上を含む特徴点について説明する。
　本実施の形態における第１特徴点は、準備されるリードフレームＬＦに、予め、めっき膜ＰＦを形成しておくのではなく、半導体装置の製造工程中にめっき膜を形成する点にある。さらに言えば、本実施の形態における第１特徴点は、例えば、図２０および図２１に示すように、封止体ＭＲから露出するチップ搭載部ＴＡＢの下面を洗浄する工程を実施した後の工程で、チップ搭載部ＴＡＢの下面にめっき膜ＰＦを形成する点にある。これにより、本実施の形態によれば、例えば、図２１（ｂ）に示すように、溝ＤＩＴ１の内壁および溝ＤＩＴ２の内壁にめっき膜ＰＦを形成することができる。つまり、本実施の形態における第１特徴点によれば、封止体ＭＲを形成する工程によって、チップ搭載部ＴＡＢの下面に形成されている溝ＤＩＴ１および溝ＤＩＴ２にも樹脂ＲＳが入り込んだ場合、チップ搭載部ＴＡＢの下面を洗浄する工程によって、溝ＤＩＴ１および溝ＤＩＴ２に埋め込まれた樹脂ＲＳを除去する。そして、外装めっき工程では、溝ＤＩＴ１の内壁および溝ＤＩＴ２の内壁にもめっき膜ＰＦを形成することができる。この結果、本実施の形態によれば、例えば、図９に示すように、溝ＤＩＴ１および溝ＤＩＴ２を含む領域（図８の領域Ａ２）全体を実装基板ＭＢの端子ＴＥ２との電気的な接続に使用することができる。このことから、本実施の形態によれば、半導体装置ＰＫＧ１と実装基板ＭＢとの接続信頼性を向上することができる。さらに、めっき膜ＰＦを介して溝ＤＩＴ１および溝ＤＩＴ２を実装基板ＭＢの端子ＴＥ２と接触させることができることから、チップ搭載部ＴＡＢからの放熱効率を向上させることができる。すなわち、本実施の形態によれば、溝ＤＩＴ１および溝ＤＩＴ２を含む領域を熱の放散経路として使用することができるため、半導体チップＣＨＰで発生した熱をチップ搭載部ＴＡＢの下面から効率良く放散させることができる。このことから、本実施の形態によれば、半導体装置ＰＫＧ１と実装基板ＭＢとの接続信頼性を向上することができるだけでなく、放熱効率の向上による半導体装置ＰＫＧ１の誤動作を抑制することができることになり、これらの相乗効果によって、半導体装置ＰＫＧ１の信頼性向上を図ることができる。
　例えば、関連技術では、鉛フリー対策として、Ｎｉ（ニッケル）／Ｐｄ（パラジウム）／Ａｕ（金）の積層膜からなるめっき膜ＰＦを使用し、かつ、予めリードフレームにＮｉ／Ｐｄ／Ａｕ膜を形成している。ところが、このように構成されている関連技術においては、チップ搭載部ＴＡＢの下面に漏れ出た樹脂ＲＳを除去する洗浄工程を実施することが困難になる。なぜなら、関連技術では、予めリードフレームＬＦにめっき膜ＰＦが形成されていることから、関連技術では、洗浄工程を実施すると、必然的に、めっき膜ＰＦに悪影響が及ぶことになるからである。具体的に、関連技術では、洗浄工程を実施すると、Ｎｉ／Ｐｄ／Ａｕ膜を構成するニッケルがチップ搭載部ＴＡＢの下面にパイルアップする。そして、チップ搭載部ＴＡＢの下面にニッケルがパイルアップすると、このニッケルが酸化されやすいため、チップ搭載部ＴＡＢと実装基板ＭＢとの接続信頼性が低下することになる。したがって、関連技術では、チップ搭載部ＴＡＢの下面に漏れ出た樹脂ＲＳを除去する洗浄工程を実施することが困難になるのである。
　これに対し、本実施の形態によれば、関連技術のように、予め準備されるリードフレームＬＦに、Ｎｉ（ニッケル）／Ｐｄ（パラジウム）／Ａｕ（金）の積層膜からなるめっき膜ＰＦを形成しておくのではなく、半導体装置の製造工程中（外装めっき工程）で、例えば、純錫からなるめっき膜ＰＦを形成している。これにより、本実施の形態によれば、外装めっき工程よりも前の工程で封止体ＭＲが形成され、この封止体ＭＲを形成する工程と外装めっき工程との間に、チップ搭載部ＴＡＢの下面を洗浄する工程を挿入することができる。なぜなら、この構成によれば、洗浄工程を実施した後に外装めっき工程が実施されることから、めっき膜ＰＦに対して洗浄工程による影響が及ぶことがないからである。
　以上のことから、本実施の形態における第１特徴点は、半導体装置の製造工程中に、鉛フリー材料からなるめっき膜ＰＦを形成する点にある。さらに言えば、本実施の形態における第１特徴点は、めっき膜ＰＦを形成する外装めっき工程が、封止体ＭＲを形成する工程よりも後の工程で実施される点にある。そして、この第１特徴点によって、外装めっき工程よりも前の工程に、チップ搭載部ＴＡＢの下面を洗浄する工程を挿入することができるのである。この結果、本実施の形態によれば、チップ搭載部ＴＡＢの下面に形成されている溝ＤＩＴ１および溝ＤＩＴ２にも樹脂ＲＳが入り込んだ場合であっても、チップ搭載部ＴＡＢの下面を洗浄する工程によって、溝ＤＩＴ１および溝ＤＩＴ２に埋め込まれた樹脂ＲＳが除去され、外装めっき工程では、溝ＤＩＴ１の内壁および溝ＤＩＴ２の内壁にもめっき膜ＰＦが形成される。これにより、溝ＤＩＴ１の内部および溝ＤＩＴ２の内部も半導体基板ＰＫＧ１と実装基板ＭＢとの接続に寄与することになり、これによって、本実施の形態によれば、半導体装置ＰＫＧ１と実装基板ＭＢとの接続信頼性を向上することができるとともに、半導体装置ＰＫＧ１の放熱特性を向上することができるのである。
　本実施の形態における基本思想は、チップ搭載部の下面に溝を設ける点で、関連技術と共通するが、関連技術で設けられる溝は、溝の内部に入り込んだ樹脂を除去することを前提としていないのに対し、本実施の形態で設けられる溝は、溝の内部に入り込んだ樹脂を除去することを前提としている点で相違する。つまり、本実施の形態における溝と、関連技術に設けられる溝とは、チップ搭載部の下面での樹脂漏れの広がりを抑制する機能を有する点で共通する。ただし、関連技術で設けられる溝の設計思想は、溝の内部に入り込んだ樹脂を除去することを前提としないため、できるだけ溝の内部の容積を大きくして、樹脂漏れの堰き止め効果を高める観点に特化した基本思想になる。これに対し、本実施の形態で設けられる溝の設計思想は、溝の内部に入り込んだ樹脂を除去することを前提とするため、溝に対して、樹脂漏れの堰き止め機能だけでなく、溝の内部に入り込んだ樹脂の除去容易性も考慮する観点からの基本思想となる。このように、本実施の形態における基本思想は、関連技術における基本思想と方向性（観点）が相違することから、本実施の形態における基本思想を具現化した半導体装置の構成は、関連技術における半導体装置の構成と相違することになる。つまり、本実施の形態におけるチップ搭載部の下面構成は、関連技術におけるチップ搭載部の下面構成と相違することになる。
　以下に、この基本思想を具現化した本実施の形態における第２特徴点について説明する。本実施の形態における第２特徴点は、溝ＤＩＴ１の内部および溝ＤＩＴ２の内部に入り込んだ樹脂ＲＳを除去しやすくするために、溝ＤＩＴ１の形状および溝ＤＩＴ２の形状に工夫を施した点にある。具体的には、例えば、図８に示すように、溝ＤＩＴ１および溝ＤＩＴ２は、溝ＤＩＴ１の深さｄ２および溝ＤＩＴ２の深さｄ２のそれぞれが、チップ搭載部ＴＡＢの厚さｔ１の１／２以下となるように構成されている。これにより、本実施の形態によれば、溝ＤＩＴ１の深さｄ２および溝ＤＩＴ２の深さｄ２を浅くすることができる。このことは、溝ＤＩＴ１および溝ＤＩＴ２の内部に入り込んだ樹脂ＲＳを除去しやすくなることを意味する。この結果、本実施の形態における第２特徴点によれば、チップ搭載部ＴＡＢの下面を洗浄する洗浄工程によって、確実に、溝ＤＩＴ１および溝ＤＩＴ２に入り込んだ樹脂ＲＳを除去することができる。
　この点に関し、関連技術では、例えば、図３に示すように、溝ＤＩＴの深さは、チップ搭載部ＴＡＢの厚さの１／２よりも大きくなっている。これは、関連技術では、溝ＤＩＴの内部に入り込んだ樹脂ＲＳを除去することを前提としないため、できるだけ溝ＤＩＴの内部の容積を大きくして、樹脂漏れの堰き止め効果を高める観点にだけ着目しているからである。これに対し、本実施の形態で設けられる溝ＤＩＴ１（溝ＤＩＴ２）は、溝ＤＩＴ１（溝ＤＩＴ２）の内部に入り込んだ樹脂ＲＳを除去することを前提とするため、溝ＤＩＴ１（溝ＤＩＴ２）に対して、樹脂漏れの堰き止め機能だけでなく、溝ＤＩＴ１（溝ＤＩＴ２）の内部に入り込んだ樹脂ＲＳの除去容易性も考慮している。この結果，本実施の形態では、入り込んだ樹脂ＲＳの除去特性を向上させるため、溝ＤＩＴ１（溝ＤＩＴ２）の深さｄ２が、チップ搭載部ＴＡＢの厚さｔ１の１／２以下となるように構成している。
　この本実施の形態における第２特徴点は、以下に示すように、別の表現で表すこともできる。すなわち、例えば、図８に示すように、溝ＤＩＴ１（溝ＤＩＴ２）は、溝ＤＩＴ１（溝ＤＩＴ２）の深さｄ２が、段差部ＤＬの段差ｄ１よりも小さくなるように構成されているということもできる。これにより、本実施の形態によれば、溝ＤＩＴ１（溝ＤＩＴ２）の深さｄ２を浅くすることができる。このことは、溝ＤＩＴ１（溝ＤＩＴ２）の内部に入り込んだ樹脂ＲＳを除去しやすくなることを意味する。この結果、本実施の形態における第２特徴点によれば、チップ搭載部ＴＡＢの下面を洗浄する洗浄工程によって、確実に、溝ＤＩＴ１（溝ＤＩＴ２）に入り込んだ樹脂ＲＳを除去することができる。
　すなわち、段差部ＤＬには、樹脂ＲＳが埋め込まれており、この埋め込まれた樹脂ＲＳを除去することを前提としていない。一方、溝ＤＩＴ１（溝ＤＩＴ２）は、入り込んだ樹脂ＲＳを除去することを前提としている。したがって、段差部ＤＬと溝ＤＩＴ１（溝ＤＩＴ２）とは、樹脂ＲＳを除去するか否かの点で相違することになり、深さが浅いほど樹脂ＲＳを除去しやすくなることから、本実施の形態では、溝ＤＩＴ１（溝ＤＩＴ２）の深さｄ２が、段差部ＤＬの段差ｄ１よりも小さくなるように構成されているのである。
　この点に関し、関連技術では、例えば、図３に示すように、溝ＤＩＴの深さは、段差部ＤＬの段差と同程度となっている。これは、関連技術では、溝ＤＩＴの内部に入り込んだ樹脂ＲＳを除去することを前提としないため、できるだけ溝ＤＩＴの内部の容積を大きくして、樹脂漏れの堰き止め効果を高める観点にだけ着目しているからである。一方、本実施の形態では、溝ＤＩＴ１（溝ＤＩＴ２）に入り込んだ樹脂ＲＳを除去することを前提としているため、図８に示すように、埋め込まれた樹脂ＲＳを除去することを前提としていない段差部ＤＬの段差よりも溝ＤＩＴ１（溝ＤＩＴ２）の深さｄ２が小さくなっている。
　本実施の形態における第２特徴点のさらなる工夫点としては、例えば、図８に示すように、溝ＤＩＴ１の形状および溝ＤＩＴ２の形状をＶ字形状としている点にある。これにより、本実施の形態によれば、溝ＤＩＴ１（溝ＤＩＴ２）に入り込んだ樹脂ＲＳの除去容易性を向上することができる。なぜなら、図３に示す関連技術における半円形状の溝ＤＩＴと比較すると、本実施の形態におけるＶ字形状の溝ＤＩＴ１（溝ＤＩＴ２）によれば、半円形状の溝ＤＩＴと同じ深さと幅であっても容積が小さくなることから、溝ＤＩＴ１（溝ＤＩＴ２）に入り込んだ樹脂ＲＳの除去容易性が向上すると考えられるからである。
　なお、例えば、Ｖ字形状の溝ＤＩＴ１（溝ＤＩＴ２）を形成するには、プレス法を使用することができる。以上のことから、本実施の形態における第２特徴点は、具体的に、溝ＤＩＴ１（溝ＤＩＴ２）の深さｄ２を浅くする第１工夫点と、Ｖ字形状にして容積を小さくする第２工夫点とを有している。そして、この第１工夫点と第２工夫点との相乗効果によって、本実施の形態によれば、溝ＤＩＴ１（溝ＤＩＴ２）に入り込んだ樹脂ＲＳの除去特性を大幅に向上できるのである。
　次に、本実施の形態における第３特徴点は、例えば、図７および図８に示すように、チップ搭載部ＴＡＢの下面に複数の溝（例えば、溝ＤＩＴ１および溝ＤＩＴ２）を設ける点にある。これは、本実施の形態における溝ＤＩＴ１が、溝ＤＩＴ１の内部に入り込んだ樹脂ＲＳを除去することを前提として、溝ＤＩＴ１に対して、樹脂漏れの堰き止め機能だけでなく、溝ＤＩＴ１の内部に入り込んだ樹脂ＲＳの除去容易性を考慮しているからこそ有用な構成である。すなわち、本実施の形態では、溝ＤＩＴ１の内部に入り込んだ樹脂ＲＳの除去容易性を考慮しており、この樹脂ＲＳの除去容易性の向上の観点から、上述した第２特徴点が想到されている。そして、この本実施の形態における第２特徴点によれば、溝ＤＩＴ１の深さｄ２を浅くする第１工夫点と、Ｖ字形状にして容積を小さくする第２工夫点とによって、溝ＤＩＴ１に入り込んだ樹脂ＲＳの除去容易性を向上することができる。一方、溝ＤＩＴ１に入り込んだ樹脂ＲＳの除去容易性を向上できるということは、裏を返せば、溝ＤＩＴ１での堰き止め機能が低下することを意味するとも言える。したがって、本実施の形態では、溝ＤＩＴ１に入り込んだ樹脂ＲＳの除去容易性を向上する構成の副作用として顕在化する堰き止め機能の低下を抑制するため、チップ搭載部ＴＡＢの下面に複数の溝（例えば、溝ＤＩＴ１および溝ＤＩＴ２）を設けている（第３特徴点）。これにより、例えば、図１８に示すように、溝ＤＩＴ１で堰き止められなかった樹脂ＲＳを溝ＤＩＴ１の内側に設けられた溝ＤＩＴ２で堰き止めることが可能となる。つまり、本実施の形態における第３特徴点によれば、堰き止め機能の低下という第２特徴点の副作用を抑制して、堰き止め機能を充分に発揮させることができるのである。
　このように、本実施の形態によれば、上述した第２特徴点と第３特徴点とを組み合わせることにより、チップ搭載部ＴＡＢの下面での樹脂漏れの堰き止め機能の向上と、溝ＤＩＴ１（溝ＤＩＴ２）の内部に入り込んだ樹脂ＲＳの除去容易性の向上とを高次元で両立することができるのである。
　本実施の形態における第３特徴点は、チップ搭載部ＴＡＢの下面を洗浄して、溝ＤＩＴ１（溝ＤＩＴ２）の内部に入り込んだ樹脂ＲＳを除去するという第１特徴点を前提としているからこそ有用な構成となる。以下に、この点について説明する。
　例えば、図３に示す関連技術では、溝ＤＩＴに埋め込まれた樹脂ＲＳは除去することを想定していない。したがって、関連技術では、チップ搭載部ＴＡＢの下面に互い離間して配置される複数の溝ＤＩＴを採用することは困難となる。なぜなら、関連技術において、チップ搭載部ＴＡＢの下面に複数の溝ＤＩＴを設けると、内側の溝ＤＩＴまでの領域に樹脂ＲＳが残存することになるからである。つまり、関連技術で、チップ搭載部ＴＡＢの下面に複数の溝ＤＩＴを設けて、樹脂漏れの堰き止め機能の向上を図る場合、チップ搭載部ＴＡＢの下面に漏れ出た樹脂ＲＳがそのまま残存することから、樹脂ＲＳが残存する領域が大きくなる。このことは、半導体装置と実装基板との接続信頼性の低下を招くとともに、半導体装置の放熱特性の低下も招くことを意味する。したがって、関連技術では、チップ搭載部ＴＡＢの下面に複数の溝ＤＩＴを設けることは、半導体装置と実装基板との接続信頼性の向上と半導体装置の放熱特性の向上を図る観点から採用することが困難な構成となるのである。すなわち、溝ＤＩＴに埋め込まれた樹脂ＲＳは除去することを想定していない関連技術では、チップ搭載部ＴＡＢの下面に複数の溝ＤＩＴを設けて、樹脂漏れの堰き止め機能の向上を図る構成よりも、単一の溝ＤＩＴを設け、できるだけ単一の溝ＤＩＴの内部の容積を大きくして、樹脂漏れの堰き止め効果を高める構成が有用なのである。
　これに対し、本実施の形態では、チップ搭載部ＴＡＢの下面を洗浄して、溝ＤＩＴ１（溝ＤＩＴ２）の内部に入り込んだ樹脂ＲＳを除去することを前提としている。この場合、複数の溝ＤＩＴ１および溝ＤＩＴ２を設ける構成は、溝ＤＩＴ１および溝ＤＩＴ２のそれぞれに入り込んだ樹脂ＲＳが除去されることから、関連技術と異なり、半導体装置と実装基板との接続信頼性の低下や半導体装置の放熱特性の低下も招くこともなく、樹脂漏れの堰き止め機能の向上を図ることできる構成となる。一方、本実施の形態では、単一の溝を設け、できるだけ単一の溝の内部の容積を大きくして、樹脂漏れの堰き止め効果を高める構成は、入り込んだ樹脂ＲＳの除去容易性を著しく低下させることになることから、本実施の形態で採用することが困難な構成となるのである。ここで、本実施の形態では、チップ搭載部ＴＡＢの下面を洗浄して、溝ＤＩＴ１（溝ＤＩＴ２）の内部に入り込んだ樹脂ＲＳを除去することを前提としている。このことから、本実施の形態では、チップ搭載部ＴＡＢの下面に単一の溝ＤＩＴを設け、できるだけ単一の溝ＤＩＴの内部の容積を大きくして、樹脂漏れの堰き止め効果を高める構成よりも、チップ搭載部ＴＡＢの下面に複数の溝（溝ＤＩＴ１と溝ＤＩＴ２）を設けて、樹脂漏れの堰き止め機能の向上を図る構成の方が有用なのである。
　このように、本実施の形態と関連技術とは、方向性（観点）が相違している。このため、チップ搭載部ＴＡＢの下面に互いに離間して複数の溝（溝ＤＩＴ１と溝ＤＩＴ２）を設けるという本実施の形態における第３特徴点は、チップ搭載部ＴＡＢの下面を洗浄して、溝ＤＩＴ１（溝ＤＩＴ２）の内部に入り込んだ樹脂ＲＳを除去するという第１特徴点を前提としているからこそ有用な技術的意義を有する構成となるのである。
　続いて、本実施の形態における第４特徴点は、なるべくチップ搭載部ＴＡＢの下面の外周部で樹脂ＲＳの入り込みを抑制する工夫を施している点にある。なぜなら、なるべくチップ搭載部ＴＡＢの下面の外周部で樹脂ＲＳの入り込みを抑制することができれば、チップ搭載部ＴＡＢの下面のうち、樹脂ＲＳが入り込む面積を小さくできる結果、下面に入り込んだ樹脂ＲＳの除去容易性を向上することができるからである。
　本実施の形態における第４特徴点の具体的な第１工夫点は、例えば、図８に示すように、断面視において、段差部ＤＬの段差位置と溝ＤＩＴ１の中心位置との距離Ｌ１は、溝ＤＩＴ１の中心位置と溝ＤＩＴ２の中心位置との距離Ｌ２よりも小さくなっている点にある。これにより、外側に配置される溝ＤＩＴ１の配置位置をチップ搭載部ＴＡＢの外周部に近づけることができる。すなわち、外側に配置される溝ＤＩＴ１の配置位置がチップ搭載部ＴＡＢの外周部に近いほど、チップ搭載部ＴＡＢの下面に入り込む樹脂ＲＳの面積を低減することができるのである。これにより、本実施の形態における第４特徴点によれば、チップ搭載部ＴＡＢの下面に入り込んだ樹脂ＲＳの除去容易性を向上することができる。
　次に、本実施の形態における第４特徴点のさらなる具体的な第２工夫点は、例えば、図７に示すように、チップ搭載部ＴＡＢの下面の外周部に沿って延在して配置されている溝ＤＩＴ１（溝ＤＩＴ２）が、チップ搭載部ＴＡＢの角部近傍にテーパ形状を有している点にある。言い換えれば、チップ搭載部ＴＡＢは、第１方向に延在する第１辺と、第１辺と交差する第２辺と、第１辺と第２辺との交差点である角部とを有する。そして、溝ＤＩＴ１（溝ＤＩＴ２）は、第１辺と並行する第１部分と、第２辺と並行する第２部分と、第１部分と前記第２部分とを接続する第３部分とを有する。ここで、溝ＤＩＴ１（溝ＤＩＴ２）の第３部分と角部との間の距離は、溝ＤＩＴ１（溝ＤＩＴ２）の第１部分と第１辺との間の距離よりも長く、かつ、溝ＤＩＴ１（溝ＤＩＴ２）の第２部分と第２辺との間の距離よりも長くなっている。特に、第３部分と第１部分とのなす角は、鈍角であり、第３部分と第２部分とのなす角も、鈍角である。
　これにより、本実施の形態における第４特徴点のさらなる具体的な第２工夫点によれば、溝ＤＩＴ１（溝ＤＩＴ２）をチップ搭載部ＴＡＢの外周部近傍にできるだけ近づけて配置することができる。なぜなら、設計レイアウト制約によって、チップ搭載部ＴＡＢの角部から溝ＤＩＴ１（溝ＤＩＴ２）を一定距離だけ離さなければならないが、テーパ形状を有することにより、角部とテーパ形状との距離を確保しながら、テーパ形状を有さない場合に比べて、溝ＤＩＴ１（溝ＤＩＴ２）をチップ搭載部ＴＡＢの外周部近傍にできるだけ近づけて配置することが可能となるからである。この結果、本実施の形態によれば、チップ搭載部ＴＡＢの下面に入り込む樹脂ＲＳの面積を低減することができ、これによって、チップ搭載部ＴＡＢの下面に入り込んだ樹脂ＲＳの除去容易性を向上することができる。
　以上のことから、本実施の形態における第４特徴点によれば、上述した第１工夫点と第２工夫点との相乗効果によって、溝ＤＩＴ１（溝ＤＩＴ２）をチップ搭載部ＴＡＢの外周部近傍にできるだけ近づけて配置することができる。この結果、チップ搭載部ＴＡＢの下面に入り込む樹脂ＲＳの量を低減することができ、これによって、チップ搭載部ＴＡＢの下面に入り込んだ樹脂ＲＳの除去容易性を大幅に向上することができる。
　次に、本実施の形態における第５特徴点は、例えば、図８に示すように、段差部ＤＬの段差ｄ１が、チップ搭載部ＴＡＢの厚さｔ１の１／２以下になっている点にある。ここで、チップ搭載部ＴＡＢの下面への樹脂ＲＳの入り込みを効果的に抑制する観点からは、段差部ＤＬの段差は大きい方が望ましいと考えることができる。この点からは、例えば、図３に示す関連技術のように、段差部ＤＬの段差をチップ搭載部ＴＡＢの厚さの１／２よりも大きくすることが望ましいと考えることができるが、本実施の形態では、段差部ＤＬの段差ｄ１をチップ搭載部ＴＡＢの厚さｔ１の１／２以下としている。
　これは、以下に示す理由による。すなわち、段差部ＤＬは、例えば、プレス法によって形成されるが、段差部ＤＬの段差が大きくなるほど、潰し量が大きくなる結果、チップ搭載部ＴＡＢの上面の平坦性が低下するのである。そして、チップ搭載部ＴＡＢの上面の平坦性が低下すると、チップ搭載部ＴＡＢの上面に搭載される半導体チップＣＨＰのマウント性が低下することになる。そこで、本実施の形態では、段差部ＤＬの段差ｄ１をチップ搭載部ＴＡＢの厚さｔ１の１／２以下としている。この場合、プレス法で段差部ＤＬを形成する際の潰し量を低減することができるため、チップ搭載部ＴＡＢの上面の平坦性の低下を抑制することができる。このことから、本実施の形態における第５特徴点によれば、チップ搭載部ＴＡＢの上面に搭載される半導体チップＣＨＰのマウント性の低下を抑制できることになる。
　そして、本実施の形態における第５特徴点によれば、単独の段差部ＤＬによるチップ搭載部ＴＡＢの下面への樹脂ＲＳの入り込みを抑制する効果は低減することになる。しかし、本実施の形態によれば、段差部ＤＬの内側に溝ＤＩＴ１が設けられ、かつ、溝ＤＩＰＴ１の内側に溝ＤＩＴ２が設けられていることを考慮すると、段差部ＤＬと溝ＤＩＴ１と溝ＤＩＴ２との組み合わせにより、チップ搭載部ＴＡＢの下面への樹脂ＲＳの入り込みは、充分に抑制されることになる。つまり、段差部ＤＬと溝ＤＩＴ１と溝ＤＩＴ２との組み合わせにより、チップ搭載部ＴＡＢの下面への樹脂ＲＳの入り込みは最小限に抑えられることになることから、さらに、チップ搭載部ＴＡＢの上面の平坦性を向上する観点からは、本実施の形態における第５特徴点を採用することが有用なのである。
　＜変形例１＞
　図２３（ａ）は、本変形例１におけるチップ搭載部ＴＡＢの一部を拡大して示す図である。図２３（ａ）に示すように、本変形例１におけるチップ搭載部ＴＡＢの下面には、外端部に段差部ＤＬが設けられており、この段差部ＤＬの内側に離間して溝ＤＩＴ１が形成され、かつ、この溝ＤＩＴ１の内側に離間して溝ＤＩＴ２が形成されている。
　ここで、本変形例１では、溝ＤＩＴ１の深さと溝ＤＩＴ２の深さとが異なっている。具体的には、溝ＤＩＴ１の深さは、溝ＤＩＴ２の深さよりも深くなっている。言い換えれば、溝ＤＩＴ２の深さは、溝ＤＩＴ１の深さよりも浅くなっている。さらに、詳細には、図２３（ａ）に示すように、段差部ＤＬの段差ｄ１と、溝ＤＩＴ１の深さｄ２ａと、溝ＤＩＴ２の深さｄ２ｂとの間には、ｄ１＞ｄ２ａ＞ｄ２ｂの関係が成立している。
　これは、以下に示す理由による。すなわち、段差部ＤＬには、樹脂が埋め込まれ、段差部ＤＬに埋め込まれた樹脂は除去することを前提としていない。一方、溝ＤＩＴ１（溝ＤＩＴ２）は、入り込んだ樹脂を除去することを前提としている。したがって、段差部ＤＬと溝ＤＩＴ１（溝ＤＩＴ２）とは、樹脂を除去するか否かの点で相違することになり、深さが浅いほど樹脂を除去しやすくなることから、本変形例１でも、溝ＤＩＴ１の深さｄ２ａおよび溝ＤＩＴ２の深さｄ２ｂが、段差部ＤＬの段差ｄ１よりも小さくなっている。
　さらに、本変形例１では、以下の点も考慮している。例えば、図１８に示すように、チップ搭載部ＴＡＢの下面に形成されている溝ＤＩＴ１および溝ＤＩＴ２にも樹脂ＲＳが入り込んだ場合、溝ＤＩＴ１に入り込んだ樹脂ＲＳの量は、溝ＤＩＴ２に入り込んだ樹脂ＲＳの量よりも多くなっている。つまり、まず、外側に形成されている溝ＤＩＴ１によって、樹脂ＲＳの入り込みが抑制されるが、この溝ＤＩＴ１で堰き止められなかった樹脂ＲＳが、内側に形成されている溝ＤＩＴ２で堰き止められる。このことから、図１８に示すように、溝ＤＩＴ１に入り込んだ樹脂ＲＳの量は、溝ＤＩＴ２に入り込んだ樹脂ＲＳの量よりも多くなる。このことから、本変形例１では、溝ＤＩＴ１の深さｄ２ａを溝ＤＩＴ２の深さｄ２ｂよりも深くしているのである。これにより、本変形例１によれば、外側に配置されている溝ＤＩＴ１において、段差部ＤＬの段差ｄ１よりも深さｄ２ａが小さいことから除去容易性を確保することができる一方、溝ＤＩＴ２の深さｄ２ｂよりも溝ＤＩＴ１の深さｄ２ａを深くすることにより、堰き止め機能を充分に確保している。言い換えれば、本変形例１によれば、内側に配置されている溝ＤＩＴ２は、溝ＤＩＴ１よりも樹脂の堰き止め効果は要求されないことから、溝ＤＩＴ２の深さｄ２ｂを溝ＤＩＴ１の深さｄ２ａよりも浅くして、樹脂の除去容易性を高めているということもできる。
　＜変形例２＞
　図２３（ｂ）は、本変形例２におけるチップ搭載部ＴＡＢの一部を拡大して示す図である。図２３（ｂ）に示すように、本変形例２におけるチップ搭載部ＴＡＢの下面には、外端部に段差部ＤＬが設けられており、この段差部ＤＬの内側に離間して溝ＤＩＴ１が形成され、かつ、この溝ＤＩＴ１の内側に離間して溝ＤＩＴ２が形成されている。
　ここで、本変形例２では、溝ＤＩＴ１の形状および溝ＤＩＴ２の形状が半円形状をしている。つまり、実施の形態では、例えば、図８に示すように、溝ＤＩＴ１の形状および溝ＤＩＴ２の形状をＶ字形状から形成する例について説明したが、これに限らず、図２３（ｂ）に示す本変形例２のように、溝ＤＩＴ１の形状および溝ＤＩＴ２の形状を半円形状としてもよい。この場合、例えば、溝ＤＩＴ１および溝ＤＩＴ２は、エッチング加工により形成することができるため、プレス法のように潰し量が発生しないため、チップ搭載部ＴＡＢの上面の平坦性を確保しやすくなる利点を得ることができる。
　＜変形例３＞
　実施の形態では、半導体装置ＰＫＧ１のパッケージ形態として、ＱＦＰを例に挙げて説明したが、実施の形態における技術的思想は、これに限らず、例えば、パッケージ形態がＱＦＮ（Quad Flat Non-Leaded Package）の半導体装置にも適用することができる。
　（個片モールドタイプ）
　図２４（ａ）は、本変形例３における半導体装置ＰＫＧ２を上面側から見た外観図であり、図２４（ｂ）は、本変形例３における半導体装置ＰＫＧ２を下面側から見た外観図である。図２４（ｂ）に示すように、封止体ＭＲの下面の外周部には、複数のリードＬＤが配置されており、封止体ＭＲの下面の中央部においては、封止体ＭＲからチップ搭載部ＴＡＢの下面が露出している。そして、露出しているチップ搭載部ＴＡＢの下面には、溝ＤＩＴ１および溝ＤＩＴ２が形成されている。
　図２５は、本変形例３における半導体装置ＰＫＧ２を示す断面図である。図２５に示すように、本変形例３における半導体装置ＰＫＧ２においても、封止体ＭＲから露出しているチップ搭載部ＴＡＢの下面に溝ＤＩＴ１と溝ＤＩＴ２とが形成されていることがわかる。このようにして、本変形例３における半導体装置ＰＫＧ２でも、実施の形態における技術的思想を具現化することができる。
　（一括モールドタイプ）
　図２６（ａ）は、本変形例３における半導体装置ＰＫＧ３を上面側から見た外観図であり、図２６（ｂ）は、本変形例３における半導体装置ＰＫＧ３を下面側から見た外観図である。図２６（ｂ）に示すように、封止体ＭＲの下面の外周部には、複数のリードＬＤが配置されており、封止体ＭＲの下面の中央部においては、封止体ＭＲからチップ搭載部ＴＡＢの下面が露出している。そして、露出しているチップ搭載部ＴＡＢの下面には、溝ＤＩＴ１および溝ＤＩＴ２が形成されている。
　図２７は、本変形例３における半導体装置ＰＫＧ３を示す断面図である。図２７に示すように、本変形例３における半導体装置ＰＫＧ３においても、封止体ＭＲから露出しているチップ搭載部ＴＡＢの下面に溝ＤＩＴ１と溝ＤＩＴ２とが形成されていることがわかる。このようにして、本変形例３における半導体装置ＰＫＧ３でも、実施の形態における技術的思想を具現化することができる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　前記実施の形態は、以下の形態を含む。
　（付記１）
　下面に第１溝が形成されたチップ搭載部と、
　前記チップ搭載部の上面に搭載された半導体チップと、
　導電性部材を介して、前記半導体チップのパッドと電気的に接続されたリードと、
　前記半導体チップを封止する封止体と、
　を備え、
　前記チップ搭載部の前記下面は、前記封止体から露出し、
　前記第１溝内を含む前記下面には、めっき膜が形成されている、半導体装置。
　（付記２）
　付記１に記載の半導体装置において、
　前記第１溝内には、前記封止体を構成する樹脂が形成されていない、半導体装置。
　（付記３）
　付記１に記載の半導体装置において、
　前記第１溝は、前記チップ搭載部の外周部に沿って形成されている、半導体装置。
　（付記４）
　付記１に記載の半導体装置において、
　前記第１溝の深さは、前記チップ搭載部の厚さの１／２以下である、半導体装置。
　（付記５）
　付記１に記載の半導体装置において、
　前記第１溝の断面形状は、Ｖ字形状である、半導体装置。
　（付記６）
　付記１に記載の半導体装置において、
　前記チップ搭載部の前記下面には、さらに、前記第１溝と離間して第２溝が形成されている、半導体装置。
　（付記７）
　付記６に記載の半導体装置において、
　前記第２溝は、前記第１溝よりも前記チップ搭載部の内側に形成されている、半導体装置。
　（付記８）
　付記６に記載の半導体装置において、
　前記第１溝の深さ、および、前記第２溝の深さは、ともに、前記チップ搭載部の厚さの１／２以下である、半導体装置。
　（付記９）
　付記７に記載の半導体装置において、
　前記第１溝の深さは、前記第２溝の深さよりも深い、半導体装置。
　（付記１０）
　付記６に記載の半導体装置において、
　前記第２溝の内壁にも、前記めっき膜が形成されている、半導体装置。
　（付記１１）
　付記６に記載の半導体装置において、
　前記第２溝内には、前記封止体を構成する樹脂が形成されていない、半導体装置。
　（付記１２）
　付記１に記載の半導体装置において、
　前記チップ搭載部の下面の外端部には、前記第１溝と離間する段差部が形成されている、半導体装置。
　（付記１３）
　付記１２に記載の半導体装置において、
　前記第１溝は、前記段差部よりも内側に形成されている、半導体装置。
　（付記１４）
　付記１２に記載の半導体装置において、
　前記第１溝の深さは、前記段差部の段差よりも浅い、半導体装置。
　（付記１５）
　付記１２に記載の半導体装置において、
　前記チップ搭載部の前記下面には、前記第１溝よりも内側に第２溝が形成され、
　断面視において、前記段差部の段差位置と前記第１溝の中心位置との距離は、前記第１溝の中心位置と前記第２溝の中心位置との距離よりも小さい、半導体装置。
　（付記１６）
　付記１２に記載の半導体装置において、
　前記段差部の内部には、前記封止体を構成する樹脂が形成されている、半導体装置。
　（付記１７）
　付記１に記載の半導体装置において、
　前記チップ搭載部は、
　第１方向に延在する第１辺と、
　前記第１辺と交差する第２辺と、
　前記第１辺と前記第２辺との交差点である角部と、
　を有し、
　前記第１溝は、
　前記第１辺と並行する第１部分と、
　前記第２辺と並行する第２部分と、
　前記第１部分と前記第２部分とを接続する第３部分と、
　を有し、
　前記第１溝の前記第３部分と前記角部との間の距離は、前記第１溝の前記第１部分と前記第１辺との間の距離よりも長く、かつ、前記第１溝の前記第２部分と前記第２辺との間の距離よりも長い、半導体装置。
　（付記１８）
　付記１７に記載の半導体装置において、
　前記第３部分と前記第１部分とのなす角は、鈍角であり、
　前記第３部分と前記第２部分とのなす角は、鈍角である、半導体装置。
　ＣＨＰ　半導体チップ
　ＤＩＴ１　溝
　ＤＩＴ２　溝
　ＤＬ　段差部
　ＬＤ　リード
　ＬＦ　リードフレーム
　ＭＲ　封止体
　ＰＦ　めっき膜
　ＲＳ　樹脂
　ＴＡＢ　チップ搭載部
　Ｗ　ワイヤ

Claims (15)

  1. 　（ａ）下面に第１溝が形成されたチップ搭載部と、リードとを有するリードフレームを用意する工程、
    　（ｂ）前記半導体チップを前記チップ搭載部の上面に搭載する工程、
    　（ｃ）前記半導体チップに形成されているパッドと前記リードとを導電性部材を介して電気的に接続する工程、
    　（ｄ）前記リードの一部および前記チップ搭載部の前記下面を露出しながら、前記半導体チップを樹脂で封止する工程、
    　（ｅ）前記（ｄ）工程の後、前記チップ搭載部の前記下面を洗浄する工程、
    　（ｆ）前記（ｅ）工程の後、前記チップ搭載部の前記下面にめっき膜を形成する工程、
    　を備え、
    　前記（ｄ）工程によって、前記チップ搭載部の前記下面に形成されている前記第１溝にも前記樹脂が入り込んだ場合、前記（ｅ）工程によって、前記第１溝に埋め込まれた前記樹脂は除去され、前記（ｆ）工程では、前記第１溝の内壁にも前記めっき膜が形成される、半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　前記第１溝は、前記チップ搭載部の外周部に沿って形成されている、半導体装置の製造方法。
  3. 　請求項１に記載の半導体装置の製造方法において、
    　前記第１溝の深さは、前記チップ搭載部の厚さの１／２以下である、半導体装置の製造方法。
  4. 　請求項１に記載の半導体装置の製造方法において、
    　前記第１溝は、プレス法によって形成されている、半導体装置の製造方法。
  5. 　請求項１に記載の半導体装置の製造方法において、
    　前記第１溝の断面形状は、Ｖ字形状である、半導体装置の製造方法。
  6. 　請求項１に記載の半導体装置の製造方法において、
    　前記チップ搭載部の前記下面には、さらに、前記第１溝と離間して第２溝が形成されている、半導体装置の製造方法。
  7. 　請求項６に記載の半導体装置の製造方法において、
    　前記第２溝も、前記チップ搭載部の外周部に沿って形成されている、半導体装置の製造方法。
  8. 　請求項７に記載の半導体装置の製造方法において、
    　前記第２溝は、前記第１溝よりも前記チップ搭載部の内側に形成されている、半導体装置の製造方法。
  9. 　請求項６に記載の半導体装置の製造方法において、
    　前記第１溝の深さ、および、前記第２溝の深さは、ともに、前記チップ搭載部の厚さの１／２以下である、半導体装置の製造方法。
  10. 　請求項８に記載の半導体装置の製造方法において、
    　前記第１溝の深さは、前記第２溝の深さよりも深い、半導体装置の製造方法。
  11. 　請求項８に記載の半導体装置の製造方法において、
    　前記（ｄ）工程によって、前記チップ搭載部の前記下面に形成されている前記第１溝および前記第２溝にも前記樹脂が入り込んだ場合、前記第１溝に入り込んだ前記樹脂の量は、前記第２溝に入り込んだ前記樹脂の量よりも多い、半導体装置の製造方法。
  12. 　請求項１に記載の半導体装置の製造方法において、
    　前記チップ搭載部の下面の外端部には、前記第１溝と離間する段差部が形成されている、半導体装置の製造方法。
  13. 　請求項１２に記載の半導体装置の製造方法において、
    　前記第１溝は、前記段差部よりも内側に形成されている、半導体装置の製造方法。
  14. 　請求項１２に記載の半導体装置の製造方法において、
    　前記第１溝の深さは、前記段差部の段差よりも浅い、半導体装置の製造方法。
  15. 　請求項１２に記載の半導体装置の製造方法において、
    　前記チップ搭載部の前記下面には、前記第１溝よりも内側に第２溝が形成され、
    　断面視において、前記段差部の段差位置と前記第１溝の中心位置との距離は、前記第１溝の中心位置と前記第２溝の中心位置との距離よりも小さい、半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110568678B (zh) * 2019-09-26 2021-01-01 深圳市华星光电技术有限公司 显示面板
US11830778B2 (en) * 2020-11-12 2023-11-28 International Business Machines Corporation Back-side wafer modification

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000196006A (ja) * 1998-12-24 2000-07-14 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2008147370A (ja) * 2006-12-08 2008-06-26 Nec Electronics Corp 半導体装置及びその製造方法
JP2011091145A (ja) * 2009-10-21 2011-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013258348A (ja) * 2012-06-14 2013-12-26 Renesas Electronics Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
JP2009076658A (ja) * 2007-09-20 2009-04-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2010245417A (ja) * 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置およびその製造方法
US8133759B2 (en) * 2009-04-28 2012-03-13 Macronix International Co., Ltd. Leadframe
CN105185752B (zh) * 2010-05-12 2019-03-19 瑞萨电子株式会社 半导体器件及其制造方法
JP5503466B2 (ja) * 2010-08-31 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5706128B2 (ja) 2010-10-25 2015-04-22 株式会社三井ハイテック 半導体装置の樹脂バリ除去方法
JP5798021B2 (ja) * 2011-12-01 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2014007363A (ja) 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP5870200B2 (ja) * 2012-09-24 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6129645B2 (ja) * 2013-05-29 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000196006A (ja) * 1998-12-24 2000-07-14 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2008147370A (ja) * 2006-12-08 2008-06-26 Nec Electronics Corp 半導体装置及びその製造方法
JP2011091145A (ja) * 2009-10-21 2011-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013258348A (ja) * 2012-06-14 2013-12-26 Renesas Electronics Corp 半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3316294A4 *

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