KR101953393B1 - 반도체 장치 - Google Patents

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KR101953393B1
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마사또 누마자끼
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명의 과제는 반도체 장치의 소형화 또는 다핀화를 실현하는 것이다.
다이패드(2d)와, 다이패드(2d) 위에 탑재된 반도체 칩(1)과, 반도체 칩(1) 주위에 배치된 복수의 리드(2a)와, 반도체 칩(1)의 복수의 전극 패드(1c)와 복수의 리드(2a)를 전기적으로 접속하는 복수의 와이어(3)와, 반도체 칩(1) 및 복수의 와이어(3)를 밀봉하는 밀봉체(4)를 갖는 QFN(5)에 있어서, 각 리드(2a)의 좌우 양측의 어긋난 위치에 단차부(2n, 2p)를 형성하여, 인접하는 리드(2a)와의 단차부(2n, 2p)의 위치를 어긋나게 함으로써, 리드 간의 간극을 작게 해서 QFN(5)의 소형화 또는 다핀화를 실현한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 기술에 관한 것으로, 특히 복수의 리드가 밀봉체의 이면에 주변 배치된 반도체 장치에 적용하는 유효한 기술에 관한 것이다.
박형의 QFN 패키지에 있어서, 평면적으로 보았을 때, 아일랜드의 측변과, 이 아일랜드 위에 고정 부착된 반도체 칩의 측변이 일치하도록 배치된 구조가, 예를 들어 일본 특허 출원 공개 제2010-177272호 공보(특허 문헌 1)에 개시되어 있다.
일본 특허 출원 공개 제2010-177272호 공보
SON(Small Outline Nonleaded Package) 형의 반도체 장치나 QFN(Quad Flat Nonleaded Package) 형의 반도체 장치 등, 외부 단자가 되는 리드가 밀봉체의 하면(실장면)으로부터 노출하는 구조에서는, 이 리드가 밀봉체로부터 탈락하지 않도록(벗겨지지 않도록) 하기 위해서, 예를 들어 상기 특허 문헌 1과 같이, 리드의 주연부(측면 및 선단부면)에 단차부(돌출부, 차양부)를 형성해 두는 것이 바람직하다.
본 출원 발명자의 검토에 따르면, 이 단차부는, 특히 리드의 양쪽(리드의 연장 방향에 있어서의 양측면)에 설치하는 것이 효과적인 것을 알 수 있었다.
그러나 최근에는, 반도체 장치의 소형화 또는 다(多)핀화에 수반하여, 서로 인접하는 리드의 간격이 작아(좁아)졌으므로, 상기 특허 문헌 1과 같이 리드의 양쪽(양측면)에 단차부를 형성하는 것이 어려워졌다. 즉, 서로 인접하는 리드의 간격이 좁아지면, 상기 특허 문헌 1과 같은 리드의 주연부(측면)에 단차부를 형성하는 구조의 실현이 곤란해진다.
본 발명의 목적은, 반도체 장치의 소형화 또는 다핀화를 실현할 수 있는 기술을 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 반도체 장치에 있어서의 리드의 탈락 대책을 실현할 수 있는 기술을 제공하는 데 있다.
본 출원 발명의 그 밖의 과제와 새로운 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본 출원에 있어서 개시되는 과제를 해결하기 위한 수단 중, 대표적인 개요를 간단하게 설명하면, 다음과 같다.
대표적인 실시 형태에 의한 반도체 장치는, 다이패드와, 복수의 리드와, 다이패드의 상면에 탑재된 반도체 칩과, 반도체 칩의 복수의 전극 패드와 복수의 리드를 전기적으로 접속하는 복수의 와이어와, 반도체 칩 및 복수의 와이어를 밀봉하는 밀봉체를 포함하고 있다. 또한, 복수의 리드 각각은, 복수의 리드 각각의 연장 방향에 있어서 내측 단부면 측에 위치하는 제1 부분과 제1 부분보다도 외측 단부면 측에 위치하는 제2 부분을 갖고 있고, 또한 제1 측면에 있어서의 제1 부분에는 제1 단차부가 형성되어 있고, 제2 측면에 있어서의 제2 부분에는 제2 단차부가 형성되어 있다. 또한, 제1 측면에 있어서의 제2 부분에는 제1 및 제2 단차부는 형성되어 있지 않고, 제2 측면에 있어서의 제1 부분에는 제1 및 제2 단차부는 형성되어 있지 않다.
본 출원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
반도체 장치의 소형화 또는 다핀화를 실현할 수 있다.
또한, 반도체 장치의 리드의 탈락 대책을 실현할 수 있다.
도 1은 본 발명의 제1 실시 형태의 반도체 장치의 구조의 일례를 나타내는 평면도이다.
도 2는 도 1의 반도체 장치의 구조를 밀봉체를 투과해서 도시하는 평면도이다.
도 3은 도 1의 반도체 장치의 구조의 일례를 나타내는 이면도이다.
도 4는 도 1의 반도체 장치의 구조의 일례를 나타내는 측면도이다.
도 5는 도 2의 A-A선을 따라 절단한 구조의 일례를 나타내는 단면도이다.
도 6은 도 2의 W부의 구조를 도시하는 확대 부분 평면도이다.
도 7은 도 6의 C-C선을 따라 절단한 구조의 일례를 나타내는 단면도이다.
도 8은 도 6의 D-D선을 따라 절단한 구조의 일례를 나타내는 단면도이다.
도 9는 도 6의 E-E선을 따라 절단한 구조의 일례를 나타내는 단면도이다.
도 10은 도 6의 F-F선을 따라 절단한 구조의 일례를 나타내는 단면도이다.
도 11은 도 1의 반도체 장치의 조립에서 사용되는 리드 프레임의 구조의 일례를 나타내는 부분 평면도이다.
도 12는 도 11의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도이다.
도 13은 도 1의 반도체 장치의 조립에 있어서의 다이본딩 후의 구조의 일례를 나타내는 부분 평면도이다.
도 14는 도 13의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도이다.
도 15는 도 1의 반도체 장치의 조립에 있어서의 와이어 본딩 후의 구조의 일례를 나타내는 부분 평면도이다.
도 16은 도 15의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도이다.
도 17은 도 15의 X부의 구조를 도시하는 확대 부분 평면도이다.
도 18은 도 1의 반도체 장치의 조립에 있어서의 수지 몰드 후의 구조의 일례를 나타내는 부분 평면도이다.
도 19는 도 18의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도이다.
도 20은 도 1의 반도체 장치의 조립에 있어서의 다이싱 시의 구조의 일례를 나타내는 부분 평면도이다.
도 21은 도 20의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도이다.
도 22는 본 발명의 제1 실시 형태의 제1 변형예의 반도체 장치의 구조를 밀봉체를 투과해서 도시하는 평면도이다.
도 23은 도 22의 Y부에 대응하는 와이어 본딩 종료 후의 구조를 도시하는 확대 부분 평면도이다.
도 24는 본 발명의 제1 실시 형태의 제2 변형예의 반도체 장치의 구조를 밀봉체를 투과해서 도시하는 평면도이다.
도 25는 도 24의 Z부에 대응하는 와이어 본딩 종료 후의 구조를 도시하는 확대 부분 평면도이다.
도 26은 본 발명의 제2 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과해서 도시하는 평면도이다.
도 27은 본 발명의 제1 변형예의 반도체 장치의 구조를 도시하는 단면도이다.
도 28은 도 27에 도시하는 반도체 장치의 조립에 있어서의 와이어 본딩 후의 구조를 도시하는 확대 부분 평면도이다.
도 29는 도 28의 G-G선을 따라 절단한 구조의 일례를 나타내는 단면도이다.
도 30은 본 발명의 제2 변형예의 반도체 장치의 구조를 밀봉체를 투과해서 도시하는 평면도이다.
도 31은 도 30의 A-A선을 따라 절단한 구조의 일례를 나타내는 단면도이다.
도 32는 도 30의 반도체 장치의 구조의 일례를 나타내는 이면도이다.
도 33은 본 발명의 제3 변형예의 반도체 장치의 구조를 밀봉체를 투과해서 도시하는 평면도이다.
도 34는 도 33의 반도체 장치의 구조의 일례를 나타내는 측면도이다.
이하의 실시 형태에서는 특별히 필요한 때 이외는 동일 또는 마찬가지 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급할 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정 수에 한정되는 경우 등을 제외하고, 그 특정 수에 한정되는 것은 아니며, 특정 수 이상이나 이하라도 되는 것으로 한다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
또한, 이하의 실시 형태에 있어서, 구성 요소 등에 대해서,「A로 이루어진다」, 「A로 이루어진다」, 「A를 가진다」, 「A를 포함한다」라고 할 때는, 특별히 그 요소뿐이라 명시한 경우 등을 제외하고, 그 이외의 요소를 배제하는 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다. 또, 실시 형태를 설명하기 위한 전 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 번호를 부여하고, 그 반복된 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해서 평면도라도 해칭을 그리는 경우가 있다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태의 반도체 장치의 구조의 일례를 나타내는 평면도, 도 2는 도 1의 반도체 장치의 구조를 밀봉체를 투과하여 도시하는 평면도, 도 3은 도 1의 반도체 장치의 구조의 일례를 나타내는 이면도, 도 4는 도 1의 반도체 장치의 구조의 일례를 나타내는 측면도, 도 5는 도 2의 A-A선을 따라 절단한 구조의 일례를 나타내는 단면도이다. 또한, 도 6은 도 2의 W부의 구조를 도시하는 확대 부분 평면도, 도 7은 도 6의 C-C선을 따라 절단한 구조의 일례를 나타내는 단면도, 도 8은 도 6의 D-D선을 따라 절단한 구조의 일례를 나타내는 단면도, 도 9는 도 6의 E-E선을 따라 절단한 구조의 일례를 나타내는 단면도, 도 10은 도 6의 F-F선을 따라 절단한 구조의 일례를 나타내는 단면도이다.
우선, 본 제1 실시 형태의 반도체 장치의 구조에 대해서 설명한다.
도 1 내지 도 5에 도시하는 본 제1 실시 형태의 반도체 장치는, 외부 단자가 되는 복수의 리드(2a) 각각의 일부가, 평면에서 보아 상기 반도체 장치의 이면 측의 주연부에 배치된 주변 배치형(주변 장치 타입)의 것이며, 여기에서는 반도체 칩(1) 등을 수지로 밀봉하는 수지 밀봉형의 QFN(5)을 일례로 들어 설명한다.
상기 QFN(5)의 상세 구성에 대해서 설명하면, 도 2 및 도 3에 도시하는 평면 형상이 대략 사각형인 판 형상의 칩 탑재부인 다이패드(2d)(탭이라고도 함)와, 다이패드(2d)를 지지하는(다이패드(2d)와 연결하는) 복수의 현수 리드(2c)와, 다이패드(2d)의 주위에 배치되고, 또한 복수의 현수 리드(2c) 중 서로 인접하는 현수 리드(2c) 사이에 배치된 복수의 리드(2a)와, 도 5에 도시하는 표면(주면)(1a)에 복수의 전극 패드(본딩 패드)(1c)가 형성된 반도체 칩(1)과, 반도체 칩(1)의 복수의 전극 패드(1c)와 복수의 리드(2a)를 각각 전기적으로 접속하는 복수의 와이어(3)를 갖는다.
또, 반도체 칩(1)은, 도 2 및 도 5에 도시한 바와 같이, 표면(1a)과, 표면(1a)과는 반대 측의 이면(1b)을 갖고 있고, 내부에는 반도체 집적 회로가 형성되어 있다. 또한, 표면(1a)에 형성된 복수의 전극 패드(1c)는, 도 2에 도시한 바와 같이, 사각형의 표면(1a)의 4개의 변 각각을 따라 표면(1a)의 주연부에 나란히 배치되어 있다.
또한, 도 5에 도시한 바와 같이, 반도체 칩(1)은 그 이면(1b)이 다이패드(2d)의 칩 탑재면인 상면(2da)과 대향하도록, 이 상면(2da)에 다이본드재(접착재)(6)를 거쳐 탑재되어 있고, 도 2에 도시한 바와 같이, 복수의 전극 패드(1c)와, 이들에 각각 대응하는 복수의 리드(2a)가 복수의 와이어(3)를 거쳐 각각 전기적으로 접속되어 있다.
또한, QFN(5)은 도 3 내지 도 5에 도시한 바와 같이, 반도체 칩(1), 복수의 와이어(3), 다이패드(2d)의 일부, 리드(2a)의 일부를 밀봉하는 밀봉체(4)를 갖고 있다. 밀봉체(4)는, 밀봉용 수지에 의해 형성되어 있고, 밀봉체(4)의 평면 형상은, 도 1에 도시한 바와 같이 대략 사각형으로 이루어진다.
또한, QFN(5)에서는, 도 3 및 도 5에 도시한 바와 같이, 다이패드(2d)의 상면(2da)과 반대 측의 하면(2db)은 밀봉체(4)의 하면(4b)에 노출하고 있다. 즉, QFN(5)은 다이패드 노출형(탭 노출형)의 반도체 패키지다. 또한, 다이패드(2d)의 상면(2da)이 반도체 칩(1)의 표면(1a)보다 큰, 소위 대(大)탭 구조로 되어 있다.
또한, QFN(5)은 주변 배치형(주변 장치 타입)이므로, 리드(2a) 각각의 밀봉체(4)로부터 노출하는 복수의 하면(실장면)(2ab)은, 도 3에 도시한 바와 같이, 밀봉체(4)의 하면(4b)의 주연부에 나란히 배치되어 있다.
또한, 도 5에 도시한 바와 같이, 각 리드(2a)는 외부 단자로서 밀봉체(4)의 하면(4b)에 노출하는 아우터부(2b)와, 밀봉체(4) 내에 매립되는 부분이며, 또한 와이어(3)가 접속되는 이너부(2e)를 갖고 있다. 즉, 복수의 리드(2a) 각각은, 하면(2ab)이 아우터부(2b)로서, 도 3에 도시한 바와 같이 밀봉체(4)의 하면(4b)에 노출하고 있고, 한편 밀봉체(4)의 내부에 매립되는 이너부(2e)의 일부인 상면(2aa)은 와이어 접속면으로 되어 있고, 이 상면(2aa)에 와이어(3)가 접속되어 있다.
또, 각 리드(2a)에 있어서의 아우터부(2b)의 다이패드(2d) 측과 반대 측의 일단부는, 도 4에 도시한 바와 같이, 외측 단부면[리드(2a)를 절단하는 것으로 형성되는 절단면](2f)으로서 밀봉체(4)의 측면(4a)에 노출하고 있다.
여기서, 복수의 리드(2a)에 있어서의 아우터부(2b) 중, 밀봉체(4)의 하면(4b) 측에 노출하는 각각의 하면(2ab)에는, 땜납 도금층 등의 외장 도금층이 형성되어 있다.
또한, QFN(5)에서는 복수의 현수 리드(2c)의 각각은, 도 2에 도시한 바와 같이, 평면에서 보아, 다이패드(2d) 각각의 코너부로부터 밀봉체(4) 각각의 코너부를 향해 연장되어 있다.
즉, 반도체 칩(1)이 탑재된 대략 사각형의 다이패드(2d)의 4개의 코너부에는 현수 리드(2c)가 연결되어 있고, 이에 의해 QFN(5)에서는, 다이패드(2d)는 그 대각선 위에 배치된 4개의 현수 리드(2c)에 의해 코너부로 지지되어 있다.
따라서, 본 제1 실시 형태의 QFN(5)에서는, 복수의 리드(2a)는 서로 인접하는 2개의 현수 리드(2c) 사이의 영역에, 반도체 칩(1)의 4개의 변 각각에 대응해서 나란히 배치되어 있다.
또, 4개의 현수 리드(2c)는 그 하면 측이 하프 에칭 가공에 의해 얇게 형성되어 있고, 따라서 수지 밀봉 시에 하면 측으로도 수지가 돌아 들어가므로, 도 3에 도시한 바와 같이 밀봉체(4)의 하면(4b)에는 노출하고 있지 않다. 또한, 각 현수 리드(2c)는, 각각 선단부 측에서 분기해서 두 갈래 형상으로 되어 있고, 분기한 각 현수 리드(2ca)가, 도 4에 도시한 바와 같이 밀봉체(4)의 측면(4a)에 노출하고 있다.
다음에, 도 6 내지 도 10을 이용하여, 본 제1 실시 형태의 QFN(5)의 리드 형상의 상세에 대해서 설명한다.
본 제1 실시 형태의 QFN(5)에서는, 도 1 및 도 2에 도시한 바와 같이, 밀봉체(4)의 평면 형상은 사각형으로 이루어지고, 본 제1 실시 형태에서는 복수의 리드(2a)가 평면에서 보아, 밀봉체(4)의 각 변을 따라 홀수개씩 배치되어 있는 경우를 설명한다. 또한, 본 제1 실시 형태에서는, 편의상 각 변에 리드(2a)가 5개씩 배치되어 있는 경우를 설명하지만, 다핀의 QFN(5)에서는, 각 변에 몇십 개 이상의 리드(2a)가 배치되어 있는 경우도 있으며, 이러한 다핀의 QFN(5)도 포함하는 것은 물론이다.
본 제1 실시 형태의 QFN(5)에서는, 복수의 리드(2a) 각각의 평면에서 보았을 때의 리드 패턴이, 각 변에 있어서, 홀수개(여기서는 5개)의 리드(2a)에 있어서의 중앙 리드(2j)를 선 대칭[예를 들어 중심선(가상선)(7)에 의한 선 대칭]으로 한 형태가 되도록 설치되어 있다. 즉, 도 2에 도시한 바와 같이, QFN(5)의 사각형의 각 변에 있어서의 5개의 리드(2a)의 리드 패턴이, 중앙 리드[평면 형상이 사각형으로 이루어지는 반도체 장치(5)의 각 변에 있어서의 중앙부에 배치된 리드](2j)의 좌우 양측의 리드(2a)에 의해 선 대칭이 되도록 배치되어 있다.
여기서, QFN(5)에서는, 각 변에 있어서 중앙 리드(2j)를 포함하는 복수의 리드(2a)의 각각은, 도 5에 도시한 바와 같이, 밀봉체(4)로부터 노출하는 하면(2ab)과, 하면(2ab)과는 반대 측의 상면(2aa)과, 상면(2aa)과 하면(2ab) 사이에 위치하고, 또한 다이패드(2d)와 대향하는 내측 단부면(2g)과, 내측 단부면(2g)과는 반대 측에 위치하고, 또한 밀봉체(4)로부터 노출하는 외측 단부면(2f)을 갖고 있다. 또한, 상면(2aa)과 하면(2ab) 사이에 위치하고, 또한 내측 단부면(2g)과 외측 단부면(2f) 사이에 위치하는 도 6에 도시하는 측면(제1 측면)(2h)과, 측면(2h)과는 반대 측의 측면(제2 측면)(2i)을 갖고 있다.
즉, 중앙 리드(2j)를 포함하는 복수의 리드(2a) 각각은, 도 5에 도시하는 하면(2ab)과 상면(2aa)과 내측 단부면(2g)과 외측 단부면(2f) 및 도 6에 도시하는 측면(2h)과 측면(2i)을 갖고 있다.
또한, 중앙 리드(2j)를 포함하는 복수의 리드(2a)의 각각은, 도 6에 도시한 바와 같이 리드(2a)의 연장 방향(2w)에 있어서, 내측 단부면(2g) 측에 위치하는 선단부(제1 부분)(2k)와, 선단부(2k)보다도 외측 단부면(2f) 측에 위치하는 후단부(제2 부분)(2m)를 갖고 있다.
또, 본 제1 실시 형태의 QFN(5)에서는, 각 변의 중앙 리드(2j)를 제외한 복수의 리드(2a) 각각에는, 측면(2h)에 있어서의 선단부(2k)이고, 또한 하면(2ab)보다도 상면(2aa) 측에, 도 9 및 도 10에 도시한 바와 같은 단차부(제1 단차부, 돌출부, 밀어냄부, 차양부)(2n)가 형성되어 있다(도 6에 도시하는 해칭부). 즉, 각 변의 중앙 리드(2j)를 제외한 리드(2a) 각각의 선단부(2k) 측의 측면(2h)에는, 중앙 리드(2j)를 향해 밀어낸(돌출한) 단차부(2n)가 형성되어 있다.
한편, 중앙 리드(2j)를 제외한 복수의 리드(2a) 각각에는, 측면(2i)에 있어서의 후단부(2m)이며, 또한 하면(2ab)보다도 상면(2aa) 측에, 도 8에 도시한 바와 같은 단차부(제2 단차부, 돌출부, 밀어냄부, 차양부)(2p)가 형성되어 있다(도 6에 도시하는 해칭부). 즉, 각 변의 중앙 리드(2j)를 제외한 리드(2a) 각각의 후단부(2m) 측의 측면(2i)에는, 중앙 리드(2j)로부터 이격되는 방향을 향해서 밀어낸(돌출한) 단차부(2p)가 형성되어 있다.
여기서, 본 실시 형태에서는, 도 8 내지 도 10에 도시한 바와 같이, 각 단차부(2n, 2p)가, 각 단차부(2n, 2p)가 형성된 부분에 있어서의 리드(2a)의 두께 절반(중심)보다도 하면(실장면) 측이 아닌, 상면 측에 위치하도록 형성되어 있다. 그러나 리드의 탈락 대책이라고 하는 관점만 착안하면, 각 단차부(2n, 2p)의 하면에 밀봉체(4)의 일부가 배치되어 있으면 된다. 즉, 각 단차부(2n, 2p)의 하면이, 각 단차부(2n, 2p)가 리드(2a)의 하면(실장면)과 동일한 면이 아니면, 반드시 리드(2a)의 두께 방향에 있어서의 절반보다도 상면 측에 위치하고 있지 않아도 된다. 단, 각 단차부(2n, 2p)의 하면에 배치되는 밀봉체(4)의 두께(양)가 많을수록, 리드의 탈락 대책에는 효과적이므로, 리드(2a)의 측면에 있어서의 형성 부위로서는, 본 실시 형태의 위치(도 8 내지 도 10 참조)에 각 단차부(2n, 2p)를 형성하는 것이 바람직하다.
또한, 중앙 리드(2j)를 제외한 복수의 리드(2a) 각각에 있어서, 측면(2h)에 있어서의 후단부(2m)에는, 도 8에 도시한 바와 같이 단차부(2n) 및 단차부(2p)는 형성되어 있지 않다. 또한, 측면(2i)에 있어서의 선단부(2k)에도, 도 9 및 도 10에 도시한 바와 같이 단차부(2n) 및 단차부(2p)는 형성되어 있지 않다.
이와 같이 각 변에 있어서, 중앙 리드(2j)를 제외한 복수의 리드(2a)의 각각에서는, 단차부(2n)는 측면(2h)의 선단부(2k)에만 형성되어 있고, 한편 단차부(2p)는 측면(2i)의 후단부(2m)에만 형성되어 있다.
따라서, 평면에서 보아 이 리드 패턴을 연속시킴으로써, 각각의 리드(2a)의 좌우 양측이 어긋난 위치에 단차부(2n, 2p)가 형성되게 된다. 즉, 각 리드(2a)에 있어서, 그 양측에 단차부(2n, 2p) 중 어느 하나를 배치하는 것을 유지하면서, 인접하는 리드(2a)에 있어서 단차부(2n, 2p)의 위치가 어긋나므로, 인접하는 리드(2a)의 간격을 가능한 한 줄일 수 있다.
또, 각 변의 중앙 리드(2j)에 대해서는, 도 2에 도시한 바와 같이, 도 6의 측면(2h, 2i)의 양측 후단부(2m)에 단차부(2p)가 형성되어 있다. 즉, 좌우 양측의 후단부(2m)에 단차부(2p)가 형성되어 있다.
이상과 같이 본 제1 실시 형태의 QFN(5)에서는, 도 2에 도시한 바와 같이, 각 변에 있어서의 5개 리드(2a)의 평면에서 보았을 때의 리드 패턴이, 중앙 리드(2j)의 좌우 양측의 복수의 리드(2a)에 의해 선 대칭이 되도록, 각각의 단차부(2n) 및 단차부(2p)가 형성되어 있다.
또한, 본 제1 실시 형태의 QFN(5)에서는, 각 변의 복수의 리드(2a) 각각의 측면(2i)의 후단부(2m)에 형성된 단차부(2p) 및 중앙 리드(2j)에 있어서의 좌우 양측의 후단부(2m)의 단차부(2p)는, 모두 밀봉체(4)의 내부에서 종단하고 있다[도 7의 단면도에 도시한 바와 같이, 각 리드(2a)의 밀봉체(4)의 외주 극부에서는 단차부(2n, 2p)는 형성되어 있지 않음]. 바꾸어 말하면, 각 변의 모든 리드(2a)에 있어서, 각각의 후단부(2m)의 단차부(2p)는, 도 4에 도시한 바와 같이, 밀봉체(4)의 측면(4a)에는 도달하지 않는(노출하지 않는) 범위에서 종단하고 있다.
또한, 본 제1 실시 형태의 QFN(5)에서는, 각 변의 리드(2a)의 각각의 선단부(2k)에 있어서의 하면(2ab)에는, 도 5에 도시한 바와 같이, 내측 단부면(2g)에 이어지는 단차부(제3 단차부, 돌출부, 밀어냄부, 차양부)(2q)가 형성되어 있다(도 6에 도시하는 해칭부). 즉, 각 변의 중앙 리드(2j)를 포함하는 리드(2a) 각각의 선단부(2k) 측[다이패드(2d) 측]의 하면(2ab)에는, 다이패드(2d)를 향해 밀어낸(돌출한) 단차부(2q)가 형성되어 있다.
여기서, 복수의 리드(2a)의 각각에 있어서, 단차부(2q)의 다이패드(2d) 방향으로의 밀어냄 량(돌출량)은, 단차부(2n)가 인접한 리드(2a) 방향으로의 밀어냄 량(돌출량) 및 단차부(2p)가 인접한 리드(2a) 방향으로의 밀어냄 량(돌출량)보다 각각 크다.
즉, 도 6에 도시한 바와 같이, 각 리드(2a)에 있어서, 단차부(2q)의 밀어냄 량 J > 단차부(2n)의 밀어냄 량 H, 단차부(2p)의 밀어냄 량 I의 관계(J > H, I)가 되어 있다.
이것은, 각 리드(2a)에 있어서, 선단부(2k) 측[다이패드(2d) 측]은 다이패드(2d)까지의 간격이 있으므로, 밀어냄 량을 크게 형성할 수 있고, 한편 리드(2a)의 좌우 양측은 다핀이 되면, 인접하는 리드(2a)와의 리드 간 피치가 좁기 때문에, 밀어냄 량을 크게는 형성하지 않는 것에 따른 것이다.
일례로서, 각 리드(2a)의 선단부[제1 부분, 다이패드(2d)측에 위치하는 부분](2k)의 단차부(돌출부, 밀어냄부, 차양부)(2q)의 밀어냄 량(돌출량)은 0.2㎜이다[그때, 리드(2a)의 하면(2ab)의 노출 길이는 0.47㎜]. 또한, 리드(2a)의 양쪽[측면(2h, 2i)]의 단차부(2n, 2p)의 밀어냄 량(돌출량)은 0.05㎜이다.
또한, 각 변의 중앙 리드(2j)를 제외한 도 6의 복수의 리드(2a)에 있어서, 단차부(2n)가 형성된 측면(2h)은 와이어(3)의 연장 방향(8) 측이다. 즉, 각 변의 복수의 리드(2a) 각각에 있어서, 연장 방향(8) 측에 대하여 측면(2h)이 배치되고, 이 측면(2h)의 선단부(2k)에 단차부(2n)가 마련되어 있는 것이 바람직하고, 각 리드(2a)의 선단부(2k)에 있어서 단차부(2n)가 마련되어 있는 측과 와이어(3)의 연장 방향(8) 측이 동일 측이 되는 것이 바람직하다.
이에 의해, 각 변의 복수의 리드(2a)에 있어서, 와이어(3)의 연장 방향(8) 측과 동일 측에 단차부(2n)[측면(2h)]가 형성되므로, 각 변에 있어서의 5개 리드(2a)의 평면에서 보았을 때의 리드 패턴이, 중앙 리드(2j)의 좌우 양측의 복수의 리드(2a)에 의해 선 대칭이 되도록 하는 것도 가능해진다.
또한, QFN(5)에서는 복수의 리드(2a) 각각은, 에칭 가공에 의해 형성된 것이 바람직하다. 즉, 후술하는 도 11의 리드 프레임(2)은, 그 리드 패턴이 에칭 가공에 의해 형성된 것이 바람직하다. 즉, QFN(5)에 있어서의 복수의 리드(2a) 각각은, 에칭 가공에 의해 형성되어 있는 것이 바람직하다.
에칭 가공에 의해 리드(2a)를 형성할 때, 단차부(2n, 2p, 2q)를 하프 에칭으로 가공함으로써, 단차부(2n, 2p, 2q)에 있어서의 도 8 및 도 9에 도시하는 밀어냄 면(2r)을 곡률을 가진 면(만곡한 면)으로 할 수 있다. 이에 의해, 프레스 가공 등에 의해 형성된 밀어냄 면에 비교해서 곡률을 갖고 있는 만큼, 수지 밀봉 시에 밀어냄 면(2r)의 하부에 충전되는 밀봉용 수지의 양을 많게 할 수 있다.
또한, 각 리드(2a)에 있어서, 단차부(2n, 2p, 2q)가 형성되지 않는 측면(2h, 2i)은, 도 7 내지 도 9에 도시한 바와 같이, 리드(2a)에 대하여 표리 양면 측으로부터 에칭액이 유입되므로, 리드(2a)의 두께 방향의 1/2 부근까지가 곡률면(만곡한 면)이 되는 단면 형상을 가지고 있다.
여기서, QFN(5)에 있어서, 각 리드(2a)나 현수 리드(2c) 및 다이패드(2d)는, 예를 들어 동합금으로 이루어지지만, 동합금 이외의 철-니켈 합금 등으로 이루어져도 좋고, 또한 와이어(3)는, 예를 들어 금선(금 와이어) 등이다. 또한, 밀봉체(4)는, 예를 들어 에폭시계 수지 등의 밀봉용 수지에 의해 형성되어 있다.
다음에, 본 제1 실시 형태의 QFN(반도체 장치)(5)의 제조 방법에 대해서 설명한다.
도 11은 도 1의 반도체 장치의 조립에서 사용되는 리드 프레임의 구조의 일례를 나타내는 부분 평면도, 도 12는 도 11의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도, 도 13은 도 1의 반도체 장치의 조립에 있어서의 다이본딩 후의 구조의 일례를 나타내는 부분 평면도, 도 14는 도 13의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도이다. 또한, 도 15는 도 1의 반도체 장치의 조립에 있어서의 와이어 본딩 후의 구조의 일례를 나타내는 부분 평면도, 도 16은 도 15의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도, 도 17은 도 15의 X부의 구조를 도시하는 확대 부분 평면도이다. 또한, 도 18은 도 1의 반도체 장치의 조립에 있어서의 수지 몰드 후의 구조의 일례를 나타내는 부분 평면도, 도 19는 도 18의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도, 도 20은 도 1의 반도체 장치의 조립에 있어서의 다이싱 시의 구조의 일례를 나타내는 부분 평면도, 도 21은 도 20의 B-B선을 따라 절단한 구조의 일례를 나타내는 부분 단면도이다.
우선, 도 11에 도시한 바와 같은 디바이스 영역(2s)이 복수 형성된 박판 형상의 리드 프레임(2)을 준비한다. 디바이스 영역(2s)은, 전술한 바와 같이, 1개의QFN(5)이 형성되는 영역이며, 여기에서는 복수의 디바이스 영역(2s)이 일괄해서 수지 몰드되는, 소위 일괄 몰드 방식을 채용한 조립에 대해서 설명한다.
따라서, 도 11 및 도 12에 도시한 바와 같이, 1개의 다이패드(칩 탑재부)(2d)와, 이 다이패드(2d)를 지지하는 복수의 현수 리드(2c)와, 다이패드(2d)의 주위에 배치되고, 또한 복수의 현수 리드(2c) 중 서로 인접하는 현수 리드(2c) 사이에 배치된 복수의 리드(2a)를 갖는 리드 프레임(2)을 준비한다. 즉, 다이패드(2d)는 복수의 리드(2a) 사이에 위치하고 있다.
또한, 각 디바이스 영역(2s)은 프레임부(2t)에 의해 둘러싸이고, 복수의 리드(2a)나 복수의 현수 리드(2c)는 프레임부(2t)에 의해 지지되어 있다.
또한, 본 제1 실시 형태의 리드 프레임(2)에서는, 각 디바이스 영역(2s)에 있어서, 서로 인접하는 현수 리드(2c) 사이에 5개(홀수 본)의 리드(2a)가 설치되어 있는 경우를 설명한다. 우선, 각 변의 중앙 리드(2j)를 포함하는 복수의 리드(2a) 각각은, 도 5에 도시하는 하면(2ab)과 상면(2aa)과 내측 단부면(2g)과 외측 단부면(2f) 및 도 6에 도시하는 측면(2h)과 측면(2i)을 갖고 있고, 또한, 도 6에 도시한 바와 같이, 리드(2a)의 연장 방향(2w)에 있어서, 내측 단부면(2g) 측에 위치하는 선단부(2k)와, 외측 단부면(2f) 측에 위치하는 후단부(2m)를 갖고 있다.
또한, 각 변의 중앙 리드(2j)를 제외한 복수의 리드(2a) 각각의 선단부(2k) 측의 측면(2h)에는, 중앙 리드(2j)를 향해서 밀어낸 단차부(2n)가 형성되어 있다(도 6에 도시하는 해칭부). 한편, 중앙 리드(2j)를 제외한 복수의 리드(2a) 각각의 후단부(2m)측의 측면(2i)에는, 중앙 리드(2j)로부터 이격되는 방향을 향해서 밀어낸 단차부(2p)가 형성되어 있다(도 6에 도시하는 해칭부).
또, 중앙 리드(2j)를 제외한 복수의 리드(2a) 각각에 있어서, 측면(2h)에 있어서의 후단부(2m)에는, 단차부(2n) 및 단차부(2p)는 형성되어 있지 않다. 또한, 측면(2i)에 있어서의 선단부(2k)에도 단차부(2n) 및 단차부(2p)는 형성되어 있지 않다. 즉, 각 변에 있어서, 중앙 리드(2j)를 제외한 복수의 리드(2a) 각각에서는, 단차부(2n)는 측면(2h)의 선단부(2k)에만 형성되어 있고, 한편 단차부(2p)는 측면(2i)의 후단부(2m)에만 형성되어 있다.
또한, 각 변의 중앙 리드(2j)에 대해서는, 도 2 및 도 6에 도시한 바와 같이, 측면(2h, 2i)의 양측 후단부(2m)에 단차부(2p)가 형성되어 있다. 즉, 좌우 양측의 후단부(2m)에 단차부(2p)가 형성되어 있다.
이상과 같이 본 제1 실시 형태의 QFN(5)의 조립에서 사용되는 리드 프레임(2)에서는, 도 11에 도시하는 각 디바이스 영역(2s)에 있어서, 각 변에 있어서의 5개 리드(2a)의 평면에서 보았을 때의 리드 패턴이, 중앙 리드(2j)의 좌우 양측의 복수의 리드(2a)에 의해 선 대칭이 되도록, 각각의 단차부(2n) 및 단차부(2p)가 형성되어 있다.
또한, 리드 프레임(2)의 리드 패턴은, 에칭 가공에 의해 형성된 것이다.
그 후, 다이본드를 행한다. 다이본드 공정에서는, 도 13 및 도 14에 도시한 바와 같이, 다이본드재(6)를 거쳐 반도체 칩(1)을 다이패드(2d)의 상면(2da)에 탑재한다.
그 후, 와이어 본딩을 행한다. 와이어 본딩 공정에서는, 도 15 및 도 16에 도시한 바와 같이, 반도체 칩(1)의 복수의 전극 패드(1c)와 복수의 리드(2a)를, 복수의 와이어(3)를 거쳐 각각 전기적으로 접속한다. 본 제1 실시 형태에서는, 우선 반도체 칩(1)의 전극 패드(1c)에 와이어(3)의 일부를 접속한 후, 와이어(3)의 다른 부를 리드(2a)에 접속하는, 소위 정(正)본딩 방식을 채용하고 있다. 즉, 반도체 칩(1)의 전극 패드(1c)가 첫 번째 측이 되고, 리드(2a)가 두 번째 측이 된다. 여기서, 상기와 같이, 본 제1 실시 형태에서는, 도 17에 도시한 바와 같이, 단차부(2n)가 와이어(3)의 연장 방향(8) 측과 동일한 측면(2h) 측에 형성되고, 또한 이 측면(2h)의 도 6에 도시한 선단부(2k)에 설치되어 있다. 즉, 와이어(3)의 입사각 측에 단차부(2n)가 형성되어 있으므로, 복수의 리드(2a) 중, 중앙 리드(2j) 이외의 리드(2a)에 대하여 와이어 본딩 공정을 행할 때, 리드(2a) 위를 활주하는 도시하지 않은 모세관이 리드(2a)로부터 탈락하는 것을 방지할 수 있다. 즉, 두 번째 본딩측은 상기 모세관이 활주를 행하므로, 단차부(2n)가 와이어(3)의 연장 방향(8)에 대응해서 설치되어 있는 쪽이, 두 번째 측(리드 측)의 와이어 본딩을 행하기 쉽다.
그 후, 수지 몰드를 행한다. 본 제1 실시 형태의 QFN(5)의 조립은 일괄 몰드 방식이므로, 본 몰드 공정에서는 반도체 칩(1) 및 복수의 와이어(3)를 수지로 밀봉함으로써, 도 18 및 도 19에 도시한 바와 같이, 리드 프레임(2) 위에 일괄 밀봉체(4c)를 형성한다. 그때, 각각의 디바이스 영역(2s)에 있어서, 복수의 리드(2a) 각각의 하면[아우터부(2b)의 일부(실장면)](2ab)이 일괄 밀봉체(4c)의 하면(4b)으로부터 노출하도록, 수지로 반도체 칩(1), 리드(2a)의 이너부(2e) 및 복수의 와이어(3)를 밀봉한다.
수지 몰드 종료 후, 각 패키지로의 개별화(패키지 다이싱)를 행하여, 도 1 내지 도 5에 도시하는 QFN(5)의 조립 완료가 된다. 여기서, 본 개별화 공정에서는, 도 20 및 도 21에 도시한 바와 같이, 다이싱용의 블레이드(9)를 사용해서 개별화를 행한다. 상세하게는, 도 21에 도시한 바와 같이, 일괄 밀봉체(4c)의 표면 측에 다이싱 테이프(10)를 부착하고, 또한 상하 반전시킨 상태에서 리드 프레임 측(상방)으로부터 블레이드(9)를 진입시켜서 절단을 행한다. 그때, 다이싱 테이프(10)는 완전히 절단하지 않고 일부 남기는 것으로, 다음 공정의 픽업 공정에서 픽업될 때까지 각 패키지[QFN(5)]가 갈라지지 않도록 다이싱 테이프(10) 위에 부착하게 된 상태를 유지할 수 있다.
본 제1 실시 형태의 QFN(5)에 따르면, 각각의 리드(2a)의 좌우 양측의 어긋난 위치에 단차부(2n, 2p)가 형성됨으로써, 인접하는 리드(2a)와의 단차부(2n, 2p)의 위치를 어긋나게 할 수 있어, 인접하는 리드(2a)와의 간격을 가능한 한 줄일 수 있다.
따라서, 인접하는 리드(2a) 사이의 간극을 더욱 작게 할 수 있어, QFN(5)의 소형화 또는 다핀화를 실현할 수 있다.
또, 리드(2a)의 간격(리드 피치)을 작게 하는 것에만 착안한 경우, 밀봉체(4)의 하면(4b)의 대향하는 2개의 변을 따라 외부 단자가 복수 개 배치된 SON(Small Outline Non-leaded Package)에 있어서도 효과는 얻을 수 있지만, 현수 리드(2c)와의 간격을 넓히는 것까지 고려한 경우에는, 본 제1 실시 형태와 같은 QFN(5)에 있어서 더욱 유효하다고 할 수 있다.
또한, 각각의 리드(2a)의 좌우 양측에 단차부(2n, 2p)를 형성함으로써, 각 리드(2a)에 있어서 밀봉체(4)에 대하여 앵커 효과를 갖게 할 수 있어, QFN(5)에 있어서의 밀봉체(4)로부터의 리드(2a)의 탈락을 방지 또는 저감할 수 있다. 이에 의해, 리드(2a)의 탈락 대책을 실현할 수 있다.
여기서, 각 변의 중앙 리드(2j)에 대해서도, 그 좌우 양측의 후단부(2m)에 단차부(2p)가 형성되어 있음으로써, 밀봉체(4)로부터의 중앙 리드(2j)의 탈락을 방지 또는 저감할 수 있다.
또한, 각 변의 복수의 리드(2a) 각각의 측면(2i)에 형성된 단차부(2p) 및 중앙 리드(2j)에 있어서의 좌우 양측의 단차부(2p)는, 모두 밀봉체(4)의 내부에서 종단하는 형태로 되어 있다. 즉, 각 변의 모든 리드(2a)에 있어서, 각각의 후단부(2m)의 단차부(2p)는, 밀봉체(4)의 측면(4a)에는 도달하지 않는(노출하지 않음) 범위에서 종단하고 있어, 이에 의해 리드 연장 방향[도 6에 도시하는 리드(2a)의 연장 방향(2w)]의 밀봉체(4)로부터의 리드(2a)의 탈락을 방지 또는 저감할 수 있다.
또한, 각 변의 복수의 리드(2a) 각각의 선단부(2k)에 있어서의 하면(2ab)에, 내측 단부면(2g)에 이어지는 단차부(2q)가 형성되어 있음으로써, 패키지 높이(두께) 방향의 밀봉체(4)로부터의 리드(2a)의 탈락에 대한 강도를 더욱 높일 수 있다.
또한, 각 리드(2a)의 단차부(2n, 2p, 2q)가 [리드 프레임(2)의 리드 패턴]이 에칭 가공에 의해 형성되어 있음으로써, 단차부(2n, 2p, 2q)에 있어서의 밀어냄 면(2r)을 곡률을 가진 면으로 할 수 있다. 이에 의해, 프레스 가공에 의해 형성된 밀어냄 면에 비교해서 곡률을 가지고 있는 만큼, 수지 밀봉 시에 밀어냄 면(2r)의 하부에 충전되는 밀봉용 수지의 양을 많게 할 수 있다.
그 결과, 프레스 가공에 의해 형성된 단차부에 비교해서 앵커 효과를 더욱 높일 수 있어, 밀봉체(4)로부터의 각 리드(2a)의 탈락을 더욱 방지 또는 저감할 수 있다.
또한, 리드 프레임(2)이 에칭 가공에 의해 형성되어 있음으로써, 프레스 가공에 비교해서 적은 밀어냄 량이라도 큰 앵커 효과를 만들어 낼 수 있으므로, 단차부(2n, 2p)의 밀어냄 량을 작게 할 수 있고, 그 결과, 인접하는 리드(2a) 사이의 간극을 가능한 한 작게 해서 QFN(5)의 소형화 또는 다핀화를 더욱 도모할 수 있다.
다음에, 본 제1 실시 형태의 변형예에 대해서 설명한다.
도 22는 본 발명의 제1 실시 형태의 제1 변형예의 반도체 장치의 구조를 밀봉체를 투과해서 도시하는 평면도, 도 23은 도 22의 Y부에 대응하는 와이어 본딩 종료 후의 구조를 도시하는 확대 부분 평면도, 도 24는 본 발명의 제1 실시 형태의 제2 변형예의 반도체 장치의 구조를 밀봉체를 투과해서 도시하는 평면도, 도 25는 도 24의 Z부에 대응하는 와이어 본딩 종료 후의 구조를 도시하는 확대 부분 평면도이다.
도 22에 도시하는 제1 변형예의 리드 형상은, 각 변의 복수의 리드(2a) 중, 중앙 리드(2j) 이외의 리드(2a)는, 각각의 내측 단부의 평면에서 보았을 때의 형상이, 도 23에 도시한 바와 같이, 와이어(3)의 연장 방향(8)을 따르도록 굴곡하고 있는 것이다.
즉, 각 변에 있어서의 중앙 리드(2j) 이외의 리드(2a)의 내측 단부를, 와이어링 방향[와이어(3)의 연장 방향(8)]에 맞추어 굴곡시킨 것이며, 각 변을 따라 배치된 복수의 리드(2a) 중, 현수 리드(2c)에 가까운 리드(2a)일수록(리드 배열의 단부를 향할수록), 리드(2a)의 내측 단부의 외측 단부에 대한 굴곡도가 커져 있다.
이에 의해, 와이어(3)의 연장을, 리드 선단부의 리드 폭 내로 억제할 수 있어, 두 번째 본딩 시의 도시하지 않은 모세관의 활주 영역을 확보해서 두 번째 본딩을 쉽게 행할 수 있다. 또, 도 23에 도시한 해칭부는 단차부(2n, 2p, 2q)의 영역이다.
다음에, 도 24에 도시하는 제2 변형예의 리드 형상은, 각 변에 있어서의 복수의 리드(2a) 중 중앙 리드(2j)의 내측 단부에, 평면에서 보았을 때 폭이 넓어지는 광폭부(2u)가 형성되어 있는 것이다. 이 광폭부(2u)의 폭은, 평면에서 보아 리드(2j) 중, 도 25에 도시하는 단차부(2p)가 형성되어 있지 않은 부분의 폭보다도 굵다. 또, 도 25에 도시한 바와 같이, 중앙 리드(2j)와 와이어(3)를 거쳐 전기적으로 접속되는 반도체 칩의 전극 패드(1c)는, 반드시 중심선(가상선)(7) 위에 배치되지 않는다. 그로 인해, 각 변의 중앙 리드(2j)에 접속되는 와이어(3)는, 도 25에 도시한 바와 같이, 중앙 리드(2j)에 대하여 좌우 어느 하나의 방향으로 어긋나는 경우가 있다. 따라서, 본 제2 변형예와 같이, 중앙 리드(2j)의 내측 단부에 중심선(가상선)(7)의 양측에 폭이 넓어진 광폭부(2u)를 형성함으로써, 와이어링이 좌우 어느 쪽으로 어긋났다고 해도 상기 모세관의 활주(두 번째 본딩)를 확실하게 행할 수 있도록 할 수 있다. 도 25에 도시하는 예에서는, 중앙 리드(2j)의 내측 단부의 평면에서 보았을 때의 형상을, 역 사다리꼴로 하고 있다. 또, 도 25에 도시하는 해칭부는, 단차부(2n, 2p, 2q)의 영역이다.
(제2 실시 형태)
도 26은 본 발명의 제2 실시 형태의 반도체 장치의 구조의 일례를 밀봉체를 투과해서 도시하는 평면도이다.
본 제2 실시 형태의 반도체 장치는, 제1 실시 형태의 QFN(5)과 마찬가지로, 외부 단자가 되는 복수의 리드(2a) 각각의 일부가, 이면 측의 주연부에 배치된 주변 배치형의 QFN(11)이지만, 제1 실시 형태의 QFN(5)과의 차이점은, 복수의 리드(2a)가 평면에서 보아 밀봉체(4)의 각 변을 따라 짝수 개씩 배치되어 있는 경우다.
즉, 본 제2 실시 형태의 QFN(11)은, 사각형의 밀봉체(4)의 각 변에 있어서, 복수의 리드(2a)가 평면에서 보아, 짝수개씩(여기서는, 4개씩) 배치되어 있고, 또한 각 리드(2a)의 단차부(2n) 및 단차부(2p)가 짝수개의 리드(2a)의 배열 방향에 대하여 각각 동일한 방향으로 형성되어 있는 것이다.
따라서, 각 변의 복수의 리드(2a)의 평면에서 보았을 때의 패턴이, 이들 리드(2a)의 배열 방향에 대하여 동일한 패턴으로 되어 있는 것이며, 동일한 패턴의 리드(2a)가 나란히 늘어서 있다.
또, QFN(11)에서는, 각 변의 리드 개수가 짝수개이므로, 제1 실시 형태의 QFN(5)에서 각 변에 존재한 중앙 리드(2j)에 상당하는 리드는 존재하고 있지 않다.
이와 같이 각 변의 복수의 리드(2a)의 평면에서 보았을 때의 패턴을, 리드 배열 방향에 대하여 동일한 패턴으로 함으로써, 와이어 본딩 시의 리드(2a)를 인식할 때의 화상 인식을 쉽게 행할 수 있다. 즉, QFN(11)의 조립 와이어 본딩 공정에서는, 와이어(3)를 접속할 때, 각 리드(2a)의 와이어 접합부[선단부(2k), 제1 부분](2v)를 도시하지 않은 인식 장치(카메라 등)에 의해 화상 인식하고나서 와이어(3)를 접속하므로, 각 리드(2a)의 평면에서 보았을 때의 리드 패턴을 동일한 패턴으로 해 둠으로써, 다른 리드 패턴의 리드(2a)에 대하여 와이어(3)를 접속하는 경우에 비교하여, 와이어 본딩을 쉽게 행할 수 있다.
또한, 각 변의 복수의 리드(2a)의 평면에서 보았을 때의 패턴을, 리드 배열 방향에 대하여 동일한 패턴으로 함으로써, 각 변에 있어서의 리드 열(L)의 길이를 짧게 할 수 있다. 즉, 복수의 리드(2a)의 평면에서 보았을 때의 패턴을 동일한 패턴으로 배열함으로써, 리드 간격을 더 줄일 수 있어, 따라서 리드 열(L)의 길이를 짧게 할 수 있다.
또, 리드 열(L)을 짧게 할 수 있으면, 리드 열 중 단부 위치의 리드(2a)와 현수 리드(2c)와의 간격을 확보할 수 있다. 이에 의해, 다핀이 되었을 때에, 리드(2a)를 후방(외측)으로 후퇴시키지 않아도 되므로, 패키지[QFN(11)]의 소형화를 도모할 수 있다. 바꾸어 말하면, 패키지[QFN(11)]의 다핀화를 도모할 수 있다.
본 제2 실시 형태의 QFN(11)의 다른 구조에 대해서는, 제1 실시 형태의 QFN(5)과 같으므로, 그 중복된 설명은 생략한다.
본 제2 실시 형태의 QFN(11)에 따르면, 각 변의 복수의 리드(2a)의 평면에서 보았을 때의 리드 패턴을 동일한 패턴으로 함으로써, 인접하는 리드(2a)와의 간격을 더 줄일 수 있어, QFN(11)의 소형화 또는 다핀화를 실현할 수 있다.
또한, 각각의 리드(2a)의 좌우 양측에 단차부(2n, 2p)를 형성함으로써, 각 리드(2a)에 있어서 밀봉체(4)에 대하여 앵커 효과를 갖게 할 수 있어, QFN(11)에 있어서의 밀봉체(4)로부터의 리드(2a)의 탈락을 방지 또는 저감할 수 있다. 이에 의해, 리드(2a)의 탈락 대책을 실현할 수 있다.
본 제2 실시 형태의 QFN(11)에 의해 얻을 수 있는 그 밖의 효과에 대해서는, 제1 실시 형태의 QFN(5)의 것과 마찬가지이므로, 그 중복된 설명은 생략한다.
또한, 본 제2 실시 형태의 QFN(11)의 조립에 대해서도, 제1 실시 형태의 QFN(5)과 같으므로, 그 중복된 설명은 생략한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태를 기초로 하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 상기 제1, 제2 실시 형태에서는, 각 리드(2a)에 있어서 그 내측 단부면(2g)의 하면(2ab)측에 단차부(2q)가 형성되어 있는 경우를 설명했지만, 도 27 및 도 28에 도시한 바와 같이, 내측 단부의 단차부(밀어냄부, 돌출부, 차양부)는, 반드시 형성되어 있지 않아도 된다. 즉, 도 27 내지 도 29의 제1 변형예의 각 리드(2a)에 있어서는, 측면(2h)의 선단부(2k)(도 6 참조)에 단차부(2n)가 형성되어 있고, 한편 반대측의 측면(2i)의 후단부(2m)(도 6 참조)에 단차부(2p)가 형성되어 있지만, 내측 단부에 상기 단차부는 형성되어 있지 않다. 그로 인해, 상기 제1, 제2 실시 형태에 비하면, 각 리드(2a)의 패키지 두께 방향의 인발 강도는 약간 낮아지지만, 단차부(2n, 2p)에 의해 리드(2a)의 탈락 방지의 효과는 충분히 얻을 수 있다.
또한, 예를 들어 상기 제1, 제2 실시 형태에서는, 반도체 장치(QFN)가 대탭 구조인 경우를 들어 설명했지만, 도 30 내지 도 32의 제2 변형예의 QFN(5)에 도시한 바와 같이, 대탭 구조에 한정되지 않고, 다이패드(2d)의 외형 치수[도 31의 상면(2da)의 크기]가 반도체 칩(1)의 외형 치수[도 31의 이면(1b)의 크기]보다 작은, 소위 소(小)탭 구조인 것이라도 좋다. 즉, 소탭 구조의 QFN(5)이라도, 대탭 구조의 QFN(5)과 마찬가지의 효과를 얻을 수 있다.
또한 예를 들어, 상기 제1, 제2 실시 형태에서는, QFN(5, 11)이 다이패드 노출형(탭 노출형)의 경우를 들어 설명했지만, QFN(5, 11)은 다이패드(탭)(2d)가 밀봉체(4)의 내부에 매립되는 탭 내장형의 것이라도 좋고, 혹은 다이패드(2d)는 밀봉체(4)로부터 노출하고, 또한 현수 리드(2c)만이 밀봉체(4)의 내부에 매립되는 구조라도 좋다.
또한 예를 들어, 상기 제1, 제2 실시 형태에서는, 반도체 장치[QFN(5, 11)]의 각 리드(2a)에 있어서 그 후단부(2m)의 단차부(2p)가 밀봉체(4) 내에서 종단하고 있다. 바꾸어 말하면, 각 리드(2a)에 형성된 단차부(2p)가 밀봉체(4)의 측면으로부터 노출하지 않은 경우를 설명했지만, 도 33 및 도 34의 QFN(5)에 도시한 바와 같이, 단차부(2p)는 밀봉체(4) 내에서 종단하지 않고 측면(4a)에 도달하여, 노출하고 있어도 된다. 그로 인해, 상기 제1, 제2 실시 형태에 비하면 리드 연장 방향의 인발 강도는 약간 낮아지지만, 단차부(2n, 2p)에 의해 리드(2a)의 탈락 방지의 효과는 충분히 얻을 수 있다.
또한 예를 들어, 상기 제1, 제2 실시 형태에서는, 반도체 장치가 QFN인 경우를 일례로서 설명했지만, 상기 반도체 장치는 QFN에 한정되는 것은 아니며, 예를 들어 밀봉체(4)의 하면(4b)의 4개의 변 중 대향하는 2개의 변을 따라 외부 단자가 되는 아우터부(2b)가 복수 개 배치된 SON 등이라도 좋다.
본 발명은, 리드 프레임을 사용해서 조립되는 반도체 장치에 이용 가능하다.
1 : 반도체 칩
1a : 표면(주면)
1b : 이면
1c : 전극 패드
2 : 리드 프레임
2a : 리드
2aa : 상면
2ab : 하면
2b : 아우터부
2c, 2ca : 현수 리드
2d : 다이패드
2da : 상면
2db : 하면
2e : 이너부
2f : 외측 단부면
2g : 내측 단부면
2h, 2i : 측면
2j : 중앙 리드
2k : 선단부
2m : 후단부
2n, 2p, 2q : 단차부
2r : 밀어냄면
2s : 디바이스 영역
2t : 프레임부
2u : 광폭부
2v : 와이어 접합부
2w : 연장 방향
3 : 와이어
4 : 밀봉체
4a : 측면
4b : 하면
4c : 일괄 밀봉체
5 : QFN(반도체 장치)
6 : 다이본드재
7 : 중심선
8 : 연장 방향
9 : 블레이드
10 : 다이싱 테이프
11 : QFN(반도체 장치)

Claims (10)

  1. 다이패드와,
    상기 다이패드를 지지하는 복수의 현수 리드와,
    상기 복수의 현수 리드 사이에 배치된 복수의 리드와,
    주면, 상기 주면에 형성된 복수의 전극 패드, 및 상기 주면과는 반대 측의 이면을 갖고, 또한 상기 다이패드의 상면에 탑재된 반도체 칩과,
    상기 반도체 칩의 상기 복수의 전극 패드와 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 와이어와,
    상기 복수의 리드 각각의 하면이 노출하도록, 상기 반도체 칩 및 상기 복수의 와이어를 밀봉하는 밀봉체
    를 포함하고,
    상기 복수의 리드 각각은, 상기 밀봉체로부터 노출하는 상기 하면과, 상기 하면과는 반대 측의 상면과, 상기 상면과 상기 하면 사이에 위치하고, 또한, 상기 다이패드와 대향하는 내측 단부면과, 상기 내측 단부면과는 반대 측에 위치하고, 또한, 상기 밀봉체로부터 노출하는 외측 단부면과, 상기 상면과 상기 하면 사이에 위치하고, 또한, 상기 내측 단부면과 상기 외측 단부면 사이에 위치하는 제1 측면과, 상기 제1 측면과는 반대 측의 제2 측면을 갖고 있고,
    또한, 상기 복수의 리드 각각은, 상기 복수의 리드 각각의 연장 방향에 있어서, 상기 내측 단부면 측에 위치하는 제1 부분과, 상기 제1 부분보다도 상기 외측 단부면 측에 위치하는 제2 부분을 갖고 있고,
    상기 제1 측면에 있어서의 상기 제1 부분이고, 또한, 상기 하면보다도 상기 상면 측에는, 상기 제1 측면으로부터 돌출하도록 제1 단차부가 형성되어 있고,
    상기 제2 측면에 있어서의 상기 제2 부분이고, 또한, 상기 하면보다도 상기 상면 측에는, 상기 제2 측면으로부터 돌출하도록 제2 단차부가 형성되어 있고,
    상기 제1 측면에 있어서의 상기 제2 부분에는, 상기 제1 및 제2 단차부는 형성되어 있지 않고,
    상기 제2 측면에 있어서의 상기 제1 부분에는, 상기 제1 및 제2 단차부는 형성되어 있지 않고,
    상기 복수의 리드 각각의 상기 내측 단부면이고, 또한, 상기 하면보다도 상기 상면 측에는, 상기 내측 단부면으로부터 돌출하도록 제3 단차부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제3 단차부의 상기 다이패드 방향으로의 밀어냄 량은, 상기 제1 단차부의 인접한 상기 리드 방향으로의 밀어냄 량, 및 상기 제2 단차부의 인접한 상기 리드 방향으로의 밀어냄 량보다 각각 큰 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 밀봉체의 평면 형상은, 사각형으로 이루어지고, 상기 복수의 리드는, 평면에서 보아, 상기 밀봉체의 각 변을 따라 홀수개씩 배치되고,
    상기 각 변에 있어서, 상기 홀수개의 상기 리드에 있어서의 중앙 리드를 선 대칭으로 한 형태가 되도록, 상기 복수의 리드 각각의 상기 제1 및 상기 제2 단차부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 중앙 리드의 제1 부분에는, 평면에서 보았을 때 폭이 넓어지는 광폭부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 단차부가 형성된 상기 제1 측면은, 상기 와이어의 연장 방향 측인 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서,
    상기 각 변의 상기 홀수개의 상기 리드 중, 상기 중앙에 배치되는 상기 리드 이외의 리드는, 각각의 상기 리드의 제1 부분의 평면에서 보았을 때의 형상이, 상기 와이어의 연장 방향을 따르도록 굴곡되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 밀봉체의 평면 형상은, 사각형으로 이루어지고, 상기 복수의 리드는, 평면에서 보아, 상기 밀봉체의 각 변을 따라 짝수개씩 배치되고,
    상기 각 변에 있어서, 상기 짝수개의 상기 리드는, 각 리드의 상기 제1 및 상기 제2 단차부가 상기 짝수개의 상기 리드의 배열 방향에 대하여 각각 동일한 방향으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 복수의 리드 각각은, 에칭 가공에 의해 형성된 것인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 복수의 리드 각각의 상기 제2 측면의 상기 제2 부분에 형성된 상기 제2 단차부는, 상기 밀봉체의 내부에서 종단하고 있는 것을 특징으로 하는 반도체 장치.
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