KR100878939B1 - 반도체 장치 - Google Patents

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sealing
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요시히꼬 시마누끼
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가부시키가이샤 히타치세이사쿠쇼
히타치 요네자와 덴시 가부시키가이샤
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
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    • H01L2224/78—Apparatus for connecting with wire connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2924/181—Encapsulation
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    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Abstract

반도체 칩(8)을 지지하는 다이패드(5)와, 반도체 칩(8)이 수지 밀봉되어 형성된 밀봉부(12)와, 다이패드(5)를 지지하는 다이패드 서스펜션 리드(4)와, 밀봉부(12)의 이면의 주연부에 노출하는 피접속부와 다이패드측의 단부에 상기 피접속부보다 얇게 형성된 두께가 얇은 부분을 구비하고, 또한 상기 피접속부의 밀봉부(12) 내에 배치되는 와이어 접합면(2d)에 내측 홈부(2e) 및 외측 홈부(2f)가 설치된 복수의 리드(2)와, 반도체 칩(8)의 패드(7)와 리드(2)를 접속하는 와이어(10)로 이루어지고, 리드(2)의 상기 두께가 얇은 부분이 밀봉용 수지에 의해 덮이고, 또한 와이어(10)가 상기 피접속부에 대하여 외측 홈부(2f)와 내측 홈부(2e)와의 사이에 접합되어 있으며, 리드(2)의 상기 두께가 얇은 부분과 외측 홈부(2f)와 내측 홈부(2e)에 의해 리드 탈락 방지를 도모한다.
실장, 다이패드, 밀봉, 리드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 소형화, 박형화, 저비용화 및 신뢰성 향상에 적용함에 있어서 유효한 기술에 관한 것이다.
이하, 설명하는 기술은 본 발명을 연구, 완성하는데 있어서 본 발명자에 의해 검토된 것으로, 그 개요는 다음과 같다.
소형·경량화가 진행하는 전자 기기의 시장은 급격히 성장하고 있다. 이러한 상황에서, 이러한 소형 전자 기기 분야에서는 LSI의 실장 기술의 향상, 즉, 고밀도 실장 가능한 패키지 기술의 개발이 중요한 과제로 되어 있다.
또한, 시장의 성장이 진행함에 따라, 생산성의 향상, 제조 비용의 저감이 요구되고 있다.
이러한 기술 과제에 대처할 수 있는 제1 기술로서, 특개평5-129473호 공보에 개시되는 기술이 있다. 이 기술은 도 29에 도시한 바와 같이 내부 도출 리드(33)와 다이패드(34)가 동일 평면에 있는 리드 프레임(35)을 이용하고, 반도체 칩(36)과 본딩 와이어(37)에 의해 전기적으로 접속되어 있는 내부 도출 리드(33)의 하면을 반도체 장치의 외부와의 전기적 접속 부분으로서 기능하는 외부 전극으로 하는 것을 특징으로 하는 수지 밀봉 표면 실장형 반도체 장치이다.
그러나, 도 29에 도시한 제1 기술의 경우, 다이패드(34)의 실장 기판측이 반도체 장치의 하면으로부터 노출되는 구조이기 때문에, 반도체 장치를 실장 기판에 실장했을 때, 다이패드(34)와 실장 기판 상의 배선이 접촉할 가능성이 있어, 대응하는 실장 기판 부분에는 배선을 형성할 수 없고, 기판 설계의 자유도가 저하하는 문제가 있었다. 또한, 다이패드(34)의 한 면만을 밀봉재(38)로 밀봉한 구조이기 때문에, 다이패드 (34)와 밀봉재(38)와의 접촉 면적의 저하에 의해, 밀착성이 손상되고, 반도체 장치의 신뢰성이 저하하는 문제도 있었다.
제2 기술로서, 특개평10-189830호 공보에 개시되는 기술이 있다. 이 기술은 도 30에 도시한 바와 같이 리드 프레임(39)의 서스펜션 리드(40)로 지지된 다이패드(41) 상에 탑재된 반도체 소자(42)와, 상기 반도체 소자(42)의 상면의 전극(43)과 내측 리드부(44)를 전기적으로 접속한 금속 세선(45)과, 상기 반도체 소자(42)의 상면의 금속 세선 영역을 포함하는 반도체 소자(42)의 외위(外圍) 영역을 밀봉한 밀봉 수지(46)와, 상기 밀봉 수지(46)의 저면 영역에 배열되고, 상기 내측 리드부(44)와 접속한 외부 단자(47)로 이루어지는 수지 밀봉형 반도체 장치에 있어서, 상기 서스펜션 리드(40)는 업세트 처리되고, 단차부(48)를 구비하고, 상기 다이패드(41)의 하방(下方)에도 밀봉 수지(46)가 상기 업세트분의 두께로 형성되어 있는 것을 특징으로 하는 수지 밀봉형 반도체 장치이다.
제2 기술은 리드 프레임(39)의 서스펜션 리드(40)가 업세트 처리되고, 단차부 (48)를 구비하고 있기 때문에, 다이패드(41)의 하방에도 밀봉 수지(46)를 존재 시킬 수 있으며, 실질적으로 리드 프레임(39)에 대하여 양면 밀봉형 반도체 장치이고, 상기 제1 기술보다 신뢰성이 향상되는 장점이 있다.
또한, 다이패드(41)의 실장 기판측이 반도체 장치의 하면으로부터 노출하는 구조가 아니기 때문에, 반도체 장치를 실장 기판에 실장했을 때, 다이패드(41)와 실장 기판 상의 배선이 접촉하지 않고, 실장 기판의 설계를 자유롭게 행할 수 있는 장점도 있다.
또, 다이패드가 업세트 처리(다이패드 마무리 가공)된 반도체 장치의 그 밖의 예로서는 특개평11-74440호 공보에 그 기술이 개시되어 있다.
그런데, 상기 제1 기술에서는 박형화를 향상시키기 위해서 다이패드의 한 면만을 밀봉재로 밀봉한 구조이기 때문에, 밀봉재와 다이패드와의 접촉 면적의 저하에 의해, 밀착성이 손상되고, 반도체 장치의 신뢰성이 저하하는 문제가 있다.
또한, 상기 제2 기술 및 특개평11-74440호 공보에 기재된 기술에서는 리드 프레임에 대하여 양면 밀봉형 반도체 장치이고, 상기 제1 기술보다 신뢰성이 향상되는 장점은 있지만, 단차부를 업세트 처리로 형성하기 때문에, 제1 기술만큼 반도체 장치의 박형화를 향상시킬 수 없다고 하는 문제나 업세트 처리 시에 발생하는 다이패드 로케이션 문제 등이 있다.
즉, 종래의 제1, 제2 기술에서는 박형화와 신뢰성 향상이라는 두 가지 목적에 부합하지 않고 있다는 것이 본 발명자에 의해 분명하게 되었다.
본 발명의 목적은 박형화와 고신뢰성을 도모할 수 있는 반도체 장치 및 그 제조 방법 및 반도체 장치의 실장 구조를 제공하는데 있다.
또한, 본 발명의 그 밖의 목적은 생산성의 향상, 제조 비용의 저감을 실현할 수 있는 반도체 장치 및 그 제조 방법 및 반도체 장치의 실장 구조를 제공하는데 있다.
또한, 본 발명의 그 밖의 목적은 실장 시의 쇼트 방지 및 리드 탈락 방지를 도모하는 반도체 장치 및 그 제조 방법 및 반도체 장치의 실장 구조를 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명에 의한 반도체 장치는 복수의 서스펜션 리드에 의해 지지된 다이패드와, 상기 다이패드의 주연부를 둘러싸도록 배치된 복수의 리드와, 상기 다이패드의 일주면에 탑재되고, 상기 복수의 리드의 일주면과 전기적으로 접속된 반도체 칩과, 상기 복수의 리드와 상기 반도체 칩과 상기 다이패드를 밀봉하는 밀봉용 수지로 이루어지는 반도체 장치에 있어서, 상기 복수의 리드의 상기 일주면과 반대측의 다른 주면이 상기 밀봉용 수지로부터 노출하고, 또한 상기 다이패드의 두께는 상기 복수의 리드의 두께보다 작게 형성되어 있다.
또한, 본 발명의 반도체 장치의 제조 방법은 복수의 리드와, 상기 복수의 리드보다 얇게 형성된 다이패드와, 상기 다이패드를 지지하는 서스펜션 리드로 이루어지는 리드 프레임을 복수 구비하는 매트릭스 리드 프레임을 준비하는 공정과, 상기 리드 프레임의 다이패드 상에 반도체 칩을 탑재하는 다이 본딩 공정과, 상기 반도체 칩과 상기 리드 프레임의 복수의 리드를 와이어로 접속하는 와이어 본딩 공정과, 상기 복수의 리드의 하면측이 노출하도록 상기 리드 프레임과 상기 반도체 칩과 상기 와이어를 밀봉용 수지로 밀봉하는 수지 밀봉 공정과, 상기 매트릭스 리드 프레임을 상기 수지 밀봉 공정으로 밀봉된 밀봉 영역 근방에서 복수의 단위 리드부로 절단함으로써 복수의 반도체 장치를 얻는 절단 공정을 포함하고 있다.
또한, 본 발명의 반도체 장치의 실장 구조는 실장 기판의 배선과 복수의 서스펜션 리드에 의해 지지된 다이패드와, 상기 다이패드의 주연을 둘러싸도록 배치된 복수의 리드와, 상기 다이패드의 일주면에 탑재되고, 상기 복수의 리드의 일주면과 전기적으로 접속된 반도체 칩과, 상기 복수의 리드와 상기 반도체 칩과 상기 다이패드를 밀봉하는 밀봉용 수지로 이루어지는 반도체 장치에 있어서, 상기 복수의 리드의 상기 일주면과 반대측의 다른 주면이 상기 밀봉용 수지로부터 노출하고, 또한 상기 다이패드의 두께는 상기 복수의 리드의 두께보다 작게 형성되어 있는 반도체 장치의 리드의 다른 주면을 접합재로 접속하는 구조를 갖고 있다.
또한, 본 발명의 반도체 장치는 반도체 칩을 지지하는 다이패드와, 상기 반도체 칩이 수지 밀봉되어 형성된 밀봉부와, 상기 다이패드를 지지하는 지지부와 이에 연결하여 상기 밀봉부의 반도체 장치 실장측의 면에 노출하는 노출부를 구비하 고, 상기 노출부보다 상기 지지부가 얇게 형성된 복수의 다이패드 서스펜션 리드와, 상기 다이패드의 주위에 배치되어, 상기 밀봉부의 반도체 장치 실장측의 면에 노출하는 복수의 리드와, 상기 반도체 칩의 표면 전극과 이에 대응하는 상기 리드를 접속하는 접속 부재를 구비하고, 상기 다이패드를 통해 복수의 상기 다이패드 서스펜션 리드가 연결되어 있는 것이다.
본 발명에 따르면, 다이패드 서스펜션 리드에 있어서의 다이패드의 지지부가 얇게 형성되어 있기 때문에, 지지부를 밀봉용 수지에 의해 덮어 밀봉부에 매립할 수 있으며, 이에 따라, 밀봉부의 이면의 코너부의 단부에만 다이패드 서스펜션 리드의 노출부를 노출시킨 구조로 할 수 있다.
그 결과, 밀봉부의 이면에서 다이패드 서스펜션 리드의 노출부와, 이에 인접한 리드와의 클리어런스를 크게 형성할 수 있으며, 또한 다이패드가 밀봉부에 매립되어 있기 때문에, 반도체 장치를 실장 기판 등에 실장했을 때의 쇼트를 방지할 수 있다.
또한, 본 발명의 반도체 장치는 반도체 칩을 지지하고, 상기 반도체 칩보다 작은 다이패드와, 상기 반도체 칩이 수지 밀봉되어 형성된 밀봉부와, 상기 다이패드를 지지하는 다이패드 서스펜션 리드와, 상기 다이패드의 주위에 배치되고, 상기 밀봉부의 반도체 장치 실장측의 면에 노출하는 복수의 리드와, 상기 반도체 칩의 표면 전극과 이에 대응하는 상기 리드를 접속하는 접속 부재를 구비하고, 상기 다이패드와 상기 반도체 칩이 상기 반도체 칩의 상기 표면 전극보다 내측의 개소에서 접합되어 있는 것이다.
본 발명에 따르면, 와이어 본딩 시에, 본딩 스테이지에 의해 반도체 칩의 이면의 단부 부근을 지지할 수 있다. 이에 따라, 와이어 본딩 시에 적절한 초음파나 열을 본딩 와이어에 인가할 수 있어, 그 결과 와이어 본딩의 신뢰성이나 접합성을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 칩을 지지 가능한 다이패드와, 상기 다이패드를 지지하는 지지부 및 이에 연결하는 노출부를 구비하고, 또한 상기 노출부보다 상기 지지부가 얇게 형성된 복수의 다이패드 서스펜션 리드와, 상기 다이패드의 주위에 배치된 복수의 리드를 구비하는 리드 프레임을 준비하는 공정과, 상기 다이패드와 상기 반도체 칩을 접합하는 공정과, 상기 반도체 칩의 표면 전극과 이에 대응하는 상기 리드를 접속 부재에 의해 접속하는 공정과, 상기 다이패드의 칩 지지면과 반대측의 면에 밀봉용 수지가 흘러 들어감과 함께 상기 다이패드 서스펜션 리드의 상기 두께가 감소된 부분을 상기 밀봉용 수지에 의해 덮고, 반도체 장치 실장측의 면에 상기 복수의 리드 및 상기 다이패드 서스펜션 리드의 상기 노출부를 배치하여 상기 반도체 칩을 수지 몰드하여 밀봉부를 형성하는 공정과, 상기 다이패드 서스펜션 리드의 상기 노출부에서 상기 다이패드 서스펜션 리드를 분할함과 함께, 복수의 상기 리드를 상기 리드 프레임의 프레임부로부터 분리하는 공정을 포함하는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 선택되는 효과를 간단히 설명하면 다음과 같다.
(1) 절곡 가공[bend/fold machining: 업세트(up-set) 가공]에 의해 단차부를 형성하는 것이 아니라, 하프 에칭 가공에 의해 단차부를 형성하고, 거기에 밀봉용 수지를 존재시킬 수 있기 때문에, 박형 구조를 실현하면서, 다이패드, 다이패드 서스펜션 리드를 밀봉용 수지에 의해 밀봉할 수 있고, 밀봉용 수지와 다이패드와의 접촉 면적의 저하에 의해 밀착성이 저하하고 신뢰성이 손상되는 과제는 해소된다.
(2) 반도체 장치의 하면으로부터 리드의 하면을 노출시키고, 그것을 외부 접속용 단자로 하기 때문에, 반송 시나 실장 시 등의 리드의 변형을 방지할 수 있고, 신뢰성이 향상된다.
(3) 리드가 밀봉부의 측면으로부터 조금 밖에 돌출하지 않기 때문에, 반도체 장치의 평면 치수의 소형화가 가능해진다.
(4) 리드는 노출되어 있는 하면의 면적보다 밀봉되어 있는 상면의 면적이 넓게 형성되어 있기 때문에, 밀봉용 수지와의 접착면은 상면과 측면만이지만, 밀착성을 충분히 확보할 수 있어, 신뢰성을 유지할 수 있다.
(5) 매트릭스 리드 프레임의 단차부는 종래와 같이 금속판을 펀칭 가공 또는 에칭에 의해 패터닝한 후에 후 가공에서 형성하는 것이 아니고, 패터닝과 하프 에칭 가공을 동시에 행하는 것이기 때문에 매트릭스 리드 프레임의 제조 비용이 저감된다.
(6) 매트릭스 리드 프레임은 종래와 같이 패터닝 후의 매트릭스 리드 프레임에 대하여 절곡 가공을 행할 필요가 없기 때문에, 굽힘 가공에 기인한 다이패드 로케이션 등의 문제의 발생을 방지할 수 있다.
(7) 종래와 같이 반도체 장치의 외부 단자에 대하여 절곡 가공을 행할 필요가 없기 때문에 공정 수가 저감되어, 공정 관리가 용이하게 되어 생산성을 향상시킬 수 있다.
(8) 모든 공정에서, 기존의 반도체 제조 장치의 전용이 가능하고 신규 설비투자를 거의 행할 필요가 없다고 하는 이점이 있다.
(9) 리드의 내단부의 하면에 하프 에칭 가공에 의해 단차부를 형성하고, 그 단차부를 밀봉용 수지에 의해 밀봉하기 때문에, 그 형상이나 리드 피치를 반도체 칩의 크기나 그 패드 수에 따라 최적의 형상으로 설계할 수 있다.
(10) 다이패드 서스펜션 리드에 있어서의 다이패드의 지지부가 노출부보다 얇게 형성되어 있음으로써, 지지부를 밀봉부에 매립할 수 있어서, 밀봉부의 이면의 코너부의 단부에만 노출부를 노출시킨 구조로 할 수 있다. 이에 따라, 밀봉부의 이면에서 다이패드 서스펜션 리드의 노출부와, 이에 인접한 리드와의 클리어런스를 크게 형성할 수 있고, 또한 다이패드가 밀봉부에 매립되어 있기 때문에, 반도체 장치를 실장 기판 등에 실장했을 때의 쇼트를 방지할 수 있다.
(11) 다이패드 서스펜션 리드에 있어서 노출부가 지지부보다 두꺼우므로, 노출부에는 밀봉용 수지가 배치되지 않기 때문에, 다이패드 서스펜션 리드의 절단 시에 밀봉용 수지를 포함하지 않은 노출부의 금속만을 절단하게 되고, 그 결과, 다이패드 서스펜션 리드 절단에 있어서의 절단성을 향상시킬 수 있다.
(12) 다이패드를 통해 복수의 다이패드 서스펜션 리드가 연결되어 있음으로써 다이패드와 다이패드 서스펜션 리드가 일체로 연결되고, 또한 그 칩 지지측의 면이 연결된 평탄한 면에 의해 형성되기 때문에, 다이패드 자체의 평면도를 향상시킬 수 있다. 그 결과, 반도체 칩의 다이패드에의 본딩 시의 탑재를 용이하게 할 수 있음과 함께, 칩 접합성을 향상시킬 수 있다.
(13) 다이패드와 반도체 칩이 반도체 칩의 표면 전극으로부터 내측의 개소에서 접합되어 있음으로써, 와이어 본딩 시에, 본딩 스테이지에 의해 반도체 칩의 이면의 단부 부근을 지지할 수 있다. 따라서, 와이어 본딩 시에 적절한 초음파나 열을 본딩 와이어에 인가할 수 있어서, 와이어 본딩의 신뢰성이나 접합성을 향상시킬 수 있다.
이하의 실시예에서는 특별히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시예에서는 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 서로 관계없는 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시예에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상이라도 이하라도 무방한 것으로 한다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또, 실시예 를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여, 그 반복 설명은 생략한다.
〈제1 실시예〉
도 1은 제1 실시예의 반도체 장치의 외관 사시도이고, 도 2는 그 반도체 장치의 평면도(하면측)이고, 도 3은 제1 실시예의 단위 리드부(상세는 후술함)의 평면도이고, 도 3에서는 파선이 밀봉 영역을 나타내고 있다. 도 4는 도 3의 단위 리드부의 A-A 절단선에 있어서의 단면도이고, 도 5는 도 3의 단위 리드부의 B-B 절단선에 있어서의 단면도이고, 도 6은 도 1의 반도체 장치의 부분 투시도이고, 도 7은 도 6의 반도체 장치의 C-C 절단선에 있어서의 단면도이고, 도 8은 도 6의 반도체 장치의 D-D 절단선에 있어서의 단면도이고, 도 9는 도 6의 반도체 장치의 E-E 절단선에 있어서의 단면도이다.
제1 실시예의 반도체 장치(1)는 도 1, 도 2에 도시한 바와 같이 외부 접속용 단자로서 리드(2)의 일부가 반도체 장치의 하면측 주연부에 노출하는 구조를 갖는 면 실장형 반도체 장치이다. 그 반도체 장치(1)는 구리계나 철계로 이루어져 임의의 형상으로 가공된 박판을 구비하고 있다. 이 박판은 도 3, 도 4, 도 5에 도시한 바와 같이 중앙부에 4개의 서스펜션 리드[이하, 다이패드 서스펜션 리드(4)라 함]에 의해 지지[다이패드 서스펜션 리드(4)와 일체로 형성]되는 다이패드(칩 지지부: 5)와, 그 다이패드(5)의 주연부 근방에, 상기 다이패드(5)를 둘러싸도록 복수의 리드(2)를 구비한다. 이하, 이 박판을 단위 리드부(3)라 한다.
상기 다이패드 서스펜션 리드(4: 외단부는 제외함) 및 다이패드(5)의 하면측 은 에칭 가공이 실시되어 단위 리드부(3)의 다른 부분의 대략 절반의 두께로 되어 있다. 이 가공은 일반적으로 하프 에칭 가공이라 불리고 있다. 이와 같이 제1 실시예의 단위 리드부(3)는 하면측에 하프 에칭 가공에 의한 단차부(6)를 구비한다. 상기 단위 리드부(3)의 다이패드(5)의 상면(일주면)에는 도 6, 도 7, 도 8에 도시한 바와 같이 마이크로 컴퓨터, ASIC(Application Specific Integrated Circuit), 게이트 어레이, 시스템 LSI(Large Scale Integration), 메모리 등의 소정의 집적 회로 및 이들 집적 회로의 외부 단자가 되는 Al등으로 이루어지는 복수의 패드(7)가 형성된 반도체 칩(8)이 집적 회로를 위로 한 상태에서 비 도전성 페이스트 또는 비 도전성 필름 등의 접착제(9)에 의해 고정되어 있다.
이 반도체 칩(8)의 각 패드(7)는 Au나 Al등으로 이루어지는 도전성 와이어 (10)를 통해 상기 리드(2)의 일주면과 전기적으로 접속되어 있다. 상기 반도체 칩 (8), 와이어(10), 다이패드(5), 다이패드 서스펜션 리드(4), 리드(2: 상면부 및 측면부)는 보호, 내습성 향상을 목적으로 에폭시 수지나 실리콘 수지 등의 밀봉용 수지(11)에 의해 밀봉되어 있다. 단, 리드(2)의 하면부(다른 주면)는 외부 접속용 단자로서 반도체 장치의 하면측에 노출되어 있다.
이하, 밀봉용 수지(11)로 밀봉되어 있는 부분을 밀봉부(12)라 한다. 상기 리드(2)는 도 9에 도시한 바와 같이 밀봉부(12)로부터의 떨어짐 방지를 위해, 노출되어 있는 하면의 면적보다 밀봉되어 있는 상면의 면적이 넓어지도록 형성되어 있다.
또한, 내습성 향상 및 반도체 장치(1)를 실장 기판에 실장할 때의 실장성 향 상을 목적으로 반도체 장치로부터 노출되는 리드(2)에는 Pb-Sn계 땜납에 의한 땜납 도금 처리 등의 외장 처리가 실시되고 있다.
이하, 외장 처리에 의해 형성된 박막을 도금부(13)라 한다. 상기 외장 처리는 Sn-Ag계, Sn-Zn계 등의 Pb 프리 땜납에 의한 도금 처리라도 된다. 상기 도금부의 두께는 10㎛ 정도로 함으로써, 반도체 장치(1)는 밀봉부(12)의 하면으로부터 도금부(13)의 두께 분의 스탠드 오프(stand-off)가 확보된다. 도 2, 도 4에 있어서, 도금부(13)는 편의상 생략한다.
이와 같이 본 실시예의 반도체 장치(1)는 종래와 같이 절곡 가공(업세트 가공)에 의해 단차부(6)를 형성한 것이 아니라, 하프 에칭 가공에 의해 단차부(6)를 형성하고, 거기에 밀봉용 수지(11)를 존재시킬 수 있기 때문에, 박형 구조를 실현하면서, 다이패드(5), 다이패드 서스펜션 리드(4)를 밀봉용 수지(11)에 의해 밀봉할 수 있고, 밀봉용 수지(11)와 다이패드(5)와의 접촉 면적의 저하에 의해, 밀착성이 저하하여 신뢰성이 손상되는 과제는 해소된다.
또한, 반도체 장치(1)의 밀봉부(12)의 하면으로부터 리드(2)의 하면을 노출시키고, 그것을 외부 접속용 단자로 하기 때문에, 반송 시나 실장 시 등의 리드의 변형을 방지할 수 있어, 신뢰성이 향상된다. 또한, 리드(2)가 밀봉부(12)의 측면으로부터 조금 밖에 돌출하지 않기 때문에, 반도체 장치(1)의 평면 치수의 소형화가 가능해진다. 또한, 상기 리드(2)는 노출되어 있는 하면의 면적보다 밀봉되어 있는 상면의 면적이 넓게 형성되어 있기 때문에, 밀봉용 수지(11)와의 접착면은 상면과 측면만이지만, 밀착성을 충분히 확보할 수 있어, 신뢰성을 유지할 수 있다.
다음으로, 상술한 제1 실시예의 반도체 장치(1)의 제조 방법의 일례를 도 10의 단면 플로우도 및 도 11∼도 21을 이용하여 설명한다.
도 11은 상기 제1 실시예의 반도체 장치(1)의 제조에 이용되는 매트릭스 리드 프레임의 평면도이고, 도 12는 도 11의 매트릭스 리드 프레임의 단위 리드 프레임(상세는 후술함)의 주요부 확대도(상면측)이고, 도 13은 도 11의 매트릭스 리드 프레임의 단위 리드 프레임의 주요부 확대도(하면측)이고, 도 14는 도 12의 F-F 절단선에 있어서의 단면도이고, 도 15는 도 12의 G-G 절단선에 있어서의 단면도이다.
매트릭스 리드 프레임(14)은 구리계나 철계로 이루어지는 금속판을 에칭에 의해 패터닝함으로써 형성된다. 도 11에 도시한 바와 같이 매트릭스 리드 프레임 (14)에는 반도체 장치(1) 갯수분에 대응하는 영역[이하, 단위 리드 프레임(15)이라 함]이 일정한 간격으로 예를 들면 긴 변 방향으로 5열, 짧은 변 방향으로 2열의 합계 10개씩 형성되어 있다.
또한, 각 단위 리드 프레임(15)의 주연부에는 제조 공정 내에서 매트릭스 리드 프레임(14)에 가해지는 응력을 완화하기 위한 슬릿[이하, 응력 완화 슬릿(16)이라 함]이 형성되고, 또한 매트릭스 리드 프레임(14)의 긴 변에는 제조 공정에서 보유 위치 정렬용 핀으로서 사용되는 가이드 핀(17)이 형성되어 있다.
도 12, 도 13에 도시한 바와 같이 단위 리드 프레임(15)의 중앙부에는 4개의 다이패드 서스펜션 리드(4)에 의해 지지된 다이패드(5)가 있고, 다이패드(5)의 주연부 근방에 다이패드 (5)를 둘러싸도록 복수의 리드(2)가 존재하고, 이들은 프레임에 의해 지지되어 있다. 상기 다이패드 서스펜션 리드(4: 외단부는 제외함) 및 다이패드(5)의 하면측은 하프 에칭 가공이 실시되고, 단위 리드 프레임(15)의 다른 부분의 대략 절반의 두께로 되어 있다.
이와 같이 제1 실시예의 단위 리드 프레임(15)은 도 14, 도 15에 도시한 바와 같이 하면측에 단차부(6)를 구비한다. 이 단차부(6)는 종래와 같이 펀칭 또는 에칭에 의해 패터닝한 후에 다른 공정에서 형성하는 것(이하, 후 가공이라 함)이 아니라, 패터닝과 하프 에칭 가공을 동시에 행하는 것이기 때문에 매트릭스 리드 프레임(14)의 제조 비용이 저감된다. 또한, 제1 실시예의 매트릭스 리드 프레임 (14)은 종래와 같이 패터닝 후의 매트릭스 리드 프레임에 대하여 절곡 가공을 행할 필요가 없기 때문에, 굽힘 가공에 기인하는 다이패드 로케이션 등의 문제의 발생을 방지할 수 있다.
다음으로, 도 11∼도 15에 도시한 매트릭스 리드 프레임(14)을 이용한 제조 공정을 설명한다.
도 16은 다이패드에 접착제를 도포하는 방법을 나타내는 개념도이고, 도 17은 다이패드 상에 반도체 칩을 탑재하는 방법을 나타내는 개념도이고, 도 18은 와이어 본딩 방법을 나타내는 개념도이고, 도 19는 수지 밀봉 공정에서 금형과 매트릭스 리드 프레임을 위치 정렬한 상태를 나타내는 개념도이고, 도 20은 수지 밀봉 공정에서 금형을 닫은(型締) 상태를 나타내는 개념도이고, 도 21은 수지 밀봉 공정에서 금형을 열은(型開) 상태를 나타내는 개념도이다.
처음에, 도 10의 (a)에 도시한 바와 같이 매트릭스 리드 프레임(14)의 각 다이패드(5)에 도전성 페이스트, 비 도전성 페이스트 또는 비 도전성 필름 등의 접착 제 (9)에 의해 반도체 칩(8)을 고착한다. 우선, 도 16에 도시한 바와 같이 실린지 (18)에 의해 각 다이패드(5) 상에 접착제(9)를 도포하고, 그 후, 도 17에 도시한 바와 같이 콜릿(19)에 의해 접착제(9)가 도포된 각 다이패드(5) 상에 반도체 칩(8)을 탑재한다. 이하, 이 공정을 다이 본딩 공정이라 한다.
다음으로, 도 10의 (b)에 도시한 바와 같이 반도체 칩(8)의 각 패드(7)와 그에 대응하는 리드(2)를 Au 등으로 이루어지는 도전성 와이어(10)로 전기적으로 접속한다. 우선, 도 18에 도시한 바와 같이 반도체 칩(8)이 탑재된 매트릭스 리드 프레임(14)을 고온에 가열한 본딩 스테이지(20) 상에 고정한다. 다음으로, 고정한 상태에서 Au 등으로 이루어지는 와이어(10)로, 반도체 칩(8)의 각 패드(7)와 그에 대응하는 단위 리드 프레임(15)의 각 리드(2)를 모세관(21)을 이용하여 전기적으로 접속한다. 이하, 이 공정을 와이어 본딩 공정이라 한다.
다음으로, 도 10의 (c)에 도시한 바와 같이 반도체 칩(8), 와이어(10), 다이패드 (5), 다이패드 서스펜션 리드(4: 도시하지 않음) 및 리드(2)의 상면 및 측면 영역을 트랜스퍼 몰드법에 의해 에폭시 수지나 실리콘 수지 등의 밀봉용 수지(11)로 밀봉한다. 우선, 도 19에 도시한 바와 같이 와이어 본딩 후의 매트릭스 리드 프레임(14)을 트랜스퍼 몰드 장치의 하부 금형(22)의 소정의 위치에 탑재하고, 상부 금형(23)과 하부 금형(22)을 닫는다. 닫은 양 금형의 정합 면에는 각 단위 리드 프레임(15)마다 반도체 칩(8), 와이어(10), 다이패드(5), 다이패드 서스펜션 리드(4: 도시하지 않음), 리드(2: 상면부 및 측면부)가 밀봉용 수지(11)로 밀봉되는 공간[이하, 캐비티(24)라 함]이 형성된다.
다음으로, 도 20에 도시한 바와 같이 금형을 닫은 상태에서, 수지 유로인 러너(25) 및 게이트(26)를 통해 상기 각 캐비티(24)에 밀봉용 수지(11)를 충전한다. 충전된 밀봉용 수지(11)는 하프 에칭 가공된 다이패드(5) 및 다이패드 서스펜션 리드(4: 도시하지 않음)의 하면의 단차부(6)에 흘러 들어가 반도체 칩(8), 와이어(10), 다이패드(5), 다이패드 서스펜션 리드(4: 도시하지 않음), 리드(2: 상면부 및 측면부)를 확실하게 기밀 밀봉한다. 이 때, 상기 리드(2)의 하면과 밀봉부(12)의 하면은 동일 평면이 되고, 리드(2)의 하면은 밀봉부(12)의 하면으로부터 노출된다.
또한, 상기 리드(2)의 외단부는 절단 공정에서 절단하기 쉽도록 밀봉부(12)의 측면으로부터 돌출시켜 두는 것이 바람직하다. 그 후, 도 21에 도시한 바와 같이 금형을 연다. 이하, 이 공정을 수지 밀봉 공정이라 한다. 또한, 상술한 수지 밀봉 공정에서는 트랜스퍼 몰드 방법에 의한 밀봉 방법을 설명했지만, 내열성 시트를 상부 금형(23)과 하부 금형(22)의 표면에 균일하게 연장시킨 상태를 유지하면서 수지 밀봉하는 시트 몰드 방법으로 행해도 된다. 이 경우, 리드(2)는 상기 시트에 박힌 만큼 밀봉부(12)로부터 돌출한다.
다음으로, 도 10의 (d)에 도시한 바와 같이 내습성 향상 및 반도체 장치를 실장 기판에 실장할 때의 실장성 향상을 목적으로 밀봉부(12)로부터 노출되는 리드 (2)의 외장 처리를 행한다. 상기 외장 처리는 Pb-Sn계 땜납에 의한 땜납 도금 처리가 바람직하지만, Sn-Ag계, Sn-Zn계 등의 Pb 프리 땜납에 의한 도금 처리라도 된다. 상기 도금부(13)의 두께는 10㎛ 정도로 함으로써, 반도체 장치(1)는 도금부 (13)의 두께 분의 스탠드 오프가 확보된다. 이하, 이 공정을 외장 처리 공정이라 한다.
다음으로, 도 10의 (e)에 도시한 바와 같이 매트릭스 리드 프레임(14)을 각 밀봉부(12)보다 약간 외측의 위치에서 절단 금형(도시하지 않음)을 사용하고, 절단하여 복수의 단위 리드부[3: 단위 리드 프레임(15)으로부터 프레임을 제외한 부분]로 분할함으로써 도 1에 도시한 바와 같은 반도체 장치(1)가 얻어진다. 이하, 이 공정을 절단 공정이라 한다.
상기한 바와 같이 제조된 반도체 장치(1)는 소정의 검사에 의해 양호품과 불량품으로 선별되어 출하된다. 이와 같이 상술한 제조 방법은 종래와 같이 반도체 장치의 외부 단자에 대하여 굽힘 가공을 행할 필요가 없기 때문에 공정 수가 저감되고, 공정 관리가 용이하게 되어 생산성을 향상시킬 수 있다. 또한, 모든 공정에서, 기존의 반도체 제조 장치의 전용이 가능하고 신규 설비 투자를 거의 행할 필요가 없다고 하는 이점이 있다.
또, 상기한 제조 방법에서는 땜납 도금 처리에 의한 외장 처리를 설명했지만, 이에 한정되는 것이 아니고, 사전에 반도체 장치로부터 노출되는 리드 영역에 Pd 도금 처리 등의 외장 처리를 행한 매트릭스 리드 프레임(14)을 준비해도 된다. 이 경우, 반도체 장치(1)의 제조 공정에서 외장 처리를 행할 필요가 없기 때문에 공정 수가 감소하여 생산성이 향상된다.
또한, 상술한 절단 공정에서는 절단 금형에 의한 절단 방법을 설명했지만, 반도체 칩을 웨이퍼로부터 분할하는 것과 마찬가지로, 매트릭스 리드 프레임(14)의 하면에 다이싱 테이프를 접착한 후, 다이싱 블레이드를 사용하고, 각 단위 리드부 (3)로 절단해도 된다. 이 경우, 절단 금형으로 절단하는 경우와 비교하여 장치의 구조상 제약이 없기 때문에 밀봉부(12)의 근방에서 절단할 수 있고, 단위 리드 프레임(15)끼리의 간극을 좁게 할 수 있어, 매트릭스 리드 프레임(14)의 이용 효율을 향상시킬 수 있다. 또한, 이 경우, 리드(2)는 밀봉부(12)의 측면으로부터 돌출하지 않기 때문에, 절단 금형으로 절단하는 경우와 비교하여 반도체 장치의 평면 치수의 소형화가 가능하게 된다.
또한, 상기한 제조 방법에서는 하프 에칭 가공에 의해 단차부(6)가 형성된 매트릭스 리드 프레임(14)을 준비했지만, 반드시 이에 한정되는 것이 아니고 코이닝 가공에 의해 단차부(6)가 형성된 매트릭스 리드 프레임(14)을 준비해도 된다.
도 22는 제1 실시예의 반도체 장치를 실장 기판에 실장한 상태를 나타내는 외관 사시도, 도 23은 도 22의 H-H 절단선에 있어서의 단면도이다. 이 반도체 장치(1)를 실장 기판(27)에 실장하기 위해서는 반도체 장치(1)의 밀봉부(12)의 하면의 리드(2)와 대응하는 실장 기판(27)의 배선(28) 상에 크림 땜납 등의 접합재(29)를 도포하고, 반도체 장치(1)를 접합재(29)가 도포된 실장 기판(27)의 배선(28)에 가접합한 후, 가열로(도시하지 않음)에서 리플로우하면 된다.
제1 실시예의 반도체 장치(1)는 도 23에 도시한 바와 같이 실장 시의 높이는 1㎜ 전후로 대단히 얇고, 더구나 평면 치수는 QFP(Quad Flat Package)로 대표되는 밀봉부의 측면으로부터 리드가 돌출하고 있는 패키지에 비하여 훨씬 작기 때문에, 고밀도 실장이 실현 가능하게 된다. 또한, 종래와 같이 다이패드가 반도체 장치의 하면으로부터 노출하지 않기 때문에, 다이패드와 실장 기판 상의 배선과의 쇼트를 방지할 수 있다.
〈제2 실시예〉
도 24는 제2 실시예의 단위 리드부의 평면도이다. 또, 도 24에 있어서는 파선이 밀봉 영역을 나타내고 있다. 도 25는 도 24의 단위 리드부의 I-I 절단선에 있어서의 단면도이고, 도 26은 도 24의 단위 리드부의 J-J 절단선에 있어서의 단면도이고, 도 27은 제2 실시예의 반도체 장치의 부분 투시도이고, 도 28은 도 27의 반도체 장치의 K-K 절단선에 있어서의 단면도이다.
제1 실시예와 제2 실시예의 차이는 제1 실시예에서는 다이패드 서스펜션 리드(4: 단, 외단부는 제외함) 및 다이패드(5)의 하면측에 단차부(6)를 구비하기 때문에, 그 다이패드 (5) 및 다이패드 서스펜션 리드(4)를 밀봉용 수지(11)에 의해 밀봉할 수 있는 구조였지만, 제2 실시예에서는 다이패드 서스펜션 리드(4: 단, 외단부는 제외함), 다이패드(5)의 하면측 외에, 리드(2)의 다이패드(5)측의 선단부[이하, 내단부(31)라 함]에도 단차부(6)를 구비하기 때문에, 그 다이패드(5), 다이패드 서스펜션 리드(4) 외에 리드(2)의 내단부(31)도 밀봉용 수지(11)에 의해 밀봉할 수 있다. 이 점 이외는 제1 실시예와 거의 마찬가지기 때문에, 서로 다른 점만 설명하고, 동일한 점에 대해서는 설명을 생략한다.
도 24, 도 25, 도 26에 도시한 바와 같이 제2 실시예의 단위 리드부(3)는 중앙부에 4개의 다이패드 서스펜션 리드(4)에 의해 지지되어 있는 다이패드(5)를 구비하고, 그 다이패드(5)의 주연부 근방에, 상기 다이패드(5)를 둘러싸도록 복수의 리드(2)가 존재한다. 상기 다이패드 서스펜션 리드(4: 단, 외단부는 제외함), 다이패드(5), 복수의 리드(2)의 내단부 (31)의 하면은 하프 에칭 가공이 실시되고, 단위 리드부(3)의 다른 부분의 약 절반의 두께로 되어 있다.
또한, 리드(2)와 다이패드 서스펜션 리드(4)와의 접촉 방지를 위해, 다이패드 서스펜션 리드(4)에 가장 근접한 각 리드(2)의 다이패드 서스펜션 리드(4)와 대면하는 각부(角部: 32)는 베벨(bevel) 가공이 실시되고 있다. 도 27, 도 28에 도시한 바와 같이 상기 단위 리드부(3)의 다이패드(5) 상에는 반도체 칩(8)이 비 도전성 페이스트 또는 비 도전성 필름 등의 접착제(9)에 의해 고정되어 있다. 이 반도체 칩(8)의 각 패드(7)는 Au나 Al 등으로 이루어지는 도전성 와이어(10)를 통해 상기 복수의 리드(2)와 전기적으로 접속되어 있다.
또, 반도체 칩(8), 와이어(10), 다이패드(5), 다이패드 서스펜션 리드(4), 리드(2: 상면부 및 측면부 및 내단부의 하면)는 보호, 내습성 향상을 목적으로 에폭시 수지나 실리콘 수지 등의 밀봉용 수지(11)에 의해 밀봉되어 있다. 단, 리드(2)의 외단부 (30)의 하면은 외부 접속용 단자로서 반도체 장치(1)의 하면측에 노출되어 있다. 이와 같이 제2 실시예의 반도체 장치(1)는 리드(2)의 내단부(31)의 하면에 하프 에칭 가공에 의해 단차부(6)를 형성하고, 그 단차부(6)를 밀봉용 수지(11)에 의해 밀봉하기 때문에, 리드(2)의 내단부(31)가 비교적 자유로운 형상을 취할 수 있게 되었다.
즉, 밀봉부(12)로부터 노출되는 리드(2)의 하면은 일본 전자 기계 공업회 (Electronic Industries Association of Japan: EIAJ) 등에 의해 규격화되어 있고, 그 형상은 한정되지만, 밀봉부(12) 내의 리드(2)에 관해서는 규격화되어 있지 않고 그 형상이나 리드 피치를 반도체 칩(8)의 크기, 그 패드 수에 따라 최적의 형상으로 설계할 수 있다.
제2 실시예는 하프 에칭 가공에 의해 형성된 단차부(6)를 구비하는 점, 거기에 밀봉용 수지(11)를 존재시킬 수 있는 점, 반도체 장치(1)의 하면으로부터 리드 (2)의 하면을 노출시키고, 그것을 외부 접속용 단자로 하는 점, 리드(2)가 밀봉부 (12)의 측면으로부터 조금 밖에 돌출하지 않는 점에서 제1 실시예와 마찬가지의 효과를 얻을 수 있다는 것 외에, 리드(2)의 내단부(31)의 하면에 하프 에칭 가공에 의해 단차부(6)를 형성하고, 그 단차부(6)를 밀봉용 수지(11)에 의해 밀봉하기 때문에, 리드(2)의 내단부(31)는 그 형상이나 리드 피치를 반도체 칩(8)의 크기, 그 패드 수에 따라 최적의 형상으로 설계할 수 있다.
〈제3 실시예〉
도 31은 본 발명의 제3 실시예에 있어서의 반도체 장치의 일례를 밀봉부를 파단하여 그 내부 구조를 나타내는 평면도이고, 도 32는 도 31에 도시한 반도체 장치의 L-L 절단선에 있어서의 단면도이고, 도 33은 도 31에 도시한 반도체 장치의 조립 수순의 일례를 나타내는 프로세스 플로우도이고, 도 34 (a)∼(e)는 도 31에 도시한 반도체 장치의 조립에 있어서의 주요 공정마다의 구조의 일례를 나타내는 단면 플로우도이다.
제3 실시예의 반도체 장치는 제2 실시예에서 설명한 반도체 장치와 마찬가지의 것이고, 밀봉부(12)의 이면(반도체 장치 실장측의 면: 12a)의 주연부에 복수의 리드(2)가 배치된 페리페럴형 QFN(Quad Flat Non-leaded package: 49)이다.
따라서, 여기서는 QFN(49)의 특징 부분에만 대하여 설명하고, 제2 실시예와의 중복 부분의 설명에 대해서는 생략한다.
QFN(49)의 구조는 반도체 칩(8)을 지지하는 다이패드(5)와, 반도체 칩(8)이 수지 밀봉되어 형성된 밀봉부(12)와, 다이패드(5)를 지지하는 다이패드 서스펜션 리드(4)와, 다이패드(5)의 주위에 배치됨과 함께 밀봉부(12)의 이면(12a)에 노출하고, 또한 두께 방향에 대하여 단차를 형성하는 두께가 두꺼운 부분(2a)과 이보다 두께가 얇은 부분(2b)을 구비한 복수의 리드(2)와, 반도체 칩(8)의 패드(표면 전극: 7)와 이에 대응하는 리드(2)를 접속하는 접속 부재인 와이어(10)와, 반도체 칩(8)과 다이패드(5)를 접합하는 은 페이스트 등의 접착제(9)로 이루어진다.
즉, 도 31 및 도 32에 도시한 QFN(49)에 있어서, 그 밀봉부(12)의 이면(12a)의 주연부에 배치되는 각 리드(2)에, 두께가 두꺼운 부분(2a)과 두께가 얇은 부분 (2b)이 설치되고, 또한 리드(2)의 두께가 두꺼운 부분(2a)이 밀봉부(12)의 이면 (12a)의 주연부에 노출함과 함께, 두께가 얇은 부분(2b)이 밀봉용 수지(11)에 의해 덮여 있다.
즉, 리드(2)에는 두께가 두꺼운 부분(2a)에 비하여 두께가 얇은 부분(2b)이 형성되어 있으며, 그 중, 와이어(10)가 접속되는 두께가 얇은 부분(2b)은 밀봉부 (12)에 매립되어 내측 리드의 역할을 하는 한편, 두께가 두꺼운 부분 (2a)은 그 밀봉부(12)의 이면(12a)에 노출하는 면이 피접속부(2c)가 되어 외측 리드의 역할을 한다.
또한, QFN(49)에 있어서는 다이패드(5)가 복수의 다이패드 서스펜션 리드(4)에 의해 지지됨과 함께, 후술하는 제4 실시예의 도 37에 도시한 바와 같이 다이패드 서스펜션 리드(4)가 다이패드(5)를 지지하는 지지부(4a)와, 이에 연결하고 또한 밀봉부(12)의 이면(12a)에 노출하는 노출부(4b)를 구비하고, 또한 노출부(4b)보다 지지부(4a)가 얇게 형성되어 있다.
또한, 이들 복수의 다이패드 서스펜션 리드(4)가 다이패드(5)를 통해 연결되어 있음과 함께, 다이패드 서스펜션 리드(4)의 노출부(4b)와 리드(2)의 두께가 두꺼운 부분(2a)이 동일한 두께로 형성되어 있다.
즉, 복수의 다이패드 서스펜션 리드(4)의 각각이 다이패드(5)에 연결되고, 또한 이 다이패드(5)와 거의 동일한 두께의 지지부(4a)와, 이 지지부(4a)와 연결하고 또한 지지부(4a)와 두꺼운 노출부(4b)로 이루어지고, 복수의 다이패드 서스펜션 리드(4)가 다이패드(5)를 통해 일체로 되어 연결되어 있다. 따라서, 다이패드 서스펜션 리드(4)에는 두꺼운 개소[노출부(4b)]와, 얇은 개소[지지부(4a)]에 의한 단차가 설치되어 있으며, 복수의 다이패드 서스펜션 리드(4)가 다이패드(5)를 통해 연결된 상태로 되어 있다.
이에 따라, 다이패드 서스펜션 리드(4)에 있어서의 지지부(4a)는 밀봉부(12) 내에 매립되고, 노출부(4b)는 밀봉부(12)의 이면(12a)의 코너부의 단부에 노출하고 있다.
또, QFN(49)의 리드(2)에 있어서의 두께가 두꺼운 부분(2a)과 두께가 얇은 부분(2b)에 의한 단차의 가공[두께가 얇은 부분(2b)을 형성하는 가공], 및 다이패 드 서스펜션 리드(4)에 있어서의 지지부(4a)와 노출부(4b)에 의한 단차의 가공[지지부(4a)를 형성하는 가공]은 예를 들면, 후술하는 제11 실시예의 에칭 가공(하프 에칭 가공) 또는 제11 실시예의 코이닝 가공 등의 프레스 가공에 의해 행할 수 있다.
다음으로, QFN(49)의 조립 방법을 도 33에 도시한 프로세스 플로우도 및 도 34에 도시한 단면 플로우도에 따라 설명한다.
우선, 반도체 칩(8)을 지지 가능한 다이패드(5)와, 다이패드(5)를 지지하는 지지부 (4a) 및 이에 연결함과 함께 지지부(4a)보다 두꺼운 노출부(4b)를 구비한 다이패드 서스펜션 리드(4)와, 다이패드(5)의 주위에 배치됨과 함께 두께 방향에 대하여 단차를 형성하는 두께가 두꺼운 부분(2a) 및 이보다 두께가 얇은 부분(2b)을 구비한 복수의 리드 (2)를 구비하는 리드 프레임인 매트릭스 리드 프레임(14: 도 11 참조)을 준비한다(단계 S1).
계속해서, 다이패드(5)에 접착제(9)를 도포한 후, 도 34 (a)에 도시한 바와 같이 다이패드(5)와 반도체 칩(8)을 접합한다. 즉, 다이패드(5) 상에 도포한 접착제(9)를 통해 다이패드(5)에 반도체 칩(8)을 고정하는 다이 본딩을 행한다(단계 S2).
또한, 도 34 (b)에 도시한 바와 같이 반도체 칩(8)의 패드(7)와 이에 대응하는 리드(2)를 접속 부재인 와이어(10)에 의해 접속하는 단계 S3에 나타내는 와이어 본딩을 행한다.
여기서는 반도체 칩(8)의 패드(7)와 이에 대응하는 리드(2)의 두께가 얇은 부분(2b)을 금선 등의 와이어(10)를 이용한 와이어 본딩에 의해 접속한다.
그 후, 단계 S4에 나타내는 몰드를 행하여 도 34 (c)에 도시한 바와 같이 밀봉부(12)를 형성한다.
상기 몰드 시에는 다이패드(5)의 칩 지지면(5a)과 반대측의 면[이후, 이면(5b)이라 함]에 밀봉용 수지(11)가 흘러 들어가게 함과 함께 리드(2)의 두께가 얇은 부분 (2b) 및 다이패드 서스펜션 리드(4)의 지지부(4a)를 밀봉용 수지(11)에 의해 덮고, 또한 이면(12a)에 복수의 리드(2)의 두께가 두꺼운 부분(2a) 및 다이패드 서스펜션 리드(4)의 노출부(4b)를 주연부에 배치하여 반도체 칩(8)을 수지 몰드한다.
이에 따라, 반도체 칩(8) 및 와이어(10), 다이패드(5), 다이패드(5)를 지지하는 지지부(4a) 및 리드(2)의 두께가 얇은 부분(2b)이 밀봉부(12)에 매립된다.
그 후, 도 34 (d)에 도시한 바와 같이 QFN(49)의 실장 기판(27: 도 23 참조)에의 실장 시의 실장성 향상을 목적으로 하여 밀봉부(12)의 이면(12a)에 노출하는 리드(2)의 외장 처리를 행한다. 이에 따라, 도금부(13)의 두께 분의 스탠드 오프를 확보할 수 있다. 또, 상기 외장 처리는 Pb-Sn계 땜납에 의한 땜납 도금 처리가 바람직하지만, Sn-Ag계, Sn-Zn계 등의 Pb 프리 땜납에 의한 도금 처리라도 된다.
그 후, 단계 S5에 나타내는 절단을 행한다.
여기서는 다이패드 서스펜션 리드(4)의 노출부(4b)에서 다이패드 서스펜션 리드(4)를 분할함과 함께, 복수의 리드(2)를 매트릭스 리드 프레임(14: 리드 프레임)의 프레임부 (14a)로부터 분리하여, 도 34 (e)에 도시한 QFN(49)을 완성시킨다 (단계 S6).
제3 실시예의 QFN(49) 및 그 제조 방법에 의하면, 리드(2)에 단차, 즉 두께가 얇은 부분(2b)과 두께가 두꺼운 부분(2a)이 설치되고, 그 중 두께가 얇은 부분 (2b)이 밀봉부(12)에 매립됨으로써, 리드(2)의 QFN 높이 방향에서의 밀봉부(12)로부터의 탈락을 방지할 수 있어, 리드(2)의 밀봉부(12)로부터의 떨어짐 방지를 도모할 수 있다.
또한, 다이패드 서스펜션 리드(4)가 노출하는 개소인 노출부(4b)와, 리드(2)가 노출하는 개소인 두께가 두꺼운 부분(2a)이 동일한 두께로 형성되어 있음으로써 몰드 시의 금형 클램프면(clamp planes)을 동일면으로 할 수 있다.
즉, 다이패드 서스펜션 리드(4)가 노출하는 개소[노출부(4b)]와, 리드(2)가 노출하는 개소[두께가 두꺼운 부분(2a)]가 서로 다른 두께인 경우, 그 얇은 측으로 밀봉용 수지(11)가 흘러 들어가 리드 절단 시에 금속과 레진[밀봉용 수지(11)]을 함께 절단하지 않으면 안되고, 이 경우, 문제점이 발생하기 쉽지만, 다이패드 서스펜션 리드(4)의 노출부(4b)와 리드(2)의 두께가 두꺼운 부분(2a)이 동일한 두께로 형성되어 있으면, 절단 개소에 밀봉용 수지(11)가 배치되지 않고, 리드 절단을 원활하게 행할 수 있다.
이에 따라, 리드 절단 시의 문제점의 발생을 억제할 수 있다.
〈제4 실시예〉
도 35는 본 발명의 제4 실시예의 반도체 장치의 구조의 일례를 나타내는 외관 사시도이고, 도 36은 도 35에 도시한 반도체 장치의 구조를 나타내는 저면도이 고, 도 37은 도 35에 도시한 반도체 장치의 M-M 절단선에 있어서의 단면도이고, 도 38은 도 35에 도시한 반도체 장치의 N-N 절단선에 있어서의 단면도이고, 도 39는 도 35에 도시한 반도체 장치의 조립에 있어서의 와이어 본딩 시의 상태의 일례를 나타내는 부분 단면도이다.
제4 실시예의 반도체 장치는 제3 실시예에서 설명한 반도체 장치와 거의 마찬가지의 QFN(50)이다.
도 35∼도 38에 도시한 QFN(50)의 특징은 복수의 다이패드 서스펜션 리드(4)가 다이패드 (5)를 지지하는 지지부(4a)와, 이에 연결하고 또한 밀봉부(12)의 이면(12a)에 노출하는 노출부(4b)를 구비하고, 이 노출부(4b)와 지지부(4a)에서 노출부(4b)보다 지지부(4a)가 얇게 형성되어 있으며, 또한 다이패드(5)를 통해 상기 복수의 다이패드 서스펜션 리드(4)가 연결되어 있는 것이다.
즉, 도 37에 도시한 바와 같이 복수의 다이패드 서스펜션 리드(4)가 서로 다이패드(5)를 통해 연결된 일체의 상태인 것이고, 또한 다이패드 서스펜션 리드(4)에 두께가 얇은 개소인 지지부(4a)와, 두꺼운 개소인 노출부(4b)가 형성되어 있으며, 그 때, 도 36에 도시한 바와 같이 다이패드 서스펜션 리드(4)에 있어서의 두꺼운 개소인 노출부(4b)가 밀봉부 (12)의 이면(12a)의 4개의 코너부의 단부에 배치되어 있다.
이에 따라, 다이패드 서스펜션 리드(4)에 있어서의 지지부(4a)가 밀봉용 수지(11)에 의해 덮여 있음과 함께 노출부(4b)가 밀봉부(12)의 이면(12a)의 코너부의 단부에 배치되어 있다.
또한, 도 37에 도시한 바와 같이 다이패드(5)의 칩 지지면(5a)과 다이패드 서스펜션 리드 (4)의 칩 배치측의 면(4c)이 동일한 평탄한 면에 형성되어 있다.
즉, 제4 실시예의 QFN(50)은 다이패드 서스펜션 리드(4)의 밀봉부(12)의 이면(12a)에의 노출을 극력 적게 하고, 다이패드 서스펜션 리드(4)와 이에 인접한 리드(2)에 있어서의 실장 기판 실장 시의 전기적 쇼트를 방지하는 것이며, 따라서 다이패드 서스펜션 리드(4)의 밀봉부(12)의 코너부의 단부에 노출하는 노출부(4b) 이외의 개소[지지부(4a)]를 밀봉부(12) 내에 매립하는 것이다.
따라서, 다이패드 서스펜션 리드(4)에 있어서의 두꺼운 개소인 노출부(4b)는 밀봉용 수지(11)가 배치되지 않고 금속만으로 이루어지는 개소를 구비하고 있으며, 여기서 다이패드 서스펜션 리드(4)의 리드 절단이 행해진다.
또, 다이패드(5)의 칩 지지면(5a)과 다이패드 서스펜션 리드(4)의 칩 배치측의 면(4c)이 동일한 평탄한 면에 형성되도록, 굽힘 가공에 의한 다이패드 업(diepad-up) 가공이 아니고, 에칭 가공(하프 에칭 가공)이나 코이닝 등의 프레스 가공에 의해 다이패드 서스펜션 리드(4)의 지지부(4a)를 노출부(4b)보다 얇게 형성한 것이고, 따라서, 다이패드(5)와 다이패드 서스펜션 리드(4)의 지지부(4a)가 도 37에 도시한 바와 같이 동일한 두께로 형성되어 있다.
예를 들면, 다이패드 서스펜션 리드(4)의 노출부(4b)의 두께가 0.2㎜ 정도인 경우, 다이패드(5) 및 이와 동일한 두께의 지지부(4a)의 두께는 0.08∼0.1㎜ 정도(절삭량 0.1 ∼0.12㎜)이다.
또한, 반도체 칩(8)을 지지하는 다이패드(5)는 도 38에 도시한 바와 같이 그 크기가 반도체 칩(8)보다 작게 형성되어 있다. 즉, QFN(50)은 소 다이패드 구조인 것이다.
따라서, QFN(50)에서는 다이패드(5)와 반도체 칩(8)이 은 페이스트 등의 접착제 (9)를 통해 반도체 칩(8)의 패드(7)로부터 내측의 개소(위치)에서 접합(다이 본드)되어 있다.
이에 따라, 도 39에 도시한 바와 같이 와이어 본딩 시에, 반도체 칩(8)의 이면[8b: 반도체 집적 회로가 형성되는 주면(8a)과 반대측의 면]의 주연부를 본딩 스테이지(20)에 의해 확실하게 지지할 수 있다.
또, 제4 실시예의 QFN(50)의 제조 방법은 제3 실시예의 QFN(49)과 거의 동일하지만, 다이 본딩 공정에 있어서 반도체 칩(8)과 다이패드(5)를 접합할 때, 반도체 칩(8)을 그 패드(7)보다 내측의 개소(영역)에서 다이패드(5)와 접합시킨다.
또한, 리드 절단 공정에서 다이패드 서스펜션 리드(4)의 파단(절단)을 행할 때, 다이패드 서스펜션 리드(4)의 노출부(4b)에서 밀봉용 수지(11)를 포함하지 않은 금속만을 파단하게 된다.
제4 실시예의 QFN(50)에 따르면, 다이패드 서스펜션 리드(4)에 있어서의 다이패드(5)의 지지부(4a)가 노출부(4b)보다 얇게 형성되어 있음으로써, 지지부(4a)를 밀봉용 수지(11)에 의해 덮어 밀봉부(12)에 매립할 수 있어서, 밀봉부(12)의 이면(12a)의 코너부의 단부에만 노출부(4b)를 노출시킨 구조로 할 수 있다.
이에 따라, 밀봉부(12)의 이면(12a)에서 다이패드 서스펜션 리드(4)의 노출부(4b)와, 이에 인접한 리드(2)와의 클리어런스를 크게 형성할 수 있으며, 또한 다 이패드(5)가 밀봉부(12)에 매립되어 있기 때문에, QFN(50: 반도체 장치)을 실장 기판(27: 도 23 참조) 등에 실장했을 때의 전기적 쇼트를 방지할 수 있다.
또한, 다이패드 서스펜션 리드(4)에 있어서 노출부(4b)가 지지부(4a)보다 두꺼움으로써, 노출부(4b)에는 밀봉용 수지(11)가 배치되지 않기 때문에, 다이패드 서스펜션 리드(4)의 절단 시에 밀봉용 수지(11)를 포함하지 않는 노출부(4b)의 금속만을 절단하게 되어, 타흔(打痕) 불량의 발생 등을 방지할 수 있고, 이에 따라, 다이패드 서스펜션 리드 절단에 있어서의 절단성을 향상시킬 수 있다.
또한, 다이패드(5)를 통해 복수의 다이패드 서스펜션 리드(4)가 연결되어 있음으로써, 다이패드(5)와 다이패드 서스펜션 리드(4)가 일체로 연결되고, 또한 그 칩 지지측의 면이 연결한 평탄한 면에 의해 형성되기 때문에, 다이패드(5) 자체의 평면도를 향상시킬 수 있다.
그 결과, 반도체 칩(8)의 다이패드(5)에의 본딩 시의 탑재를 용이하게 할 수 있음과 함께, 칩 접합성을 향상시킬 수 있다.
또한, 다이패드(5)와 반도체 칩(8)이 반도체 칩(8)의 패드(7)보다 내측의 개소에서 접합되어 있음으로써, 와이어 본딩 시에, 본딩 스테이지(20)에 의해 반도체 칩(8)의 이면(8b)의 단부 부근을 지지할 수 있다.
따라서, 와이어 본딩 시에 적절한 초음파나 열을 본딩용 와이어(10)에 인가할 수 있어, 와이어 본딩의 신뢰성이나 접합성을 향상시킬 수 있다.
〈제5 실시예〉
도 40은 본 발명의 제5 실시예의 반도체 장치에서의 몰드 종료 시의 구조의 일례를 밀봉부를 투과하여 그 내부를 나타내는 부분 평면도이고, 도 41은 도 40에 도시한 반도체 장치의 P-P 절단선에 있어서의 단면도이고, 도 42는 도 40에 도시한 반도체 장치의 조립에 이용되는 리드 프레임의 구조의 일례를 나타내는 부분 평면도이고, 도 43은 도 41의 T부의 구조를 나타내는 확대 부분 단면도이고, 도 44는 도 41의 T부에서의 리드 절단 방법의 일례를 나타내는 확대 부분 단면도이고, 도 45는 도 40의 Q부의 리드 구조를 나타내는 도면으로서, (a)는 저면도, (b)는 평면도, (c)는 홈부 단면도, (d)는 (b)의 U-U 절단선에 있어서의 단면도, (e)는 (b)의 V-V 절단선에 있어서의 단면도이고, 도 46은 도 40의 Q부의 리드 구조의 변형예를 나타내는 평면도이다.
제5 실시예에서는 제4 실시예에서 설명한 QFN(50) 등에 있어서의 리드(2)의 형상으로 대하여 그 효과와 함께 설명한다.
또, 도 40은 몰드 종료 시의 밀봉부(12) 내의 구조를 밀봉부(12) 및 반도체 칩(8)을 각각 투과하여 나타낸 것이다.
또한, 도 40에 도시한 다이패드(5)는 +자형 소 다이패드 구조[다이패드(5)가 반도체 칩 (8)보다 작은 구조]인 것이다.
제5 실시예의 반도체 장치에서는 복수의 리드(2)의 각각이 밀봉부(12)의 이면(12a)의 주연부에 노출하는 피접속부(2c)와, 다이패드(5)측의 단부에 피접속부(2c)보다 얇게 형성된 나이프 에지 또는 소드 팁형(knife-edge or sword tip-like shape)의 두께가 얇은 부분(2b)을 구비함과 함께, 각각의 리드(2)에 그 피접속부(2c)의 밀봉부(12) 내에 배치되는 노출측과 반대측의 면[이후, 이 면을 와이어 접합면(2d)이라 함]에 내측 홈부(홈부: 2e) 및 외측 홈부(홈부: 2f)가 설치되어 있다.
또, 반도체 칩(8)의 패드(7)와 이에 대응하는 리드(2)의 피접속부(2c)의 와이어 접합면(2d)이 와이어(10)에 의해 접속되고, 또한 리드(2)의 두께가 얇은 부분 (2b)이 밀봉용 수지(11)에 의해 덮여 있음과 함께, 와이어(10)가 피접속부(2c)에 대하여 외측 홈부(2f)와 내측 홈부(2e)와의 사이에서 접합되어 있다.
여기서, 제5 실시예의 리드(2)의 두께가 얇은 부분(2b)은 그 다이패드측의 단부가 다이패드(5)를 향하여 약간 돌출하도록 나이프 에지 또는 소드 팁형으로 형성된 것이고, 에칭 가공(하프 에칭 가공)이나 코이닝 등의 프레스 가공에 의해 형성된다. 그 때의 돌출량은 예를 들면, 50∼150㎛ 정도이고, 이 두께가 얇은 부분(2b)에 의해 리드(2)의 QFN 높이 방향에 대한 탈락을 방지할 수 있다.
즉, 리드(2)의 QFN 높이 방향에의 탈락 방지를 도모할 수 있다.
또한, 리드(2)의 와이어 접합면(2d)에 설치된 내측 홈부(2e)는 와이어 본딩 시의 본딩 포인트의 마킹(marking)이다. 즉, 리드(2)의 와이어 접합면(2d)에서 두께가 얇은 부분(2b)보다 외측의 영역에 내측 홈부(2e)를 형성해 둠으로써, 와이어 (10)가 두께가 얇은 부분(2b)에서 접합되는 것을 방지할 수 있다.
또, 내측 홈부(2e)는 본딩 포인트의 마킹이 되는 홈이기 때문에, 도 45에 도시한 바와 같이 외측 홈부(2f)와 비교하여 그 크기는 작다.
한편, 외측 홈부(2f)는 리드(2)의 절단 시의 절단 응력을 받는 개소이고, 도 44에 도시한 리드 절단 시에, 와이어(10)의 접합부에 응력이 걸리지 않도록 이 외 측 홈부(2f)에 절단 응력을 집중시킨다.
또한, 외측 홈부(2f)는 리드(2)의 와이어 접합면(2d)에, 도 43에 도시한 와이어 접합용 은 도금 등의 도금층(21)을 형성할 때 도금 흐름을 저지하는 것이기도 하다.
즉, 외측 홈부(2f)에 의한 홈 형상 쪽이 평탄면보다 절대 거리를 길게 할 수 있기 때문에, 상기 도금을 형성할 때의 누설 패스 길이를 길게 하여 도금 흐름을 방지할 수 있다.
또한, 외측 홈부(2f)에 의한 홈 형상 쪽이 평탄면보다 절대 거리를 길게 할 수 있기 때문에, 밀봉부(12) 내에의 수분 침입도 방지할 수 있다.
또, 도 45 (b)에 도시한 바와 같이 외측 홈부(2f)는 내측 홈부(2e)보다 그 크기가 크게 형성되어 있다. 이에 따라, 리드 절단 시의 응력의 집중과 도금층 형성 시의 도금 흐름 저지를 확실하게 행할 수 있다.
단, 외측 홈부(2f)와 내측 홈부(2e)의 크기나 형상은 특별히 한정되는 것이 아니고, 예를 들면, 도 46에 도시한 바와 같이 양자 모두 거의 동일한 크기의 타원형 홈이어도 된다.
또한, 도 45 (d), (e)에 도시한 바와 같이 리드(2)의 측면에는 그 폭 방향으로 약간 돌출하는 나이프 에지부(2g)가 설치되어 있다.
이 나이프 에지부(2g)에 의해, 리드(2)의 QFN 높이 방향에 대한 탈락을 방지할 수 있다. 즉, 리드(2)의 QFN 높이 방향으로의 탈락 방지를 도모할 수 있다.
또한, 리드(2)의 와이어 접합면(2d)에 내측 홈부(2e)와 외측 홈부(2f)가 설 치되어 있음으로써, 양 홈부에 밀봉용 수지(11)가 흘러 들어가기 때문에, 리드(2)의 그 연장 방향(QFN 높이 방향과 직각인 QFN 수평 방향)에 대한 탈락을 방지할 수 있다. 즉, 리드(2)의 그 연장 방향에의 탈락 방지를 도모할 수 있다.
또, 제5 실시예의 반도체 장치의 제조 방법에서는 와이어 본딩 공정에 있어서 반도체 칩(8)의 패드(7)와 이에 대응하는 리드(2)의 피접속부(2c)를 와이어 본딩에 의해 접속할 때, 도 41에 도시한 바와 같이 반도체 칩(8)의 패드(7)와, 리드 (2)의 피접속부(2c)에서의 내측 홈부(2e) 및 외측 홈부(2f) 사이의 개소를 와이어 (10)에 의해 접속한다.
또한, 내측 홈부(2e)와 외측 홈부(2f)에 대해서는 반드시 양자가 설치되어 있을 필요는 없고, 어느 한쪽의 홈이어도 된다.
예를 들면, 리드(2)의 와이어 접합면(2d)에 하나의 홈인 외측 홈부(2f)만이 설치되어 있어도 되고, 그 경우, 와이어(10)가 피접속부(2c)에 대하여 외측 홈부 (2f)보다 내측에서 접합되어 있게 된다.
이에 따라, 상기와 마찬가지로 리드 절단 시의 응력 집중과 도금층 형성 시의 도금 흐름 저지와의 효과를 얻을 수 있다.
또한, 리드(2)의 와이어 접합면(2d)에 하나의 홈인 내측 홈부(2e)만이 설치되어 있어도 되고, 그 경우, 와이어(10)가 피접속부(2c)에 대하여 내측 홈부(2e)보다 외측에서 접합되어 있게 된다.
이에 따라, 내측 홈부(2e)를 와이어 본딩 시의 본딩 포인트의 마킹으로서 적확한 개소에서 와이어 본딩할 수 있다.
〈제6 실시예〉
도 47은 제5 실시예에서 설명한 도 40의 R부의 구조를 나타내는 확대 부분 평면도이다.
제6 실시예에서는 제5 실시예와 마찬가지로, 제4 실시예에서 설명한 QFN(50) 등에 있어서의 리드(2)의 형상에 대하여 그 효과와 함께 설명한다.
제6 실시예는 복수의 리드(2) 중, 다이패드 서스펜션 리드(4)에 인접하여 그 양측에 배치되는 리드(2)를 들어 올려, 이 리드(2)의 다이패드 서스펜션 리드측의 선단에, 다이패드 서스펜션 리드(4)와의 사이에 이에 따른 간극부(2i)를 형성하는 테이퍼부(절결부: 2h)가 설치되어 있는 경우이다.
이 테이퍼부(2h)는 에칭 가공이나 프레스 가공 등에 따라 리드 패턴을 형성할 때의 가공에 있어서 필요한 간극부(2i)를 형성하기 위한 노치이고, 가공에 있어서, 예를 들면, 리드 판 두께의 80% 정도의 간극이 필요하게 된다.
특히, 핀 수가 증가하여 다이패드 서스펜션 리드 사이에 배치되는 리드(2)의 밀도가 증가하면, 다이패드 서스펜션 리드(4)에 인접한 리드(2)의 다이패드 서스펜션 리드측의 선단이 다이패드 서스펜션 리드(4)에 근접하기 때문에, 다이패드 서스펜션 리드(4) 또는 이에 인접한 리드(2)의 패턴 가공을 할 수 없게 된다.
따라서, 다이패드 서스펜션 리드(4)에 인접한 리드(2)의 다이패드 서스펜션 리드측의 선단에, 간극부(2i)를 형성하는 테이퍼부(절결부: 2h)를 설치함으로써, 다이패드 서스펜션 리드(4)에 인접하여 배치되는 리드(2)의 리드 패턴을 형성할 수 있음과 함께, 핀 수의 증가에도 대응할 수 있다.
〈제7 실시예〉
도 48은 제5 실시예에서 설명한 도 40의 S부의 구조를 나타내는 도면으로서, (a)는 확대 부분 평면도, (b)는 (a)의 X-X 절단선에 있어서의 단면도이고, 도 49는 도 48 (a)의 W부의 구조를 나타내는 도면으로서, (a)는 확대 부분 저면도, (b)는 (a)의 홈부 단면도이다.
제7 실시예에서는 제4 실시예에서 설명한 QFN(50) 등에 있어서의 다이패드 서스펜션 리드(4)의 형상으로 대하여 그 효과와 함께 설명한다.
제7 실시예는 다이패드(5)를 지지하는 복수(4개)의 다이패드 서스펜션 리드(4)에 관한 것으로, 각각의 다이패드 서스펜션 리드(4)가 밀봉부(12)의 이면(12a)의 단부에 노출하는 노출부(4b)와, 밀봉부(12)의 몰드 라인(12b: 외주부)의 내측 및 외측에 걸치는 두께가 얇은 부분인 홈부(4d)를 구비하고 있는 경우이다.
또, 다이패드 서스펜션 리드(4)의 몰드 라인(12b)에 대응한 부근에는 몰드 금형의 게이트(26: 도 19 참조)가 형성되어 있어, 이 부근에는 밀봉용 수지(11)가 두껍게 형성되기 때문에, 리드 절단 공정에서 다이패드 서스펜션 리드(4)는 파단(pull-put destruction)에 가까운 절단이 된다.
따라서, 이 홈부(4d)는 리드 절단 공정에서의 다이패드 서스펜션 리드(4)의 파단(절단)이 용이하게 행해지도록 응력을 집중시키기 위한 노치(절결)이고, 다이패드 서스펜션 리드(4)의 밀봉부(12)의 몰드 라인(12b)에 대응한 개소[몰드 라인(12b)의 내측 및 외측에 걸치는 영역]에 형성하여, 다이패드 서스펜션 리드 파단 시의 계기를 제공하는 것이다.
또한, 홈부(4d)는 도 48 (a), (b)에 도시한 바와 같이 다이패드 서스펜션 리드(4)의 칩 배치측의 면(4c)과 반대측의 노출측의 면에 형성되어 있다.
즉, 홈부(4d)가 다이패드 서스펜션 리드(4)의 밀봉부(12)의 이면(12a) 측(이면)에 상당하는 면에 형성되어 있다.
이에 따라, 밀봉용 수지(11)가 홈부(4d) 중에 흘러 들어가는 것을 방지할 수 있고, 그 결과, 레진[밀봉용 수지(11)] 가루 부유에 의한 타흔 불량의 발생이나, 레진 컷트에 의한 펀치 마모를 방지할 수 있다.
따라서, 리드 절단용 펀치(54: 도 44 참조)의 장기 수명화를 도모할 수 있다.
또한, 홈부(4d)는 도 49 (a), (b)에 도시한 바와 같이 다이패드 서스펜션 리드(4)의 연장 방향으로 긴 타원형으로 형성되고, 또한 측벽(4e)에 의해 둘러싸여 있다.
이는 몰드 시의 밀봉부(12)의 형성 위치의 어긋남을 고려한 것이고, 홈부 (4d)를 다이패드 서스펜션 리드(4)의 연장 방향으로 긴 타원형[도 49 (a)에 도시한 바와 같이 CD>EF로서 리드 연장 방향으로 가늘고 긴 원형으로 함]으로 형성함으로써, 확실하게 몰드 라인(12b) 상에 홈부(4d)를 배치하는 것이다.
또한, 타원형 홈부(4d)의 리드 폭 방향의 양측부에, 도 49 (a)에 도시한 측벽(4e: JK)이 형성되어 있음으로써, 홈부(4d)에 레진 가루가 들어간 것에 의한 리드 절단 시의 계기 방해의 발생을 방지할 수 있다.
또한, 측벽(4e)에 의해 홈부(4d)에의 레진 가루의 침입을 방지할 수 있기 때 문에, 상기와 마찬가지로 레진 가루 부유에 의한 타흔 불량의 발생이나, 레진 컷트에 의한 펀치 마모를 방지할 수 있다.
또, 제7 실시예의 반도체 장치의 제조 방법에서는 몰드 공정에 있어서, 다이패드 서스펜션 리드(4)의 홈부(4d)와, 밀봉부(12)의 몰드 라인(12b: 외주부)을 대응시켜서 수지 몰드하여 밀봉부(12)를 형성한다.
즉, 다이패드 서스펜션 리드(4)에 있어서의 타원형 홈부(4d)가 몰드 라인(12b)의 내측과 외측과 걸쳐 배치되도록 밀봉부(12)를 형성한다.
이에 따라, 리드 절단(파단) 시에, 홈부(4d)에 의해 그 파단의 계기를 제공할 수 있다.
〈제8 실시예〉
도 50은 본 발명의 제8 실시예의 반도체 장치의 구조의 일례를 나타내는 도면으로서, (a)는 평면도, (b)는 측면도, (c)는 저면도이고, 도 51은 도 50 (c)의 Y부의 구조를 나타내는 확대 부분 저면도이다.
제8 실시예에서는 제4 실시예에서 설명한 QFN(50)과 마찬가지의 도 50 (a), (b), (c)에 도시한 QFN51에 있어서의 리드(2)의 밀봉부(12)의 이면(12a)의 주연부에 노출하는 피접속부(2c)의 길이와, 다이패드 서스펜션 리드(4)의 밀봉부(12)의 이면(12a)의 코너부의 단부에 노출하는 노출부(4b)의 길이와의 관계에 대하여 그 효과와 함께 설명한다.
제8 실시예는 다이패드 서스펜션 리드(4)의 노출부(4b)의 연장 방향의 길이가 리드 (2)의 피접속부(2c)의 연장 방향의 길이보다 짧게 형성되어 있는 경우이 다.
즉, 도 51에 도시한 바와 같이 다이패드 서스펜션 리드(4)의 노출부(4b)의 길이(LX)를 극력 짧게 한다. 이는 동 패키지 사이즈에 있어서 리드 수를 늘리면, 다이패드 서스펜션 리드(4)의 노출부(4b)와 이것의 양측에 인접하여 배치되는 리드(2)와의 거리가 접근하여 실장 기판 실장 시의 전기적 쇼트를 야기할 가능성이 높아지기 때문에, 이를 방지하는 것이다.
따라서, 다이패드 서스펜션 리드(4)의 노출부(4b)의 길이(LX)를 리드(2)의 피접속부 (2c)의 길이(LP)보다 짧게 형성한다(LX<LP). 또한, 바람직하게는 다이패드 서스펜션 리드(4)에 인접한 리드(2)의 피접속부(2c)와 다이패드 서스펜션 리드(4)의 노출부(4b)와의 거리(LY)와, 서로 이웃한 리드 사이의 거리(LZ)와의 관계를 (LY)≥(LZ)로 한다.
이에 따라, QFN(51)의 실장 기판 실장 시의 땜납 등에 의한 전기적 쇼트(브릿지)의 발생을 방지할 수 있다.
〈제9 실시예〉
도 52는 본 발명의 제9 실시예의 반도체 장치에서의 몰드 종료 시의 구조의 일례를 밀봉부를 투과하여 그 내부를 나타내는 부분 평면도이고, 도 53은 도 52에 도시한 반도체 장치의 Z-Z 절단선에 있어서의 단면도이고, 도 54는 도 53의 AB부의 구조를 나타내는 확대 부분 단면도이고, 도 55는 도 53의 AB부의 리드 절단 방법의 일례를 나타내는 확대 부분 단면도이다.
제9 실시예에서는 다이패드(5)의 중심 부근을 향하여 이에 접근하여 배치된 연장부(2j)를 구비한 복수의 리드(2)를 구비하는 반도체 장치에서의 리드(2)의 형상에 대하여 그 효과와 함께 설명한다.
또, 도 52는 몰드 종료 시의 밀봉부(12) 내의 구조를 밀봉부(12) 및 반도체 칩(8)을 각각 투과하여 나타낸 것이다.
제9 실시예의 반도체 장치에서는 다이패드(5)의 주위에 배치된 복수의 리드(2)의 각각이 다이패드(5)의 중심 부근을 향하여 다이패드(5)에 접근하여 배치된 연장부(2j)와, 밀봉부(12)의 이면(12a)의 주연부에 노출하는 피접속부(2c)를 구비하고 있으며, 또한 각 리드(2)에 있어서의 연장부(2j)가 피접속부(2c)보다 얇게 형성되어 밀봉용 수지(11)에 의해 덮여 있음과 함께, 피접속부(2c)의 밀봉부(12) 내에 배치되는 노출측과 반대측의 면인 와이어 접합면(2d)에 리드 홈부(홈부: 2k)가 형성되어 있다.
또, 제9 실시예의 반도체 장치는 핀 수의 증가에 의한 패키지의 확대화나 반도체 칩(8)의 축소화 등에 따라 리드(2)와 반도체 칩(8)과의 거리가 길어졌을 때, 각 리드(2)의 다이패드측의 단부에 이를 연장시키는 연장부(2j)를 설치하고, 리드(2)와 반도체 칩(8)과의 거리가 길어지지 않도록 하는 구조인 것이다.
따라서, 각 리드(2)에는 와이어(10)가 접합하기 쉽도록, 각각의 다이패드측의 단부에 다이패드(5)의 중심 부근을 향하여[각각에 대응하는 패드(7)를 향하여] 연장부 (2j)가 설치되어 있다.
즉, 각 리드(2)는 도 52에 도시한 바와 같이 다이패드(5)의 근방 주위로부터 외측을 향하여 방사형으로 연장한 형상을 이루고 있다.
이에 따라, 패키지의 크기가 커지거나, 반도체 칩(8)의 축소화가 도모되어도 와이어 길이를 길게 하지 않기 때문에, 비용 상승을 억제할 수 있다.
또, EIAJ 규격에 의해, 도 54에 도시한 바와 같이 밀봉부(12)의 이면(12a)에 노출하는 피접속부(2c)의 길이(LP)가 정해져 있기 때문에, 리드(2)에 연장부(2j)를 설치한 경우, 연장부(2j)를 밀봉부(12)에 매립하지 않으면 안되고, 제9 실시예의 반도체 장치에서는 연장부(2j)의 위치를 높이지 않고[리드 라이즈 업(lead rise-up) 가공을 행하지 않고], 연장부(2j)를 피접속부(2c)보다 얇게 형성하여 밀봉부 (12) 내에 매립한 구조로 하고 있다.
즉, 도 53, 도 54에 도시한 바와 같이 각 리드(2)에 있어서의 연장부(2j)가 밀봉부(12)의 이면(12a)에 노출하는 피접속부(2c)보다 얇게 형성되고, 또한 이 연장부(2j)는 다이패드(5)와 함께 밀봉용 수지(11)에 의해 덮여 있다.
또, 연장부(2j)가 피접속부(2c)보다 얇게 형성됨으로써, 밀봉부(12)의 두께 방향으로의 리드(2)의 탈락을 방지할 수 있다.
또한, 연장부(2j)는 도 41에 도시한 나이프 에지형의 두께가 얇은 부분(2b)과 비교하여 이보다 연장 방향으로 긴 거리이기 때문에, 와이어 본딩 시에 연장부(2j)의 하부에 본딩 스테이지(20: 도 39 참조)를 배치할 수도 있고, 와이어 본딩 시에 적정한 초음파나 열을 와이어(10)와 리드(2)에 인가할 수 있다.
또, 연장부(2j)는 에칭 가공(하프 에칭 가공)이나, 또는 코이닝 등의 프레스 가공에 의해 얇게 형성할 수 있다.
또한, 각 리드(2)의 피접속부(2c)의 밀봉부(12) 내에 배치되는 와이어 접합 면(2d: 노출측과 반대측의 면)의 외측 부근의 개소에는 도 54에 도시한 바와 같이 리드 홈부(홈부: 2k)가 형성되어 있다.
이 리드 홈부(2k)는 제5 실시예에서 설명한 외측 홈부(2f: 도 43 참조)와 동일한 기능을 갖기 때문에, 도 55에 도시한 펀치(54)를 이용한 리드 절단 시에, 와이어(10)의 접합부에 응력이 걸리지 않도록 이 리드 홈부(2k)에 절단 응력을 집중시킬 수 있다.
또한, 리드 홈부(2k)는 리드(2)의 와이어 접합면(2d)에, 도 54에 도시한 와이어 접합용 은 도금 등의 도금층(21)을 형성할 때 도금 흐름을 저지할 수도 있다.
또한, 리드 홈부(2k)에 의한 홈 형상쪽이 평탄면보다 절대 거리를 길게 할 수 있기 때문에, 밀봉부(12)내에의 수분 침입도 방지할 수 있다.
또한, 몰드에 의해 리드 홈부(2k)에 밀봉용 수지(11)가 흘러 들어가기 때문에, 리드(2)의 그 연장 방향에 대한 리드(2)의 탈락을 방지할 수 있다. 즉, 리드 (2)의 그 연장 방향에의 탈락 방지를 도모할 수 있다.
〈제10 실시예〉
도 56 (a), (b), (c), (d), 도 57 (a), (b), (c), (d) 및 도 58 (a), (b), (c), (d)는 본 발명의 반도체 장치의 조립에 이용되는 리드 프레임의 가공 방법의 일례인 에칭에 의한 가공 방법을 나타내는 부분 단면도이다.
제10 실시예는 제1 실시예∼제9 실시예에서 설명한 반도체 장치의 리드(2) 및 다이패드(5)의 가공 방법의 일례에 대하여 설명한 것이고, 여기서는 에칭 가공(하프 에칭 가공)에 대하여 설명한다.
또, 제10 실시예의 에칭 가공에 이용하는 에칭액(52)은 예를 들면, 염화 제2철 용액 등이지만, 이에 한정되는 것이 아니다.
도 56 (a), (b), (c), (d)는 예를 들면, 도 45 (e)에 도시한 바와 같은 리드(2)의 단면 형상을 형성할 때의 방법(순서)이고, 또한 도 57 (a), (b), (c), (d)는 예를 들면, 도 45 (d)에 도시한 바와 같은 리드(2)의 단면 형상을 형성할 때의 방법(순서)이다.
즉, 도 56, 도 57에서는 포토레지스트막(53)이 형성되어 있지 않은 개소(도 56, 도 57에 도시한 A 개소 및 B 개소)의 개구 폭(개구 면적)을 바꿈으로써, 리드(2)의 표리면의 에칭량을 조정하고, 이에 따라, 각각의 단면 형상을 얻을 수 있다.
도 56에 도시한 가공에 있어서는 A≒B 및 G≒H이기 때문에, C≒D, E≒F가 된다.
한편, 도 57에 도시한 가공에 있어서는 A<B 및 I>J이기 때문에, C<D, E>F가된다.
또한, 도 58 (a), (b), (c), (d)는 예를 들면, 도 53에 도시한 바와 같은 다이패드(5)의 이면 가공이나 리드(2)의 연장부(2j)의 박막화 가공 등을 행할 때의 방법(순서)이다.
즉, 도 58 (a)에 도시한 바와 같이 다이패드(5) 등의 가공면측만을 미세한 피치(B)로 포토레지스트막(53)을 형성하고, 도 58 (b)에 도시한 바와 같이 상기 가공면측에만 에칭액(52)을 도포함으로써, 도 53에 도시한 바와 같은 다이패드(5)의 이면 가공이나 리드(2)의 연장부(2j)의 박막화 가공을 실현할 수 있다.
〈제11 실시예〉
도 59 (a), (b), (c), 도 60 (a), (b), (c) 및 도 61 (a), (b), (c)는 본 발명의 반도체 장치의 조립에 이용되는 리드 프레임의 가공 방법의 일례인 프레스 방법을 나타내는 부분 단면도이다.
제11 실시예는 제1 실시예∼제9 실시예에서 설명한 반도체 장치의 리드(2) 및 다이패드(5)의 가공 방법의 일례에 대하여 설명한 것이고, 여기서는 코이닝 등의 프레스 가공에 대하여 설명한다.
도 59 (a), (b), (c)는 예를 들면, 도 53에 도시한 바와 같은 다이패드(5)의 이면 가공 등을 행할 때의 프레스 가공에 의한 방법(순서)이고, 또한 도 60 (a), (b), (c)는 도 53에 도시한 바와 같은 리드(2)의 연장부(2j)의 박막화 가공 등을 행할 때의 프레스 가공에 의한 방법(순서)이다.
즉, 양자 모두, 받침대(55)에 의해 지지된 다이패드(5) 또는 리드(2) 등을 펀치(54)에 의해 코이닝하여 박막화 가공하는 것이다.
또, 이 가공 방법에 있어서는 소재 가공 시에 상기 코이닝을 행해도 되고, 또는 리드 프레임 패턴 형성 완료 후에 필요한 개소에만 대하여 상기 코이닝을 행해도 된다.
또한, 도 61 (a), (b), (c)는 예를 들면, 도 45 (d)에 도시한 바와 같은 리드 단면 형상을 형성할 때의 프레스 가공에 의한 방법(순서)이다.
즉, 도 61 (a)에 도시한 바와 같이 받침대(55)에 의해 지지된 리드(2) 등을 펀치(54)에 의해 코이닝하여 박막화한 후, 도 61 (b), (c)에 도시한 바와 같이 불필요한 개소를 절단 가공하여 필요한 리드(2)의 단면 형상을 취득할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면, 상기 제1 실시예∼제11 실시예에서는 다이패드(5) 형상으로서 원형이나 +자형의 것을 설명했지만, 다이패드(5)의 형상은 특별히 한정되는 것이 아니고, 도 62나 도 64에 도시한 변형예의 반도체 장치에 이용되는 형상의 것 등이어도 된다.
도 62, 도 63에 도시한 다이패드(5)는 4분할에 의한 소 다이패드 구조를 나타내고 있으며, 이 경우, 각 다이패드(5)의 수평 방향[다이패드 서스펜션 리드(4)에 수평인 방향]에의 신축성을 향상시킬 수 있기 때문에, 그 결과, 반도체 장치의 온도 사이클성을 향상시킬 수 있어, 칩 크랙이나 패키지 크랙 등도 저감시킬 수 있다.
또한, 도 64에 도시한 다이패드(5)는 프레임 형상의 소 다이패드 구조를 나타내고 있으며, 이 경우, 밀봉용 수지(11)와 반도체 칩(8)의 이면(8b)과의 접합 면적을 늘릴 수 있기 때문에, 반도체 칩(8)의 박리 등을 저감시킬 수 있다.
또, 상기 제1 실시예∼제11 실시예에서는 리드 프레임이 매트릭스 리드 프레임(14)의 경우에 대해서 설명했지만, 상기 리드 프레임은 단위 리드 프레임(15)을 1열로 배치한 다련(multi-string configuration)의 것이어도 된다.
또한, 상기 제1 실시예∼제11 실시예에서는 반도체 장치가 소형의 QFN의 경우에 대해서 설명했지만, 상기 반도체 장치는 몰드에 의한 수지 밀봉형이고, 또한 리드 프레임을 이용하여 조합하는 페리페럴형(peripheral type)인 것이면, QFN 이외의 반도체 장치이어도 된다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 외관 사시도.
도 2는 도 1에 도시한 반도체 장치의 평면도(하면측).
도 3은 본 발명의 제1 실시예의 단위 리드부의 평면도.
도 4는 도 3에 도시한 단위 리드부의 A-A 절단선에 있어서의 단면도.
도 5는 도 3에 도시한 단위 리드부의 B-B 절단선에 있어서의 단면도.
도 6은 도 1에 도시한 반도체 장치의 부분 투시도.
도 7은 도 6에 도시한 반도체 장치의 C-C 절단선에 있어서의 단면도.
도 8은 도 6에 도시한 반도체 장치의 D-D 절단선에 있어서의 단면도.
도 9는 도 6에 도시한 반도체 장치(1)의 E-E 절단선에 있어서의 단면도.
도 10은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 도시한 단면 플로우도.
도 11은 본 발명의 제1 실시예의 반도체 장치의 제조에 이용되는 매트릭스 리드 프레임의 평면도.
도 12는 도 11에 도시한 매트릭스 리드 프레임의 단위 리드 프레임의 주요부 확대도(상면측).
도 13은 도 11에 도시한 매트릭스 리드 프레임의 단위 리드 프레임의 주요부 확대도(하면측).
도 14는 도 12에 도시한 단위 리드 프레임의 F-F 절단선에 있어서의 단면도.
도 15는 도 12에 도시한 단위 리드 프레임의 G-G 절단선에 있어서의 단면도.
도 16은 본 발명의 제1 실시예의 반도체 장치의 다이 본딩 공정에 있어서 다이패드에 접착제를 도포하는 방법을 나타내는 개념도.
도 17은 본 발명의 제1 실시예의 반도체 장치의 다이 본딩 공정에 있어서 다이패드 상에 반도체 칩을 탑재하는 방법을 나타내는 개념도.
도 18은 본 발명의 제1 실시예의 반도체 장치의 와이어 본딩 방법을 나타내는 개념도.
도 19는 본 발명의 제1 실시예의 반도체 장치의 수지 밀봉 공정에서 금형과 매트릭스 리드 프레임을 위치 정렬한 상태를 나타내는 개념도.
도 20은 본 발명의 제1 실시예의 반도체 장치의 수지 밀봉 공정에서 금형을 닫은(clamp) 상태를 나타내는 개념도.
도 21은 본 발명의 제1 실시예의 반도체 장치의 수지 밀봉 공정에서 금형을 열은(disassemble) 상태를 나타내는 개념도.
도 22는 본 발명의 제1 실시예의 반도체 장치를 실장 기판에 실장한 상태를 나타내는 외관 사시도.
도 23은 도 22의 H-H 절단선에 있어서의 단면도.
도 24는 본 발명의 제2 실시예의 단위 리드부의 평면도.
도 25는 도 24에 도시한 단위 리드부의 I-I 절단선에 있어서의 단면도.
도 26은 도 24에 도시한 단위 리드부의 J-J 절단선에 있어서의 단면도.
도 27은 본 발명의 제2 실시예의 반도체 장치의 부분 투시도.
도 28은 도 27에 도시한 반도체 장치의 K-K 절단선에 있어서의 단면도.
도 29는 제1 종래 기술의 반도체 장치의 단면도.
도 30은 제2 종래 기술의 반도체 장치의 단면도.
도 31은 본 발명의 제3 실시예에 있어서의 반도체 장치의 일례를 밀봉부를 파단하여 그 내부 구조를 나타내는 평면도.
도 32는 도 31에 도시한 반도체 장치의 L-L 절단선에 있어서의 단면도.
도 33은 도 31에 도시한 반도체 장치의 조립 순서의 일례를 나타내는 프로세스 플로우도.
도 34 (a), (b), (c), (d), (e)는 도 31에 도시한 반도체 장치의 조립에 있어서의 주요 공정마다의 구조의 일례를 나타내는 단면 플로우도.
도 35는 본 발명의 제4 실시예의 반도체 장치의 구조의 일례를 나타내는 외관 사시도.
도 36은 도 35에 도시한 반도체 장치의 구조를 나타내는 저면도.
도 37은 도 35에 도시한 반도체 장치의 M-M 절단선에 있어서의 단면도.
도 38은 도 35에 도시한 반도체 장치의 N-N 절단선에 있어서의 단면도.
도 39는 도 35에 도시한 반도체 장치의 조립에 있어서의 와이어 본딩 시의 상태의 일례를 나타내는 부분 단면도.
도 40은 본 발명의 제5 실시예의 반도체 장치에서의 몰드 종료 시의 구조의 일례를 밀봉부를 투과하여 그 내부를 나타내는 부분 평면도.
도 41은 도 40에 도시한 반도체 장치의 P-P 절단선에 있어서의 단면도.
도 42는 도 40에 도시한 반도체 장치의 조립에 이용되는 리드 프레임의 구조 의 일례를 나타내는 부분 평면도.
도 43은 도 41의 T부의 구조를 나타내는 확대 부분 단면도.
도 44는 도 41의 T부에서의 리드 절단 방법의 일례를 나타내는 확대 부분 단면도.
도 45는 도 40의 Q부의 리드 구조를 나타내는 도면으로서, (a)는 저면도, (b)는 평면도, (c)는 홈부 단면도, (d)는 (b)의 U-U 절단선에 있어서의 단면도, (e)는 (b)의 V-V 절단선에 있어서의 단면도.
도 46은 도 40의 Q부의 리드 구조의 변형예를 나타내는 평면도.
도 47은 도 40의 R부의 구조를 나타내는 확대 부분 평면도.
도 48은 도 40의 S부의 구조를 나타내는 도면으로서, (a)는 확대 부분 평면도, (b)는 (a)의 X-X 절단선에 있어서의 단면도.
도 49는 도 48 (a)의 W부의 구조를 나타내는 도면으로서, (a)는 확대 부분 저면도, (b)는 (a)의 홈부 단면도.
도 50은 본 발명의 제8 실시예의 반도체 장치의 구조의 일례를 나타내는 도면으로서, (a)는 평면도, (b)는 측면도, (c)는 저면도.
도 51은 도 50 (c)의 Y부의 구조를 나타내는 확대 부분 저면도.
도 52는 본 발명의 제9 실시예의 반도체 장치에서의 몰드 종료 시의 구조의 일례를 밀봉부를 투과하여 그 내부를 나타내는 부분 평면도.
도 53은 도 52에 도시한 반도체 장치의 Z-Z 절단선에 있어서의 단면도.
도 54는 도 53의 AB부의 구조를 나타내는 확대 부분 단면도.
도 55는 도 53의 AB부의 리드 절단 방법의 일례를 나타내는 확대 부분 단면도.
도 56 (a), (b), (c), (d), 도 57 (a), (b), (c), (d), 도 58 (a), (b), (c), (d)는 본 발명의 반도체 장치의 조립에 이용되는 리드 프레임의 가공 방법의 일례인 에칭 방법을 나타내는 부분 단면도.
도 59 (a), (b), (c), 도 60 (a), (b), (c), 도 61 (a), (b), (c)는 본 발명의 반도체 장치의 조립에 이용되는 리드 프레임의 가공 방법의 일례인 프레스 방법을 나타내는 부분 단면도.
도 62는 본 발명의 변형예의 반도체 장치에서의 몰드 종료 시의 구조를 밀봉부를 투과하여 그 내부를 나타내는 부분 평면도.
도 63은 도 62의 변형예의 반도체 장치의 CC-CC 절단선에 있어서의 단면도.
도 64는 본 발명의 변형예의 반도체 장치에서의 몰드 종료 시의 구조를 밀봉부를 투과하여 그 내부를 나타내는 부분 평면도.

Claims (8)

  1. 삭제
  2. 복수의 패드가 형성된 주면을 갖는 반도체 칩과,
    상기 반도체 칩을 지지하는 다이패드와,
    상기 다이패드와 각각 일체로 형성된 복수의 서스펜션 리드와,
    상기 복수의 서스펜션 리드의 사이에 배치된 복수의 리드와,
    상기 반도체 칩의 복수의 패드와 상기 복수의 리드를 각각 전기적으로 접속하는 복수의 와이어와,
    상기 반도체 칩, 상기 다이패드, 상기 복수의 서스펜션 리드의 각각의 일부, 상기 복수의 리드의 각각의 일부 및 상기 복수의 와이어를 밀봉하는 밀봉부
    를 포함하고,
    상기 복수의 서스펜션 리드의 각각은, 상기 다이패드와 연결되는 일단부와, 상기 일단부와는 반대측에 위치하고 상기 밀봉부로부터 노출되는 타단부를 갖고,
    상기 복수의 서스펜션 리드의 각각에 있어서, 상기 일단부와 상기 타단부의 사이는 상기 밀봉부로부터 노출되어 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 밀봉부는, 상기 반도체 칩의 상기 주면 측에 위치하는 표면과, 상기 다이패드 측에 위치하는 이면을 갖고,
    상기 서스펜션 리드의 타단부는, 상기 밀봉부의 상기 이면으로부터 노출되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 서스펜션 리드의 상기 일단부와 상기 서스펜션 리드의 상기 타단부의 사이의 상기 서스펜션 리드의 두께는, 상기 서스펜션 리드의 상기 타단부의 두께보다도 얇은 것을 특징으로 하는 반도체 장치.
  5. 제2항 또는 제3항에 있어서,
    상기 다이패드의 두께는, 상기 서스펜션 리드의 상기 일단부와 상기 서스펜션 리드의 상기 타단부의 사이의 상기 서스펜션 리드의 두께와 같은 두께인 것을 특징으로 하는 반도체 장치.
  6. 제2항 또는 제3항에 있어서,
    상기 다이패드의 두께는, 상기 서스펜션 리드의 상기 타단부의 두께보다도 얇은 것을 특징으로 하는 반도체 장치.
  7. 제2항 또는 제3항에 있어서,
    상기 복수의 리드의 각각은, 상기 다이패드 측에 위치하는 내측 리드부와, 상기 내측 리드부와는 반대측에 위치하고 상기 밀봉부로부터 노출되는 외측 리드부를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제2항 또는 제3항에 있어서,
    상기 다이패드는, 상기 반도체 칩을 지지하는 칩 지지면을 갖고,
    상기 서스펜션 리드는, 상기 다이패드의 상기 칩 지지면과 나란한 상면을 갖고,
    상기 복수의 리드의 각각은, 상기 와이어가 접속되는 상면을 갖고,
    상기 다이패드의 상기 칩 지지면과 상기 서스펜션 리드의 상기 상면과 상기 복수의 리드의 각각의 상기 상면은, 같은 높이에 위치하고 있는 것을 특징으로 하는 반도체 장치.
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