JP2005159103A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005159103A
JP2005159103A JP2003396996A JP2003396996A JP2005159103A JP 2005159103 A JP2005159103 A JP 2005159103A JP 2003396996 A JP2003396996 A JP 2003396996A JP 2003396996 A JP2003396996 A JP 2003396996A JP 2005159103 A JP2005159103 A JP 2005159103A
Authority
JP
Japan
Prior art keywords
back surface
sealing body
chip mounting
semiconductor device
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003396996A
Other languages
English (en)
Other versions
JP2005159103A5 (ja
Inventor
Tadatoshi Danno
忠敏 団野
Hiromi Taya
博美 田谷
Yoshiharu Shimizu
嘉治 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003396996A priority Critical patent/JP2005159103A/ja
Priority to US10/983,706 priority patent/US7282396B2/en
Priority to KR20040097986A priority patent/KR101054540B1/ko
Publication of JP2005159103A publication Critical patent/JP2005159103A/ja
Publication of JP2005159103A5 publication Critical patent/JP2005159103A5/ja
Priority to US11/853,798 priority patent/US20080006916A1/en
Priority to US12/277,144 priority patent/US7691677B2/en
Priority to US12/624,342 priority patent/US7833833B2/en
Priority to US12/624,309 priority patent/US8053875B2/en
Priority to US13/101,199 priority patent/US8513785B2/en
Priority to KR1020110061982A priority patent/KR101054602B1/ko
Priority to KR1020110061983A priority patent/KR101267148B1/ko
Priority to KR1020110091315A priority patent/KR101131353B1/ko
Priority to KR1020120002527A priority patent/KR101267140B1/ko
Priority to US13/562,639 priority patent/US8592961B2/en
Priority to KR1020120085661A priority patent/KR101277391B1/ko
Priority to KR1020130001922A priority patent/KR101398311B1/ko
Priority to US14/070,676 priority patent/US9024419B2/en
Priority to US14/702,969 priority patent/US9425165B2/en
Priority to US15/236,143 priority patent/US9806035B2/en
Priority to US15/729,374 priority patent/US10249595B2/en
Priority to US16/290,804 priority patent/US10998288B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67144Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/6715Apparatus for applying a liquid, a resin, an ink or the like
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49524Additional leads the additional leads being a tape carrier or flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486Located on package parts, e.g. encapsulation, leads, package substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/37Effects of the manufacturing process
    • H01L2924/3701Effects of the manufacturing process increased through put

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】 ノンリード型の半導体装置の品質の向上を図る。
【解決手段】 半導体チップ2を樹脂封止する封止体と、前記封止体の内部に配置されたタブ1bと、タブ1bを支持する吊りリード1eと、それぞれの被接続面が前記封止体の裏面の周縁部に露出した複数のリードと、半導体チップ2のパッドと前記リードとをそれぞれ接続する複数のワイヤとからなり、吊りリード1eにおける前記封止体の外周部に配置された端部は、前記封止体の裏面側において露出せずに前記封止体によって覆われており、したがって、樹脂成形による吊りリード1eのスタンドオフは形成されないため、吊りリード切断時に、前記封止体の裏面の角部を切断金型の受け部の吊りリード1eの切断しろより十分に広い面積の平坦部によって支持することができ、レジン欠けの発生を防止してQFN(半導体装置)の品質の向上を図ることができる。
【選択図】 図12

Description

本発明は、半導体装置およびその製造方法に関し、特に、ノンリード型の半導体装置の品質向上に適用して有効な技術に関する。
従来の樹脂封止型半導体装置の製造方法では、半導体チップが搭載された状態のリードフレームの少なくともリード部の底面に封止シートを密着させる。この封止シートはリード部の底面に封止樹脂が回り込まないように保護し、リード部の底面を所望の値のスタンドオフとして露出させるための機能部材である。(例えば、特許文献1参照)。
または、封止シートはリード部の底面に封止樹脂が回り込まないように保護し、リード部の底面およびランド電極の底面を所望の値のスタンドオフとして露出させるための機能部材である。(例えば、特許文献2参照)。
特開2001−127090号公報(図6) 特開2002−26223号公報(図6)
QFN(Quad Flat Non-leaded Package) などのノンリード型の半導体装置では、各リードの一部が封止体の裏面の周縁部に露出して配置され、これらが外部端子となっている。したがって、樹脂封止時には、樹脂成形金型の金型面に封止用シートを配置し、さらにこの封止用シート上にペレットボンデイングおよびワイヤボンディング済みのリードフレームを配置し、各リードの裏面(一部)と封止用シートとを密着せさて樹脂成形を行う。これにより、各リードの裏面に封止用樹脂が付着するのを防ぐとともに、封止用樹脂の注入時に各リードを封止用シートにめり込ませておくことにより、封止体形成後、封止体の裏面から各リードを僅かに突出させてスタンドオフを確保している。
なお、スタンドオフは、封止体の角部に配置された吊りリードにも同様に形成される。ただし、封止体の角部の表面(上面)側には樹脂成形用のゲート樹脂が角部と連結した状態で残留しているため、吊りリード切断時に角部の表面側には切断金型の受け部側を配置することは非常に困難であり、したがって、吊りリード切断時は封止体の角部の裏面側を切断金型の前記受け部で支持し、この状態で封止体の表面側から切断パンチを進入させて吊りリード切断を行う。
その際、吊りリードにもスタンドオフが形成されているため、スタンドオフ部分を避けた形状(例えば、凹形状)の受け部を有する切断金型で角部の裏面側を支持して切断を行う。ところが、スタンドオフ周辺の樹脂成形状態のばらつきと切断金型の前記受け部とのバランスにより、吊りリード切断時には、吊りリードのスタンドオフ周辺の封止体が切断金型の前記受け部と接触し易く、その結果、吊りリード切断時に、吊りリードのスタンドオフ周辺の封止体が切断金型の前記受け部に接触してレジン欠けが発生することが問題となる。
また、封止体の表面側に会社名、製品コード等を記入するマーク工程は、吊りリードの切断に先立って、多連のリードフレーム状態で行うことが製造コスト低減に有利である。このため、上記リードを切断する工程においては、封止体の裏面側が上方になるように多連のリードフレームを配置し、上記マーク工程では、多連のリードフレームを一度表裏を反転させ、封止体3の表面側を上方に向けて配置する。上記マーク工程後、吊りリードの切断時は、更に多連のリードフレームの表裏を反転させる工程が必要となるため、組み立てのスループットが低下し、製造コストが高くなる懸念がある。
また、他の半導体装置(例えば、薄型のQFP(Quad Flat Package)など)と同一厚さの半導体チップを搭載する場合などに、QFNのパッケージ高さの制約からタブ(チップ搭載部)や吊りリードをハーフエッチング加工によって薄く形成してパッケージ高さの制約内に収まるようにしているが、吊りリードが薄くなり、かつ長いため吊りリードが動き易くなり、樹脂封止の際の樹脂注入時の樹脂流動圧によってタブが裏面方向にシフト(移動)するという現象が起こる。
これによって、タブが封止体の裏面に露出したり、封止体に反りが発生し、その結果、パッケージ高さが規格外となったり、外観不良が発生するという問題が起こる。
本発明の目的は、品質の向上を図る半導体装置およびその製造方法を提供することにある。
また、本発明のその他の目的は、実装性の向上を図る半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、その主面に半導体素子および複数の電極を有する半導体チップと、前記半導体チップを樹脂封止する封止体と、前記封止体の内部に配置されており、前記半導体チップと接続するチップ搭載部と、前記チップ搭載部を支持する吊りリードと、それぞれの一部が前記封止体の裏面の周縁部に露出しており、前記周縁部に並んで配置された複数のリードと、前記半導体チップの前記複数の電極とこれに対応する前記複数のリードとをそれぞれ接続する複数の金属細線とを有し、前記吊りリードにおける前記封止体の外周部に配置された端部は、前記封止体の裏面側において前記封止体によって覆われている。
また、本発明は、チップ搭載部とその周囲に配置された複数のリードと前記チップ搭載部を支持する吊りリードとを有するリードフレームを準備する工程と、前記チップ搭載部に半導体チップを搭載する工程と、前記半導体チップの電極とこれに対応する前記リードとを金属細線で接続する工程と、樹脂成形金型の金型面に配置された封止用シート上に前記リードフレームを配置した後、前記リードフレームの前記複数のリードが前記封止用シートに密着するように前記樹脂成形金型の型締めを行い、その後、前記チップ搭載部および前記吊りリードそれぞれの裏面側に封止用樹脂を周り込ませて前記吊りリードの裏面の封止体の周縁部に対応した箇所が前記封止体によって覆われるように前記半導体チップおよび前記複数の金属細線を樹脂封止して前記封止体を形成する工程と、前記リードフレームから前記リードおよび前記吊りリードを分離して個片化する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
吊りリードにおける封止体の外周部に配置された端部が、裏面側において封止体によって覆われていることにより、封止体の裏面の角部には吊りリードが露出せず、吊りリードによるスタンドオフは形成されない。これにより、吊りリード切断時には、封止体の裏面の角部を切断金型の広い面積の平坦部によって支持して切断することが可能になり、レジン欠けの発生を防止することができる。その結果、半導体装置の品質の向上を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態)
図1は本発明の実施の形態の半導体装置の構造の一例を示す平面図、図2は図1に示す半導体装置の構造の一例を示す裏面図、図3は図1に示す半導体装置の角部の構造を示す拡大部分斜視図、図4は図1に示す半導体装置の構造を封止体を透過して示す平面図、図5は図4に示すA−A線に沿って切断した断面の構造を示す断面図、図6は図4に示すB−B線に沿って切断した断面の構造を示す断面図、図7は図4に示すA−A線に沿って切断した断面の構造の変形例を示す断面図、図8は図7に示す構造を封止体を透過して示す拡大部分平面図、図9は図1に示す半導体装置の角部の裏面のピン配置の一例を示す拡大部分裏面図、図10は本発明の実施の形態の変形例の半導体装置の構造を示す裏面図、図11は図1に示す半導体装置の製造方法の一例を示す組み立てフロー図、図12は図11に示す半導体装置の製造方法のモールド工程における板厚ゲート使用時の樹脂注入方法の一例を示す部分断面図、図13は図11に示す半導体装置の製造方法のモールド工程における通常ゲート使用時の樹脂注入方法の一例を示す部分断面図、図14は図12に示す板厚ゲート使用時のゲートとリードの位置関係の一例を示す拡大部分平面図、図15は図13に示す通常ゲート使用時のゲートとリードの位置関係の一例を示す拡大部分平面図、図16は図15に示すフレームの角部の構造を示す部分拡大平面図、図17は図11に示す半導体装置の製造方法のリード切断から個片化までの各工程における加工状態の一例を示す部分拡大断面図および部分拡大側面図、図18は図1に示す半導体装置の角部の裏面のピン配置の一例を示す拡大部分裏面図、図19は図13に示す通常ゲート使用時における半導体装置の角部の構造を示す拡大部分斜視図である。
図1〜図6に示す本実施の形態の半導体装置は、封止体3の裏面3aの周縁部に複数のリード1aそれぞれの一部が露出して並べて配置された小型のノンリード型のものであり、本実施の形態では、前記半導体装置の一例として、QFN5を取り上げて説明する。
QFN5の構成について説明すると、その主面2bに半導体素子および複数のパッド(電極)2aを有する半導体チップ2と、半導体チップ2を樹脂封止する封止体3と、封止体3の内部に配置されており、かつ半導体チップ2と接続するチップ搭載部であるタブ1bと、タブ1bをその角部で連結して支持する吊りリード1eと、それぞれの被接続面(一部)1gが封止体3の裏面3aの周縁部に露出しており、かつ前記周縁部に並んで配置された複数のリード1aと、半導体チップ2の複数のパッド2aとこれに対応する前記複数のリード1aとをそれぞれ接続する複数のワイヤ(金属細線)4とからなり、吊りリード1eにおける封止体3の外周部に配置された端部は、封止体3の裏面3a側において封止体3によって覆われている。
すなわち、吊りリード1eの端部は、図2に示すように、封止体3の裏面3aの角部に露出しておらず、封止体3の内部に埋め込まれている。ただし、封止体3の角部において、吊りリード1eは、図3に示すようにその切断面1hが封止体3の角部の側面に露出している。
このように吊りリード1eにおける封止体3の外周部に配置された端部が、その裏面1f側において封止体3によって覆われて、封止体3の裏面3aの角部に露出しない構造のため、樹脂成形による吊りリード1eのスタンドオフ(リード部分の封止体3の裏面3aからの突出)は形成されない。これにより、吊りリード切断時には、図17に示すように、封止体3の裏面3aの角部を切断金型10の受け部10aの吊りリード1eの切断しろ1mより広い面積の平坦部10cによって支持して切断することが可能になり、その結果、レジン欠けの発生を防止することができる。
また、本実施の形態のQFN5は、タブ1bとこれを支持する吊りリード1eとがハーフエッチング加工などによって薄く形成されており、図5に示すようにそれぞれ封止体3の内部に埋め込まれている。ただし、タブ1bおよび吊りリード1eそれぞれにおいて各裏面1d,1fの一部に突出部1jが設けられ、この突出部1jが、図2および図5に示すように、封止体3の裏面3aに露出している。
なお、タブ1bや吊りリード1eを薄くする加工方法としては、ハーフエッチング加工に限らず、コイニング加工などのハーフエッチング以外の加工方法を採用してもよい。本実施の形態のQFN5では、タブ1bや吊りリード1eは、リードフレーム1(図12参照)の製造段階で、それぞれの突出部1jに相当する領域を除いてそれ以外の領域がハーフエッチング加工されて形成されたものであり、ハーフエッチング加工されなかった領域が突出部1jとなっている。
このようにタブ1bや吊りリード1eの裏面1d,1fに突出部1jが設けられていることにより、樹脂封止の際の樹脂注入時に樹脂流動圧によってタブ1bや吊りリード1eが裏面方向に押されても、突出部1jが、図12に示すように、樹脂成形金型9の金型面9d上のフィルムシート(封止用シート)8に接触し、これにより、タブ1bや吊りリード1eが突出部1jによって支えられて裏面方向に移動しなくなるため、樹脂流動圧によるタブ1bの裏面方向へのシフト(移動)を防ぐことができる。
なお、突出部1jは、樹脂注入時にタブ1bを支えてタブ1bの裏面側へのシフトを防ぐものであるため、図5および図6に示すように、タブ1bの裏面1dの中央部に設けられていることが好ましく、さらに、その周囲にも設けることにより、複数の突出部1jが設けられていてもよい。ただし、タブ1bの裏面1dの下層に配線を引き回すため、できるだけ突出部1jを配置しないことが好ましい。またこの時タブ1bについては、タブ1bの面積が半導体チップ2の面積よりも大きいタブ(大タブ)1bを用いるか、あるいはタブ1bの面積が半導体チップ2の面積よりも小さいタブ(小タブ)1bを用いるかはどちらでも構わない。しかし、タブ1bの面積を半導体チップ2の面積よりも小さくすることにより、半田リフロー時の剥離を防止し、温度サイクル時の応力を低減するため、実装信頼性が向上する。
また、吊りリード1eにおいては、例えば、図7および図8の変形例に示すように、その裏面1fの半導体チップ2の角部に対応した箇所に突出部1jが設けられていることが好ましく、これに加えてタブ1bの裏面1dの中央部に突出部1jが設けられている場合、図2に示すように、封止体3の裏面3aには、5箇所で突出部1jが露出することになる。
これにより、タブ1bのロケーションの安定化を図り、タブ1b自体が傾斜することを防止できる。
また、多ピン化によってピン数が増えると、ピン間ピッチが小さくなる傾向であるため、封止体3の裏面3aの角部においては吊りリード1eが露出していないことはピン配置に対しても好ましい。例えば、9mm×9mmのパッケージサイズで、64ピンのQFN5の場合、図9に示すように、ピン間ピッチをAとし、角部におけるピン間距離をBとし、リード1aの露出部である被接続面1gの長さをCとすると、A>B>Cとなるように各寸法を決めることが好ましく、この場合においても、角部において封止体3の内部に吊りリード1eが埋め込まれた本実施の形態のQFN構造を採用することが有効である。さらに、図18に示すようにパッケージの小型化に伴い、多ピン化による狭ピッチ化が進むと角部におけるピン間距離Bも短くなるため、角部のリード1aにおいて吊りリード1e側の角には、テーパ(面取り)1nを設けておくことが好ましい。
また、図10の変形例に示すように、本実施の形態のQFN5では、タブ1bや吊りリード1eに必ずしも突出部1jを設けていなくてもよく、封止体3の裏面3a側にタブ1bや吊りリード1eが全く露出していない構造としてもよい。すなわち、タブ1bおよび吊りリード1eを、それらの裏面1d,1fをハーフエッチング加工して薄く形成するとともに突出部1jは設けない構造とするものであり、この場合においても、封止体3の裏面3aの角部に吊りリード1eが露出しないため、樹脂成形による吊りリード1eのスタンドオフは形成されず、その結果、吊りリード切断時のレジン欠けの発生を防止することができる。
以上のように、本実施の形態のQFN5では、吊りリード1eにおける封止体3の外周部に配置された端部が、裏面1f側において封止体3によって覆われていることにより、封止体3の裏面3aの角部には吊りリード1eが露出せず、したがって、吊りリード1eによるスタンドオフは形成されない。これにより、吊りリード切断時には、図17に示すように、封止体3の裏面3aの角部を切断金型10の受け部10aの吊りリード1eの切断しろ1mより広い面積の平坦部10cによって支持して切断することが可能になるため、レジン欠けの発生を防止することができる。
その結果、QFN5の品質の向上を図ることができる。
また、封止体3の裏面3aの角部に吊りリード1eが露出していないため、QFN5を実装する実装基板において、封止体3の裏面3aの角部に対応した領域に配線を引き回すことができ、QFN5の実装性の向上を図ることができる。
また、タブ1bの裏面1dや吊りリード1eの裏面1fの少なくとも一方もしくは両者に突出部1jが設けられていることにより、樹脂封止の際の樹脂注入時に樹脂流動圧によってタブ1bや吊りリード1eが裏面方向に押されても、図12に示すように、突出部1jが樹脂成形金型9の金型面9d上のフィルムシート8に接触してタブ1bや吊りリード1eを支える。
これにより、タブ1bや吊りリード1eが突出部1jによって支えられて裏面方向に移動しなくなるため、樹脂流動圧によるタブ1bの裏面方向へのシフト(移動)を防ぐことができる。したがって、タブ1bの裏面1dへの露出や封止体3の反りを防ぐことができ、QFN5の高さが規格外となったり、外観不良の発生に至ることを防止してQFN5の品質の向上を図ることができる。
なお、図12に示すように、半導体チップ2は、タブ1bのチップ支持面1c上にダイボンド材(例えば、銀ペーストなど)6によって固定されており、半導体チップ2の裏面2cとタブ1bのチップ支持面1cとが接続されている。
さらに、QFN5の封止部3の裏面3aの周縁部に並んで配置された各リード1aは、図6に示すように、肉厚部1iを有しており、それらの一部が被接続面1gとして封止体3の裏面3aに露出している。この被接続面1gには、外装メッキとして、半田メッキまたはパラジウムメッキなどが形成されている。
なお、タブ1b、吊りリード1eおよび各リード1aは、例えば、銅合金などの薄板材によって形成されている。
さらに、半導体チップ2は、例えば、QFN5の薄型化に対応してその裏面2cがバックグラインド(裏面研磨)されたものであり、チップ厚は、例えば、0.2mm(200μm)である。
また、半導体チップ2のパッド2aとこれに対応するリード1aとを接続する金属細線であるワイヤ4は、例えば、金線などである。
また、封止体3は、モールディング方法による樹脂封止によって形成され、その際用いられる封止用樹脂は、例えば、熱硬化性のエポキシ樹脂などである。
次に、図11に示す組み立てフローを用いて本実施の形態のQFN5(半導体装置)の製造方法について説明する。
まず、QFN5が薄型化対応のものである場合、ステップS1に示すバックグラインドにより半導体ウェハの裏面研磨を行って半導体ウェハを薄く形成する。例えば、厚さが200μmになるように裏面研磨を行う。ただし、薄型化対応のための半導体ウェハの裏面研磨は必ずしも行わなくてもよい。
一方、半導体チップ2を搭載可能なタブ1bと、その周囲に配置された複数のリード1aと、タブ1bを支持する吊りリード1eとを有し、かつタブ1bおよび吊りリード1eそれぞれの裏面1d,1fがハーフエッチング加工などによって薄く形成されているとともに、タブ1bおよび吊りリード1eそれぞれの裏面1d,1fに突出部1jが設けられたリードフレーム1を準備する。
その後、ステップS2に示すダイボンディングを行う。ここでは、リードフレーム1のチップ搭載部であるタブ1bのチップ支持面1cにダイボンド材6を介して半導体チップ2を固着する。
その後、ステップS3に示すワイヤボンディングを行う。ここでは、半導体チップ2のパッド2aとこれに対応するリード1aとを金線などのワイヤ(金属細線)4で接続する。
その後、ステップS4に示す樹脂封止(モールド)を行う。その際、まず、図12に示すように、樹脂成形金型9の下型9bの金型面9d上に封止用シートであるフィルムシート8を配置する。さらに、フィルムシート8上にリードフレーム1を配置した後、複数のリード1aの被接続面1gがフィルムシート8に密着するように樹脂成形金型9の型締め(クランプ)を行う。
続いて、タブ1bおよび吊りリード1eそれぞれの裏面1d,1f側に封止用樹脂を周り込ませて、タブ1bの裏面1dと、吊りリード1eの裏面1fの封止体3の周縁部に対応した箇所すなわち吊りリード1eの端部の裏面1f側が封止体3(封止用樹脂)によって覆われるように半導体チップ2および複数のワイヤ4を樹脂封止して封止体3を形成する。
なお、樹脂成形金型9の上型9aのキャビティ9cに封止用樹脂を注入する際に、図14に示すように、吊りリード1eの端部の外側のハーフエッチング加工が行われている領域P(図14に示す斜線部領域P)のさらに外側のハーフエッチング加工が行われていない箇所を樹脂成形金型9のゲート部9eで押さえ付けた状態で、図12のランナ9f、ゲート部9eおよびキャビティ9cに亘るレジン注入経路7により、図14に示す吊りリード1eの両脇のリード厚み分の間隙1kから、キャビティ9cに封止用樹脂を注入して樹脂封止を行う。
その際、吊りリード1eはハーフエッチング加工によって薄く形成されているため、ゲート口が広がり、キャビティ9cに流れ込む封止用樹脂の流動性を向上させることができる。
さらに、図12に示すように、タブ1bの裏面1dや吊りリード1eの裏面1fに突出部1jが設けられていることにより、樹脂注入時に樹脂流動圧によってタブ1bや吊りリード1eが裏面方向に押されても、突出部1jが樹脂成形金型9の下型9bの金型面9d上のフィルムシート8に接触し、これにより、タブ1bや吊りリード1eが突出部1jによって支えられて裏面方向に移動しなくなるため、樹脂流動圧によるタブ1bの裏面方向へのシフトを防ぐことができる。
その結果、タブ1bの裏面1dへの露出や封止体3の反りを防ぐことができ、QFN5の高さが規格外となったり、外観不良の発生に至ることを防止してQFN5の品質の向上を図ることができる。
なお、図13および図15の変形例に示すように、ゲート口を吊りリード1eの上側に配置して図13に示すレジン注入経路7としてもよく、この場合においてもゲート口が広がるため、キャビティ9cに流れ込む封止用樹脂の流動性を向上させることができる。この通常ゲートを使用したレジン注入方法の場合、図19に示すように、樹脂成形終了後に吊りリード1eの表面側にレジンバリ3bが形成される。したがって、吊りリード1eの切断時には、封止体3の角部の裏面側を成形金型10で支持し、その状態で封止体3の表面側(上側)から切断パンチ10dを進入させて吊りリード1eの切断を行う。
したがって、成形金型10の受け部10aには、レジンバリ3bを逃げるための凹形状(溝)を形成することなく、平坦な面(平坦部10c)の受け部10aを備えた成形金型10を用いて吊りリード1eの切断を行うことができる(図17参照)。
また、図16は、このレジン注入方法で封止を行った際の封止体3の外周ラインと吊りリード1eのハーフエッチング領域P(図15および図16に示す斜線部領域P)の位置関係を示すものであり、吊りリード1eのハーフエッチング領域Pが封止体3の角部の内側と外側に亘っているため、吊りリード1eの端部の裏面1f側が封止体3(封止用樹脂)によって覆われる構造を実現することができる。
これにより、封止体3の裏面3aの角部には吊りリード1eが露出しないため、吊りリード1eによるスタンドオフは形成されない。
ただし、吊りリード1e以外の複数のリード1aは、その被接続面1gをフィルムシート8に密着させるとともに、僅かにフィルムシート8にめり込ませた状態で樹脂成形を行うため、樹脂封止後、各リード1aの被接続面1gを封止体3の裏面3aから突出させることができ、各リード1aにスタンドオフを形成することができる。
樹脂封止終了後、図11のステップS5に示すリード切断を行う。
ここでは、図17のステップS5に示すように、封止体3の裏面3a側を上方に向けて切断金型10の受け部10aと押さえ部10bとでリード1aの切断しろ1mを挟んで固定し、この状態で封止体3の裏面3a側(上方)から切断パンチ10dを進入させてそれぞれの複数のリード1aを切断する。
すなわち、各リード1aには、封止体3の裏面3a側にスタンドオフが形成されており、かつリード切断面で発生するリードバリを各リード1aの表面側に形成することが好ましいため、リード切断時に各リード1aの裏面側である被接続面1g側を受けるのではなく表面側を受け、この状態でリード1aの裏面側(上方)から切断パンチ10dを進入させて切断を行う。
これにより、リード切断面に形成されるリードバリを各リード1aの表面側に向けて形成することができ、QFN5の実装基板などへの半田実装時の半田接続面積を増やすことができる。
その後、図11のステップS6に示すマーク工程に移る。ここでは、図17のステップS6に示すように、まず、封止体3の表裏を反転させ、封止体3の表面側を上方に向けて配置する。この状態で、封止体3の表面にレーザ11などを用いて封止体3の表面側から所望のマーキングを行う。
その後、図11のステップS7に示す個片化工程に移る。ここでは、図17のステップS7に示すように、封止体3の表面側を上方に向けた状態を維持し、この状態で封止体3の表面側から切断パンチ10dを進入させて吊りリード1eを切断して個片化を行う。すなわち、本実施の形態のQFN5では、その吊りリード1eにスタンドオフが形成されないため、吊りリード切断時に、吊りリード1eの端部に対応した封止体3の裏面3aの周縁部の箇所を、切断金型10の受け部10aの吊りリード1eの切断しろ1mより十分に広い面積の平坦部10cによって支持することが可能となり、この状態で吊りリード切断を行うことができる。
これにより、板厚ゲート使用時に行っていた反転工程を省略でき、また通常ゲート使用時における吊りリード切断時のレジン欠けの発生を防止することができ、QFN5の品質の向上を図ることができる。
このように、本実施の形態のQFN5の組み立てでは、マーク工程と個片化(吊りリード切断)工程において、封止体3の表面側を上方に向けた状態のまま処理を行うことができ、また封止体3の裏面側を上方に向けて配置する反転工程を省略できるため、マーキングと吊りリード切断の両方の処理を行うことが可能な一貫処理装置を用いることも可能である。この結果、製造コストの低減が可能となる。
なお、吊りリード切断は、マーク工程の有無に係わらず、封止体3の表面側から切断パンチ10dを進入させて行うことでレジン欠け防止の効果を得ることができるが、封止体3の裏面3a側から切断パンチ10dを進入させて切断を行ってもレジン欠けを低減する効果は得ることができる。したがって、マーク工程を行わない場合もしくはQFN5の個片化後にマーク工程を行う場合などには、リード切断と吊りリード切断の工程を、封止体3の裏面3a側を上方に向けた状態のまま続けて行ってもよい。
吊りリード切断による個片化終了後、図11のステップS8に示す収納を行って、QFN5をトレイ(またはマガジン)などに収納する。さらに、マーク工程を先に行った後に、リード切断と吊りリード切断の工程を行い個片化終了後、図11のステップS8に示す収納を行ってもよい。ただし、マーク工程をリード切断の前に行うと、リード切断後の洗浄によりマークに傷がつく虞や、あるいはマークが消えてしまう虞がある。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、半導体装置の一例としてQFN5を取り上げて説明したが、前記半導体装置は、少なくとも封止体3の裏面3aの角部に吊りリード1eの端部が露出しない構造のノンリード型のものであれば、QFN以外の他の半導体装置であってもよい。
本発明は、電子装置および半導体製造技術に好適である。
本発明の実施の形態の半導体装置の構造の一例を示す平面図である。 図1に示す半導体装置の構造の一例を示す裏面図である。 図1に示す半導体装置の角部の構造を示す拡大部分斜視図である。 図1に示す半導体装置の構造を封止体を透過して示す平面図である。 図4に示すA−A線に沿って切断した断面の構造を示す断面図である。 図4に示すB−B線に沿って切断した断面の構造を示す断面図である。 図4に示すA−A線に沿って切断した断面の構造の変形例を示す断面図である。 図7に示す構造を封止体を透過して示す拡大部分平面図である。 図1に示す半導体装置の角部の裏面のピン配置の一例を示す拡大部分裏面図である。 本発明の実施の形態の変形例の半導体装置の構造を示す裏面図である。 図1に示す半導体装置の製造方法の一例を示す組み立てフロー図である。 図11に示す半導体装置の製造方法のモールド工程における板厚ゲート使用時の樹脂注入方法の一例を示す部分断面図である。 図11に示す半導体装置の製造方法のモールド工程における通常ゲート使用時の樹脂注入方法の一例を示す部分断面図である。 図12に示す板厚ゲート使用時のゲートとリードの位置関係の一例を示す拡大部分平面図である。 図13に示す通常ゲート使用時のゲートとリードの位置関係の一例を示す拡大部分平面図である。 図15に示すフレームの角部の構造を示す部分拡大平面図である 図11に示す半導体装置の製造方法のリード切断から個片化までの各工程における加工状態の一例を示す部分拡大断面図および部分拡大側面図である。 図1に示す半導体装置の角部の裏面のピン配置の一例を示す拡大部分裏面図である。 図13に示す通常ゲート使用時における半導体装置の角部の構造を示す拡大部分斜視図である。
符号の説明
1 リードフレーム
1a リード
1b タブ(チップ搭載部)
1c チップ支持面
1d 裏面
1e 吊りリード
1f 裏面
1g 被接続面(一部)
1h 切断面
1i 肉厚部
1j 突出部
1k 間隙
1m 切断しろ
1n テーパ(面取り)
2 半導体チップ
2a パッド(電極)
2b 主面
2c 裏面
3 封止体
3a 裏面
3b レジンバリ
4 ワイヤ(金属細線)
5 QFN(半導体装置)
6 ダイボンド材
7 レジン注入経路
8 フィルムシート(封止用シート)
9 樹脂成形金型
9a 上型
9b 下型
9c キャビティ
9d 金型面
9e ゲート部
9f ランナ
10 切断金型
10a 受け部
10b 押さえ部
10c 平坦部
10d 切断パンチ
11 レーザ

Claims (15)

  1. 主面と、裏面と、その主面上に形成された半導体素子および複数の電極を有する半導体チップと、
    前記半導体チップを樹脂封止する封止体と、
    前記封止体の内部に配置されており、前記半導体チップと接続するチップ搭載部と、
    前記チップ搭載部を支持する吊りリードと、
    それぞれの一部が前記封止体の裏面の周縁部に露出しており、前記周縁部に並んで配置された複数のリードと、
    前記半導体チップの前記複数の電極とこれに対応する前記複数のリードとをそれぞれ接続する複数のワイヤとを有し、
    前記吊りリードにおける前記封止体の外周部に配置された端部は、前記封止体の裏面側において前記封止体によって覆われていることを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、前記チップ搭載部のチップ搭載側と反対側の裏面に突出部が設けられ、前記突出部は前記封止体の裏面に露出していることを特徴とする半導体装置。
  3. 請求項1記載の半導体装置において、前記吊りリードのチップ搭載側と反対側の裏面に突出部が設けられ、前記突出部は前記封止体の裏面に露出していることを特徴とする半導体装置。
  4. 請求項1記載の半導体装置において、前記チップ搭載部のチップ搭載側と反対側の裏面の中央部に突出部が設けられており、前記吊りリードのチップ搭載側と反対側の裏面に突出部が設けられ、前記チップ搭載部および前記吊りリードそれぞれの前記突出部は前記封止体の裏面に露出していることを特徴とする半導体装置。
  5. 請求項1記載の半導体装置において、前記チップ搭載部のチップ搭載側と反対側の裏面に突出部が設けられており、前記吊りリードのチップ搭載側と反対側の裏面の前記半導体チップの角部に対応した箇所に突出部が設けられ、前記チップ搭載部および前記吊りリードそれぞれの前記突出部は前記封止体の裏面に露出していることを特徴とする半導体装置。
  6. 請求項1記載の半導体装置において、前記チップ搭載部のチップ搭載側と反対側の裏面に複数の突出部が設けられており、前記吊りリードのチップ搭載側と反対側の裏面に突出部が設けられ、前記チップ搭載部および前記吊りリードそれぞれの前記突出部は前記封止体の裏面に露出していることを特徴とする半導体装置。
  7. 請求項6記載の半導体装置において、前記チップ搭載部および前記吊りリードは、それぞれの突出部領域を除いてそれ以外の領域がハーフエッチング加工されて成ることを特徴とする半導体装置。
  8. 請求項1記載の半導体装置において、前記吊りリードは、そのチップ搭載側と反対側の裏面が前記封止体によって覆われて前記封止体の裏面に露出していないことを特徴とする半導体装置。
  9. 請求項1記載の半導体装置において、前記チップ搭載部の面積は前記半導体チップの面積よりも小さいことを特徴とする半導体装置。
  10. (a)チップ搭載部と、その周囲に配置された複数のリードと、前記チップ搭載部を支持する吊りリードとを有するリードフレームを準備する工程と、
    (b)前記チップ搭載部に半導体チップを搭載する工程と、
    (c)前記半導体チップの電極とこれに対応する前記リードとをワイヤで接続する工程と、
    (d)樹脂成形金型の金型面に配置された封止用シート上に前記リードフレームを配置した後、前記リードフレームの前記複数のリードが前記封止用シートに密着するように前記樹脂成形金型の型締めを行い、その後、前記チップ搭載部および前記吊りリードそれぞれの裏面側に封止用樹脂を周り込ませて前記吊りリードの裏面の封止体の周縁部に対応した箇所が前記封止体によって覆われるように前記半導体チップおよび前記ワイヤを樹脂封止して前記封止体を形成する工程と、
    (e)前記リードフレームから前記リードおよび前記吊りリードを分離して個片化する工程とを有することを特徴とする半導体装置の製造方法。
  11. 請求項10記載の半導体装置の製造方法において、前記(d)工程で前記樹脂成形金型のキャビティに前記封止用樹脂を注入する際に、前記吊りリードの端部の外側を前記樹脂成形金型のゲート部で押さえ付けた状態で前記吊りリードの両脇のリード厚み分の間隙から前記キャビティに前記封止用樹脂を注入して前記樹脂封止を行うことを特徴とする半導体装置の製造方法。
  12. (a)樹脂成形金型の金型面に配置された封止用シート上に、チップ搭載部と吊りリードと複数のリードとを有するリードフレームを配置する工程と、
    (b)前記(a)工程後、前記リードフレームの前記複数のリードが前記封止用シートに密着するように前記樹脂成形金型の型締めを行う工程と、
    (c)前記(b)工程後、前記チップ搭載部および前記吊りリードそれぞれの裏面側に封止用樹脂を周り込ませて前記吊りリードの裏面の封止体の周縁部に対応した箇所が前記封止体によって覆われるように半導体チップを樹脂封止して前記封止体を形成する工程と、
    (d)前記封止体の裏面側から切断パンチを進入させて前記複数のリードを切断する工程と、
    (e)前記(d)工程後、前記封止体の表裏を反転させ、その後、前記封止体の表面に前記表面側からマーキングを行う工程と、
    (f)前記封止体の表面側から前記切断パンチを進入させて前記吊りリードを切断する工程とを有することを特徴とする半導体装置の製造方法。
  13. 請求項12記載の半導体装置の製造方法において、前記(f)工程で前記吊りリードを切断する際に、前記吊りリードの端部に対応した前記封止体の裏面の周縁部の箇所を、切断金型の前記吊りリードの切断しろより広い面積の平坦部によって支持した状態で切断することを特徴とする半導体装置の製造方法。
  14. チップ搭載部と、前記チップ搭載部に連結された吊りリードと、前記チップ搭載部の周囲に配置された複数のリードとを有するリードフレームと、
    複数の半導体素子及び複数の電極を有し、前記チップ搭載部上に配置された半導体チップと、
    前記半導体チップの前記複数の電極と前記複数のリードとを電気的に接続する複数のワイヤと、
    表面と、前記表面と反対側の裏面と、前記表面と前記裏面の間の側面とを有し、かつ、前記半導体チップ、前記チップ搭載部、前記複数のワイヤ及び前記複数のリードを封止する樹脂体とを有し、
    前記複数のリードの各々の一端部が前記樹脂体の前記裏面から露出され、
    前記複数のリード及び前記吊りリードは、前記樹脂体の前記側面において、前記リードフレームの切断により生じる切断面を有し、
    前記吊りリードの切断面は、前記樹脂体の裏面に達していないことを特徴とする半導体装置。
  15. 請求項14記載の半導体装置において、前記樹脂体の厚さ方向にける前記吊りリードの切断面の長さは、前記樹脂体の厚さ方向にける前記複数のリードの切断面の長さより短いことを特徴とする半導体装置。
JP2003396996A 2003-11-27 2003-11-27 半導体装置およびその製造方法 Pending JP2005159103A (ja)

Priority Applications (20)

Application Number Priority Date Filing Date Title
JP2003396996A JP2005159103A (ja) 2003-11-27 2003-11-27 半導体装置およびその製造方法
US10/983,706 US7282396B2 (en) 2003-11-27 2004-11-09 Method of manufacturing a semiconductor device including using a sealing resin to form a sealing body
KR20040097986A KR101054540B1 (ko) 2003-11-27 2004-11-26 반도체 장치 및 그 제조 방법
US11/853,798 US20080006916A1 (en) 2003-11-27 2007-09-11 Method of Manufacturing a Semiconductor Device
US12/277,144 US7691677B2 (en) 2003-11-27 2008-11-24 Method of manufacturing a semiconductor device
US12/624,342 US7833833B2 (en) 2003-11-27 2009-11-23 Method of manufacturing a semiconductor device
US12/624,309 US8053875B2 (en) 2003-11-27 2009-11-23 Method of manufacturing a semiconductor device
US13/101,199 US8513785B2 (en) 2003-11-27 2011-05-05 Method of manufacturing a semiconductor device
KR1020110061982A KR101054602B1 (ko) 2003-11-27 2011-06-24 반도체 장치의 제조 방법
KR1020110061983A KR101267148B1 (ko) 2003-11-27 2011-06-24 반도체 장치
KR1020110091315A KR101131353B1 (ko) 2003-11-27 2011-09-08 반도체 장치
KR1020120002527A KR101267140B1 (ko) 2003-11-27 2012-01-09 반도체 장치
US13/562,639 US8592961B2 (en) 2003-11-27 2012-07-31 Method of manufacturing a semiconductor device
KR1020120085661A KR101277391B1 (ko) 2003-11-27 2012-08-06 반도체 장치
KR1020130001922A KR101398311B1 (ko) 2003-11-27 2013-01-08 반도체 장치
US14/070,676 US9024419B2 (en) 2003-11-27 2013-11-04 Method of manufacturing semiconductor device
US14/702,969 US9425165B2 (en) 2003-11-27 2015-05-04 Method of manufacturing semiconductor device
US15/236,143 US9806035B2 (en) 2003-11-27 2016-08-12 Semiconductor device
US15/729,374 US10249595B2 (en) 2003-11-27 2017-10-10 Method of manufacturing a semiconductor device
US16/290,804 US10998288B2 (en) 2003-11-27 2019-03-01 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003396996A JP2005159103A (ja) 2003-11-27 2003-11-27 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009096178A Division JP4566266B2 (ja) 2009-04-10 2009-04-10 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005159103A true JP2005159103A (ja) 2005-06-16
JP2005159103A5 JP2005159103A5 (ja) 2007-01-11

Family

ID=34616512

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003396996A Pending JP2005159103A (ja) 2003-11-27 2003-11-27 半導体装置およびその製造方法

Country Status (3)

Country Link
US (12) US7282396B2 (ja)
JP (1) JP2005159103A (ja)
KR (7) KR101054540B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013168669A (ja) * 2013-04-18 2013-08-29 Agere Systems Inc 改良型パドルを有するクワッド・フラット・ノーリード(qfn)集積回路(ic)パッケージおよびこのパッケージを設計する方法
JP2014022399A (ja) * 2012-07-12 2014-02-03 Mitsui High Tec Inc リードフレームおよびリードフレームの製造方法
JP2018157222A (ja) * 2013-04-16 2018-10-04 ローム株式会社 半導体装置
US10312171B2 (en) 2013-04-16 2019-06-04 Rohm Co., Ltd. Semiconductor device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005159103A (ja) * 2003-11-27 2005-06-16 Renesas Technology Corp 半導体装置およびその製造方法
US7772974B2 (en) * 2005-02-28 2010-08-10 Cypak Ab Tamper evident seal system and method
US7304395B2 (en) * 2005-07-05 2007-12-04 Oki Electric Industry Co., Ltd. Semiconductor chip package
WO2007089209A1 (en) * 2006-02-01 2007-08-09 Infineon Technologies Ag Fabrication of a qfn integrated circuit package
JP5353153B2 (ja) * 2007-11-09 2013-11-27 パナソニック株式会社 実装構造体
US7960818B1 (en) * 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
CN102074517B (zh) * 2010-12-03 2013-01-02 日月光封装测试(上海)有限公司 球栅阵列封装构造
JP5940257B2 (ja) * 2011-08-01 2016-06-29 株式会社三井ハイテック リードフレーム及びリードフレームの製造方法並びにこれを用いた半導体装置
JP2013069741A (ja) * 2011-09-21 2013-04-18 Renesas Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法及び半導体装置の製造方法
JP5947107B2 (ja) * 2012-05-23 2016-07-06 ルネサスエレクトロニクス株式会社 半導体装置
US9741642B1 (en) * 2014-05-07 2017-08-22 UTAC Headquarters Pte. Ltd. Semiconductor package with partial plating on contact side surfaces
CN104157583B (zh) * 2014-08-28 2017-01-25 山东华芯半导体有限公司 一种芯片封装方法及模具
KR20170105476A (ko) * 2015-01-22 2017-09-19 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
CN104766843B (zh) * 2015-04-24 2017-10-10 南京晟芯半导体有限公司 一种可用smt工艺贴装的高功率半导体封装结构
JP2017147272A (ja) * 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
CN108886034B (zh) * 2016-03-29 2022-02-18 三菱电机株式会社 树脂封装型电力半导体装置的制造方法
CN109300835B (zh) * 2017-07-25 2021-04-09 北京北方华创微电子装备有限公司 一种晶片支撑结构、预热腔室和半导体处理设备
US10535812B2 (en) * 2017-09-04 2020-01-14 Rohm Co., Ltd. Semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242366A (ja) * 1997-02-24 1998-09-11 Ricoh Co Ltd 半導体装置
JP2000036556A (ja) * 1998-07-17 2000-02-02 Matsushita Electronics Industry Corp 半導体装置の製造方法とその半導体装置
JP2000307049A (ja) * 1999-04-23 2000-11-02 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2002261187A (ja) * 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置
JP2003197846A (ja) * 2001-12-27 2003-07-11 Mitsui High Tec Inc リードフレームおよびこれを用いた半導体装置
JP2003332511A (ja) * 2002-05-09 2003-11-21 Mitsui High Tec Inc リードフレームおよび半導体装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2002A (en) * 1841-03-12 Tor and planter for plowing
JPS61139052A (ja) 1984-12-11 1986-06-26 Matsushita Electric Ind Co Ltd 半導体集積回路部品
JPS61220361A (ja) 1985-03-26 1986-09-30 Matsushita Electric Ind Co Ltd 電子部品の捺印及びフレ−ム切断機
US5274914A (en) * 1986-11-25 1994-01-04 Hitachi, Ltd. Method of producing surface package type semiconductor package
JPH06232195A (ja) 1993-01-28 1994-08-19 Rohm Co Ltd 半導体装置の製造方法およびリードフレーム
JPH07235630A (ja) 1994-02-25 1995-09-05 Matsushita Electron Corp リードフレーム
JP3155933B2 (ja) * 1996-03-29 2001-04-16 キヤノン株式会社 電子写真用光透過性被記録材及び加熱定着方法
JP3012816B2 (ja) 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JP2915892B2 (ja) 1997-06-27 1999-07-05 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JP2951308B1 (ja) 1998-03-13 1999-09-20 松下電子工業株式会社 リードフレームの製造方法
JP2000091488A (ja) 1998-09-08 2000-03-31 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
JP2001127090A (ja) 1999-10-25 2001-05-11 Matsushita Electronics Industry Corp 樹脂封止型半導体装置の製造方法
JP2001156239A (ja) * 1999-11-25 2001-06-08 Matsushita Electronics Industry Corp 半導体装置及び半導体装置の製造方法
JP2002091488A (ja) 2000-01-31 2002-03-27 Matsushita Electric Ind Co Ltd 車載ナビゲーション装置
JP3547704B2 (ja) 2000-06-22 2004-07-28 株式会社三井ハイテック リードフレーム及び半導体装置
JP2002026190A (ja) 2000-07-03 2002-01-25 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP4387566B2 (ja) 2000-07-05 2009-12-16 パナソニック株式会社 樹脂封止型半導体装置
JP3660861B2 (ja) 2000-08-18 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4523138B2 (ja) 2000-10-06 2010-08-11 ローム株式会社 半導体装置およびそれに用いるリードフレーム
KR20020048572A (ko) * 2000-12-18 2002-06-24 정헌태 반도체 마킹 장비의 스트립 플리퍼 장치
US6700186B2 (en) 2000-12-21 2004-03-02 Mitsui High-Tec, Inc. Lead frame for a semiconductor device, a semiconductor device made from the lead frame, and a method of making a semiconductor device
JP4547086B2 (ja) * 2000-12-25 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
US6828661B2 (en) * 2001-06-27 2004-12-07 Matsushita Electric Industrial Co., Ltd. Lead frame and a resin-sealed semiconductor device exhibiting improved resin balance, and a method for manufacturing the same
JP2003031753A (ja) 2001-07-19 2003-01-31 Sony Corp 半導体装置及びその製造方法
US6710432B1 (en) * 2001-11-02 2004-03-23 National Semiconductor Corporation Integrated circuit package with low inductance ground path and improved thermal capability
JP3773855B2 (ja) * 2001-11-12 2006-05-10 三洋電機株式会社 リードフレーム
JP2003158234A (ja) 2001-11-21 2003-05-30 Hitachi Ltd 半導体装置及びその製造方法
US6894376B1 (en) * 2003-06-09 2005-05-17 National Semiconductor Corporation Leadless microelectronic package and a method to maximize the die size in the package
JP2005159103A (ja) 2003-11-27 2005-06-16 Renesas Technology Corp 半導体装置およびその製造方法
US7351611B2 (en) * 2004-02-20 2008-04-01 Carsem (M) Sdn Bhd Method of making the mould for encapsulating a leadframe package

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242366A (ja) * 1997-02-24 1998-09-11 Ricoh Co Ltd 半導体装置
JP2000036556A (ja) * 1998-07-17 2000-02-02 Matsushita Electronics Industry Corp 半導体装置の製造方法とその半導体装置
JP2000307049A (ja) * 1999-04-23 2000-11-02 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2002261187A (ja) * 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置
JP2003197846A (ja) * 2001-12-27 2003-07-11 Mitsui High Tec Inc リードフレームおよびこれを用いた半導体装置
JP2003332511A (ja) * 2002-05-09 2003-11-21 Mitsui High Tec Inc リードフレームおよび半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014022399A (ja) * 2012-07-12 2014-02-03 Mitsui High Tec Inc リードフレームおよびリードフレームの製造方法
JP2018157222A (ja) * 2013-04-16 2018-10-04 ローム株式会社 半導体装置
US10312171B2 (en) 2013-04-16 2019-06-04 Rohm Co., Ltd. Semiconductor device
JP2013168669A (ja) * 2013-04-18 2013-08-29 Agere Systems Inc 改良型パドルを有するクワッド・フラット・ノーリード(qfn)集積回路(ic)パッケージおよびこのパッケージを設計する方法

Also Published As

Publication number Publication date
US20150235987A1 (en) 2015-08-20
KR101054602B1 (ko) 2011-08-05
US9024419B2 (en) 2015-05-05
US9806035B2 (en) 2017-10-31
US9425165B2 (en) 2016-08-23
KR101131353B1 (ko) 2012-04-04
US8592961B2 (en) 2013-11-26
US20160351512A1 (en) 2016-12-01
KR101398311B1 (ko) 2014-05-27
KR101267140B1 (ko) 2013-05-24
KR20130018968A (ko) 2013-02-25
KR20120008086A (ko) 2012-01-25
US10249595B2 (en) 2019-04-02
KR20050051572A (ko) 2005-06-01
KR20110079800A (ko) 2011-07-08
US8513785B2 (en) 2013-08-20
US7833833B2 (en) 2010-11-16
KR20110079799A (ko) 2011-07-08
US20130020691A1 (en) 2013-01-24
KR20120101314A (ko) 2012-09-13
US20180047677A1 (en) 2018-02-15
US20190198477A1 (en) 2019-06-27
KR101267148B1 (ko) 2013-05-27
US20100065951A1 (en) 2010-03-18
US7691677B2 (en) 2010-04-06
US20080006916A1 (en) 2008-01-10
US20110204502A1 (en) 2011-08-25
US20090075427A1 (en) 2009-03-19
US7282396B2 (en) 2007-10-16
US8053875B2 (en) 2011-11-08
KR101277391B1 (ko) 2013-06-20
US20100068852A1 (en) 2010-03-18
US20050116327A1 (en) 2005-06-02
US10998288B2 (en) 2021-05-04
KR101054540B1 (ko) 2011-08-04
US20140054759A1 (en) 2014-02-27
KR20110105754A (ko) 2011-09-27

Similar Documents

Publication Publication Date Title
US10998288B2 (en) Method of manufacturing a semiconductor device
JP4566266B2 (ja) 半導体装置の製造方法
JP5184558B2 (ja) 半導体装置
JP5512784B2 (ja) 半導体装置の製造方法
JP4535513B2 (ja) 半導体装置
JP2014112714A (ja) 半導体装置
JP2005135938A (ja) 半導体装置およびその製造方法
JP2004200719A (ja) 半導体装置
JP2009176987A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090210

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090609