KR101054602B1 - 반도체 장치의 제조 방법 - Google Patents

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다다또시 단노
히로요시 다야
요시하루 시미즈
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

논 리드형의 반도체 장치의 품질의 향상을 도모한다. 반도체 칩(2)을 수지 밀봉하는 밀봉체와, 상기 밀봉체의 내부에 배치된 탭(1b)과, 탭(1b)을 지지하는 현수 리드(1e)와, 각각의 피접속면이 상기 밀봉체의 이면의 주연부에 노출된 복수의 리드와, 반도체 칩(2)의 패드와 상기 리드를 각각 접속하는 복수의 와이어로 이루어지고, 현수 리드(1e)에서의 상기 밀봉체의 외주부에 배치된 단부는, 상기 밀봉체의 이면측에 있어서 노출되지 않고서 상기 밀봉체에 의해서 피복되어 있고, 따라서, 수지 성형에 의한 현수 리드(1e)의 스탠드 오프가 형성되지 않기 때문에, 현수 리드 절단 시에, 상기 밀봉체의 이면의 각부(角部)를 절단 금형의 수납부의 현수 리드(1e)의 절단 여유보다 충분히 넓은 면적의 평탄부에 의해서 지지할 수 있고, 수지 파편의 발생을 방지하여 QFN(반도체 장치)의 품질의 향상을 도모할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 논 리드형의 반도체 장치의 품질 향상에 적용하기에 유효한 기술에 관한 것이다.
종래의 수지 밀봉형 반도체 장치의 제조 방법에서는, 반도체 칩이 탑재된 상태의 리드 프레임 중 적어도 리드부의 저면에 밀봉 시트를 밀착시킨다. 이 밀봉 시트는 리드부의 저면에 밀봉 수지가 돌아 들어가지 않도록 보호하고, 리드부의 저면을 소망하는 값의 스탠드 오프로서 노출시키기 위한 기능 부재이다(예를 들면, 특허 문헌1 참조).
또는, 밀봉 시트는 리드부의 저면에 밀봉 수지가 돌아 들어가지 않도록 보호하고, 리드부의 저면 및 랜드 전극의 저면을 원하는 값의 스탠드 오프로서 노출시키기 위한 기능 부재이다(예를 들면, 특허 문헌2 참조).
<특허 문헌1> 일본 특허 공개 2001-127090호 공보(도 6)
<특허 문헌2> 일본 특허 공개 2002-26223호 공보(도 6)
QFN(Quad Flat Non-leaded Package) 등의 논 리드형의 반도체 장치에서는, 각 리드의 일부가 밀봉체의 이면의 주연부에 노출되어 배치되고, 이들이 외부 단자로 되어 있다. 따라서, 수지 밀봉 시에는, 수지 성형 금형의 금형면에 밀봉용 시트를 배치하고, 또한 이 밀봉용 시트 상에 펠릿 본딩 및 와이어 본딩 완료한 리드 프레임을 배치하고, 각 리드의 이면(일부)과 밀봉용 시트를 밀착시켜 수지 성형을 행한다. 이에 의해, 각 리드의 이면에 밀봉용 수지가 부착하는 것을 방지함과 함께, 밀봉용 수지의 주입 시에 각 리드를 밀봉용 시트에 박히게 하여 놓음으로써, 밀봉체 형성 후, 밀봉체의 이면으로부터 각 리드를 약간 돌출시켜 스탠드 오프를 확보하고 있다.
또한, 스탠드 오프는, 밀봉체의 각부에 배치된 현수 리드에도 마찬가지로 형성된다. 단, 밀봉체의 각부의 표면(상면) 측에는 수지 성형용의 게이트 수지가 각부와 연결한 상태로 잔류하고 있기 때문에, 현수 리드 절단 시에 각부의 표면측에는 절단 금형의 수납부 측을 배치하는 것은 매우 곤란하며, 따라서, 현수 리드 절단 시에는 밀봉체의 각부의 이면측을 절단 금형의 상기 수납부로 지지하고, 이 상태에서 밀봉체의 표면측으로부터 절단 펀치를 진입시켜 현수 리드 절단을 행한다.
이 때, 현수 리드에도 스탠드 오프가 형성되어 있기 때문에, 스탠드 오프 부분을 피한 형상(예를 들면, 오목 형상)의 수납부를 갖는 절단 금형으로 각부의 이면측을 지지하여 절단을 행한다. 그런데, 스탠드 오프 주변의 수지 성형 상태의 변동과 절단 금형의 상기 수납부와의 밸런스에 의해, 현수 리드 절단 시에는, 현수 리드의 스탠드 오프 주변의 밀봉체가 절단 금형의 상기 수납부와 접촉하기 쉽고, 그 결과, 현수 리드 절단 시에, 현수 리드의 스탠드 오프 주변의 밀봉체가 절단 금형의 상기 수납부에 접촉하여 수지 파편이 발생하는 것이 문제로 된다.
또한, 밀봉체의 표면측에 회사명, 제품 코드 등을 기입하는 마크 공정은, 현수 리드의 절단에 앞서서, 다수 연결된 리드 프레임 상태에서 행하는 것이 제조 비용 저감에 유리하다. 이 때문에, 상기 리드를 절단하는 공정에서는, 밀봉체의 이면측이 상방으로 되도록 다수 연결된 리드 프레임을 배치하고, 상기 마크 공정에서는, 다수 연결된 리드 프레임을 한번 표리를 반전시켜, 밀봉체(3)의 표면측을 상방을 향하여 배치한다. 상기 마크 공정 후, 현수 리드의 절단 시에는, 또한 다수 연결된 리드 프레임의 표리를 반전시키는 공정이 필요하기 때문에, 조립의 스루풋이 저하하여, 제조 비용이 높아질 우려가 있다.
또한, 다른 반도체 장치(예를 들면, 박형의 QFP(Quad Flat Package 등)와 동일 두께의 반도체 칩을 탑재하는 경우 등에, QFN의 패키지 높이의 제약으로부터 탭(칩 탑재부)이나 현수 리드를 하프 에칭 가공에 의해서 얇게 형성하여 패키지 높이의 제약 내에 들어가도록 하고 있지만, 현수 리드가 얇아지고 또한 길기 때문에 현수 리드가 움직이기 쉬워져, 수지 밀봉할 때의 수지 주입 시의 수지 유동압에 의해서 탭이 이면 방향으로 시프트(이동)한다고 하는 현상이 발생한다.
이에 의해서, 탭이 밀봉체의 이면에 노출되거나, 밀봉체에 휘어짐이 발생하고, 그 결과, 패키지 높이가 규격 외로 되거나, 외관 불량이 발생한다고 하는 문제가 발생한다.
본 발명의 목적은 품질의 향상을 도모하는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 그 밖의 목적은 실장성의 향상을 도모하는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에서 분명해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
즉, 본 발명은 그 주면에 반도체 소자 및 복수의 전극을 갖는 반도체 칩과, 상기 반도체 칩을 수지 밀봉하는 밀봉체와, 상기 밀봉체의 내부에 배치되어 있고, 상기 반도체 칩과 접속하는 칩 탑재부와, 상기 칩 탑재부를 지지하는 현수 리드와, 각각의 일부가 상기 밀봉체의 이면의 주연부에 노출되어 있고, 상기 주연부에 나란히 배치된 복수의 리드와, 상기 반도체 칩의 상기 복수의 전극과 이것에 대응하는 상기 복수의 리드를 각각 접속하는 복수의 금속 세선을 갖고, 상기 현수 리드에 있어서의 상기 밀봉체의 외주부에 배치된 단부는, 상기 밀봉체의 이면측에서 상기 밀봉체에 의해서 피복되어 있다.
또한, 본 발명은, 칩 탑재부와 그 주위에 배치된 복수의 리드와 상기 칩 탑재부를 지지하는 현수 리드를 갖는 리드 프레임을 준비하는 공정과, 상기 칩 탑재부에 반도체 칩을 탑재하는 공정과, 상기 반도체 칩의 전극과 이것에 대응하는 상기 리드를 금속 세선으로 접속하는 공정과, 수지 성형 금형의 금형면에 배치된 밀봉용 시트 상에 상기 리드 프레임을 배치한 후, 상기 리드 프레임의 상기 복수의 리드가 상기 밀봉용 시트에 밀착하도록 상기 수지 성형 금형의 클램핑을 행하고, 그 후, 상기 칩 탑재부 및 상기 현수 리드 각각의 이면측에 밀봉용 수지를 돌아 넣고 상기 현수 리드의 이면의 밀봉체의 주연부에 대응한 개소가 상기 밀봉체에 의해서 피복되도록 상기 반도체 칩 및 상기 복수의 금속 세선을 수지 밀봉하여 상기 밀봉체를 형성하는 공정과, 상기 리드 프레임으로부터 상기 리드 및 상기 현수 리드를 분리하여 개편화하는 공정을 포함하는 것이다.
본원에서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 이하와 같다.
현수 리드에 있어서의 밀봉체의 외주부에 배치된 단부가, 이면측에 있어서 밀봉체에 의해 피복되어 있음으로써, 밀봉체의 이면의 각부에는 현수 리드가 노출되지 않고, 현수 리드에 의한 스탠드 오프가 형성되지 않는다. 이에 의해, 현수 리드 절단 시에는, 밀봉체의 이면의 각부를 절단 금형의 넓은 면적의 평탄부에 의해서 지지하여 절단하는 것이 가능해져, 수지 파편의 발생을 방지할 수 있다. 그 결과, 반도체 장치의 품질의 향상을 도모할 수 있다.
또한, 본 발명은 전자 장치 및 반도체 제조 기술에 적합하다.
도 1은 본 발명의 실시 형태의 반도체 장치의 구조의 일례를 도시하는 평면도.
도 2는 도 1에 도시하는 반도체 장치의 구조의 일례를 도시하는 이면도.
도 3은 도 1에 도시하는 반도체 장치의 각부의 구조를 도시하는 확대 부분 사시도.
도 4는 도 1에 도시하는 반도체 장치의 구조를 밀봉체를 투과하여 도시하는 평면도.
도 5는 도 4에 도시하는 A-A선을 따라서 절단한 단면의 구조를 도시하는 단면도.
도 6은 도 4에 도시하는 B-B선을 따라서 절단한 단면의 구조를 도시하는 단면도.
도 7은 도 4에 도시하는 A-A선을 따라서 절단한 단면의 구조의 변형예를 도시하는 단면도.
도 8은 도 7에 도시하는 구조를 밀봉체를 투과하여 도시하는 확대 부분 평면도.
도 9는 도 1에 도시하는 반도체 장치의 각부의 이면의 핀 배치의 일례를 도시하는 확대 부분 이면도.
도 10은 본 발명의 실시 형태의 변형예의 반도체 장치의 구조를 도시하는 이면도.
도 11은 도 1에 도시하는 반도체 장치의 제조 방법의 일례를 도시하는 조립 흐름도.
도 12는 도 11에 도시하는 반도체 장치의 제조 방법의 몰드 공정에 있어서의 판 두께 게이트 사용 시의 수지 주입 방법의 일례를 도시하는 부분 단면도.
도 13은 도 11에 도시하는 반도체 장치의 제조 방법의 몰드 공정에 있어서의 통상 게이트 사용 시의 수지 주입 방법의 일례를 도시하는 부분 단면도.
도 14는 도 12에 도시하는 판 두께 게이트 사용 시의 게이트와 리드의 위치 관계의 일례를 도시하는 확대 부분 평면도.
도 15는 도 13에 도시하는 통상 게이트 사용 시의 게이트와 리드의 위치 관계의 일례를 도시하는 확대 부분 평면도.
도 16은 도 15에 도시하는 프레임의 각부의 구조를 도시하는 부분 확대 평면도.
도 17은 도 11에 도시하는 반도체 장치의 제조 방법의 리드 절단에서 개편화까지의 각 공정에 있어서의 가공 상태의 일례를 도시하는 부분 확대 단면도 및 부분 확대 측면도.
도 18은 도 1에 도시하는 반도체 장치의 각부의 이면의 핀 배치의 일례를 도시하는 확대 부분 이면도.
도 19는 도 13에 도시하는 통상 게이트 사용 시에 있어서의 반도체 장치의 각부의 구조를 도시하는 확대 부분 사시도.
이하의 실시 형태에서는 특별히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙으로 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하여도 되는 것으로 한다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복의 설명은 생략한다.
(실시 형태)
도 1은 본 발명의 실시 형태의 반도체 장치의 구조의 일례를 도시하는 평면도, 도 2는 도 1에 도시하는 반도체 장치의 구조의 일례를 도시하는 이면도, 도 3은 도 1에 도시하는 반도체 장치의 각부의 구조를 도시하는 확대 부분 사시도, 도 4는 도 1에 도시하는 반도체 장치의 구조를 밀봉체를 투과하여 도시하는 평면도, 도 5는 도 4에 도시하는 A-A선을 따라서 절단한 단면의 구조를 도시하는 단면도, 도 6은 도 4에 도시하는 B-B선을 따라서 절단한 단면의 구조를 도시하는 단면도, 도 7은 도 4에 도시하는 A-A선을 따라서 절단한 단면의 구조의 변형예를 도시하는 단면도, 도 8은 도 7에 도시하는 구조를 밀봉체를 투과하여 도시하는 확대 부분 평면도, 도 9는 도 1에 도시하는 반도체 장치의 각부의 이면의 핀 배치의 일례를 도시하는 확대 부분 이면도, 도 10은 본 발명의 실시 형태의 변형예의 반도체 장치의 구조를 도시하는 이면도, 도 11은 도 1에 도시하는 반도체 장치의 제조 방법의 일례를 도시하는 조립 흐름도, 도 12는 도 11에 도시하는 반도체 장치의 제조 방법의 몰드 공정에 있어서의 판 두께 게이트 사용 시의 수지 주입 방법의 일례를 도시하는 부분 단면도, 도 13은 도 11에 도시하는 반도체 장치의 제조 방법의 몰드 공정에 있어서의 통상 게이트 사용 시의 수지 주입 방법의 일례를 도시하는 부분 단면도, 도 14는 도 12에 도시하는 판 두께 게이트 사용 시의 게이트와 리드의 위치 관계의 일례를 도시하는 확대 부분 평면도, 도 15는 도 13에 도시하는 통상 게이트 사용 시의 게이트와 리드의 위치 관계의 일례를 도시하는 확대 부분 평면도, 도 16은 도 15에 도시하는 프레임의 각부의 구조를 도시하는 부분 확대 평면도, 도 17은 도 11에 도시하는 반도체 장치의 제조 방법의 리드 절단으로부터 개편화까지의 각 공정에서의 가공 상태의 일례를 도시하는 부분 확대 단면도 및 부분 확대 측면도, 도 18은 도 1에 도시하는 반도체 장치의 각부의 이면의 핀 배치의 일례를 도시하는 확대 부분 이면도, 도 19는 도 13에 도시하는 통상 게이트 사용 시에 있어서의 반도체 장치의 각부의 구조를 도시하는 확대 부분 사시도이다.
도 1 내지 도 6에 도시하는 본 실시 형태의 반도체 장치는, 밀봉체(3)의 이면(3a)의 주연부에 복수의 리드(1a) 각각의 일부가 노출되어 나란히 배치된 소형의 논 리드형의 것이며, 본 실시 형태에서는 상기 반도체 장치의 일례로서, QFN(5)를 들어서 설명한다.
QFN(5)의 구성에 대하여 설명하면, 그 주면(2b)에 반도체 소자 및 복수의 패드(전극)(2a)를 갖는 반도체 칩(2)과, 반도체 칩(2)을 수지 밀봉하는 밀봉체(3)와, 밀봉체(3)의 내부에 배치되어 있고, 또한 반도체 칩(2)과 접속하는 칩 탑재부인 탭(1b)과, 탭(1b)을 그 각부에서 연결하여 지지하는 현수 리드(1e)와, 각각의 피접속면(일부)(1g)이 밀봉체(3)의 이면(3a)의 주연부에 노출되어 있고, 또한 상기 주연부에 나란히 배치된 복수의 리드(1a)와, 반도체 칩(2)의 복수의 패드(2a)와 이것에 대응하는 상기 복수의 리드(1a)를 각각 접속하는 복수의 와이어(금속 세선)(4)로 이루어지고, 현수 리드(1e)에 있어서의 밀봉체(3)의 외주부에 배치된 단부는, 밀봉체(3)의 이면(3a) 측에 있어서 밀봉체(3)에 의해서 피복되어 있다.
즉, 현수 리드(1e)의 단부는, 도 2에 도시한 바와 같이, 밀봉체(3)의 이면(3a)의 각부에 노출되어 있지 않고, 밀봉체(3)의 내부에 매립되어 있다. 단, 밀봉체(3)의 각부에 있어서, 현수 리드(1e)는 도 3에 도시한 바와 같이 그 절단면(1h)이 밀봉체(3)의 각부의 측면에 노출되어 있다.
이와 같이 현수 리드(1e)에 있어서의 밀봉체(3)의 외주부에 배치된 단부가, 그 이면(1f) 측에 있어서 밀봉체(3)에 의해서 피복되고, 밀봉체(3)의 이면(3a)의 각부에 노출되지 않는 구조 때문에, 수지 성형에 의한 현수 리드(1e)의 스탠드 오프(리드 부분의 밀봉체(3)의 이면(3a)으로부터의 돌출)는 형성되지 않는다. 이에 의해, 현수 리드 절단 시에는, 도 17에 도시한 바와 같이, 밀봉체(3)의 이면(3a)의 각부를 절단 금형(10)의 수납부(10a)의 현수 리드(1e)의 절단 여유(cutting allowance)(1m)보다 넓은 면적의 평탄부(10c)에 의해서 지지하여 절단하는 것이 가능하게 되어, 그 결과, 수지 파편의 발생을 방지할 수 있다.
또한, 본 실시 형태의 QFN(5)는, 탭(1b)과 이것을 지지하는 현수 리드(1e)가 하프 에칭 가공 등에 의해서 얇게 형성되어 있고, 도 5에 도시한 바와 같이 각각 밀봉체(3)의 내부에 매립되어 있다. 단, 탭(1b) 및 현수 리드(1e) 각각에 있어서 각 이면(1d, 1f)의 일부에 돌출부(1j)가 마련되고, 이 돌출부(1j)가, 도 2 및 도 5에 도시한 바와 같이, 밀봉체(3)의 이면(3a)에 노출되어 있다.
또한, 탭(1b)이나 현수 리드(1e)를 얇게 하는 가공 방법으로서는, 하프 에칭 가공에 한하지 않고, 코이닝 가공 등의 하프 에칭 이외의 가공 방법을 채용해도 된다. 본 실시 형태의 QFN(5)에서는, 탭(1b)이나 현수 리드(1e)는, 리드 프레임(1)(도 12 참조)의 제조 단계에서, 각각의 돌출부(1j)에 상당하는 영역을 제외하고 그 이외의 영역이 하프 에칭 가공되어 형성된 것이고, 하프 에칭 가공되지 않은 영역이 돌출부(1j)로 되어 있다.
이와 같이 탭(1b)이나 현수 리드(1e)의 이면(1d, 1f)에 돌출부(1j)가 마련되어 있음으로써, 수지 밀봉할 때의 수지 주입 시에 수지 유동압에 의해서 탭(1b)이나 현수 리드(1e)가 이면 방향으로 눌리더라도, 돌출부(1j)가, 도 12에 도시한 바와 같이, 수지 성형 금형(9)의 금형면(9d) 상의 필름 시트(밀봉용 시트)(8)에 접촉하고, 이에 의해, 탭(1b)이나 현수 리드(1e)가 돌출부(1j)에 의해서 지지되어 이면 방향으로 이동하지 않게 되기 때문에, 수지 유동압에 의한 탭(1b)의 이면 방향으로의 시프트(이동)를 방지할 수 있다.
또한, 돌출부(1j)는, 수지 주입 시에 탭(1b)을 지지하여 탭(1b)의 이면측으로의 시프트를 방지하는 것이기 때문에, 도 5 및 도 6에 도시한 바와 같이, 탭(1b)의 이면(1d)의 중앙부에 마련되어 있는 것이 바람직하고, 또한 그 주위에도 마련함으로써, 복수의 돌출부(1j)가 마련되어 있어도 된다. 단, 탭(1b)의 이면(1d)의 하층에 배선을 인출하기 위해서, 될 수 있는 한 돌출부(1j)를 배치하지 않는 것이 바람직하다. 또한 이 때 탭(1b)에 대해서는, 탭(1b)의 면적이 반도체 칩(2)의 면적보다도 큰 탭(대탭)(1b)을 이용할지, 혹은 탭(1b)의 면적이 반도체 칩(2)의 면적보다도 작은 탭(소탭)(1b)을 이용할지는 어느 쪽이어도 상관없다. 그러나, 탭(1b)의 면적을 반도체 칩(2)의 면적보다도 작게 함으로써, 땜납 리플로 시의 박리를 방지하고, 온도 사이클 시의 응력을 저감하기 때문에, 실장 신뢰성이 향상된다.
또한, 현수 리드(1e)에 있어서는, 예를 들면, 도 7 및 도 8의 변형예에 도시한 바와 같이, 그 이면(1f)의 반도체 칩(2)의 각부에 대응한 개소에 돌출부(1j)가 마련되어 있는 것이 바람직하고, 이에 덧붙여 탭(1b)의 이면(1d)의 중앙부에 돌출부(1j)가 마련되어 있는 경우, 도 2에 도시한 바와 같이, 밀봉체(3)의 이면(3a)에는, 5 개소에서 돌출부(1j)가 노출되게 된다.
이에 의해, 탭(1b)의 로케이션의 안정화를 도모하고, 탭(1b) 자체가 경사지는 것을 방지할 수 있다.
또한, 다핀화에 의해서 핀 수가 증가하면, 핀간 피치가 작아지는 경향이 있기 때문에, 밀봉체(3)의 이면(3a)의 각부에서는 현수 리드(1e)가 노출되어 있지 않는 것은 핀 배치에 대해서도 바람직하다. 예를 들면, 9㎜×9㎜의 패키지 사이즈로, 64 핀의 QFN(5)의 경우, 도 9에 도시한 바와 같이, 핀간 피치를 A로 하고, 각부에 있어서의 핀간 거리를 B로 하고, 리드(1a)의 노출부인 피접속면(1g)의 길이를 C로 하면, A>B>C로 되도록 각 치수를 정하는 것이 바람직하고, 이 경우에 있어서도, 각부에 있어서 밀봉체(3)의 내부에 현수 리드(1e)가 매립된 본 실시 형태의 QFN 구조를 채용하는 것이 유효하다. 또한, 도 18에 도시한 바와 같이 패키지의 소형화에 수반하여, 다핀화에 의한 협피치화가 진행되면 각부에서의 핀간 거리 B도 짧아지기 때문에, 각부의 리드(1a)에 있어서 현수 리드(1e) 측의 모서리에는, 테이퍼(모따기)(1n)를 형성해 놓는 것이 바람직하다.
또한, 도 10의 변형예에 도시한 바와 같이, 본 실시 형태의 QFN(5)에서는, 탭(1b)이나 현수 리드(1e)에 반드시 돌출부(1j)를 마련하지 않아도 되고, 밀봉체(3)의 이면(3a) 측에 탭(1b)이나 현수 리드(1e)가 전혀 노출되어 있지 않는 구조로 하여도 무방하다. 즉, 탭(1b) 및 현수 리드(1e)를, 이들 이면(1d, 1f)을 하프 에칭 가공하여 얇게 형성함과 함께 돌출부(1j)는 마련하지 않는 구조로 하는 것이며, 이 경우에도, 밀봉체(3)의 이면(3a)의 각부에 현수 리드(1e)가 노출되지 않기 때문, 수지 성형에 의한 현수 리드(1e)의 스탠드 오프가 형성되지 않고, 그 결과, 현수 리드 절단 시의 수지 파편의 발생을 방지할 수 있다.
이상과 같이, 본 실시 형태의 QFN(5)에서는, 현수 리드(1e)에 있어서의 밀봉체(3)의 외주부에 배치된 단부가, 이면(1f) 측에 있어서 밀봉체(3)에 의해서 피복되어 있는 것에 의해, 밀봉체(3)의 이면(3a)의 각부에는 현수 리드(1e)가 노출되지 않고, 따라서, 현수 리드(1e)에 의한 스탠드 오프가 형성되지 않는다. 이에 의해, 현수 리드 절단 시에는, 도 17에 도시한 바와 같이, 밀봉체(3)의 이면(3a)의 각부를 절단 금형(10)의 수납부(10a)의 현수 리드(1e)의 절단 여유(1m)보다 넓은 면적의 평탄부(10c)에 의해서 지지하여 절단하는 것이 가능하게 되기 때문에, 수지 파편의 발생을 방지할 수 있다.
그 결과, QFN(5)의 품질의 향상을 도모할 수 있다.
또한, 밀봉체(3)의 이면(3a)의 각부에 현수 리드(1e)가 노출되지 않기 때문에, QFN(5)을 실장하는 실장 기판에 있어서, 밀봉체(3)의 이면(3a)의 각부에 대응한 영역에 배선을 인출할 수 있어, QFN(5)의 실장성의 향상을 도모할 수 있다.
또한, 탭(1b)의 이면(1d)이나 현수 리드(1e)의 이면(1f) 중 적어도 한쪽 혹은 양자에 돌출부(1j)가 마련되어 있음으로써, 수지 밀봉할 때의 수지 주입 시에 수지 유동압에 의해서 탭(1b)이나 현수 리드(1e)가 이면 방향으로 눌리더라도, 도 12에 도시한 바와 같이, 돌출부(1j)가 수지 성형 금형(9)의 금형면(9d) 상의 필름 시트(8)에 접촉하여 탭(1b)이나 현수 리드(1e)를 지지한다.
이에 의해, 탭(1b)이나 현수 리드(1e)가 돌출부(1j)에 의해서 지지되어 이면 방향으로 이동하지 않게 되기 때문에, 수지 유동압에 의한 탭(1b)의 이면 방향으로의 시프트(이동)를 방지할 수 있다. 따라서, 탭(1b)의 이면(1d)에의 노출이나 밀봉체(3)의 휘어짐을 방지할 수 있고, QFN(5)의 높이가 규격 외로 되거나, 외관 불량의 발생에 이르는 것을 방지하여 QFN(5)의 품질의 향상을 도모할 수 있다.
또한, 도 12에 도시한 바와 같이, 반도체 칩(2)은, 탭(1b)의 칩 지지면(1c) 상에 다이본드재(예를 들면, 은 페이스트 등)(6)에 의해서 고정되어 있고, 반도체 칩(2)의 이면(2c)과 탭(1b)의 칩 지지면(1c)이 접속되어 있다.
또한, QFN(5)의 밀봉부(3)의 이면(3a)의 주연부에 나란히 배치된 각 리드(1a)는, 도 6에 도시한 바와 같이, 육후부(1i)를 갖고 있고, 이들의 일부가 피접속면(1g)으로서 밀봉체(3)의 이면(3a)에 노출되어 있다. 이 피접속면(1g)에는 외장 도금으로서, 땜납 도금 또는 팔라듐 도금 등이 형성되어 있다.
또한, 탭(1b), 현수 리드(1e) 및 각 리드(1a)는 예를 들면 구리 합금 등의 박판재에 의해서 형성되어 있다.
또한, 반도체 칩(2)은 예를 들면, QFN(5)의 박형화에 대응하여 그 이면(2c)이 백그라인드(이면 연마)된 것이며, 칩 두께는 예를 들면, 0.2㎜(200㎛)이다.
또한, 반도체 칩(2)의 패드(2a)와 이것에 대응하는 리드(1a)를 접속하는 금속 세선인 와이어(4)는, 예를 들면 금선 등이다.
또한, 밀봉체(3)는 몰딩 방법에 의한 수지 밀봉에 의해서 형성되고, 이 때 이용되는 밀봉용 수지는 예를 들면, 열 경화성의 에폭시 수지 등이다.
다음에, 도 11에 도시하는 조립 흐름을 이용하여 본 실시 형태의 QFN(5)(반도체 장치)의 제조 방법에 대하여 설명한다.
우선, QFN(5)가 박형화 대응의 것인 경우, 단계 S1에 기술하는 백그라인드에 의해 반도체 웨이퍼의 이면 연마를 행하여 반도체 웨이퍼를 얇게 형성한다. 예를 들면, 두께가 200㎛로 되도록 이면 연마를 행한다. 단, 박형화 대응을 위한 반도체 웨이퍼의 이면 연마는 반드시 행하지는 않더라도 무방하다.
한편, 반도체 칩(2)을 탑재 가능한 탭(1b)과, 그 주위에 배치된 복수의 리드(1a)와, 탭(1b)을 지지하는 현수 리드(1e)를 갖고, 또한 탭(1b) 및 현수 리드(1e) 각각의 이면(1d, 1f)이 하프 에칭 가공 등에 의해서 얇게 형성되어 있음과 함께, 탭(1b) 및 현수 리드(1e) 각각의 이면(1d, 1f)에 돌출부(1j)가 마련된 리드 프레임(1)을 준비한다.
그 후, 단계 S2에 기술하는 다이 본딩을 행한다. 여기서는, 리드 프레임(1)의 칩 탑재부인 탭(1b)의 칩 지지면(1c)에 다이본드재(6)를 개재하여 반도체 칩(2)을 고착한다.
그 후, 단계 S3에 기술하는 와이어 본딩을 행한다. 여기서는, 반도체 칩(2)의 패드(2a)와 이것에 대응하는 리드(1a)를 금선 등의 와이어(금속 세선)(4)로 접속한다.
그 후, 단계 S4에 기술하는 수지 밀봉(몰드)을 행한다. 그 때, 우선, 도 12에 도시한 바와 같이, 수지 성형 금형(9)의 하금형(9b)의 금형면(9d) 상에 밀봉용 시트인 필름 시트(8)를 배치한다. 또한, 필름 시트(8) 상에 리드 프레임(1)을 배치한 후, 복수의 리드(1a)의 피접속면(1g)이 필름 시트(8)에 밀착하도록 수지 성형 금형(9)의 클램핑(클램프)을 행한다.
계속해서, 탭(1b) 및 현수 리드(1e) 각각의 이면(1d, 1f) 측에 밀봉용 수지를 돌아 넣고, 탭(1b)의 이면(1d)과, 현수 리드(1e)의 이면(1f)의 밀봉체(3)의 주연부에 대응한 개소 즉 현수 리드(1e)의 단부의 이면(1f) 측이 밀봉체(3)(밀봉용 수지)에 의해서 피복되도록 반도체 칩(2) 및 복수의 와이어(4)를 수지 밀봉하여 밀봉체(3)를 형성한다.
또한, 수지 성형 금형(9)의 상형(9a)의 캐비티(9c)에 밀봉용 수지를 주입할 때에, 도 14에 도시한 바와 같이, 현수 리드(1e)의 단부의 외측의 하프 에칭 가공이 행하여져 있는 영역 P(도 14에 도시하는 사선부 영역 P)의 더 외측의 하프 에칭 가공이 행하여져 있지 않은 개소를 수지 성형 금형(9)의 게이트부(9e)로 밀어붙인 상태에서, 도 12의 러너(9f), 게이트부(9e) 및 캐비티(9c)에 걸친 수지 주입 경로(7)에 의해, 도 14에 도시하는 현수 리드(1e)의 양편의 리드 두께 분의 간극(1k)으로부터, 캐비티(9c)에 밀봉용 수지를 주입하여 수지 밀봉을 행한다.
이 때, 현수 리드(1e)는 하프 에칭 가공에 의해서 얇게 형성되어 있기 때문에, 게이트 입구가 넓어져, 캐비티(9c)에 유입되는 밀봉용 수지의 유동성을 향상시킬 수 있다.
또한, 도 12에 도시한 바와 같이, 탭(1b)의 이면(1d)이나 현수 리드(1e)의 이면(1f)에 돌출부(1j)가 마련되어 있는 것에 의해, 수지 주입 시에 수지 유동압에 의해서 탭(1b)이나 현수 리드(1e)가 이면 방향으로 눌리더라도, 돌출부(1j)가 수지 성형 금형(9)의 하금형(9b)의 금형면(9d) 상의 필름 시트(8)에 접촉하고, 이에 의해, 탭(1b)이나 현수 리드(1e)가 돌출부(1j)에 의해서 지지되어 이면 방향으로 이동하지 않게 되기 때문에, 수지 유동압에 의한 탭(1b)의 이면 방향으로의 시프트를 방지할 수 있다.
그 결과, 탭(1b)의 이면(1d)에의 노출이나 밀봉체(3)의 휘어짐을 방지할 수 있고, QFN(5)의 높이가 규격 외로 되거나, 외관 불량의 발생에 이르는 것을 방지하여 QFN(5)의 품질의 향상을 도모할 수 있다.
또한, 도 13 및 도 15의 변형예에 도시한 바와 같이, 게이트 입구를 현수 리드(1e)의 상측에 배치하여 도 13에 도시하는 수지 주입 경로(7)로 하여도 되고, 이 경우에 있어서도 게이트 입구가 넓어지기 때문에, 캐비티(9c)에 유입되는 밀봉용 수지의 유동성을 향상시킬 수 있다. 이 통상 게이트를 사용한 수지 주입 방법의 경우, 도 19에 도시한 바와 같이, 수지 성형 종료 후에 현수 리드(1e)의 표면측에 수지 버어(3b)가 형성된다. 따라서, 현수 리드(1e)의 절단 시에는, 밀봉체(3)의 각부의 이면측을 성형 금형(10)으로 지지하고, 그 상태에서 밀봉체(3)의 표면측(상측)으로부터 절단 펀치(10d)를 진입시켜 현수 리드(1e)의 절단을 행한다.
따라서, 성형 금형(10)의 수납부(10a)에는, 수지 버어(3b)를 피하기 위한 오목 형상(홈)을 형성하지 않고, 평탄한 면(평탄부(10c))의 수납부(10a)를 구비한 성형 금형(10)을 이용하여 현수 리드(1e)의 절단을 행할 수 있다(도 17 참조).
또한, 도 16은 이 수지 주입 방법으로 밀봉을 행했을 때의 밀봉체(3)의 외주 라인과 현수 리드(1e)의 하프 에칭 영역 P(도 15 및 도 16에 도시하는 사선부 영역 P)의 위치 관계를 나타내는 것이고, 현수 리드(1e)의 하프 에칭 영역 P가 밀봉체(3)의 각부의 내측과 외측에 걸쳐 있기 때문에, 현수 리드(1e)의 단부의 이면(1f) 측이 밀봉체(3)(밀봉용 수지)에 의해서 피복되는 구조를 실현할 수 있다.
이에 의해, 밀봉체(3)의 이면(3a)의 각부에는 현수 리드(1e)가 노출되지 않기 때문에, 현수 리드(1e)에 의한 스탠드 오프가 형성되지 않는다.
단, 현수 리드(1e) 이외의 복수의 리드(1a)는, 그 피접속면(1g)을 필름 시트(8)에 밀착시킴과 함께, 약간 필름 시트(8)에 박히게 한 상태에서 수지 성형을 행하기 때문에, 수지 밀봉 후, 각 리드(1a)의 피접속면(1g)을 밀봉체(3)의 이면(3a)으로부터 돌출시킬 수 있고, 각 리드(1a)에 스탠드 오프를 형성할 수 있다.
수지 밀봉 종료 후, 도 11의 단계 S5에 기술하는 리드 절단을 행한다.
여기서는, 도 17의 단계 S5에 도시한 바와 같이, 밀봉체(3)의 이면(3a) 측을 상방을 향하여 절단 금형(10)의 수납부(10a)와 가압부(10b)에 의해 리드(1a)의 절단 여유(1m)를 개재하여 고정하고, 이 상태에서 밀봉체(3)의 이면(3a) 측(상방)으로부터 절단 펀치(10d)를 진입시켜 각각의 복수의 리드(1a)를 절단한다.
즉, 각 리드(1a)에는, 밀봉체(3)의 이면(3a) 측에 스탠드 오프가 형성되어 있고, 또한 리드 절단면에서 발생하는 리드 버어를 각 리드(1a)의 표면측에 형성하는 것이 바람직하기 때문에, 리드 절단 시에 각 리드(1a)의 이면측인 피접속면(1g) 측을 받는 것이 아니라 표면측을 받고, 이 상태에서 리드(1a)의 이면측(상방)으로부터 절단 펀치(10d)를 진입시켜 절단을 행한다.
이에 의해, 리드 절단면에 형성되는 리드 버어를 각 리드(1a)의 표면측을 향하여 형성할 수 있고, QFN(5)의 실장 기판 등에의 땜납 실장 시의 땜납 접속 면적을 늘릴 수 있다.
그 후, 도 11의 단계 S6에 기술하는 마크 공정으로 옮긴다. 여기서는, 도 17의 단계 S6에 도시한 바와 같이, 우선, 밀봉체(3)의 표리를 반전시켜, 밀봉체(3)의 표면측을 상방을 향하여 배치한다. 이에서, 밀봉체(3)의 표면에 레이저(11) 등을 이용하여 밀봉체(3)의 표면측으로부터 소망의 마킹을 행한다.
그 후, 도 11의 단계 S7에 기술하는 개편화 공정으로 옮긴다. 여기서는, 도 17의 단계 S7에 도시한 바와 같이, 밀봉체(3)의 표면측을 상방을 향한 상태를 유지하고, 이 상태에서 밀봉체(3)의 표면측으로부터 절단 펀치(10d)를 진입시켜 현수 리드(1e)를 절단하여 개편화를 행한다. 즉, 본 실시 형태의 QFN(5)에서는, 그 현수 리드(1e)에 스탠드 오프가 형성되지 않기 때문에, 현수 리드 절단 시에, 현수 리드(1e)의 단부에 대응한 밀봉체(3)의 이면(3a)의 주연부의 개소를, 절단 금형(10)의 수납부(10a)의 현수 리드(1e)의 절단 여유(1m)보다 충분히 넓은 면적의 평탄부(10c)에 의해서 지지하는 것이 가능해져, 이 상태에서 현수 리드 절단을 행할 수 있다.
이에 의해, 판 두께 게이트 사용 시에 행하고 있던 반전 공정을 생략할 수 있고, 또한 통상 게이트 사용 시에 있어서의 현수 리드 절단 시의 수지 파편의 발생을 방지할 수 있어, QFN(5)의 품질의 향상을 도모할 수 있다.
이와 같이, 본 실시 형태의 QFN(5)의 조립에서는, 마크 공정과 개편화(현수 리드 절단) 공정에 있어서, 밀봉체(3)의 표면측을 상방을 향한 상태 그대로 처리를 행할 수 있고, 또한 밀봉체(3)의 이면측을 상방을 향하여 배치하는 반전 공정을 생략할 수 있기 때문에, 마킹과 현수 리드 절단의 양방의 처리를 행하는 것이 가능한 일관 처리 장치를 이용하는 것도 가능하다. 그 결과, 제조 비용의 저감이 가능해진다.
또한, 현수 리드 절단은, 마크 공정의 유무에 상관없이, 밀봉체(3)의 표면측으로부터 절단 펀치(10d)를 진입시켜 행함으로써 수지 파편 방지의 효과를 얻을 수 있지만, 밀봉체(3)의 이면(3a) 측으로부터 절단 펀치(10d)를 진입시켜 절단을 행하여도 수지 파편을 저감하는 효과는 얻을 수 있다. 따라서, 마크 공정을 행하지 않는 경우 혹은 QFN(5)의 개편화 후에 마크 공정을 행하는 경우 등에는, 리드 절단과 현수 리드 절단의 공정을, 밀봉체(3)의 이면(3a) 측을 상방을 향한 상태 그대로 계속해서 행하여도 무방하다.
현수 리드 절단에 의한 개편화 종료 후, 도 11의 단계 S8에 기술하는 수납을 행하여, QFN(5)을 트레이(또는 매거진) 등에 수납한다. 또한, 마크 공정을 앞서 행한 후에, 리드 절단과 현수 리드 절단의 공정을 행하고 개편화 종료 후, 도 11의 단계 S8에 기술하는 수납을 행하여도 된다. 단, 마크 공정을 리드 절단 전에 행하면, 리드 절단 후의 세정에 의해 마크에 상처가 날 우려나, 혹은 마크가 사라져 버릴 우려가 있다.
이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태에서는, 반도체 장치의 일례로서 QFN(5)을 들어서 설명했지만, 상기 반도체 장치는 적어도 밀봉체(3)의 이면(3a)의 각부에 현수 리드(1e)의 단부가 노출되지 않는 구조의 논 리드형이 것이면, QFN 이외의 다른 반도체 장치이어도 된다.
1 : 리드 프레임
1b : 탭(칩 탑재부)
1e : 현수 리드
1f : 이면
1j : 돌출부
1k : 간극
2 : 반도체 칩
2b : 주면
8 : 필름 시트(밀봉용 시트)
9 : 수지 성형 금형
9c : 캐비티
9d : 금형면
9e : 게이트부

Claims (13)

  1. (a) 반도체 칩이 탑재된 칩 탑재부, 상기 칩 탑재부에 일단부가 접속된 현수 리드, 및 상기 칩 탑재부의 주위에 배치된 복수의 리드를 갖는 리드 프레임을 준비하는 공정으로서, 상기 현수 리드의 타단부의 두께가 상기 리드의 두께보다도 얇은 리드 프레임을 준비하는 공정과,
    (b) 상형과 하형을 갖는 수지 성형 금형의 캐비티 내에 상기 반도체 칩이 위치하도록 상기 수지 성형 금형의 금형 면 상에 배치된 밀봉용 시트 위에 상기 리드 프레임을 배치하고, 상기 상형과 상기 하형에 의해서 상기 리드 프레임을 클램핑하는 공정과,
    (c) 상기 수지 성형 금형의 상기 캐비티 내에 수지를 주입함으로써, 상기 반도체 칩을 수지 밀봉하는 밀봉체를 형성하는 공정으로서,
    상기 밀봉체의 상면과 동일한 방향을 향한 상기 리드의 표면의 일부 및 상기 현수 리드의 상기 타단부의 표면이 상기 밀봉체로부터 노출하고, 상기 현수 리드의 상기 타단부의 이면이 상기 밀봉체에 의해 덮여지고, 상기 리드의 이면이 상기 밀봉체의 두께 방향에 있어서, 상기 밀봉체의 하면으로부터 돌출하도록 상기 밀봉체를 형성하는 공정과,
    (d) 상기 (c) 공정 후, 상기 리드의 이면 측으로부터 절단 펀치를 진입시켜서 상기 리드를 절단하는 공정과,
    (e) 상기 (d) 공정 후, 상기 현수 리드의 상기 타단부의 이면에 형성된 상기 밀봉체의 일부를 절단 금형에 의해 지지한 상태에서, 상기 현수 리드의 상기 타단부의 상기 표면으로부터 상기 이면을 향하는 방향으로 상기 현수 리드를 절단하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (e) 공정에 있어서의 상기 현수 리드의 상기 타단부의 이면에 형성된 상기 밀봉체의 일부의 지지는, 상기 절단 금형의 평탄부에 의해서 지지하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (e) 공정에 있어서의 상기 절단 금형이 지지하는 상기 밀봉체의 일부는, 상기 밀봉체의 하면의 각부인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (e) 공정에 있어서의 상기 절단 금형이 지지하는 상기 밀봉체의 일부는, 상기 현수 리드의 상기 타단부에 대응한 상기 밀봉체의 하면의 주연부인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (e) 공정에 있어서의 상기 현수 리드의 절단은, 상기 절단 금형의 절단 펀치에 의해 절단하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 (e) 공정에 있어서, 상기 절단 금형의 상기 밀봉체의 일부를 지지하는 부분의 면적은, 상기 현수 리드의 절단 여유보다도 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 (b) 공정에 있어서의 상기 리드 프레임의 클램핑은, 상기 리드의 이면이 상기 밀봉용 시트를 파고들어가도록 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 (c) 공정은, 상기 칩 탑재부의 일부가 상기 밀봉체의 이면으로부터 노출되도록 상기 밀봉체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 (c) 공정은, 상기 칩 탑재부가 상기 밀봉체 내에 배치되도록 상기 밀봉체를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 (a) 공정은, 상기 현수 리드의 이면이 하프(half) 에칭 가공된 상기 리드 프레임을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 (d) 공정과 (e) 공정 사이에, 상기 밀봉체의 상면에 상기 상면 측으로부터 마킹을 행하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 마킹을 행하는 공정은, 마킹 전에 상기 밀봉체의 상하면을 반전시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 (c) 공정은, 상기 현수 리드의 표면 측으로부터 상기 수지 성형 금형의 상기 캐비티 내에 상기 수지를 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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