KR102316184B1 - 전자 장치 - Google Patents

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KR102316184B1
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semiconductor device
substrate
semiconductor
electrode
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고지 반도
아끼라 무또
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
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    • H01L2224/481—Disposition
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
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Abstract

본 발명은, 반도체 장치의 성능을 향상시키는 것을 과제로 한다. 기판 WB 위에 탑재되는 반도체 장치 PAC1 및 반도체 장치 PAC2의 각각은, 반도체 칩 CHP1의 표면 전극과 전기적으로 접속되고, 반도체 칩 CHP1의 표면측에 위치하는 밀봉체의 주면으로부터 노출되는 이미터 단자 ET를 갖고 있다. 또한, 반도체 장치 PAC1 및 반도체 장치 PAC2의 각각은, 반도체 칩 CHP1의 이면 전극과 전기적으로 접속되고, 반도체 칩 CHP1의 이면측에 위치하는 밀봉체의 주면으로부터 노출되는 콜렉터 단자 CT를 갖고 있다. 또한, 반도체 장치 PAC1의 콜렉터 단자 CT는, 기판 WB의 상면 WBt에 형성된 도체 패턴 MP1을 통해 반도체 장치 PAC2의 이미터 단자 ET와 전기적으로 접속되어 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은, 전자 장치(반도체 모듈)에 관한 것으로, 예를 들어 복수의 반도체 장치가 기판에 탑재된 전자 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허공개 제2015-50356호 공보 공보(특허문헌 1)에는, 절연 게이트 바이폴라 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)를 형성한 반도체 칩과, 다이오드를 형성한 반도체 칩이 밀봉된 반도체 장치가 배선 기판 위에 복수 개 탑재되어 있는 반도체 장치가 기재되어 있다.
또한, 일본 특허공개 제2011-216822호 공보(특허문헌 2)에는, 반도체 소자의 표면측과 이면측에 각각 취출 전극이 접속된 반도체 모듈이 기재되어 있다.
또한, 일본 특허공개 제2005-294464호 공보(특허문헌 3)에는, 전계 효과 트랜지스터를 각각 갖는 복수의 반도체 칩이, 도체 패턴 위에 탑재되어 있는 반도체 장치가 기재되어 있다.
일본 특허공개 제2015-50356호 공보 일본 특허공개 제2011-216822호 공보 일본 특허공개 제2005-294464호 공보
공기 조절 장치나 자동차, 혹은 각종 산업 기기 등을 구동하는 전력 공급 시스템에는, 인버터 회로 등의 전력 변환 회로가 내장된다. 이 전력 변환 회로의 구성예로서, 스위치 소자로서 동작하는 트랜지스터(파워 트랜지스터)를 갖는 복수의 반도체 칩이 하나의 기판에 탑재되고, 서로 전기적으로 접속된 전자 장치(전력 변환 장치, 반도체 모듈)가 있다.
전자 장치의 형태로서, 기판 위에 직접적으로 탑재된 복수의 반도체 칩이, 기판 위의 배선이나 와이어 등의 도전성 부재를 통해 서로 접속되어 있는 구성이 있다. 이 경우, 전자 장치의 소형화에는 유효하다. 그러나, 반도체 칩의 전극에 와이어 등의 도전성 부재를 접속하는 공정, 혹은 반도체 칩의 주위를 밀봉하는 공정을 전자 장치의 기판 위에서 행하므로, 제조 효율, 혹은 신뢰성의 관점에서는 개선의 여지가 있다.
따라서, 본원 발명자는, 기판 위에 복수의 반도체 칩을 직접적으로 탑재하는 형태(이하, 베어 칩 탑재 방식이라 기재함)대신에, 반도체 칩이 수지 밀봉된 복수의 반도체 패키지(반도체 장치)를 기판에 탑재하는 형태(이하, '패키지 탑재 방식'이라고 기재함)에 대하여 검토하고 있다. 패키지 탑재 방식의 경우, 반도체 칩의 전극에 와이어 등의 도전성 부재를 접속하는 공정, 혹은 반도체 칩의 주위를 밀봉하는 공정은, 반도체 패키지를 기판에 탑재하기 전에 미리 실시된다. 이로 인해, 전자 장치의 제조 효율, 혹은 신뢰성의 관점에서는, 패키지 탑재 방식은 베어 칩 탑재 방식보다 바람직하다.
단, 패키지 탑재 방식의 성능 향상을 검토한 경우, 그 밖에도 개선의 여지가 있다. 예를 들어, 전자 장치의 외부 단자는, 반도체 패키지의 단자를 통해 반도체 칩의 전극에 접속된다. 이로 인해, 반도체 패키지의 레이아웃 등에 의해, 전자 장치의 내부 회로의 전기적 특성을 개선할 수 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 의한 전자 장치는, 기판의 제1면 위에 탑재된, 제1 반도체 장치 및 제2 반도체 장치를 포함하고 있다. 상기 제1 반도체 장치 및 상기 제2 반도체 장치의 각각은, 표면, 상기 표면에 형성된 표면 전극, 상기 표면의 반대측의 이면, 및 상기 이면에 형성된 이면 전극을 갖는 반도체 칩을 갖고 있다. 또한, 상기 제1 반도체 장치 및 상기 제2 반도체 장치의 각각은, 제1 주면 및 상기 제1 주면의 반대측의 제2 주면을 갖고, 상기 반도체 칩을 밀봉하는 밀봉체를 갖고 있다. 또한, 상기 제1 반도체 장치 및 상기 제2 반도체 장치의 각각은, 상기 반도체 칩의 상기 표면 전극과 전기적으로 접속되고, 상기 반도체 칩의 상기 표면측에 위치하는 상기 밀봉체의 상기 제1 주면으로부터 노출되는 표면 단자와, 상기 반도체 칩의 상기 이면 전극과 전기적으로 접속되고, 상기 반도체 칩의 상기 이면측에 위치하는 상기 밀봉체의 상기 제2 주면으로부터 노출되는 표면 단자를 갖고 있다. 또한, 상기 제1 반도체 장치의 상기 이면 전극은, 상기 기판의 상기 제1면에 형성된 제1 도체 패턴을 통해 상기 제2 반도체 장치의 상기 표면 전극과 전기적으로 접속되어 있다.
상기 일 실시 형태에 의하면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은, 직류 전원과 3상 유도 모터의 사이에 3상의 인버터 회로를 배치한 회로도이다.
도 2는, 3상의 인버터 회로의 동작을 설명하는 타이밍차트이다.
도 3은, 실시 형태 1에 있어서의 인버터 회로 및 3상 유도 모터를 포함하는 모터 회로의 구성을 나타내는 회로도이다.
도 4는, 실시 형태 1의 전자 장치의 외관을 나타내는 사시도이다.
도 5는, 도 4에 도시한 전자 장치의 내부 구조를 나타내는 평면도이다.
도 6은, 도 3에 도시한 트랜지스터가 형성된 반도체 칩의 표면측의 형상을 나타내는 평면도이다.
도 7은, 도 6에 도시한 반도체 칩의 이면을 나타내는 평면도이다.
도 8은, 도 6 및 도 7에 도시한 반도체 칩이 갖는 트랜지스터의 구조예를 나타내는 단면도이다.
도 9는, 도 3에 도시한 다이오드가 형성된 반도체 칩의 표면측의 형상을 나타내는 평면도이다.
도 10은, 도 9에 도시한 반도체 칩의 이면을 나타내는 평면도이다.
도 11은, 도 9 및 도 10에 도시한 반도체 칩이 갖는 다이오드의 구조예를 나타내는 단면도이다.
도 12는, 도 5에 도시한 복수의 반도체 장치 중 하나의 한쪽 주면측의 형상 예를 나타내는 평면도이다.
도 13은, 도 12에 도시한 반도체 장치의 반대측의 주면의 형상예를 나타내는 평면도이다.
도 14는, 도 12 및 도 13에 도시한 반도체 장치의 내부 구조를 나타내는 평면도이다.
도 15는, 도 12의 A-A선을 따른 단면도이다.
도 16은, 도 5에 도시한 3개의 유닛 중 하나를 확대해서 나타내는 확대 평면도이다.
도 17은, 도 16에 도시한 유닛에 대응하는 회로 요소를 나타내는 회로도이다.
도 18은, 도 16의 A-A선을 따른 단면도이다.
도 19는, 도 16의 B-B선을 따른 단면도이다.
도 20은, 로우 사이드의 단자와 반도체 칩의 전극을 전기적으로 접속하는 경로를 따른 단면도이다.
도 21은, 하이 사이드의 단자와 반도체 칩의 전극을 전기적으로 접속하는 경로를 따른 단면도이다.
도 22는, 도 5의 A-A선을 따른 단면도이다.
도 23은, 도 14 및 도 15에 도시한 반도체 장치의 조립 플로우를 나타내는 설명도이다.
도 24는, 도 23에 이어지는 반도체 장치의 조립 플로우를 나타내는 설명도이다.
도 25는, 도 24에 이어지는 반도체 장치의 조립 플로우를 나타내는 설명도이다.
도 26은, 도 24에 도시한 밀봉 공정에 있어서, 반도체 칩을 밀봉하는 밀봉체가 형성된 상태를 나타내는 확대 단면도이다.
도 27은, 실시 형태 2의 전자 장치의 회로 구성예를 나타내는 회로도이다.
도 28은, 도 27에 도시한 전자 장치의 외관 형상을 나타내는 사시도이다.
도 29는, 도 28에 도시한 전자 장치의 내부 구조를 나타내는 평면도이다.
도 30은, 도 29의 A-A선을 따른 단면도이다.
도 31은, 도 29의 B-B선을 따른 단면도이다.
도 32는, 도 29의 C-C선을 따른 단면도이다.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시 형태의 기재는, 필요에 따라서, 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것이 아니라, 기재의 전후를 막론하고, 단일의 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙으로서, 마찬가지의 부분은 반복되는 설명을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」 등이라고 해도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대해서 말하자면, 「A를 주요한 성분으로서 포함하는 X」 등의 의미이다. 예를 들어, 「실리콘 부재」 등이라고 해도, 순수한 실리콘으로 한정되는 것이 아니라, SiGe(실리콘·게르마늄) 합금이나 그 밖에 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 포함하는 부재도 포함하는 것임은 물론이다. 또한, 금 도금, Cu층, 니켈·도금 등이라고 해도, 그렇지 않다는 취지, 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한, 특정한 수치, 수량으로 언급했을 때에도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과한 수치여도 되고, 그 특정한 수치 미만의 수치여도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니라도, 공극이 아님을 명시하기 위해서나, 혹은 영역의 경계를 명시하기 위해서, 해칭이나 도트 패턴을 넣는 경우가 있다.
(실시 형태 1)
본 실시 형태에서는, 복수의 반도체 장치가 기판에 탑재된 전자 장치의 예로서, 인버터 회로(전력 변환 회로)를 구비하는 반도체 모듈인, 전력 변환 장치를 예로 들어 설명한다.
인버터 회로란, 직류 전력을 교류 전력으로 변환하는 회로이다. 예를 들어, 직류 전원의 플러스와 마이너스를 교대로 출력하면, 이에 따라서 전류의 방향이 역전된다. 이 경우, 전류의 방향이 교대로 역전되므로, 출력은 교류 전력이라고 생각할 수 있다. 이것이 인버터 회로의 원리이다. 여기서, 교류 전력이라고 해도, 단상 교류 전력이나 3상 교류 전력으로 대표되는 바와 같이 다양한 형태가 있다. 본 실시 형태 1에서는, 직류 전력을 3상의 교류 전력으로 변환하는 3상 인버터 회로를 예로 들어 설명하기로 한다. 단, 본 실시 형태 1에 있어서의 기술적 사상은, 3상 인버터 회로에 적용하는 경우로 한정되지 않고, 예를 들어 단상 인버터 회로 등에도 폭넓게 적용할 수 있다.
<3상 인버터 회로의 구성>
도 1은, 직류 전원과 3상 유도 모터 MT의 사이에 3상의 인버터 회로 INV를 배치한 회로도이다. 도 1에 도시한 바와 같이, 직류 전원 E로부터 3상 교류 전력으로 변환하기 위해서는, 스위치 SW1 내지 SW6의 6개의 스위치로 구성된 3상의 인버터 회로 INV를 사용한다. 구체적으로, 도 1에 도시한 바와 같이, 3상의 인버터 회로 INV는, 스위치 SW1과 스위치 SW2를 직렬 접속한 레그 LG1과, 스위치 SW3과 스위치 SW4를 직렬 접속한 레그 LG2와, 스위치 SW5와 스위치 SW6을 직렬 접속한 레그 LG3을 갖고, 레그 LG1 내지 레그 LG3은 병렬로 접속되어 있다. 이때, 스위치 SW1, 스위치 SW3, 스위치 SW5는, 상부 아암을 구성하고, 스위치 SW2, 스위치 SW4, 스위치 SW6은, 하부 아암을 구성한다.
또한, 스위치 SW1과 스위치 SW2 사이의 점 U와, 3상 유도 모터 MT의 U상은, 서로 접속되어 있다. 마찬가지로, 스위치 SW3과 스위치 SW4 사이의 점 V와, 3상 유도 모터 MT의 V상은 서로 접속되고, 스위치 SW5와 스위치 SW6 사이의 점 W와, 3상 유도 모터 MT의 W상은 서로 접속되어 있다. 이와 같이 하여, 3상의 인버터 회로 INV가 구성되어 있다.
<회로 동작>
다음으로, 전술한 구성을 갖는 3상의 인버터 회로 INV의 동작에 대하여 설명한다. 도 2는, 3상의 인버터 회로 INV의 동작을 설명하는 타이밍차트이다. 도 2에 도시한 바와 같이, 3상의 인버터 회로 INV에 있어서, 스위치 SW1 및 스위치 SW2로 이루어지는 레그 LG1(도 1 참조)은 이하와 같이 동작한다. 예를 들어, 스위치 SW1이 온하고 있을 때, 스위치 SW2는 오프하고 있다. 한편, 스위치 SW1이 오프하고 있을 때, 스위치 SW2는 온한다. 또한, 스위치 SW3 및 스위치 SW4로 이루어지는 레그 LG2(도 1 참조) 및 스위치 SW5 및 스위치 SW6으로 이루어지는 레그 LG3(도 1 참조)의 각각도, 레그 LG1과 마찬가지로 동작한다. 즉, 스위치 SW3이 온하고 있을 때, 스위치 SW4는 오프하고 있다. 한편, 스위치 SW3이 오프하고 있을 때, 스위치 SW4는 온한다. 또한, 스위치 SW5가 온하고 있을 때, 스위치 SW6은 오프하고 있다. 한편, 스위치 SW5가 오프하고 있을 때, 스위치 SW6은 온한다.
그리고, 도 2에 도시한 바와 같이, 3조의 스위치 페어(즉, 도 1에 도시한 레그 LG1, LG2 및 LG3)의 스위칭 동작은, 서로 120도의 위상차를 갖도록 행해진다. 이때, 점 U, 점 V, 점 W의 각각의 전위는, 3조의 스위치 페어의 스위칭 동작에 대응하여, 0과 E0으로 변화한다. 또한, 예를 들어 U상과 V상 사이의 선간 전압은, U상의 전위로부터 V상의 전위를 뺀 것이기 때문에, +E0, 0, -E0으로 변화하는 전압 파형을 그린다. V상과 W상 사이의 선간 전압은, U상과 V상 사이의 선간 전압에 대해 위상이 120도 어긋난 전압 파형으로 되고, 나아가, W상과 U상 사이의 선간 전압은, V상과 W상 사이의 선간 전압에 대해 위상이 120도 어긋난 전압 파형으로 된다. 이와 같이 스위치 SW1 내지 스위치 SW6을 스위칭 동작시킴으로써, 각각의 선간 전압은, 계단형상의 교류 전압 파형으로 되고, 또한, 서로의 선간 전압의 교류 전압 파형이 120도의 위상차를 갖게 된다. 따라서, 3상의 인버터 회로 INV에 의하면, 직류 전원 E로부터 공급되는 직류 전력을 3상 교류 전력으로 변환하는 것이 가능하게 된다.
<회로 구성예>
본 실시 형태 1에 있어서의 전자 장치는, 예를 들어 자동차나 공기 조절 장치(에어컨: Air Conditioner), 혹은 산업 기기 등에 사용되는 3상 유도 모터의 구동 회로에 사용되는 것이다. 이 구동 회로에는, 인버터 회로가 포함되고, 이 인버터 회로는 직류 전력을 교류 전력으로 변환하는 기능을 갖는 회로이다. 도 3은, 본 실시 형태 1에 있어서의 인버터 회로 및 3상 유도 모터를 포함하는 모터 회로의 구성을 나타내는 회로도이다.
도 3에 있어서, 모터 회로는, 3상 유도 모터 MT 및 인버터 회로 INV를 갖고 있다. 3상 유도 모터 MT는, 위상이 서로 다른 3상의 전압에 의해 구동하도록 구성되어 있다. 3상 유도 모터 MT에서는, 서로 120도 어긋난 위상을 갖는 U상, V상, W상이라 불리는 3상 교류를 이용하여, 도체인 로터 RT의 주위로 회전 자계를 발생시킨다. 이 경우, 로터 RT의 주위를 자계가 회전하게 된다. 이것은, 도체인 로터 RT를 가로지르는 자속이 변화하는 것을 의미한다. 이 결과, 도체인 로터 RT에 전자기 유도가 발생하여, 로터 RT에 유도 전류가 흐른다. 회전 자계 중에서 유도 전류가 흐른다고 하는 것은, 플레밍의 왼손 법칙에 의해 로터 RT에 힘이 가해지는 것을 의미하고, 이 힘에 의해 로터 RT가 회전하게 된다. 이와 같이 3상 유도 모터 MT에서는, 3상 교류를 이용함으로써, 로터 RT를 회전시킬 수 있다. 따라서, 3상 유도 모터 MT에서는, 3상 교류가 필요해진다. 따라서, 모터 회로에서는, 직류로부터 교류를 만들어 내는 인버터 회로 INV를 이용함으로써, 3상 유도 모터에 3상 교류를 공급하고 있다.
이하에, 이 인버터 회로 INV의 실제의 구성예에 대하여 설명한다. 도 3에 도시한 바와 같이, 예를 들어 본 실시 형태 1에 있어서의 인버터 회로 INV에는, 3상에 대응하여 트랜지스터 Q1과 다이오드 FWD가 설치되어 있다. 즉, 실제의 인버터 회로 INV에서는, 예를 들어 도 1에 도시한 스위치 SW1 내지 스위치 SW6의 각각은, 도 3에 도시한 바와 같은 트랜지스터 Q1과 다이오드 FWD를 역병렬 접속한 구성 요소로 구성된다. 즉, 도 3에 있어서, 레그 LG1의 상부 아암 및 하부 아암, 레그 LG2의 상부 아암 및 하부 아암, 레그 LG3의 상부 아암 및 하부 아암의 각각은, 트랜지스터 Q1과 다이오드 FWD를 역병렬 접속한 구성 요소로 구성되게 된다.
도 3에 도시한 트랜지스터 Q1은, 전력 변환 회로 등, 대전류가 흐르는 회로에 내장되는, 파워 트랜지스터(전력 회로용 트랜지스터)로서, 본 실시 형태의 예에서는 예를 들어, IGBT이다. 변형예로서, 인버터 회로 INV의 스위칭 소자로서, 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 사용해도 된다. 이 파워 MOSFET에 의하면, 온/오프 동작을 게이트 전극에 인가하는 전압으로 제어하는 전압 구동형이기 때문에, 고속 스위칭이 가능한 이점이 있다. 한편, 파워 MOSFET에서는, 고내압화를 도모하는 데 수반하여 온 저항이 높아져서 발열량이 커지는 성질이 있다. 왜냐하면, 파워 MOSFET에서는, 저농도의 에피택셜층(드리프트층)의 두께를 두껍게 함으로써 내압을 확보하고 있지만, 저농도의 에피택셜층의 두께가 두꺼워지면 부작용으로서 저항이 커지기 때문이다.
또한, 스위칭 소자로서, 큰 전력을 취급할 수 있는 바이폴라 트랜지스터도 존재하지만, 바이폴라 트랜지스터는, 베이스 전류에 의해 온/오프 동작을 제어하는 전류 구동형이기 때문에, 스위칭 속도가 전술한 파워 MOSFET에 비해 일반적으로 늦다고 하는 성질이 있다.
따라서, 대전력이고, 또한, 고속 스위칭이 필요해지는 용도에 있어서는, 스위칭 소자로서 IGBT를 사용하는 것이 바람직하다. 이 IGBT는, 파워 MOSFET와 바이폴라 트랜지스터의 조합으로 구성되어 있으며, 파워 MOSFET의 고속 스위칭 특성과, 바이폴라 트랜지스터의 고내압성을 겸비한 반도체 소자이다. 즉, IGBT에 의하면, 대전력이며, 또한, 고속 스위칭이 가능하기 때문에, 대전류이며, 또한, 고속 스위칭이 필요한 용도에 적합한 반도체 소자라 할 수 있다. 이상으로부터, 본 실시 형태 1에 있어서의 인버터 회로 INV에는, 스위칭 소자를 구성하는 트랜지스터 Q1로서, IGBT를 채용하고 있다.
또한, 본 실시 형태 1에 있어서의 인버터 회로 INV에서는, 상대적으로 높은 전위가 공급되는 정전위 단자(하이 사이드 단자) PT와 3상 유도 모터 MT의 각 상(U상, V상, W상)의 사이에 트랜지스터 Q1과 다이오드 FWD가 역병렬로 접속되어 있다. 또한, 3상 유도 모터 MT의 각 상과 상대적으로 낮은 전위가 공급되는 부전위 단자(로우 사이드 단자) NT의 사이에도 트랜지스터 Q1과 다이오드 FWD가 역병렬로 접속되어 있다. 즉, 단상마다 2개의 트랜지스터 Q1과 2개의 다이오드 FWD가 설치되어 있으며, 3상이며 6개의 트랜지스터 Q1과 6개의 다이오드 FWD가 설치되어 있다. 그리고, 개개의 트랜지스터 Q1의 게이트 전극에는, 게이트 제어 회로 GC가 접속되어 있으며, 이 게이트 제어 회로 GC에 의해, 트랜지스터 Q1의 스위칭 동작이 제어되도록 되어 있다. 이와 같이 구성된 인버터 회로 INV에 있어서, 게이트 제어 회로 GC에 의해 트랜지스터 Q1의 스위칭 동작을 제어함으로써, 직류 전력을 3상 교류 전력으로 변환하여, 이 3상 교류 전력을 3상 유도 모터 MT에 공급하게 되어 있다.
본 실시 형태 1에 있어서의 인버터 회로 INV에는, 스위칭 소자로서, 트랜지스터 Q1이 사용되어 있지만, 이 트랜지스터 Q1과 역병렬 접속하도록 다이오드 FWD가 설치되어 있다. 단지, 스위칭 소자에 의해 스위치 기능을 실현하는 관점에서, 스위칭 소자로서의 트랜지스터 Q1은 필요하지만, 다이오드 FWD를 설치할 필요성은 없는 것으로 생각된다. 이 점에 관하여, 인버터 회로 INV에 접속되는 부하에 인덕턴스가 포함되어 있는 경우에는, 다이오드 FWD를 설치할 필요가 있다.
다이오드 FWD는, 부하가 인덕턴스를 포함하지 않는 순저항인 경우, 환류하는 에너지가 없기 때문에 불필요하다. 그러나, 부하에 모터와 같은 인덕턴스를 포함하는 회로가 접속되어 있는 경우, 온하고 있는 스위치와는 역방향으로 부하 전류가 흐르는 모드가 있다. 즉, 부하에 인덕턴스가 포함되어 있는 경우, 부하의 인덕턴스로부터 인버터 회로 INV로 에너지가 되돌아가는 경우가 있다(전류가 역류하는 경우가 있음).
이때, IGBT인 트랜지스터 Q1 단체에서는, 이 환류 전류를 흘릴 수 있는 기능을 갖지 않으므로, 트랜지스터 Q1과 역병렬로 다이오드 FWD를 접속할 필요가 있다. 즉, 인버터 회로 INV에 있어서, 모터 제어와 같이 부하에 인덕턴스를 포함하는 경우, 트랜지스터 Q1을 턴 오프했을 때, 인덕턴스에 축적된 에너지(1/2LI2)를 반드시 방출해야만 한다. 그런데, 트랜지스터 Q1 단체에서는, 인덕턴스에 축적된 에너지를 개방하기 위한 환류 전류를 흘릴 수 없다. 그래서, 이 인덕턴스에 축적된 전기 에너지를 환류하기 위해서, 트랜지스터 Q1과 역병렬로 다이오드 FWD를 접속한다. 즉, 다이오드 FWD는, 인덕턴스에 축적된 전기 에너지를 개방하기 위해서 환류 전류를 흘린다고 하는 기능을 갖고 있다. 이상의 점에서, 인덕턴스를 포함하는 부하에 접속되는 인버터 회로에 있어서는, 스위칭 소자인 트랜지스터 Q1과 역병렬로 다이오드 FWD를 설치할 필요성이 있다. 이 다이오드 FWD는, 프리휠 다이오드라 불린다.
또한, 본 실시 형태 1에 있어서의 인버터 회로 INV의 경우, 예를 들어 도 3에 도시한 바와 같이, 정전위 단자 PT와 부전위 단자 NT의 사이에, 용량 소자 CAP가 접속되어 있다. 이 용량 소자 CAP는, 예를 들어 인버터 회로 INV에서의 스위칭 노이즈의 평활화나, 시스템 전압의 안정화를 도모하는 기능을 갖고 있다. 도 3에 도시한 예에서는, 용량 소자 CAP는, 인버터 회로 INV의 외부에 설치되어 있지만, 용량 소자 CAP는 인버터 회로 INV의 내부에 설치되어 있어도 된다.
<전자 장치의 실장 형태>
다음으로, 도 3에 도시한 인버터 회로 INV를 갖는 전자 장치의 실장 형태의 예에 대하여 설명한다. 도 4는, 본 실시 형태 1의 전자 장치의 외관을 나타내는 사시도이다. 도 5는, 도 4에 도시한 전자 장치의 내부 구조를 나타내는 평면도이다. 도 5는 평면도이지만, 기판 WB에 해칭을 넣어 나타내고 있다. 또한, 도 5에서는, 도 4에 도시한 하우징 CAS 중, 외부 단자인 단자 UTE 등이 부착되는 부분만을 나타내고 있다.
도 4에 도시한 바와 같이, 본 실시 형태의 전자 장치 EA1은, 하우징 CAS와, 하우징 CAS로부터 노출되는 복수의 외부 단자를 갖고 있다. 하우징 CAS는, 도 5에 도시한 복수의 반도체 장치(반도체 패키지) PAC1, PAC2가 탑재된 기판 WB를 덮는 커버 부재이다. 후술하는 도 18에 도시한 바와 같이, 기판 WB의 상면 WBt는, 하우징 CAS로 덮여 있다. 도 4에 도시한 하우징 CAS 및 도 5에 도시한 기판 WB의 각각은, 서로 겹치도록 설치된 관통 구멍 THH를 갖고, 관통 구멍 THH에 도시하지 않은 나사를 삽입함으로써, 하우징 CAS와 기판 WB를 고정할 수 있다. 본 실시 형태의 예에서는, 하우징 CAS는 직사각형의 평면 형상이며, X 방향을 따라서 긴 변, X 방향에 직교하는 Y 방향을 따라서 짧은 변을 갖고 있다.
또한, 하우징 CAS로부터 노출되는 복수의 외부 단자에는, 이하의 단자가 포함된다. 즉, 전자 장치 EA1은, 단자 PTE(정전위 단자 PT) 및 단자 NTE(부전위 단자 NT)를 갖고 있다. 또한, 전자 장치 EA1은, U상, V상, W상의 출력 단자인, 단자 UTE, 단자 VTE, 및 단자 WTE를 갖고 있다. 또한, 전자 장치 EA1은, 반도체 장치와의 사이에서 신호를 전송하는 복수의 신호 단자 SGTE를 갖고 있다. 복수의 신호 단자 SGTE에는, 반도체 장치에 게이트 신호를 전송하는 단자 GTE1, GTE2가 포함되어 있다. 또한, 복수의 신호 단자 SGTE에는, 예를 들어 온도나 전압, 혹은 전류 등, 반도체 장치의 동작 상태를 감시하기 위한 신호가 출력되는, 모니터링 단자 MTE가 포함되어 있다.
복수의 외부 단자의 배열 방법에는 다양한 변형예가 있지만, 본 실시 형태의 예에서는, 복수의 외부 단자는 이하와 같이 배열되어 있다. 즉, 단자 PTE 및 단자 NTE는, 하우징 CAS의 짧은 변을 따라 Y 방향으로 배열되어 있다. 또한, 단자 UTE, 단자 VTE 및 단자 WTE는, 하우징 CAS의 한쪽의 긴 변을 따라서 X 방향으로 배열되어 있다. 또한, 복수의 신호 단자 SGTE는, 하우징 CAS의 다른 쪽의 긴 변을 따라서 X 방향으로 배열되어 있다.
또한, 본원에서는, 하우징 CAS의 내부에 탑재된 복수의 반도체 장치와, 외부 기기(예를 들어, 도 3에 도시한 3상 유도 모터 MT)를 전기적으로 접속하기 위한 도전성 부재 중, 하우징 CAS의 외부로 노출된 부분을 외부 단자로서 정의한다. 따라서, 도 5에 도시한 복수의 외부 단자의 각각은, 하우징 CAS로 덮인 부분으로부터 하우징 CAS의 외측으로 도출된 도전성 부재이지만, 하우징 CAS로 덮여 있는 부분은, 외부 단자에는 포함되지 않는다.
또한, 도 5에 도시한 바와 같이, 전자 장치 EA1은, 기판 WB를 갖는다. 기판 WB는, 상면(표면, 면) WBt와, 상면 WBt의 반대측에 위치하는 하면(이면, 면) WBb(후술하는 도 18 참조)를 갖고 있다. 기판 WB의 상면 WBt는, 한 쌍의 긴 변과, 한 쌍의 긴 변과 교차하는 한 쌍의 짧은 변으로 구성되는 직사각형 형상을 하고 있다. 도 5에 도시한 예에서는, 기판 WB의 상면 WBt는, X 방향으로 연장되는 2개의 긴 변과, Y 방향으로 연장되는 2개의 짧은 변을 갖고 있다. 기판 WB의 상면 WBt에는, 복수의 도체 패턴 MP1이 형성되어 있다. 복수의 반도체 장치 PAC1, PAC2는, 기판 WB의 상면 WBt에 형성된 도체 패턴 MP1 위에 탑재되어 있다.
또한, 본 실시 형태의 전자 장치 EA1은, 3개의 유닛(전자 장치 유닛) EAU1을 구비하고, 3개의 유닛 EAU1의 각각은, Y 방향으로 연장되는 한 쌍의 긴 변과, X 방향으로 연장되는 한 쌍의 짧은 변으로 규정되는 직사각형 형상을 하고 있다. 3개의 유닛 EAU1의 각각은, 도 1에 도시한 레그 LG1, LG2 및 LG3에 상당한다.
3개의 유닛 EAU1은, 예를 들어 도 5에 도시한 바와 같이, X 방향으로 나란하게 배열되어 있다. 즉, 본 실시 형태 1에 있어서, 유닛 EAU1은, 복수 존재하고, 복수의 유닛 EAU1은, 한 쌍의 짧은 변이 연장되는 X 방향(제1 방향)으로 나란히 배치되어 있다.
전자 장치 EA1을 구성하는 3개의 유닛 EAU1의 각각에는, 반도체 장치 PAC1 및 반도체 장치 PAC2가 탑재되어 있다. 바꿔 말하면, 3개의 유닛 EAU1의 각각에는, 도 5에 도시한 바와 같이, 복수의 반도체 장치가 탑재되어 있으며, 일례로서, 본 실시 형태 1에서는, 개개의 유닛 EAU1에 2개의 반도체 장치가 탑재되어 있다. 본 실시 형태 1에 있어서의 전자 장치 EA1은, 3개의 유닛 EAU1을 갖고 있으므로, 본 실시 형태 1에 있어서의 전자 장치 EA1은, 전부 6개의 반도체 장치를 포함하고 있다. 도 5에 도시한 각 유닛 EAU1에 탑재되어 있는 반도체 장치 PAC2는, 도 1에 도시한 스위치 SW1, SW3 또는 SW5에 상당한다. 마찬가지로, 각 유닛 EAU1에 탑재되어 있는 반도체 장치 PAC1은, 도 1에 도시한 스위치 SW2, SW4 또는 SW6에 상당한다.
상세는 후술하지만, 전자 장치 EA1에 포함되는 6개의 반도체 장치는, 서로 마찬가지의 구조를 구비하고 있다. 바꿔 말하면, 전자 장치 EA1에 포함되는 6개의 반도체 장치는, 서로 동일 종류의 전자 부품이다. 상세는 후술하지만, 반도체 장치 PAC1과 반도체 장치 PAC2는, 도체 패턴 MP1 위에 탑재되는 방향이 상이하다. 또한, 반도체 장치 PAC1과 반도체 장치 PAC2는, 상기한 바와 같이 도체 패턴 MP1 위에 탑재되는 방향이 상이한 것에 수반하여, 리드 LD의 굴곡 방향이 서로 상이하다. 단, 상기한 상이점을 제외하고, 반도체 장치 PAC1과 반도체 장치 PAC2는 동일한 구조를 구비한다. 예를 들어, 반도체 장치 PAC1과 반도체 장치 PAC2의 각각은, 도 3에 도시한 트랜지스터 Q1 및 다이오드 FWD를 구비하고 있다.
또한, 3개의 유닛 EAU1의 각각은, 단자 PTE 및 단자 NTE에 접속되어 있다. 본 실시 형태의 경우, 유닛 EAU1의 각각은, 3개의 유닛 EAU1에 걸치도록 X 방향을 따라서 연장되는 버스 바(도전성 부재, 접속 부재, 도체 막대) BSP에 접속되고, 버스 바 BSP를 통해 단자 PTE에 접속되어 있다. 또한, 유닛 EAU1의 각각은, 3개의 유닛 EAU1에 걸치도록 X 방향을 따라서 연장되는 버스 바 BSN에 접속되고, 버스 바 BSN을 통해 단자 NTE에 접속되어 있다. 버스 바 BSP 및 버스 바 BSN의 구조 및 레이아웃의 상세에 대해서는 후술한다.
또한, 유닛 EAU1의 각각은, 출력 단자인 단자 UTE, 단자 VTE, 또는 단자 WTE에 접속되어 있다. 또한, 유닛 EAU1의 각각은, 복수의 신호 단자 SGTE에 접속되어 있다. 상세하게는, 반도체 장치 PAC1은, 단자 GTE1 및 모니터링 단자 MTE에 접속되고, 반도체 장치 PAC2는, 단자 GTE2 및 모니터링 단자 MTE에 접속되어 있다. 반도체 장치 PAC1 및 반도체 장치 PAC2로부터는, 각각 복수의 리드 LD가 도출되고, 복수의 리드 LD가 신호 단자 SGTE에 접속되어 있다.
또한, 유닛 EAU1의 각각은, 기판 WB의 상면 WBt에 형성된 도체 패턴(금속 패턴) MP1을 갖고 있다. 반도체 장치 PAC1 및 반도체 장치 PAC2는, 하나의 도체 패턴 MP1 위에 탑재되어 있다. 바꿔 말하면, 반도체 장치 PAC1과 반도체 장치 PAC2는, 도체 패턴 MP1을 통해 전기적으로 접속되어 있다. 복수의 도체 패턴 MP1의 각각은, 금속판(도전성 부재) MB1을 통해 단자 UTE, 단자 VTE, 또는 단자 WTE에 접속되어 있다. 즉, 반도체 장치 PAC1과 반도체 장치 PAC2는, 도체 패턴 MP1을 통해 출력 단자에 접속되어 있다.
<반도체 칩의 구조>
다음으로, 도 5에 도시한 전자 장치 EA1이 구비하는 각 부재의 상세한 구조에 대하여 순서대로 설명한다. 우선, 도 3에 도시한 인버터 회로 INV를 구성하는 트랜지스터 Q1과 다이오드 FWD의 구조에 대하여 도면을 참조하면서 설명한다. 도 6은, 도 3에 도시한 트랜지스터가 형성된 반도체 칩의 표면측의 형상을 나타내는 평면도이다. 도 7은, 도 6에 도시한 반도체 칩의 이면을 나타내는 평면도이다. 도 8은, 도 6 및 도 7에 도시한 반도체 칩이 갖는 트랜지스터의 구조예를 나타내는 단면도이다.
도 5에 도시한 전자 장치 EA1의 경우, 도 3에 도시한 인버터 회로 INV를 구성하는 트랜지스터 Q1과 다이오드 FWD는, 서로 독립된 반도체 칩에 형성되어 있다. 이하에서는, 트랜지스터 Q1이 형성된 반도체 칩에 대하여 설명한 후, 다이오드 FWD가 형성된 반도체 칩에 대하여 설명한다.
도 6 및 도 7에 도시한 바와 같이, 본 실시 형태 1에 있어서의 반도체 칩 CHP1은, 표면(면, 상면, 주면) CHPt(도 6 참조), 및 표면 CHPt의 반대측의 이면(면, 하면, 주면) CHPb(도 7 참조)를 갖고 있다. 반도체 칩 CHP1의 표면 CHPt 및 이면 CHPb는, 각각 사각형이다. 표면 CHPt의 면적과 이면 CHPb의 면적은, 예를 들어 동등하다.
또한, 도 6에 도시한 바와 같이, 반도체 칩 CHP1은, 표면 CHPt에 형성된 게이트 전극(게이트 전극 패드, 표면 전극) GP 및 이미터 전극(이미터 전극 패드, 표면 전극) EP를 갖고 있다. 도 6에 도시한 예에서는, 표면 CHPt에는, 하나의 게이트 전극 GP와, 복수의(도 6에서는 4개의) 이미터 전극 EP가 노출되어 있다. 복수의 이미터 전극 EP의 각각의 노출 면적은, 게이트 전극 GP의 노출 면적보다 크다. 상세는 후술하지만, 이미터 전극 EP는, 인버터 회로 INV(도 3 참조)의 출력 단자 또는 부전위 단자 NT(도 3 참조)에 접속된다. 이로 인해, 이미터 전극 EP의 노출 면적을 크게 함으로써, 대전류가 흐르는 전송 경로의 임피던스를 저감시킬 수 있다. 또한, 복수의 이미터 전극 EP는, 서로 전기적으로 접속되어 있다. 또한, 도 6에 대한 변형예로서, 복수의 이미터 전극 EP 대신에, 하나의 대면적의 이미터 전극 EP가 설치되어 있어도 된다.
또한, 도 7에 도시한 바와 같이, 반도체 칩 CHP1은, 이면 CHPb에 형성된 콜렉터 전극(콜렉터 전극 패드, 이면 전극) CP를 갖고 있다. 반도체 칩 CHP1의 이면 CHPb 전체에 걸쳐서, 콜렉터 전극 CP가 형성되어 있다. 도 6과 도 7을 비교해서 알 수 있는 바와 같이, 콜렉터 전극 CP의 노출 면적은, 이미터 전극 EP의 노출 면적보다도 더 크다. 상세는 후술하지만, 콜렉터 전극 CP는, 인버터 회로 INV(도 3 참조)의 출력 단자, 또는 정전위 단자 PT(도 3 참조)에 접속된다. 이로 인해, 콜렉터 전극 CP의 노출 면적을 크게 함으로써, 대전류가 흐르는 전송 경로의 임피던스를 저감시킬 수 있다.
또한, 도 6 및 도 7에서는, 반도체 칩 CHP1의 기본 구성에 대하여 설명하였지만, 다양한 변형예를 적용 가능하다. 예를 들어, 도 6에 도시한 전극 외에도, 온도 검출용 전극, 전압 검지용 전극, 혹은 전류 검지용 전극 등, 반도체 칩 CHP1의 동작 상태의 감시용, 혹은 반도체 칩 CHP1의 검사용 전극 등이 설치되어 있어도 된다. 이들 전극을 설치하는 경우, 게이트 전극 GP와 마찬가지로, 반도체 칩 CHP1의 표면 CHPt에 있어서 노출된다. 또한, 이들 전극은 신호 전송용 전극에 상당하고, 각 전극의 노출 면적은, 이미터 전극 EP의 노출 면적보다 작다.
또한, 반도체 칩 CHP1이 구비하는 트랜지스터 Q1은, 예를 들어 도 8에 도시한 바와 같은 구조를 가지고 있다. 반도체 칩 CHP1의 이면 CHPb에 형성된 콜렉터 전극 CP 위에는, p+형 반도체 영역 PR1이 형성되어 있다. p+형 반도체 영역 PR1 위에는 n+형 반도체 영역 NR1이 형성되고, 이 n+형 반도체 영역 NR1 위에 n-형 반도체 영역 NR2가 형성되어 있다. 그리고, n-형 반도체 영역 NR2 위에는 p형 반도체 영역 PR2가 형성되고, 이 p형 반도체 영역 PR2를 관통하여, n-형 반도체 영역 NR2에 달하는 트렌치 TR이 형성되어 있다. 또한, 트렌치 TR에 정합해서 이미터 영역으로 되는 n+형 반도체 영역 ER이 형성되어 있다. 트렌치 TR의 내부에는, 예를 들어 산화 실리콘막으로 이루어지는 게이트 절연막 GOX가 형성되고, 이 게이트 절연막 GOX를 통해 게이트 전극 GE가 형성되어 있다. 이 게이트 전극 GE는, 예를 들어 폴리실리콘막으로 형성되고, 트렌치 TR을 매립하도록 형성되어 있다.
이와 같이 구성된 트랜지스터 Q1에 있어서, 게이트 전극 GE는, 도 6에 도시한 게이트 전극 GP를 통하여, 게이트 단자 GT(상세는 후술함)와 접속되어 있다. 마찬가지로, 이미터 영역으로 되는 n+형 반도체 영역 ER은, 이미터 전극 EP를 통하여, 이미터 단자 ET(상세는 후술함)와 전기적으로 접속되어 있다. 콜렉터 영역으로 되는 p+형 반도체 영역 PR1은, 반도체 칩 CHP1의 이면 CHPb에 형성되어 있는 콜렉터 전극 CP와 전기적으로 접속되어 있다.
이와 같이 구성되어 있는 트랜지스터 Q1은, 파워 MOSFET의 고속 스위칭 특성 및 전압 구동 특성과, 바이폴라 트랜지스터의 저온 전압 특성을 겸비하고 있다.
또한, n+형 반도체 영역 NR1은, 버퍼층이라 불린다. 이 n+형 반도체 영역 NR1은, 트랜지스터 Q1이 턴 오프하고 있을 때, p형 반도체 영역 PR2로부터 n-형 반도체 영역 NR2 내에 성장하는 공핍층이, n-형 반도체 영역 NR2의 하층에 형성되어 있는 p+형 반도체 영역 PR1에 접촉해버리는 펀치스루 현상을 방지하기 위해서 설치되어 있다. 또한, p+형 반도체 영역 PR1로부터 n-형 반도체 영역 NR2로의 홀 주입량의 제한 등의 목적을 위해, n+형 반도체 영역 NR1이 설치되어 있다.
또한, 트랜지스터 Q1의 게이트 전극은, 도 3에 도시한 게이트 제어 회로 GC에 접속되어 있다. 이때, 게이트 제어 회로 GC로부터의 신호가 게이트 단자 GT(도 8 참조)를 통해 트랜지스터 Q1의 게이트 전극 GE(도 8 참조)에 인가됨으로써, 게이트 제어 회로 GC로부터 트랜지스터 Q1의 스위칭 동작을 제어할 수 있게 되어 있다.
다음으로, 도 3에 도시한 다이오드 FWD가 형성된 반도체 칩에 대하여 설명한다. 도 9는, 도 3에 도시한 다이오드가 형성된 반도체 칩의 표면측의 형상을 나타내는 평면도이다. 도 10은, 도 9에 도시한 반도체 칩의 이면을 나타내는 평면도이다. 또한, 도 11은, 도 9 및 도 10에 도시한 반도체 칩이 갖는 다이오드의 구조예를 나타내는 단면도이다.
도 9 및 도 10에 도시한 바와 같이, 본 실시 형태 1에 있어서의 반도체 칩 CHP2는, 표면(면, 상면, 주면) CHPt(도 9 참조), 및 표면 CHPt의 반대측의 이면 (면, 하면, 주면) CHPb(도 10 참조)를 갖고 있다. 반도체 칩 CHP2의 표면 CHPt 및 이면 CHPb는, 각각 사각형이다. 표면 CHPt의 면적과 이면 CHPb의 면적은, 예를 들어 동등하다. 또한, 도 6과 도 9를 비교해서 알 수 있는 바와 같이, 반도체 칩 CHP1(도 6 참조)의 표면 CHPt의 면적은, 반도체 칩 CHP2(도 9 참조)의 표면 CHPt의 면적보다 크다.
또한, 도 9에 도시한 바와 같이, 반도체 칩 CHP2는, 표면 CHPt에 형성된 애노드 전극(애노드 전극 패드, 표면 전극) ADP를 갖고 있다. 또한, 도 10에 도시한 바와 같이, 반도체 칩 CHP2는, 이면 CHPb에 형성된 캐소드 전극(캐소드 전극 패드, 이면 전극) CDP를 갖고 있다. 반도체 칩 CHP2의 이면 CHPb 전체에 걸쳐서, 캐소드 전극 CDP가 형성되어 있다.
또한, 반도체 칩 CHP2가 구비하는 다이오드 FWD는, 예를 들어 도 11에 도시한 바와 같은 구조를 갖고 있다. 도 11에 도시한 바와 같이, 반도체 칩 CHP2의 이면 CHPb에 형성된 캐소드 전극 CDP 위에는, n+형 반도체 영역 NR3이 형성되어 있다. 그리고, n+형 반도체 영역 NR3 위에 n-형 반도체 영역 NR4가 형성되어 있으며, n-형 반도체 영역 NR4 위에, 서로 이격한 p형 반도체 영역 PR3이 형성되어 있다. p형 반도체 영역 PR3의 사이에는, p-형 반도체 영역 PR4가 형성되어 있다. p형 반도체 영역 PR3과 p-형 반도체 영역 PR4 위에는, 애노드 전극 ADP가 형성되어 있다. 애노드 전극 ADP는, 예를 들어 알루미늄-실리콘으로 구성되어 있다.
이와 같이 구성된 다이오드 FWD에 의하면, 애노드 전극 ADP에 정전압을 인가하고, 캐소드 전극 CDP에 부전압을 인가하면, n-형 반도체 영역 NR4와 p형 반도체 영역 PR3 사이의 pn 접합이 순바이어스되어 전류가 흐른다. 한편, 애노드 전극 ADP에 부전압을 인가하고, 캐소드 전극 CDP에 정전압을 인가하면, n-형 반도체 영역 NR4와 p형 반도체 영역 PR3 사이의 pn 접합이 역방향 바이어스되어 전류가 흐르지 않는다. 이와 같이 하여, 정류 기능을 갖는 다이오드 FWD를 동작시킬 수 있다.
<반도체 장치의 구성>
다음으로, 도 3에 도시한 인버터 회로 INV를 구성하는 스위치를 구성하는 반도체 장치의 구성에 대하여 도면을 참조하면서 설명한다. 전술한 바와 같이, 도 5에 도시한 복수의 유닛 EAU1의 각각은, 반도체 장치 PAC1과 반도체 장치 PAC2를 갖고 있다. 그러나, 반도체 장치 PAC1과 반도체 장치 PAC2는, 마찬가지의 구성을 구비하고 있다. 이로 인해, 이하에서는, 마찬가지 구성의 반도체 장치 PAC1과 반도체 장치 PAC2를, 반도체 장치 PAC로서 설명한다. 또한, 상세는 후술하지만, 본 실시 형태의 EA1에서는, 반도체 장치 PAC1의 탑재 방법과 반도체 장치 PAC2는 구성 부재의 상하가 반전된 상태에서 각각 도체 패턴 MP1 위에 탑재된다. 그러나, 이하의 설명에 있어서, 반도체 장치 PAC의 각 구성 부재의 상하에 대하여 설명하는 경우, 탑재 시의 방향에 관계없이, 도 8에 도시한 반도체 칩 CHP1의 이면 CHPb로부터 표면 CHPt를 향하는 방향을 상측 방향, 표면 CHPt로부터 이면 CHPb를 향하는 방향을 하측 방향이라 정의하여 설명한다. 또한, 각 부재의 면에 있어서, 상면, 혹은 하면으로서 설명한 경우에도 마찬가지이다.
본 실시 형태 1에 있어서의 반도체 장치 PAC는, 도 3에 도시한 인버터 회로 INV의 구성 요소로 되는 하나의 트랜지스터 Q1과 하나의 다이오드 FWD를 1 패키지화한 것이다. 즉, 본 실시 형태 1에 있어서의 반도체 장치를 6개 사용함으로써, 3상 모터를 구동하는 3상의 인버터 회로 INV로 되는 전자 장치(반도체 모듈, 파워 모듈) EA1(도 5 참조)이 구성된다.
도 12는, 도 5에 도시한 복수의 반도체 장치 중 하나의 한쪽 주면측의 형상 예를 나타내는 평면도이다. 도 13은, 도 12에 도시한 반도체 장치의 반대측 주면의 형상예를 나타내는 평면도이다. 또한, 도 14는, 도 12 및 도 13에 도시한 반도체 장치의 내부 구조를 나타내는 평면도이다. 도 15는, 도 12의 A-A선을 따른 단면도이다.
도 12 및 도 13에 도시한 바와 같이, 반도체 장치 PAC는, 주면(상면, 표면) MRt(도 12 참조), 주면 MRt의 반대측의 주면(하면, 이면) MRb(도 13 참조), 및 두께 방향에 있어서, 주면 MRt와 주면 MRb 사이의 측면 MRs를 구비하는 밀봉체(수지체) MR을 갖고 있다. 평면에서 볼 때, 밀봉체 MR은 직사각형으로 이루어진다. 도 12에 도시한 예에서는, 서로 대향하는 긴 변 LS1 및 긴 변 LS2, 및 긴 변 LS1, LS2와 교차하고, 서로 대향하는 짧은 변 SS3 및 짧은 변 SS4를 갖고 있다.
밀봉체 MR은 반도체 칩 CHP1(도 15 참조) 및 반도체 칩 CHP2(도 15 참조)를 일괄해서 밀봉하는 수지로서, 예를 들어 에폭시계의 수지 재료를 주성분으로서 포함하고 있다. 또한, 반도체 장치 PAC가 구비하는 복수의 단자는, 밀봉체 MR로부터 노출되어 있다. 도 12에 도시한 바와 같이, 밀봉체 MR의 주면 MRt로부터는, 이미터 단자(패키지 단자, 표면 단자) ET가 노출되어 있다. 이미터 단자 ET는, 이미 설명한 도 8에 도시한 바와 같이, 반도체 칩 CHP1의 이미터 전극 EP에 접속되는 단자(패키지 단자)이다. 또한, 도 13에 도시한 바와 같이, 밀봉체 MR의 주면 MRb로부터는, 콜렉터 단자(패키지 단자, 이면 단자) CT가 노출되어 있다. 콜렉터 단자 CT는, 도 8에 도시한 바와 같이, 반도체 칩 CHP1의 콜렉터 전극 CP에 접속되는 단자(패키지 단자)이다.
또한, 도 12에 도시한 바와 같이, 밀봉체 MR의 측면 MRs로부터는, 게이트 단자 GT가 노출되어 있다. 게이트 단자 GT는, 도 8에 도시한 바와 같이, 반도체 칩 CHP1의 게이트 전극 GE에 접속되는 단자(패키지 단자)이다. 또한, 도 13에 도시한 바와 같이, 밀봉체 MR의 측면 MRs로부터는, 신호 단자 ST가 노출되어 있다. 신호 단자 ST는, 반도체 장치의 동작 상태를 감시하기 위한 신호를 전송하는 단자이다. 또한, 도 12에 도시한 게이트 단자 GT는, 도 8에 도시한 게이트 전극 GE에 게이트 신호를 전송하는 신호 단자의 일종이다. 이와 같은 신호 전송 경로를 구성하는 단자인 게이트 단자 GT 및 신호 단자 ST로서는, 밀봉체 MR의 내부로부터 외부를 향해서 도출되는, 리드 LD가 사용되어 있다. 리드 LD는, 도 15에 도시한 바와 같이, 밀봉체 MR의 측면 MRs로부터 밀봉체 MR의 외측을 향해서 돌출되어 있다.
리드 LD는, 밀봉체 MR의 내외의 경계 부분에 있어서의 단면적이, 이미터 단자 ET나 콜렉터 단자 CT의 밀봉체 MR로부터의 노출 면적과 비교해서 작다. 이로 인해, 신호 단자의 수가 증가해도 반도체 장치 PAC의 대형화를 억제할 수 있다는 점에서 유리하다. 한편, 이미터 단자 ET나 콜렉터 단자 CT와 같이, 밀봉체 MR로부터의 노출 면적이 큰 경우, 전송 경로의 단면적을 크게 할 수 있으므로, 전송 경로의 저항 성분이나 인덕턴스 성분을 저감시킬 수 있는 점에서 유리하다. 이미터 단자 ET나 콜렉터 단자 CT에는 대전류가 흐르기 때문에, 가능한 한 저항 성분이나 인덕턴스 성분을 저감시키는 것이 바람직하다. 한편, 게이트 단자 GT나 신호 단자 ST에 흐르는 전류는 상대적으로 낮다. 따라서, 상대적으로 큰 전류가 흐르는 이미터 단자 ET나 콜렉터 단자 CT는 밀봉체 MR로부터의 노출 면적을 크게 하는 것이 바람직하다.
다음으로, 반도체 장치 PAC의 내부 구조에 대하여 설명한다. 도 14 및 도 15에 도시한 바와 같이, 밀봉체 MR의 내부에는, 직사각형 형상의 다이 패드(칩 탑재부, 금속 플레이트, 탭, 히트 스프레더) DP가 배치되어 있다. 이 다이 패드 DP는, 방열 효율을 높이기 위한 히트 스프레더로서도 기능하며, 예를 들어 열전도율이 높은 구리를 주성분으로 하는 금속 재료로 구성되어 있다. 여기서, 「주성분」이란, 부재를 구성하는 구성 재료 중, 가장 많이 포함되어 있는 재료 성분을 말하며, 예를 들어 「구리를 주성분으로 하는 재료」란, 부재의 재료가 구리를 가장 많이 포함하고 있음을 의미하고 있다. 본 명세서에서 「주성분」이라고 하는 말을 사용하는 의도는, 예를 들어 부재가 기본적으로 구리로 구성되어 있지만, 그 밖에 불순물을 포함하는 경우를 배제하는 것이 아님을 표현하기 위해서 사용하고 있다.
또한, 도 14에 도시한 바와 같이, 다이 패드 DP의 평면적은, 반도체 칩 CHP1의 표면 CHPt의 면적 및 반도체 칩 CHP2의 표면 CHPt의 면적의 합계보다 크다. 이로 인해, 하나의 다이 패드 DP 위에 반도체 칩 CHP1 및 반도체 칩 CHP2의 양쪽을 탑재할 수 있다.
도 15에 도시한 바와 같이, 다이 패드 DP 위에는, 예를 들어 땜납이나 도전성 수지로 이루어지는 도전성 접착재(다이 본드재, 도전성 부재, 접속 부재, 접합재) ADH1을 통하여, IGBT가 형성된 반도체 칩 CHP1, 및 다이오드가 형성된 반도체 칩 CHP2가 탑재되어 있다. 이때, 반도체 칩 CHP1 및 반도체 칩 CHP2가 탑재되어 있는 면을 다이 패드 DP의 상면이라 정의하고, 이 상면과 반대측의 면을 하면이라 정의한다. 이 경우, 반도체 칩 CHP1 및 반도체 칩 CHP2는, 다이 패드 DP의 상면 위에 탑재되어 있다.
다이오드가 형성된 반도체 칩 CHP2는, 반도체 칩 CHP2의 이면에 형성된 캐소드 전극 CDP가, 도전성 접착재 ADH1을 통하여, 다이 패드 DP의 상면과 접촉하도록 배치된다. 이 경우, 반도체 칩 CHP2의 표면 CHPt에 형성되어 있는 애노드 전극 ADP는 위를 향하고 있다. 한편, IGBT가 형성된 반도체 칩 CHP1은, 반도체 칩 CHP1의 이면 CHPb에 형성된 콜렉터 전극 CP가, 도전성 접착재 ADH1을 통하여, 다이 패드 DP의 제1면과 접촉하도록 배치된다. 이 경우, 반도체 칩 CHP1의 표면 CHPt에 형성되어 있는 이미터 전극 EP 및 게이트 전극 GP는 위를 향하고 있다. 이와 같이, 반도체 칩 CHP1의 콜렉터 전극 CP와 반도체 칩 CHP2의 캐소드 전극 CDP는, 도전성 접착재 ADH1 및 다이 패드 DP를 통해 전기적으로 접속되어 있다.
또한, 도 15에 도시한 바와 같이, 다이 패드 DP의 하면은, 밀봉체 MR의 주면 MRb로부터 노출되어 있으며, 이 노출되어 있는 다이 패드 DP의 하면이 콜렉터 단자 CT로 되어 있다. 이로 인해, 반도체 칩 CHP1의 콜렉터 전극 CP와 반도체 칩 CHP2의 캐소드 전극 CDP는, 도전성 접착재 ADH1을 통해 콜렉터 단자 CT와 전기적으로 접속되어 있다.
또한, 다이 패드 DP의 하면은, 반도체 장치 PAC1을 도 5에 도시한 기판 WB에 실장할 때, 기판 WB 위에 형성된 도체 패턴 MP1과 접속 부재를 통해 전기적으로 접속하는 것이 가능한 면으로서 기능한다. 이와 같이, 콜렉터 단자 CT인 다이 패드 DP를 밀봉체 MR의 주면 MRb에 있어서 노출시킨 경우, 상기한 바와 같이, 콜렉터 단자 CT의 노출 면적을 크게 할 수 있다. 이에 의해, 콜렉터 단자 CT를 경유하는 전송 경로의 저항 성분 및 인덕턴스 성분을 저감시킬 수 있다.
또한, 도 15에 도시한 바와 같이, 다이 패드 DP의 두께는, 게이트 단자 GT나 신호 단자 ST의 두께보다 두껍다. 이 경우, 다이 패드 DP를 경유하는 방열 패스의 방열 효율을 향상시킬 수 있다.
또한, 도 15에 도시한 바와 같이, 반도체 칩 CHP1의 이미터 전극 EP, 및 반도체 칩 CHP2의 애노드 전극 ADP 위에는, 도전성 부재인 클립(도전성 부재, 금속 플레이트, 전극 접속 부재) CLP가 배치되어 있다. 본 실시 형태의 예에서는 클립 CLP는, 리드 LDC와 일체로 형성된 도전성 부재 중, 밀봉체 MR의 주면 MRt에 있어서 노출되는 일부분이다. 따라서, 리드 LDC의 일부분을 클립 CLP라 간주할 수도 있다. 단, 본 실시 형태에서는, 밀봉체 MR의 주면 MRt로부터의 노출되는 노출면을 이미터 단자 ET로서 이용하므로, 밀봉체 MR의 측면 MRs로부터 노출되는 리드 LDC와는 구별하고 있다.
또한, 도 15에 도시한 예에서는, 반도체 칩 CHP1의 이미터 전극 EP는, 이미터 전극 EP측으로부터 순서대로 적층된 도전성 접착재 ADH2, 금속판 MPL1, 및 도전성 접착재 ADH3을 통해 클립 CLP와 전기적으로 접속되어 있다. 또한, 반도체 칩 CHP2의 애노드 전극 ADP는, 애노드 전극 ADP측으로부터 순서대로 적층된 도전성 접착재 ADH2, 금속판 MPL2, 및 도전성 접착재 ADH3을 통해 클립 CLP와 전기적으로 접속되어 있다.
또한, 도 15에 도시한 바와 같이, 클립 CLP의 상면은, 밀봉체 MR의 주면 MRt로부터 노출되어 있으며, 이 노출되어 있는 클립 CLP의 상면이 이미터 단자 ET로 되어 있다. 이로 인해, 반도체 칩 CHP1의 이미터 전극 EP와 반도체 칩 CHP2의 애노드 전극 ADP는, 도전성 접착재 ADH2를 통해 이미터 전극 EP와 전기적으로 접속되어 있다. 이와 같이, 이미터 단자 ET인 클립 CLP를 밀봉체 MR의 주면 MRt에 있어서 노출시킨 경우, 상기한 바와 같이, 이미터 단자 ET의 노출 면적을 크게 할 수 있다. 이에 의해, 이미터 단자 ET를 경유하는 전송 경로의 저항 성분 및 인덕턴스 성분을 저감시킬 수 있다.
또한, 도 15에 도시한 예에서는, 클립 CLP는 리드 LDC와 일체로 형성되어 있으므로, 클립 CLP의 두께는, 게이트 단자 GT나 신호 단자 ST의 두께와 동일하다. 한편, 게이트 전극 GP와 게이트 단자 GT를 접속하는 와이어 BW의 루프 높이를 확보하기 위해서는, 클립 CLP와 반도체 칩 CHP1의 사이, 및 클립 CLP와 반도체 칩 CHP2의 사이가 넓어진다. 따라서, 도 15에 도시한 반도체 장치 PAC의 경우, 클립 CLP와 반도체 칩 CHP1의 사이에 금속판 MPL1이 배치되고, 클립 CLP와 반도체 칩 CHP1의 사이에는 금속판 MPL2가 배치되어 있다. 금속판 MPL1은, 도전성 접착재 ADH2를 통해 반도체 칩 CHP1과 접착되고, 도전성 접착재 ADH3을 통해 클립 CLP와 접착되어 있다. 또한, 금속판 MPL2는, 도전성 접착재 ADH2를 통해 반도체 칩 CHP2와 접착되고, 도전성 접착재 ADH3을 통해 클립 CLP와 접착되어 있다.
또한, 클립 CLP의 실시 형태는, 도 15에 도시한 형태 이외에 다양한 변형예가 있다. 예를 들어, 클립 CLP와 리드 LDC가 별도의 부재로서 분리하여 형성되어 있는 경우에는, 클립 CLP 형상의 설계상의 자유도는 높아진다. 이로 인해, 예를 들어 도 15에 도시한 클립 CLP, 도전성 접착재 ADH3, 및 금속판 MPL1, MPL2의 각각을 일체화한 금속 부재로서 클립 CLP를 구성할 수도 있다. 이 경우, 클립 CLP는 도 15에 도시한 도전성 접착재 ADH2를 통해 반도체 칩 CHP1 및 반도체 칩 CHP2에 접착된다. 또한, 클립 CLP의 일부분을 굴곡시킴으로써, 도 15에 도시한 금속판 MLP1, MLP2 및 도전성 접착재 ADH3을 생략할 수도 있다.
또한, 리드 LDC는, 일부분이 밀봉체 MR의 측면 MRs로부터 외측으로 돌출되어 있지만, 밀봉체 MR의 외측 부분은 다른 부재에 접속되어 있지 않다. 바꿔 말하면, 리드 LDC는 단자(패키지 단자)로서의 기능은 갖고 있지 않다. 따라서, 본 실시 형태에 대한 변형예로서는, 리드 LDC가 없어도 된다. 단, 반도체 장치의 제조 공정에 있어서, 다품종의 제품을 제조하는 경우에는, 리드 프레임의 범용성이 높고, 복수 종류의 제품에 공통의 리드 프레임을 이용할 수 있는 편이 바람직하다. 따라서, 도 14 및 도 15에 도시한 바와 같이, 리드 LDC가 있는 경우, 리드 프레임의 범용성이 향상된다고 하는 이점이 있다.
또한, 반도체 장치 PAC의 경우, 리드 LDC는 단자로서 기능하지 않으므로, 클립 CLP가 리드 LDC와는 분리된 부재로서 형성되는 경우에는, 리드 LDC는 없어도 된다. 단, 반도체 장치 PAC의 제조 공정에 있어서, 본 실시 형태와 같이, 클립 CLP와 리드 LDC가 일체로 형성되어 있는 경우, 클립 CLP와 반도체 칩 CHP1, CHP2의 위치 정렬이 용이하다.
또한, 스위치 소자인 반도체 장치 PAC의 온 저항을 저감시키는 관점에서는, 다이 패드 DP에 접속되는 도전성 접착재 ADH1이나, 클립 CLP와 반도체 칩 CHP1, CHP2의 전극을 전기적으로 접속하는 도전성 접착재 ADH2, ADH3에는 전기 전도율이 높은 재료를 사용하는 것이 바람직하다. 전기 전도율이 높은 재료로서는, 땜납 외에, 복수(다수)의 도전성 입자를 수지 중에 함유하는 도전성 수지를 예시할 수 있다.
단, 반도체 장치 PAC는, 제품으로서 완성된 후, 도 5에 도시한 바와 같이, 기판 WB 위에 실장된다. 이 경우, 반도체 장치 PAC1, PAC2와 기판 WB의 접속에 사용하는 접속 부재에도, 땜납이나 도전성 수지 등, 전기 전도율이 높은 재료를 사용하는 것이 바람직하다. 이 경우, 도 15에 도시한 도전성 접착재 ADH1이나 도전성 접착재 ADH2, ADH3은, 반도체 장치 PAC를 실장할 때의 처리 온도에 대한 내열성을 구비하고 있을 필요가 있다.
예를 들어, 반도체 장치 PAC가 땜납을 사용해서 실장되는 경우, 땜납을 용융시켜서 접속시키기 위해서, 가열 처리(리플로우)가 필요하다. 반도체 장치 PAC와 기판 WB(도 5 참조)의 접속에 사용되는 땜납과, 전술한 반도체 장치 PAC의 내부에서 사용되는 땜납이 동일한 재료인 경우, 반도체 장치 PAC의 실장 시의 가열 처리(리플로우)에 의해, 반도체 장치 PAC의 내부의 땜납이 용융될 우려가 있다.
따라서, 반도체 장치 PAC의 내부, 및 반도체 장치 PAC의 실장 시에 땜납을 사용하는 경우, 반도체 장치 PAC의 내부에는 실장 시에 사용하는 땜납보다도 융점이 높은 고융점 땜납이 사용되는 것이 바람직하다.
한편, 반도체 장치 PAC의 실장 시에 도전성 수지를 사용하는 경우, 도전성 수지의 수지 성분을 경화시키기 위한 가열 처리(큐어 베이크)가 필요하게 된다. 그러나, 일반적으로, 수지의 경화 온도는, 땜납의 융점보다도 낮으므로, 이 경우에는, 도전성 접착재 ADH1이나 도전성 접착재 ADH2는, 땜납이어도 되고, 도전성 수지여도 된다.
또한, 반도체 장치 PAC의 실장 시에 땜납을 사용하는 경우라도, 수지의 내열 온도가 땜납의 융점보다도 높은 것이면, 도전성 접착재 ADH1이나 도전성 접착재 ADH2로서, 도전성 수지를 사용할 수 있다.
또한, 도 14 및 도 15에 도시한 바와 같이, 반도체 칩 CHP1의 표면에는, 게이트 전극 GP가 형성되어 있으며, 게이트 전극 GP는, 도전성 부재인 와이어 BW에 의해, 게이트 단자 GT와 전기적으로 접속되어 있다. 와이어 BW는, 예를 들어 금, 구리 혹은 알루미늄을 주성분으로 하는 도전 부재로 구성되어 있다.
평면에서 볼 때, 반도체 칩 CHP1은, 반도체 칩 CHP2와 게이트 단자 GT의 사이에 위치하도록 다이 패드 DP 위에 탑재되어 있다. 또한, 반도체 칩 CHP1은, 게이트 전극 GP가, 이미터 전극 EP와 게이트 단자 GT의 사이에 위치하도록 다이 패드 DP 위에 탑재되어 있다. 이에 의해, 게이트 전극 GP와 게이트 단자 GT를 접속하는 와이어 BW의 길이를 짧게 할 수 있다.
또한, 도 14에 도시한 예에서는, 신호 단자 ST는, 와이어 BW를 통해 이미터 전극 EP와 전기적으로 접속되어 있다. 이 경우, 신호 단자 ST는, 반도체 칩 CHP1의 트랜지스터 Q1(도 8 참조)에 대전류를 흘리는 검사에 있어서, 이미터 전극 EP의 전압을 측정해서 출력하는 검사용 단자로서 이용할 수 있다. 신호 단자 ST는, 도 5에 도시한 모니터링 단자 MTE에 접속되고, 검출한 신호를 외부로 출력한다.
또한, 도 15에 도시한 바와 같이, 복수의 와이어 BW의 각각은 밀봉체 MR에 의해 밀봉되어 있다. 반도체 장치 PAC를 구성하는 각 부재 중, 특히 변형이나 손상이 발생하기 쉬운 와이어 BW를 밀봉체 MR에 의해 보호한 상태에서 전자 장치 EA1(도 5)에 실장하는 경우, 전자 장치 EA1에 대한 실장 시의 각 부재의 핸들링이 향상된다. 이에 의해, 전자 장치 EA1의 조립 효율을 향상시킬 수 있다. 또한, 도 15에 도시한 바와 같이, 반도체 장치 PAC를 구성하는 부품 중, 반도체 칩 CHP1, 반도체 칩 CHP2, 다이 패드 DP의 일부, 클립 CLP의 일부, 복수의 리드 LD의 각각의 일부, 클립 CLP 및 와이어 BW가, 예를 들어 수지에 의해 밀봉되어 있다.
또한, 도 15에 도시한 바와 같이, 클립 CLP, 다이 패드 DP, 리드 LD, 및 리드 LDC의 각각에 있어서, 밀봉체 MR로부터 노출되어 있는 부분은 금속막 SDF로 덮여 있다. 금속막 SDF는, 예를 들어 땜납 등의 금속 재료로 이루어지고, 도금법에 의해 형성되어 있다. 반도체 장치 PAC를 도 5에 도시한 도체 패턴 MP1 위에 탑재할 때 땜납을 통해 실장하는 경우, 금속막 SDF로 노출면이 덮여 있음으로써 땜납의 습윤성이 향상된다. 클립 CLP나 리드 LD, LDC의 경우도 마찬가지이다. 특히 다이 패드 DP나 클립 CLP가 구리를 주성분으로 하는 금속 재료에 의해 형성되어 있는 경우, 금속막 SDF로 덮음으로써 습윤성을 크게 향상시킬 수 있다.
<각 유닛의 구성>
다음으로, 도 5에 도시한 각 유닛의 구성에 대하여 설명한다. 또한, 도 5에 도시한 3개의 유닛 EAU1은, 각각 마찬가지의 구조를 구비하고 있으므로, 이하에서는, 단자 WTE에 접속되는 유닛 EAU1을 대표예로서 예를 들어 설명한다. 도 16은, 도 5에 도시한 3개의 유닛 중 하나를 확대해서 나타내는 확대 평면도이다. 도 16에서는, 도 5에 도시한 각 부재 중, 버스 바 BSN을 점선으로, 버스 바 BSP를 이점쇄선으로, 각각 나타내고 있다. 도 17은, 도 16에 도시한 유닛에 대응하는 회로 요소를 나타내는 회로도이다. 도 18은, 도 16의 A-A선을 따른 단면도, 도 19는 도 16의 B-B선을 따른 단면도이다. 또한, 도 20 및 도 21은, 하이 사이드 또는 로우 사이드의 단자와 반도체 칩의 전극을 전기적으로 접속하는 경로를 따른 단면도이다. 도 18, 도 20, 및 도 21에서는, 반도체 칩의 전극과 단자 WTE, NTE 또는 PTE를 전기적으로 접속하는 전송 경로의 시점부터 종점까지를, 양쪽 화살표를 사용해서 모식적으로 나타내고 있다.
도 16에 도시한 바와 같이, 전자 장치 EA1의 유닛 EAU1은, 기판 WB의 상면 WBt에 형성된 도체 패턴 MP1을 갖는다. 또한, 전자 장치 EA1의 유닛 EAU1은, 반도체 장치 PAC1 및 반도체 장치 PAC2를 갖고 있다.
또한, 도 17에 도시한 바와 같이, 반도체 장치 PAC1 및 반도체 장치 PAC2의 각각은, 트랜지스터 Q1을 구비하는 반도체 칩 CHP1과, 다이오드 FWD를 구비하는 반도체 칩 CHP2를 갖고 있다. 반도체 장치 PAC1 및 반도체 장치 PAC2의 각각은, 반도체 칩 CHP1의 이미터 전극 EP 및 반도체 칩 CHP2의 애노드 전극 ADP에 접속된 이미터 단자 ET와, 반도체 칩 CHP1의 콜렉터 전극 CP 및 반도체 칩 CHP2의 캐소드 전극 CDP에 접속된 콜렉터 단자 CT를 갖고 있다. 반도체 장치 PAC1 및 반도체 장치 PAC2의 각각은, 와이어 BW(도 15 참조)를 통해 반도체 칩 CHP1의 게이트 전극 GP(도 15 참조)에 접속된 게이트 단자 GT를 갖고 있다.
반도체 장치 PAC1의 반도체 칩 CHP1의 이미터 전극 EP는, 이미터 단자 ET를 통해 단자 NTE에 전기적으로 접속되어 있다. 도 20에서는, 반도체 장치 PAC1의 이미터 전극 EP와 단자 NTE를 전기적으로 접속하는 전송 경로에 양쪽 화살표를 붙이고, 경로 PTH1로서 나타내고 있다. 또한, 도 17에 도시한 반도체 장치 PAC1의 반도체 칩 CHP1의 콜렉터 전극 CP는, 콜렉터 단자 CT를 통해 단자 WTE에 전기적으로 접속되어 있다. 도 18에서는, 반도체 장치 PAC1의 콜렉터 전극 CP(도 17 참조)와 단자 WTE를 전기적으로 접속하는 전송 경로에 양쪽 화살표를 붙이고, 경로 PTH2로서 나타내고 있다.
또한, 도 17에 도시한 반도체 장치 PAC2의 반도체 칩 CHP1의 콜렉터 전극 CP는, 콜렉터 단자 CT를 통해 단자 PTE에 전기적으로 접속되어 있다. 도 21에서는, 반도체 장치 PAC2의 콜렉터 전극 CP와 단자 PTE를 전기적으로 접속하는 전송 경로에 양쪽 화살표를 붙이고, 경로 PTH3으로서 나타내고 있다. 또한, 반도체 장치 PAC2의 반도체 칩 CHP1의 이미터 전극 EP는, 이미터 단자 ET 및 도체 패턴 MP1을 통해 단자 WTE에 전기적으로 접속되어 있다.
또한, 반도체 장치 PAC1의 콜렉터 단자 CT와, 반도체 장치 PAC2의 이미터 단자 ET는, 도체 패턴 MP1을 통해 서로 전기적으로 접속되어 있다. 바꿔 말하면, 반도체 장치 PAC1의 콜렉터 전극 CP와, 반도체 장치 PAC2의 이미터 전극 EP는, 도체 패턴 MP1을 통해 서로 전기적으로 접속되어 있다. 도 1을 이용해서 설명한 인버터 회로 INV를 동작시킬 때, 반도체 장치 PAC2는, 도 1에 도시한 하이 사이드용 스위치 SW5로서 동작하고, 반도체 장치 PAC1은, 도 1에 도시한 로우 사이드용 스위치 SW6으로서 동작한다.
또한, 도 18에 도시한 반도체 장치 PAC1의 게이트 단자 GT는, 밀봉체 MR의 외부에 굴곡부를 갖고, 기판 WB를 통하지 않고 단자 GTE1에 접속되어 있다. 바꿔 말하면, 반도체 장치 PAC1의 반도체 칩 CHP1의 게이트 전극 GP(도 15 참조)는, 기판 WB를 통하지 않고 단자 GTE1에 접속되어 있다. 반도체 장치 PAC1의 게이트 단자 GT인 리드 LD는, 전자 장치 EA1의 두께 방향(도 18에 도시한 Z 방향)에 있어서, 리드 LD의 선단부가 밀봉체 MR의 주면 MRb보다 주면 MRt에 가까워지도록 절곡되어 있다.
마찬가지로, 도 19에 도시한 반도체 장치 PAC2의 게이트 단자 GT는, 밀봉체 MR의 외부에 굴곡부를 갖고, 기판 WB를 통하지 않고 단자 GTE2에 접속되어 있다. 바꿔 말하면, 반도체 장치 PAC2의 반도체 칩 CHP1의 게이트 전극 GP(도 15 참조)는, 기판 WB를 통하지 않고 단자 GTE2에 접속되어 있다. 반도체 장치 PAC2의 게이트 단자 GT인 리드 LD는, 전자 장치 EA1의 두께 방향(도 19에 도시한 Z 방향)에 있어서, 리드 LD의 선단부가 밀봉체 MR의 주면 MRt보다 주면 MRb에 가까워지도록 절곡되어 있다.
도 18 및 도 19에 도시한 리드 LD의 굽힘 방향은, 이하와 같이 표현할 수 있다. 즉, 밀봉체 MR의 두께 방향에 있어서, 도 18에 도시한 반도체 장치 PAC1의 게이트 단자 GT는, 주면 MRb측으로부터 주면 MRt측을 향하는 방향으로 굴곡하는 굴곡부를 갖고 있다. 또한, 도 19에 도시한 반도체 장치 PAC2의 게이트 단자 GT는, 주면 MRt측으로부터 주면 MRb측을 향하는 방향으로 굴곡하는 굴곡부를 갖고 있다. 이와 같이, 반도체 장치 PAC1과 반도체 장치 PAC2는, 게이트 단자 GT인 리드 LD의 굽힘 방향이 상이하다.
본 실시 형태에 대한 변형예로서는, 기판 WB에 게이트 단자 GT를 접속하기 위한 도체 패턴(배선 패턴)이 형성되고, 게이트 단자 GT가 그 도체 패턴을 통해 외부 단자인 단자 GTE1 및 GTE2의 각각과 접속되어 있어도 된다. 단, 본 실시 형태와 같이, 게이트 단자 GT가 기판 WB를 경유하지 않고 단자 GTE1, GTE2에 접속되어 있는 경우, 게이트 신호의 전송 경로를 짧게 할 수 있다. 또한, 게이트 단자 GT가 기판 WB를 경유하지 않고 단자 GTE1, GTE2에 접속되어 있는 경우, 기판 WB의 면적을 작게 할 수 있으므로, 전자 장치 EA1의 소형화의 관점에서 유리하다.
또한, 도 18에 도시한 반도체 장치 PAC1의 밀봉체 MR의 주면 MRb는, 기판 WB의 상면 WBt와 대향하고 있다. 반도체 장치 PAC1의 밀봉체 MR의 주면 MRb로부터 노출되는 다이 패드 DP는, 접속 부재(도전성 부재, 도전성 접착재, 접합재) BND1을 통해 도체 패턴 MP1과 전기적으로 접속되어 있다.
반도체 장치 PAC1의 밀봉체 MR의 주면 MRt로부터 노출되는 클립 CLP는, 접속 부재(도전성 부재, 도전성 접착재, 클립 본드재, 접합재) BND2를 통해 버스 바 BSN과 전기적으로 접속되어 있다. 반도체 장치 PAC1의 클립 CLP는, 버스 바 BSN을 통해 단자 NTE(도 16 참조)와 전기적으로 접속되어 있다. 버스 바 BSN 및 버스 바 BSP는, 반도체 장치의 단자와 전자 장치의 외부 단자를 전기적으로 접속하는 경로 중에 배치되는 막대 형상의 도전성 부재로서, 도 20에 도시한 경로 PTH1 및 도 21에 도시한 경로 PTH3의 전송 손실을 저감시키도록 구성되어 있다. 예를 들어, 버스 바 BSN 및 버스 바 BSP는, 전기 전도율이 높은 재료에 의해 구성되어 있다. 전기 전도율이 높은 재료로서는 예를 들어, 구리(Cu)를 주성분으로 하는 금속 재료, 혹은 알루미늄(Al)을 주성분으로 하는 금속 재료 등을 예시할 수 있다. 또한, 예를 들어 버스 바 BSN 및 버스 바 BSP는, 예를 들어 리드 LD 등의 부재와 비교하여, 전송 경로의 단면적이 커지게 되어 있다.
또한, 반도체 장치 PAC1의 클립 CLP의 일부분과 버스 바 BSP의 일부분은 서로 대향하고 있다. 그러나, 반도체 장치 PAC1의 클립 CLP와 버스 바 BSP의 사이에는 절연막 IF1이 배치되어 있다. 이로 인해, 반도체 장치 PAC1의 클립 CLP와 버스 바 BSP는 서로 절연되어 있다. 또한, 버스 바 BSN의 일부분과 버스 바 BSP의 일부분은 서로 대향하고 있다. 그러나, 버스 바 BSN과 버스 바 BSP의 사이에는, 절연막 IF2가 배치되어 있다. 이로 인해, 버스 바 BSN과 버스 바 BSP는 서로 절연되어 있다.
또한, 도 19에 도시한 반도체 장치 PAC2의 밀봉체 MR의 주면 MRt는, 기판 WB의 상면 WBt와 대향하고 있다. 반도체 장치 PAC2의 밀봉체 MR의 주면 MRt로부터 노출되는 클립 CLP는, 접속 부재 BND1을 통해 도체 패턴 MP1과 전기적으로 접속되어 있다.
또한, 반도체 장치 PAC2의 밀봉체 MR의 주면 MRb로부터 노출되는 다이 패드 DP는, 접속 부재(도전성 부재, 도전성 접착재, 접합재) BND3을 통해 버스 바 BSP와 전기적으로 접속되어 있다. 반도체 장치 PAC2의 다이 패드 DP는, 버스 바 BSP를 통해 단자 PTE(도 16 참조)와 전기적으로 접속되어 있다. 또한, 반도체 장치 PAC2의 다이 패드 DP의 일부분과 버스 바 BSN의 일부분은 서로 대향하고 있다. 그러나, 반도체 장치 PAC2의 다이 패드 DP와 버스 바 BSN의 사이에는 절연막 IF2가 배치되어 있다. 이로 인해, 반도체 장치 PAC2의 다이 패드 DP와 버스 바 BSN은 서로 절연되어 있다.
도 18에 도시한 접속 부재 BND1, 접속 부재 BND2, 및 도 19에 도시한 접속 부재 BND3의 각각은, 도 15를 사용해서 설명한 도전성 접착재 ADH1이나 도전성 접착재 ADH2와 마찬가지로, 땜납 또는 도전성 수지 등의 도전성 재료이다.
여기서, 전자 장치 EA1과 같이, 인버터 회로를 구비한 전자 장치에 대한 다양한 성능 향상 요구 중에는, 스위치로서 동작하는 트랜지스터와 외부 단자를 접속하는 전송 경로의 인덕턴스나 임피던스를 저감하는 요구가 포함된다. 특히, 도 17에 도시한 각 전송 경로 중, 상대적으로 높은 전위가 공급되는 단자 PTE와 트랜지스터 Q1을 접속하는 경로(도 21에 도시한 경로 PTH3), 및 상대적으로 낮은 전위가 공급되는 단자 NTE와 트랜지스터 Q1을 접속하는 경로(도 20에 도시한 경로 PTH1)는, 인덕턴스를 저감함으로써, 입력 전압의 손실을 저감시킬 수 있다. 또한, 도 17에 도시한 각 전송 경로 중, 출력 단자인 WTE와 트랜지스터 Q1을 접속하는 경로(도 18에 도시한 경로 PTH2)는, 인덕턴스나 임피던스를 저감함으로써, 출력되는 전력의 손실을 저감시킬 수 있다. 바꿔 말하면, 상기의 3 경로는, 전송 경로 중의 인덕턴스나 임피던스를 저감함으로써, 전력 변환 효율을 향상시킬 수 있다.
본 실시 형태 1과 같이, 반도체 칩이 수지 밀봉된 복수의 반도체 패키지(반도체 장치)를 기판에 탑재하는, 패키지 탑재 방식을 적용하여 전자 장치를 구성하는 경우, 반도체 패키지의 구성이나 레이아웃을 연구함으로써, 전력 변환 효율을 향상시킬 수 있음을 알았다. 예를 들어, 본 실시 형태에 대한 비교 대상으로서, 도 17에 도시한 반도체 장치 PAC1, PAC2의 이미터 단자 ET로서, 도 16에 도시한 리드 LD와 같이 가늘고 길게 연장되는 도전성 부재를 이용하는 경우에 대하여 검토한다.
이미터 단자 ET로서, 리드 LD와 같은 가늘고 긴 도전성 부재를 이용하는 경우, 동일한 이미터 전극에 접속되는 리드 LD의 개수를 증가시킴으로써, 전송 경로중의 저항 성분은 저감시킬 수 있다. 예를 들어, 도 14 및 도 15에 도시한 리드 LDC를 이미터 단자로서 사용하는 경우가 이에 상당한다. 그러나, 전송 경로 중의 인덕턴스 성분을 고려하면, 이미터 단자 ET는, 복수 개로 분할되지 않는 것이 바람직하다. 또한, 이미터 단자 ET로서, 리드 LD와 같은 도전성 부재를 이용하는 경우, 반도체 장치의 제조 공정상의 제약에 의해, 이미터 단자의 위치 자유도가 제한된다. 이 경우, 도 17에 도시한 바와 같이 반도체 장치 PAC2의 이미터 단자 ET와 반도체 장치 PAC1의 콜렉터 단자 CT를 접속할 때 접속 배선의 길이가 길게 이루어지기 쉽다.
상기한 바와 같이, 본 실시 형태 1의 전자 장치 EA1의 경우, 클립 CLP의 밀봉체 MR로부터의 노출면이 이미터 단자 ET로서 이용되고, 다이 패드 DP 밀봉체 MR로부터의 노출면이 콜렉터 단자 CT로서 이용된다. 이로 인해, 도 12 및 도 13에 도시한 바와 같이, 반도체 장치 PAC의 이미터 단자 ET 및 콜렉터 단자 CT의 면적을 크게 할 수 있다.
또한, 도 18에 도시한 반도체 장치 PAC1의 밀봉체 MR의 주면 MRb가, 기판 WB의 도체 패턴 MP1과 대향하고, 도 19에 도시한 반도체 장치 PAC2의 밀봉체 MR의 주면 MRt가, 기판 WB의 도체 패턴 MP1과 대향한다. 바꿔 말하면, 반도체 장치 PAC1과 반도체 장치 PAC2는, 두께 방향의 방향이 서로 반대가 되는 상태에서 기판 WB 위에 탑재되어 있다. 이 경우, 도 18에 도시한 반도체 장치 PAC1의 이미터 단자 ET 및 도 19에 도시한 반도체 장치 PAC2의 콜렉터 단자 CT의 각각은, 기판 WB와의 대향면과의 반대측 면에 있어서 노출된다.
이로 인해, 도 18에 도시한 반도체 장치 PAC1의 이미터 단자 ET와, 반도체 장치 PAC1 위에 배치된 버스 바 BSN과의 접속 부분(도 18에 도시한 접속 부재 BND2와의 접속 계면)의 면적(접속 면적)을 크게 할 수 있다. 또한, 도 19에 도시한 반도체 장치 PAC2의 콜렉터 단자 CT와, 반도체 장치 PAC2 위에 배치된 버스 바 BSP와의 접속 부분(도 19에 도시한 접속 부재 BND3과의 접속 계면)의 면적(접속 면적)을 크게 할 수 있다.
또한, 버스 바 BSN 및 버스 바 BSP의 각각은, 반도체 장치 PAC1과 반도체 장치 PAC2 위에 배치되어 있으므로, 밀봉체 MR의 측면 MRs를 경유하는 리드 LD와 비교하여, 레이아웃상의 제약이 작다. 따라서, 버스 바 BSN 및 버스 바 BSP의 각각은, 전송 경로의 단면적을 크게 할 수 있다. 예를 들어, 버스 바 BSN 및 버스 바 BSP의 두께는, 리드 LD의 두께보다 두껍다. 도 18 및 도 19에 도시한 예에서는, 버스 바 BSN 및 버스 바 BSP의 두께는, 단자 WTE를 구성하는 부재의 두께보다 두껍다. 단, 변형예로서는, 단자 WTE를 구성하는 부재의 두께가 버스 바 BSN 및 버스 바 BSP의 두께 이상이어도 된다. 또한, 예를 들어 버스 바 BSN 및 버스 바 BSP의 폭(연장 방향에 대하여 직교하는 방향의 길이)은, 리드 LD의 폭보다 넓다. 버스 바 BSN 및 버스 바 BSP의 폭은, 일정하지 않지만, 가장 폭이 좁은 부분에 있어서, 버스 바 BSN 및 버스 바 BSP의 폭은, 리드 LD의 폭보다 넓다.
이와 같이, 버스 바 BSN은, 전송 경로의 단면적을 크게 하기 쉬우므로, 도 18에 도시한 반도체 장치 PAC1의 이미터 단자 ET와, 버스 바 BSN과의 접속 부분의 면적을 크게 할 수 있으면, 도 20에 도시한 단자 NTE로부터 반도체 장치 PAC1의 이미터 단자 ET에 이르는 전송 경로(경로 PTH1의 일부분)의 인덕턴스를 저감시킬 수 있다. 또한, 버스 바 BSP는, 전송 경로의 단면적을 크게 하기 쉬우므로, 도 19에 도시한 반도체 장치 PAC2의 콜렉터 단자 CT와, 버스 바 BSP와의 접속 부분의 면적을 크게 할 수 있으면, 도 21에 도시한 단자 PTE로부터 반도체 장치 PAC2의 콜렉터 단자 CT에 이르는 전송 경로(경로 PTH3의 일부분)의 인덕턴스를 저감시킬 수 있다.
본 실시 형태 1의 전자 장치 EA1의 구성은, 이하와 같이 표현할 수도 있다. 즉, 도 17에 도시한 단자 PTE와 반도체 장치 PAC2의 트랜지스터 Q1의 콜렉터 전극 CP의 사이에는, 도 16에 도시한 리드 LD와 같이, 가늘고 길게 연장되는 도전성 부재가 개재되어 있지 않다. 이로 인해, 하이 사이드의 스위치에 상대적으로 높은 전위를 공급하는 전위 공급 경로(도 21에 도시한 경로 PTH3)의 인덕턴스 성분을 저감시킬 수 있다. 또한, 도 17에 도시한 단자 NTE와 반도체 장치 PAC1의 트랜지스터 Q1의 이미터 전극 EP의 사이에는, 도 16에 도시한 리드 LD와 같이, 가늘고 길게 연장되는 도전성 부재가 개재되어 있지 않다. 이로 인해, 로우 사이드의 스위치에 상대적으로 낮은 전위를 공급하는 전위 공급 경로(도 20에 도시한 경로 PTH1)의 인덕턴스 성분을 저감시킬 수 있다.
또한, 본 실시 형태 1의 전자 장치 EA1의 경우, 반도체 장치 PAC1의 콜렉터 단자 CT와 반도체 장치 PAC2의 이미터 단자 ET의 각각이, 하나의 도체 패턴 MP1 위에 접속 부재 BND1을 통해 접속된다. 또한, 도 18에 도시한 바와 같이, 도체 패턴 MP1은, 출력 단자인 단자 WTE에 접속되어 있다. 바꿔 말하면, 본 실시 형태 1에 의하면, 도 17에 도시한 반도체 장치 PAC2의 트랜지스터 Q1의 이미터 전극 EP와 도체 패턴 MP1을 전기적으로 접속하는 경로, 및 반도체 장치 PAC1의 트랜지스터 Q1의 콜렉터 전극 CP와 도체 패턴 MP1을 전기적으로 접속하는 경로에는, 도 16에 도시한 리드 LD와 같이, 가늘고 길게 연장되는 도전성 부재가 개재되어 있지 않다. 이로 인해, 출력 단자인 단자 WTE와 트랜지스터 Q1을 접속하는 경로(도 18에 도시한 경로 PTH2)의 인덕턴스 성분을 저감시킬 수 있다. 이 경우, 상기한 바와 같이, 출력되는 전력의 손실을 저감할 수 있으므로, 인버터 회로의 전력 변환 효율을 향상시킬 수 있다.
또한, 본 실시 형태 1에서는, 도 6에 도시한 버스 바 BSN 및 버스 바 BSP의 각각은, 기판 WB에 설치된 도체 패턴 MP1을 포함하는 모든 도체 패턴으로부터 전기적으로 분리되어 있다. 바꿔 말하면, 버스 바 BSN 및 버스 바 BSP의 각각은, 기판 WB를 경유하지 않고, 단자 NTE 또는 단자 PTE에 접속되어 있다. 또한, 전자 장치 EA1의 두께 방향(도 18에 도시한 Z 방향)에 있어서, 버스 바 BSN은, 반도체 장치 PAC1의 이미터 단자 ET와 단자 NTE(도 4 참조)의 사이에 있다. 또한, 전자 장치 EA1의 두께 방향(도 19에 도시한 Z 방향)에 있어서, 버스 바 BSP는, 반도체 장치 PAC2의 콜렉터 단자 CT와 단자 PTE(도 4 참조)의 사이에 있다.
도 20에 도시한 바와 같이, 반도체 장치 PAC1의 이미터 전극 EP와 단자 NTE를 전기적으로 접속하는 경로 PTH1이 기판 WB를 경유하지 않는 경우, 경로 PTH1의 배선 경로 거리를 짧게 할 수 있으므로, 경로 PTH1 중의 인덕턴스 성분을 저감시킬 수 있다. 예를 들어, 본 실시 형태 1의 경우, 경로 PTH1의 경로 거리는, 도 18에 도시한 반도체 장치 PAC1의 콜렉터 전극 CP(도 7 참조)와 단자 WTE를 전기적으로 접속하는 경로 PTH2의 경로 거리보다 짧다.
또한, 도 21에 도시한 바와 같이, 반도체 장치 PAC2의 콜렉터 전극 CP와 단자 PTE를 전기적으로 접속하는 경로 PTH3이 기판 WB를 경유하지 않는 경우, 경로 PTH3의 배선 경로 거리를 짧게 할 수 있으므로, 경로 PTH3 중의 인덕턴스 성분을 저감시킬 수 있다. 예를 들어, 본 실시 형태 1의 경우, 경로 PTH3의 경로 거리는, 도 18에 도시한 반도체 장치 PAC1의 콜렉터 전극 CP(도 7 참조)와 단자 WTE를 전기적으로 접속하는 경로 PTH2의 경로 거리보다 짧다.
또한, 도 18에 도시한 바와 같이, 본 실시 형태 1의 전자 장치 EA1이 갖는 기판 WB는, 절연 금속 기판(Insulated Metal Substrate: IMS)이라 불리는 기판이다. 절연 금속 기판인 기판 WB는, 예를 들어 알루미늄 등의 금속을 주성분으로 하는 기재 BMS와, 기재 BMS의 한쪽 면(상면 WBt) 위에 있는 절연막 IF3과, 절연막 IF3 위에 있는 도체 패턴 MP1을 갖고 있다. 절연막 IF3은, 예를 들어 에폭시계의 수지 등의 수지 재료를 주성분으로 하는 유기 절연막으로서, 절연막 IF3의 두께는, 기재 BMS의 두께보다 얇다. 도 18에서는, 절연막 IF3의 두께는, 기재 BMS의 두께의 1/3 이하, 1/4 이상 정도의 두께이지만, 1/10 이하여도 된다. 본 실시 형태 1의 전자 장치 EA1의 기판 WB로서 절연 금속 기판을 이용하는 것은, 이하의 점에서 바람직하다.
도시는 생략하였지만, 도 18에 도시한 기판 WB에 대한 변형예로서, 세라믹제의 기재 상면에 도체 패턴 MP1이 형성된, 소위, 세라믹 기판을 사용할 수도 있다. 그러나, 세라믹 기판의 경우, 세라믹으로 이루어지는 기재와 도체 패턴 MP1의 선팽창 계수의 차가 크다. 이로 인해, 세라믹 기판에 대해 온도 사이클 부하가 인가되면, 선팽창 계수의 차에 기인하여 발생하는 응력이 기재와 도체 패턴 MP1의 계면에 인가되고, 도체 패턴 MP1이 박리되는 경우가 있다. 이 응력의 크기는, 도체 패턴 MP1의 면적에 비례해서 커지게 된다. 즉, 세라믹 기판을 적용한 경우, 도체 패턴 MP1의 면적이 크면, 도체 패턴 MP1이 기재로부터 박리될 우려가 있다.
절연 금속 기판인 기판 WB의 경우, 도체 패턴 MP1은, 예를 들어 구리를 주성분으로 하는 금속 재료로 이루어지는 금속막이다. 이로 인해 절연막 IF3과 도체 패턴 MP1 사이의 선팽창 계수의 차는 크다. 그러나, 절연막 IF3은, 충분히 두꺼운 금속제의 기재 BMS와 도체 패턴 MP1의 사이에 접착되어 있다. 이로 인해, 절연 금속 기판에 온도 사이클 부하가 인가되어도, 상기한 선팽창 계수의 차에 기인하여 발생하는 응력을 저감시킬 수 있다. 이로 인해, 도체 패턴 MP1의 면적이 큰 경우라도, 절연막 IF3으로부터 박리하기 어렵다. 바꿔 말하면, 기판 WB로서 절연 금속 기판을 사용함으로써, 도체 패턴 MP1의 면적을 크게 할 수 있다.
상기한 바와 같이, 본 실시 형태 1에 있어서, 도체 패턴 MP1은, 출력 단자인 WTE에 접속되는 전송 경로의 일부분을 구성한다. 이로 인해, 도체 패턴 MP1의 면적을 크게 함으로써, 도 18에 도시한 경로 PTH2의 단면적을 크게 할 수 있다. 즉, 기판 WB로서 절연 금속 기판을 사용함으로써, 경로 PTH2의 인덕턴스 성분을 저감시킬 수 있다.
또한, 도 22는, 도 5의 A-A선을 따른 단면도이다. 도 22에서는, 버스 바 BSN에 공급되는 로우 사이드 전위의 공급 경로를 파선으로 모식적으로 나타내고, 버스 바 BSP에 공급되는 하이 사이드 전위의 공급 경로를 이점쇄선으로 모식적으로 나타내고 있다.
본 실시 형태 1의 전자 장치 EA1은, 상기한 바와 같이 3상의 인버터 회로를 구비하고 있으므로, 도 5 및 도 22에 도시한 바와 같이 3개의 유닛 EAU1을 갖고 있다. 3개의 유닛 EAU1은, X 방향을 따라서 나란하게 배열되어 있다. 각 유닛 EAU1의 각각은, 버스 바 BSN에 접속되는 반도체 장치 PAC1과, 버스 바 BSN에 접속되는 반도체 장치 PAC2를 갖고 있다.
버스 바 BSN은 X 방향을 따라서 연장되는 부분 BSNX를 갖고, 각 유닛 EAU1이 갖는 반도체 장치 PAC1의 이미터 단자 ET(도 22 참조)의 각각에 접속되어 있다. 또한, 버스 바 BSP는 X 방향을 따라서 연장되는 부분 BSNX를 갖고, 각 유닛 EAU1이 갖는 반도체 장치 PAC2의 콜렉터 단자 CT(도 22 참조)의 각각에 접속되어 있다.
또한, 도 21 및 도 22에 도시한 바와 같이, 평면에서 볼 때, 버스 바 BSN의 부분 BSNX(도 22 참조)와 버스 바 BSP의 부분 BSPX(도 22 참조)는, 겹쳐 있다. 바꿔 말하면, 두께 방향에 있어서, 버스 바 BSN의 부분 BSNX와 버스 바 BSP의 부분 BSPX는, 서로 대향하고 있다. 이와 같이, 버스 바 BSN의 부분 BSNX와 버스 바 BSP의 부분 BSPX가 겹쳐 있는 경우 이하의 점에서 유리하다. 즉, 도 22에 경로 PTHN 및 경로 PTHP로서 나타내는 바와 같이, 부분 BSNX와 부분 BSPX가 겹쳐 있는 경우, 경로 PTHN 및 경로 PTHP의 각각이 X 방향을 따라서, 서로 평행 연장되는 상태로 되어 있다. 또한, 경로 PTHN 및 경로 PTHP의 이격 거리는, 버스 바 BSP, 버스 바 BSN, 및 절연막 IF2의 두께에 의해 규정되고, 거의 일정한 값으로 되어 있다. 바꿔 말하면, 부분 BSNX와 부분 BSPX는 서로 거의 평행한 상태에서 배치되어 있다. 이 경우, 경로 PTHN과 경로 PTHP의 사이에서 커플링이 발생하고, 이 커플링의 영향에 의해, 각 경로의 인덕턴스를 저감시킬 수 있다.
또한, 상기한 거의 일정, 혹은 거의 평행이란, 엄밀한 의미에서의 일정, 혹은 평행으로는 한정되지 않는다. 경로 PTHN과 경로 PTHP의 사이에서 커플링을 발생시켜서 인덕턴스를 저감시키는 효과가 얻어지는 범위 내이면, 다소의 오차가 있더라도 실질적으로 일정, 혹은 평행으로 간주할 수 있다.
또한, 경로 PTHN과 경로 PTHP가 평행 연장되어 있음으로써 인덕턴스가 저감되는 효과는, 예를 들어 도 22에 도시한 하나의 유닛 EAU1로 구성되는 단상의 인버터 경우라도 얻어진다. 단, 상기한 인덕턴스의 저감 효과는, 경로 PTHN과 경로 PTHP의 평행 연장 거리가 길어질수록 향상된다. 따라서, 본 실시 형태와 같이, 3개의 유닛 EAU1이 X 방향을 따라서 나란하게 배열되어 있는 전자 장치 EA1에 적용하면, 특히 유효하다.
또한, 도 21에 도시한 바와 같이, 평면에서 볼 때, 복수의 반도체 장치 PAC1 및 복수의 반도체 장치 PAC2의 각각은, X 방향을 따라서, 반도체 장치 PAC1과 반도체 장치 PAC2가 서로 인접하도록 교대로 배열되어 있다. 이로 인해, 버스 바 BSP와 반도체 장치 PAC2의 접속 부분의 면적, 및 버스 바 BSN과 반도체 장치 PAC1의 접속 부분의 면적을 최대화시키는 관점에서는, 부분 BSNX와 부분 BSPX가, 복수의 반도체 장치 PAC1 및 복수의 반도체 장치 PAC2의 각각과 겹치지 않는 위치에 배치되어 있는 것이 바람직하다.
단, 본 실시 형태 1에서는, 도 21 및 도 22에 도시한 바와 같이, 평면에서 볼 때, 버스 바 BSN의 부분 BSNX(도 22 참조) 및 버스 바 BSP의 부분 BSPX(도 22 참조)의 각각은, 복수의 반도체 장치 PAC1 및 복수의 반도체 장치 PAC2의 각각과 겹쳐 있다. 이 경우, 버스 바 BSN 및 버스 바 BSP의 연장 거리(배치 거리)를 짧게 할 수 있으므로, 전자 장치 EA1을 소형화할 수 있다.
또한, 도 5에 도시한 바와 같이 단자 NTE 및 단자 PTE가 각각 하나씩 설치되어 있는 경우, 유닛 EAU1의 위치에 따라서는, 도 22에 도시한 경로 PTHN 및 경로 PTHP의 거리가 긴 경우가 있다. 예를 들어 도 5에 도시한 3개의 유닛 중, 단자 PTE 및 단자 NTE로부터 가장 먼 위치에 배치되어 있는 유닛 EAU1은, 도 22에 도시한 경로 PTHN 및 경로 PTHP의 거리가 다른 유닛 EAU1과 비교해서 특히 길다.
그래서, 경로 PTHN 및 경로 PTHP의 거리가 길어짐으로써 인덕턴스가 저하되는 것을 보완하기 위해서, 버스 바 BSN의 부분 BSNX 및 버스 바 BSP의 부분 BSPX의 두께는 충분히 두껍게 하는 것이 바람직하다. 도 22에 도시한 예에서는, 부분 BSNX 및 부분 BSPX의 두께는, 각각 도체 패턴을 MP1의 두께보다 두껍다.
<반도체 장치의 제조 방법>
다음으로, 도 5에 도시한 전자 장치 EA1에 탑재되는, 반도체 장치 PAC1 및 반도체 장치 PAC2의 제조 방법에 대하여 설명한다. 단, 상기한 바와 같이, 반도체 장치 PAC1과 반도체 장치 PAC2는, 마찬가지의 구성을 구비하고 있다. 이로 인해, 이하에서는, 반도체 장치 PAC1 및 반도체 장치 PAC2의 제조 방법의 설명에 있어서, 서로 공통되는 부분은, 반도체 장치 PAC로서 설명한다. 도 23, 도 24 및 도 25는, 도 14 및 도 15에 도시한 반도체 장치의 조립 플로우를 나타내는 설명도이다. 또한, 도 23 내지 도 25에서는, 각 스텝의 근처에, 각 스텝의 개요를 나타내는 평면도를 붙이고 있다. 이하의 설명에서는, 원칙으로서 도 23 내지 도 25에 기재된 평면도, 및 이미 설명한 도면(예를 들어 도 14나 도 15 등)을 참조하여 설명한다.
<기재 준비>
우선, 도 23에 도시한 스텝 S1(기재 준비 공정)에서는, 반도체 칩을 탑재하기 위한 기재인 다이 패드 DP를 준비한다. 또한, 본 실시 형태에 대한 변형예로서, 다이 패드 DP가 리드 프레임 LF(스텝 S3의 평면도 참조)와 일체로 형성되어 있는 경우, 스텝 S1에서는, 다이 패드 DP 및 복수의 리드 LD가 일체로 형성된 리드 프레임 LF를 준비해도 된다.
도 15에 도시한 바와 같이, 본 실시 형태의 다이 패드 DP의 두께는, 리드 LD나 리드 LDC의 두께보다도 두껍다. 이 경우, 다이 패드 DP를 경유하는 방열 패스의 방열 효율을 향상시킬 수 있다. 그러나, 다이 패드 DP의 두께가 리드 LD보다도 두꺼우므로, 다이 패드 DP는 리드 프레임 LF(도 23 참조)와는 독립된 부재로서 제조된다. 이로 인해, 본 실시 형태의 경우, 스텝 S1에서는, 칩 탑재부인 다이 패드 DP를 준비한다. 다이 패드 DP는, 예를 들어 구리를 주성분으로 하는 금속 재료로 형성되어 있다.
<칩 탑재>
다음으로, 도 23에 도시한 스텝 S2(칩 탑재 공정)에서는, 다이 패드 DP 위에 반도체 칩 CHP1 및 반도체 칩 CHP2를 탑재한다. 도 15에 도시한 바와 같이, 본 공정에서는, 반도체 칩 CHP1은, 반도체 칩 CHP1의 이면 CHPb에 형성된 콜렉터 전극 CP와 다이 패드 DP가 대향하도록 도전성 접착재 ADH1을 통해 탑재된다. 또한, 반도체 칩 CHP2는, 반도체 칩 CHP2의 이면 CHPb에 형성된 캐소드 전극 CDP와 다이 패드 DP가 대향하도록 도전성 접착재 ADH1을 통해 탑재된다.
본 공정에서는, 다이 패드 DP 위에 있어서, 반도체 칩 CHP1이 탑재되는 예정 영역(칩 탑재 영역)과 반도체 칩 CHP2가 탑재되는 예정 영역(칩 탑재 영역)의 각각에, 페이스트상의 도전성 접착재 ADH1을 배치한다. 그 후, 반도체 칩 CHP1 및 반도체 칩 CHP2의 각각의 이면 CHPb(도 7 및 도 10 참조) 측을 도전성 접착재 ADH1에 압박하여 반도체 칩 CHP1 및 반도체 칩 CHP2의 각각을 다이 패드 DP 위에 탑재한다.
또한, 도 15에 도시한 도전성 접착재 ADH1, ADH2, ADH3의 각각에, 땜납을 사용하는 경우에는, 스텝 S2에서는 가열 처리(리플로우)를 행하지 않고, 스텝 S4로서 나타내는 클립 탑재 공정의 후에 리플로우를 행한다. 한편, 도전성 접착재 ADH1, ADH2, ADH3의 각각에, 예를 들어 은(Ag) 등의 금속 입자가 열경화성 수지 중에 함유된 도전성 수지를 사용하는 경우에는, 스텝 S2에 있어서, 도전성 접착재 ADH1을 경화시키는 온도에서의 가열 처리(큐어 베이크)를 행해도 된다. 또한, 도전성 접착재 ADH1, ADH2, ADH3의 각각에, 도전성 수지를 사용하는 경우라도, 스텝 S4로서 나타내는 클립 탑재 공정의 후에 큐어 베이크를 실시해도 된다.
도전성 접착재 ADH1, ADH2, ADH3의 순으로 융점이 높은 땜납을 사용하는 경우에는, 본 공정에서 리플로우를 실시할 수도 있다. 단, 리플로우를 실시한 후에는 세정 처리를 행하고, 플럭스 성분의 잔차를 제거할 필요가 있다. 따라서, 제조 효율을 향상시키는 관점에서는, 리플로우의 횟수는 적게 하는 편이 좋다.
<금속판 탑재>
다음으로, 도 23에 도시한 스텝 S3(금속판 탑재 공정)에서는, 반도체 칩 CHP1 위에 금속판 MPL1을, 반도체 칩 CHP2 위에 금속판 MPL2를, 각각 탑재한다. 상세하게는, 금속판 MPL1은, 반도체 칩 CHP1의 이미터 전극 EP 위에 도전성 접착재 ADH2(도 15 참조)를 통해 탑재된다. 또한, 금속판 MPL2는, 반도체 칩 CHP2의 애노드 전극 ADP 위에 도전성 접착재 ADH2를 통해 탑재된다.
본 공정에서는, 반도체 칩 CHP1의 이미터 전극 EP 위, 및 반도체 칩 CHP2의 애노드 전극 ADP 위에 각각 페이스트상의 도전성 접착재 ADH2를 배치한다. 그 후, 금속판 MPL1, MPL2의 각각의 한쪽 면을 도전성 접착재 ADH2에 압박하여, 금속판 MPL1, MPL2를 탑재한다.
도 15에 도시한 도전성 접착재 ADH1, ADH2, ADH3의 각각에, 사용하는 재료에 따라서, 가열 처리(리플로우 또는 큐어 베이크)를 실시하는 타이밍이 상이한 것은, 이미 설명하였다. 본 공정에서도 마찬가지이므로 중복되는 설명은 생략한다.
또한, 본 공정은, 클립 CLP를 리드 프레임 LF와 일체로 형성하는 데 수반하여 실시하는 공정이다. 클립 CLP가 리드 프레임 LF와는 별체로서 형성되어 있는 경우에는 본 공정은 생략할 수 있다. 또한, 클립 CLP의 일부분에 굽힘 가공이 실시되고, 금속판 MPL1 및 MPL2를 사용하지 않는 경우에는, 본 공정을 생략할 수 있다.
<클립 탑재>
다음으로, 도 23에 도시한 스텝 S4(클립 탑재 공정)에서는, 반도체 칩 CHP1 및 반도체 칩 CHP2 위에 클립 CLP를 탑재한다. 상세하게는, 클립 CLP는, 금속판 MPL1 위 및 금속판 MPL2 위에 도전성 접착재 ADH3(도 15 참조)을 통해 탑재된다.
본 공정에서는, 우선, 금속판 MPL1 및 금속판 MPL2의 각각의 상면 위에, 페이스트상의 도전성 접착재 ADH3을 배치한다. 그 후, 클립 CLP와 복수의 리드 LD가 일체로 형성된 리드 프레임 LF를 준비하여, 클립 CLP의 하면이 반도체 칩 CHP1 및 반도체 칩 CHP2의 표면 CHPt(도 6 및 도 9 참조)를 덮도록 위치 정렬을 한다. 본 실시 형태와 같이, 클립 CLP가 리드 프레임 LF와 일체로 형성되어 있는 경우, 리드 프레임 LF와 다이 패드 DP(또는, 리드 프레임과 반도체 칩)의 위치 정렬을 행함으로써, 복수의 리드 LD 및 클립 CLP의 위치 정렬을 용이하게 행할 수 있다.
그리고, 클립 CLP의 하면을 도전성 접착재 ADH3에 압박하여 클립 CLP를 반도체 칩 CHP1 및 반도체 칩 CHP2 위에 탑재한다.
또한, 클립 CLP는, 복수의 리드 LD를 갖는 리드 프레임 LF와 일체로 형성되어 있다. 이로 인해, 본 공정에서는, 다이 패드 DP의 주위에 복수의 리드 LD가 배치된다. 본 공정은, 리드 프레임 탑재 공정이라 간주할 수도 있다. 또한, 클립 CLP 및 다이 패드 DP의 양쪽이 리드 프레임 LF와는 별체로 형성되어 있는 경우에는, 리드 프레임 LF는, 다이 패드 DP 또는 클립 CLP 중 어느 한쪽과 미리 접착 고정되어 있는 것이 바람직하다.
<와이어 본드>
다음으로, 도 24에 도시한 스텝 S5(와이어 본드 공정)에서는, 반도체 칩 CHP1의 게이트 전극 GP와 게이트 단자 GT인 리드 LD를 와이어 BW를 통해 전기적으로 접속한다. 또한, 본 공정에서는, 도 14에 도시한 이미터 전극 EP와 신호 단자 ST인 리드 LD를 와이어 BW를 통해 전기적으로 접속한다.
본 공정에서는, 예를 들어 와이어 BW의 한쪽의 단부를 반도체 칩 CHP1의 전극(게이트 전극 GP 또는 이미터 전극 EP)에 접속한 후, 와이어 루프를 형성한다. 그 후 와이어 BW를 리드 LD의 일부분(본딩 영역)에 접속한 후, 와이어를 절단하면, 도 15에 도시한 와이어 BW가 얻어진다.
또한, 반도체 칩 CHP1의 전극과 리드 LD를 전기적으로 접속하는 방법에는, 다양한 변형예가 있다. 예를 들어, 와이어 BW 대신에, 띠 형상으로 연장되는 금속 리본을 통해 접속해도 된다.
<밀봉>
다음으로, 도 24에 도시한 스텝 S6(밀봉 공정)에서는, 반도체 칩 CHP1, 반도체 칩 CHP2 및 와이어 BW를 수지로 밀봉한다. 도 26은, 도 24에 도시한 밀봉 공정에 있어서, 반도체 칩을 밀봉하는 밀봉체가 형성된 상태를 나타내는 확대 단면도이다.
본 실시 형태에서는, 밀봉 공정에 있어서, 예를 들어 트랜스퍼 몰드 방식에 의해 밀봉체 MR을 형성한다. 트랜스퍼 몰드 방식에서는, 도시하지 않은 성형틀 내에 리드 프레임 LF가 고정된 상태에서 성형틀의 캐비티 내에 수지를 압입한다. 밀봉체 MR을 구성하는 수지는, 예를 들어 에폭시계의 열경화성 수지를 주성분으로 하고, 예를 들어 실리카 등의 필러 입자를 포함하고 있다. 성형 금형의 캐비티 내에 수지를 충전하면, 도 24 및 도 26에 도시한 밀봉체 MR의 형상이 얻어진다. 성형 금형 내에서 수지를 가열하여, 수지의 일부가 어느 정도 경화하면, 성형 금형으로부터 리드 프레임 LF를 추출할 수 있다. 또한, 리드 프레임을 성형 금형으로부터 추출한 후, 가열로(베이크 노(爐))에서 더 가열해서 수지를 본 경화 상태(열경화성 수지 성분의 전체가 경화된 상태)로 하면, 도 26에 도시한 밀봉체 MR이 얻어진다.
그런데, 본 공정 후, 도 24에 도시한 연마 공정을 실시하기 전에는, 도 26에 도시한 바와 같이, 클립 CLP는 밀봉체 MR에 의해 밀봉되어 있다. 밀봉체 MR의 상면 MRt2는, 도 15에 도시한 주면 MRt와는 상이한 면이다. 한편, 다이 패드 DP는, 밀봉체 MR의 주면 MRb로부터 노출되어 있다. 본 실시 형태에 대한 변형예로서는, 밀봉 공정에 있어서 클립 CLP가 밀봉체 MR로부터 노출되도록 밀봉체 MR을 형성할 수도 있다.
본 실시 형태와 같이, 밀봉 공정에서 클립 CLP를 수지로 밀봉하는 것은 이하의 점에서 유리하다. 즉, 밀봉 공정에서 클립 CLP의 상면을 노출시키기 위해서는, 성형 금형의 캐비티 일부분(혹은 캐비티에 접착된 수지 테이프의 일부분)을 클립 CLP에 접촉시킨 상태에서 수지를 압입한다. 이때, 와이어 BW의 와이어 루프의 정점으로부터 캐비티까지의 거리가 짧은 경우, 공급되는 수지의 압력 영향에 의해 와이어 BW가 변형될 우려가 있다. 두께 방향에 있어서, 와이어 BW의 와이어 루프의 정점과 클립 CLP의 상면의 고저차를 작게 함으로써, 반도체 장치를 박형화할 수 있다.
본 실시 형태와 같이, 밀봉 공정에 있어서 클립 CLP가 밀봉체 MR에 의해 밀봉되는 경우, 상기한 와이어 루프의 정점과 클립 CLP의 상면의 고저차가 작은 경우에도, 와이어 BW의 와이어 루프의 정점과 캐비티를 충분히 이격시킬 수 있다. 이로 인해, 밀봉 공정에서의 와이어 BW의 변형을 억제할 수 있다. 단, 와이어 BW를 사용하지 않는 경우, 혹은, 예를 들어 상기한 고저차가 충분히 확보되어, 와이어 BW가 변형될 가능성이 낮은 경우에는, 본 공정에 있어서, 클립 CLP의 상면을 노출시켜도 된다.
또한, 밀봉체 MR의 주면 MRb측에 대해서는, 상기와 같은 이유가 없다. 따라서, 본 공정에서는, 도 26에 도시한 바와 같이 다이 패드 DP의 하면이 밀봉체 MR의 주면 MRb로부터 노출되도록, 밀봉체 MR을 형성한다.
<연마>
다음으로, 도 24에 도시한 스텝 S7(연마 공정)에서는, 밀봉체 MR의 주면 MRb(도 26 참조)의 반대측에 위치하는 상면(주면) MRt2를 연마하여 클립 CLP의 상면을 밀봉체 MR의 주면 MRt로부터 노출시킨다.
본 공정에서는, 도 26에 도시한 밀봉체 MR의 상면 MRt2 측을 예를 들어, 지석을 사용해서 기계적으로 연마한다. 또한, 연마 방법에는 다양한 변형예가 있으며, 기계적으로 연마하는 방법 외에, 화학 기계적 연마(CMP: Chemical Mechanical Polishing)를 행해도 된다. 본 공정에 의해, 도 15에 도시한 바와 같이, 클립 CLP의 상면이 밀봉체 MR의 주면 MRt에 있어서 노출된다.
또한, 상기한 바와 같이, 밀봉 공정에 있어서, 클립 CLP의 상면이 밀봉체 MR로부터 노출되도록 밀봉체 MR이 형성되어 있는 경우에는, 본 공정은 생략할 수 있다.
<도금>
다음으로, 도 25에 도시한 스텝 S8(도금 공정)에서는, 도 15에 도시한 바와 같이, 밀봉체 MR로부터 노출되는 클립 CLP의 상면, 다이 패드 DP의 하면, 리드 LD 및 리드 LDC의 밀봉체 MR로부터의 노출 부분에 금속막을 형성한다.
본 공정에서는, 리드 프레임 LF(도 25 참조)를 예를 들어 땜납 재료를 포함하는 전해액인 도금액(도시생략)에 침지하고, 리드 프레임 LF를 캐소드 전극으로서 전류를 흘린다. 이에 의해, 리드 프레임 LF 중, 수지인 밀봉체 MR로부터 노출되는 금속 부분에 선택적으로 금속막 SDF가 형성된다.
본 공정에서 형성된 금속막 SDF는, 반도체 장치 PAC를, 예를 들어 도 18에 도시한 전자 장치 EA1에 탑재할 때의 접속 부재 BND1로서 땜납을 사용하는 경우, 땜납의 습윤성을 향상시키는 기능을 갖는다. 접속 부재 BND1이 땜납인 경우에는, 금속막 SDF와 접속 부재 BND1은, 서로 용융되고, 일체화한다. 또한, 접속 부재 BND1이 도전성 수지인 경우에는, 금속막 SDF는, 형성되어 있지 않아도 된다.
<개편화>
다음으로, 도 25에 도시한 스텝 S9(개편화 공정)에서는, 리드 프레임 LF의 프레임부 LFF로부터 밀봉체 MR마다의 패키지를 분리한다. 또한, 도 23 내지 도 25에서는, 하나의 리드 프레임에 하나의 패키지 PKG가 형성되는 예를 나타내고 있다. 물론 실제로 도 23 내지 도 25에 도시한 형태에서 반도체 장치 PAC를 제조할 수도 있다. 그러나, 제조 효율을 향상시키는 관점에서, 하나의 리드 프레임 LF로부터 복수 개의 패키지 PKG를 취득하는 경우가 많다. 이 경우, 리드 프레임의 프레임부 LFF로부터 패키지 PKG를 분리함으로써 복수의 패키지 PKG가 서로 분리되고, 개편화된다.
본 공정에서는, 복수의 리드 LD, LDC의 각각의 프레임부 LFF 측의 일부분을 절단한다. 또한, 본 공정에서는, 복수의 리드 LD 및 복수의 리드 LDC를 서로 연결하고, 또한, 프레임부 LFF에 접속되어 있는 타이 바 TB를 절단한다. 이에 의해, 패키지 PKG는 프레임부 LFF로부터 분리되고, 또한 복수의 리드 LD 및 복수의 리드 LDC의 각각은, 서로 분리된다.
또한, 도 25에서는, 개편화 공정과 리드 성형 공정을 나누어 나타내고 있지만, 개편화 공정과 리드 성형 공정을 일괄해서 행해도 된다.
<리드 성형>
다음으로, 도 25에 도시한 스텝 S10(리드 성형 공정)에서는, 복수의 리드 LD에 대해 굽힘 가공을 실시하고, 도 18에 도시한 반도체 장치 PAC1의 리드 LD의 형상 또는 도 19에 도시한 반도체 장치 PAC2의 리드 LD의 형상을 얻는다. 리드 LD의 굽힘 방향은, 이하와 같다.
즉, 도 18에 도시한 반도체 장치 PAC1의 리드 LD는, 반도체 장치 PAC1의 두께 방향에 있어서, 리드 LD의 선단부가 밀봉체 MR의 주면 MRb보다 주면 MRt에 가까워지도록 절곡된다. 또한, 도 19에 도시한 반도체 장치 PAC2의 리드 LD는, 반도체 장치 PAC2의 두께 방향에 있어서, 리드 LD의 선단부가 밀봉체 MR의 주면 MRt보다 주면 MRb에 가까워지도록 절곡된다.
또한, 본 실시 형태에서는, 복수의 리드 LD 중, 사용하지 않는 리드 LD는 밀봉체 MR의 측면 MRs의 근방에서 절단된다. 또한, 본 실시 형태에서는 복수의 리드 LDC는 반도체 장치 PAC의 단자로서 사용되지 않는다. 이로 인해, 복수의 리드 LDC는, 밀봉체 MR의 측면 MRs의 근방에서 절단된다.
<검사>
다음으로, 도 25에 도시한 스텝 S11(검사 공정)에서는, 반도체 장치 PAC에 대해 외관 검사나 전기적 시험 등 필요한 시험이 실시된다. 검사의 결과, 합격이라 판정된 것은, 도 5에 도시한 전자 장치 EA1에 실장된다. 또는, 전자 장치 EA1을 다른 장소에서 조립하는 경우에는, 합격이라 판정된 반도체 장치 PAC는, 제품으로서 출하된다.
(실시 형태 2)
다음으로, 실시 형태 2로서, 도 3을 이용해서 설명한 레그 LG1, 레그 LG2, 및 레그 LG3 중 어느 하나를 구성하는 단층의 인버터 회로를 갖는 전자 장치의 실시 형태에 대하여 설명한다. 도 27은, 본 실시 형태 2의 전자 장치의 회로 구성예를 나타내는 회로도이다. 도 27에서는, 도 3에 도시한 인버터 회로 INV의 레그 LG1 내지 레그 LG3 중, 레그 LG1에 착안하여, 레그 LG1을 단위 레그 LG1A와 단위 레그 LG1B로 구성하는 예를 나타내고 있다. 또한, 본 실시 형태 2에서는, 상기 실시 형태 1과의 상이점을 중심으로 설명하고, 상기 실시 형태 1과 중복되는 설명은 원칙으로서 생략한다.
예를 들어, 도 3에 도시한 인버터 회로 INV와 같이, 일반적인 인버터 회로에 있어서, 레그 LG1 내지 레그 LG3은, 각각, 1개의 상부 아암과 1개의 하부 아암으로 구성되어 있다. 그러나, 인버터 회로에 흐르는 전류값에 따라서는, 상부 아암과 하부 아암에 흐르는 전류 허용량을 초과하는 경우가 있다. 그래서, 본 실시 형태 2에서는, 인버터 회로로 대전류를 흘리는 경우를 고려하여, 예를 들어 레그 LG1 내지 레그 LG3의 각각을, 복수의 상부 아암과, 복수의 하부 아암으로 구성하는 인버터 회로에 내장하는 전자 장치 EA2를 예를 들어 설명한다.
도 27에 도시한 전자 장치 EA2가 구비하는 회로는, 도 3에 도시한 레그 LG1에 상당하는 부분을 구성하지만, 레그 LG1에 단위 레그 LG1A와 단위 레그 LG1B가 포함되어 있는 점에서, 상이하다. 전자 장치 EA2의 경우, 단위 레그 LG1A와 단위 레그 LG1B가 병렬 접속되어 있으므로, 레그 LG1에 대전류가 흘러도 단위 레그 LG1A와 단위 레그 LG1B로 전류를 분산시킬 수 있다. 즉, 전자 장치 EA2는, 도 27에 도시한 유닛 EAU1과 비교해서 대전류를 흘리는 것이 가능한 구성으로 되어 있다.
<전자 장치의 실장 형태>
다음으로, 도 27에 도시한 회로에 대응하는 전자 장치의 실장 형태에 대하여 설명한다. 도 28은, 도 27에 도시한 전자 장치의 외관 형상을 나타내는 사시도이다. 도 29는, 도 28에 도시한 전자 장치의 내부 구조를 나타내는 평면도이다. 도 29에서는, 버스 바 BSU, BSN, BSP의 각각을 점선으로 나타내고 있다. 도 30은, 도 29의 A-A선을 따른 단면도이다. 도 30에서는, 버스 바 BSU, BSN, BSP의 일부분(전자 장치의 두께 방향으로 연장되는 부분)을 점선으로 나타내고 있다. 도 31은, 도 29의 B-B선을 따른 단면도이다. 도 32는, 도 29의 C-C선을 따른 단면도이다.
도 28에 도시한 바와 같이, 본 실시 형태의 전자 장치 EA2는, 직사각형의 평면 형상을 갖고, 복수의 외부 단자가 노출되는 하우징 CAS를 갖고 있다. 하우징 CAS로부터 노출되는 복수의 외부 단자에는, 이하의 단자가 포함된다. 즉, 전자 장치 EA1은, 단자 PTE 및 단자 NTE를 갖고 있다. 또한, 전자 장치 EA2는, 예를 들어 U상의 출력 단자인, 단자 UTE를 갖고 있다. 단자 UTE, 단자 NTE 및 단자 PTE는, 평면에서 볼 때, 하우징 CAS의 중앙부에 X 방향을 따라서 나란하게 배열되어 있다. 도 30에 도시한 바와 같이, 단자 UTE, 단자 NTE, 및 단자 PTE는, 하우징 CAS 중, 기판 WB의 상면 WBt를 덮는 부분에 배치되어 있다.
또한, 전자 장치 EA2는, 반도체 장치의 사이에서 신호를 전송하는 복수의 신호 단자 SGTE를 갖고 있다. 복수의 신호 단자 SGTE에는, 반도체 장치에 게이트 신호를 전송하는 단자 GTE1, GTE2가 포함되어 있다. 또한, 복수의 신호 단자 SGTE에는, 예를 들어 온도나 전압, 혹은 전류 등, 반도체 장치의 동작 상태를 감시하기 위한 신호가 출력되는, 모니터링 단자 MTE가 포함되어 있다. 평면에서 볼 때, 복수의 신호 단자 SGTE는, 하우징 CAS의 한쪽의 짧은 변을 따라(Y 방향을 따라) 나란하게 배열되어 있다.
또한, 도 29에 도시한 바와 같이, 기판 WB의 상면 WBt 위에는, 반도체 장치 PAC1A, PAC1B, PAC2A, 및 PAC2B가 탑재되어 있다. 이 4개의 반도체 장치 PAC1A, PAC1B, PAC2A, 및 PAC2B의 각각은, 마찬가지의 구조로 되어 있으며, 각각, 도 27에 도시한 트랜지스터 Q1과 다이오드 FWD를 구비하고 있다. 반도체 장치 PAC1A 및 반도체 장치 PAC2A는, 도 27에 도시한 단위 레그 LG1A를 구성하고, 반도체 장치 PAC1B 및 반도체 장치 PAC2B는, 도 27에 도시한 단위 레그 LG1B를 구성한다.
반도체 장치 PAC1A 및 반도체 장치 PAC1B는, X 방향을 따라 서로 인접하도록 배열되어 있다. 또한, 도 30에 도시한 바와 같이, 반도체 장치 PAC1A 및 반도체 장치 PAC1B의 이미터 단자 ET는, 버스 바 BSN을 통해 서로 전기적으로 접속되고, 또한, 단자 NTE와 전기적으로 접속되어 있다. 한편, 반도체 장치 PAC1A 및 반도체 장치 PAC1B의 콜렉터 단자 CT는, 도체 패턴 MP1을 통해 서로 전기적으로 접속되고, 또한, 도체 패턴 MP1 및 버스 바 BSU를 통해 단자 UTE와 전기적으로 접속되어 있다.
또한, 반도체 장치 PAC2A 및 반도체 장치 PAC2B는, X 방향을 따라서 서로 인접하도록 배열되어 있다. 또한, 반도체 장치 PAC2A 및 반도체 장치 PAC2B의 콜렉터 단자 CT는, 버스 바 BSP를 통해 서로 전기적으로 접속되고, 또한, 단자 PTE와 전기적으로 접속되어 있다. 한편, 반도체 장치 PAC2A 및 반도체 장치 PAC2B의 이미터 단자 ET는, 도체 패턴 MP1을 통해 서로 전기적으로 접속되고, 또한, 도체 패턴 MP1 및 버스 바 BSU를 통해 단자 UTE와 전기적으로 접속되어 있다.
상기의 구성에 의해, 도 27에 도시한 바와 같이, 단위 레그 LG1A와 단위 레그 LG1B가 병렬 접속으로 전기적으로 접속된 인버터 회로가 구성되어 있다.
또한, 도 29에 도시한 바와 같이, 반도체 장치 PAC1A, PAC1B, PAC2A, 및 PAC2B의 각각이 갖는 복수의 리드 LD는, 기판 WB의 상면 WBt에 형성된 도체 패턴 MP2, MP3, MP4, 또는 MP5에 접속되어 있다. 상세하게는, 반도체 장치 PAC1A의 게이트 단자 GT 및 반도체 장치 PAC1B의 게이트 단자 GT는, 평면에서 볼 때 X 방향을 따라 연장되는 도체 패턴(배선 패턴) MP2를 통해 단자 GTE1과 전기적으로 접속되어 있다. 바꿔 말하면, 게이트 단자 GT는, 밀봉체 MR의 외부에 굴곡부를 갖고, 기판 WB를 통해 단자 GTE1에 접속되어 있다. 또한, 반도체 장치 PAC2A의 게이트 단자 GT 및 반도체 장치 PAC2B의 게이트 단자 GT는, 평면에서 볼 때 X 방향을 따라서 연장하는 도체 패턴(배선 패턴) MP3을 통해 단자 GTE2와 전기적으로 접속되어 있다. 바꿔 말하면, 게이트 단자 GT는, 밀봉체 MR의 외부에 굴곡부를 갖고, 기판 WB를 통해 단자 GTE2에 접속되어 있다.
또한, 반도체 장치 PAC1A의 신호 단자 ST 및 반도체 장치 PAC1B의 신호 단자 ST는, 평면에서 볼 때 X 방향을 따라 연장되는 도체 패턴(배선 패턴) MP4를 통해 모니터링 단자 MTE와 전기적으로 접속되어 있다. 또한, 반도체 장치 PAC2A의 신호 단자 ST 및 반도체 장치 PAC2B의 신호 단자 ST는, 평면에서 볼 때 X 방향을 따라 연장되는 도체 패턴(배선 패턴) MP5를 통해 모니터링 단자 MTE와 전기적으로 접속되어 있다.
전자 장치 EA2와 같이, 리드 LD가 기판 WB의 도체 패턴에 접속되는 경우, 리드 LD의 굽힘 방향은, 상기 실시 형태 1에서 설명한 반도체 장치 PAC1 및 반도체 장치 PAC2는 상이하다. 즉, 도 31에 도시한 바와 같이, 반도체 장치 PAC1A 및 반도체 장치 PAC1B가 갖는 리드 LD는, 전자 장치 EA2의 두께 방향(도 31에 도시한 Z 방향)에 있어서, 리드 LD의 선단부가 밀봉체 MR의 주면 MRt보다 주면 MRb에 가까워지도록 절곡되어 있다. 또한, 도 32에 도시한 바와 같이, 반도체 장치 PAC2A 및 반도체 장치 PAC2B가 갖는 리드 LD는, 전자 장치 EA2의 두께 방향(도 32에 도시한 Z 방향)에 있어서, 리드 LD의 선단부가 밀봉체 MR의 주면 MRb보다 주면 MRt에 가까워지도록 절곡되어 있다.
또한, 전자 장치 EA1은 이하의 점에서 상기 실시 형태 1에서 설명한 전자 장치 EA1과 상이하다.
도 30 및 도 31에 도시한 바와 같이, 전자 장치 EA2의 버스 바 BSN은, 반도체 장치 PAC1A, PAC1B의 이미터 단자 ET와의 접속 부분으로부터, 단자 NTE와의 접속하는 부분을 향해서 전자 장치 EA2의 두께 방향(Z 방향)으로 연장되는 부분 BSNz를 갖고 있다. 또한, 도 30 및 도 32에 도시한 바와 같이, 전자 장치 EA2의 버스 바 BSP는, 반도체 장치 PAC1A, PAC1B의 콜렉터 단자 CT와의 접속 부분으로부터, 단자 PTE와의 접속하는 부분을 향해서 전자 장치 EA2의 두께 방향(Z 방향)으로 연장되는 부분 BSPz를 갖고 있다. 또한, 도 30에 도시한 바와 같이, 전자 장치 EA2의 버스 바(도전성 부재, 접속 부재, 도체 막대) BSU는, 도체 패턴 MP1과의 접속 부분으로부터, 단자 UTE와의 접속하는 부분을 향해서 전자 장치 EA2의 두께 방향(Z 방향)으로 연장되는 부분 BSUz를 갖고 있다.
이와 같이, 버스 바 BSN, BSP, BSU의 각각이, 전자 장치 EA2의 두께 방향으로 연장되는 부분을 갖고 있음으로써, 외부 단자의 바로 근처까지 버스 바를 연장시킬 수 있다. 상기 실시 형태 1에서 설명한 바와 같이, 버스 바 BSN, 및 버스 바 BSP(및 버스 바 BSU)는, 반도체 장치의 단자와 전자 장치의 외부 단자를 전기적으로 접속하는 경로 중에 배치되는 막대 형상의 도전성 부재로서, 전송 손실을 저감하기 위해서 충분한 경로 단면적을 갖는 도체 막대(도전성 부재)이다. 이로 인해, 전자 장치 EA2의 경우, 상기 실시 형태 1에서 설명한 전자 장치 EA1과 비교하여, 전송 손실을 더 저감시킬 수 있다.
또한, 도 30에 도시한 바와 같이, 버스 바 BSN의 Z 방향(전자 장치 EA2의 두께 방향)의 연장 거리 VL1 및 버스 바 BSP의 Z 방향의 연장 거리 VL2의 각각은, 버스 바 BSU의 Z 방향의 연장 거리 VL3보다 짧다. 이로 인해, 전자 장치 EA2는, 단자 NTE에 접속되는 경로와 단자 PTE에 접속되는 경로의 인덕턴스를, 특히 저감시킬 수 있다.
<변형예 1>
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다. 또한, 상기 실시 형태 중에서 몇 가지 변형예에 대하여 설명하였지만, 이하에서는, 상기 실시 형태에서 설명한 변형예 이외의 대표적인 변형예에 대하여 설명한다.
예를 들어, 상기 실시 형태 1 및 상기 실시 형태 2에서는, 스위칭 소자를 구성하는 트랜지스터 Q1로서 IGBT를 사용하는 예에 대하여 설명하였다. 그러나, 변형예로서, 인버터 회로의 스위칭 소자로서, 파워 MOSFET를 사용해도 된다. 파워 MOSFET의 경우, 트랜지스터를 구성하는 반도체 소자 내에, 기생 다이오드인 바디 다이오드가 형성된다. 이 바디 다이오드는, 도 17이나 도 27에 도시한 다이오드(프리휠 다이오드) FWD의 기능을 행한다. 이로 인해, 파워 MOSFET를 구비한 반도체 칩을 사용하면, 그 반도체 칩의 내부에 바디 다이오드가 내장된다. 따라서, 파워 MOSFET를 사용하는 경우에는, 하나의 반도체 장치(반도체 패키지)의 내부에 탑재되는 반도체 칩이 하나여도 된다.
또한, 인버터 회로의 스위칭 소자로서, 파워 MOSFET를 사용하는 경우, 상기 실시 형태 1 및 실시 형태 2에서 한 설명에 있어서, 이미터라 기재한 부분을 소스로 해석하고, 콜렉터라 기재한 부분을 드레인으로 해석하여 적용할 수 있다. 이로 인해, 중복되는 설명은 생략한다.
<변형예 2>
또한 예를 들어, 상기 실시 형태 1과 상기 실시 형태 2에서는, 서로 다른 형상 의 외부 단자를 갖는 전자 장치를 예를 들어 설명하였다. 전자 장치의 외부 단자의 형상 및 레이아웃에 대해서는 다양한 변형예가 있다. 따라서, 상기 실시 형태 1 및 상기 실시 형태 2에서 설명한 외부 단자의 형상은, 일례로서, 그것으로 한정되지 않는다. 예를 들어, 상기 실시 형태 1이나 상기 실시 형태 2에 대한 변형예로서, 버스 바 BSN이나 버스 바 BSP의 일부분이 하우징 CAS를 관통해서 외부로 노출되어 있는 경우, 그 노출된 부분을 외부 단자로서 이용할 수 있다. 또한, 상기 실시 형태 1이나 상기 실시 형태 2에 대한 변형예로서, 반도체 장치의 리드 LD의 일부분이 하우징 CAS를 관통해서 외부로 노출되어 있는 경우, 그 노출된 부분을 외부 단자로서 이용할 수 있다.
<변형예 3>
또한 예를 들어, 상기 실시 형태 1 및 상기 실시 형태 2에서는, 이미터 단자 ET로서 클립 CLP를 이용하고, 콜렉터 단자 CT로서 다이 패드 DP를 이용하는 실시 형태에 대하여 설명하였다. 그러나, 이미터 단자 ET 및 콜렉터 단자 CT의 구조나 형상에는, 다양한 변형예가 있다. 예를 들어, 도 15에 도시한 금속판 MPL1의 상면을 밀봉체 MR의 주면 MRt에 있어서 노출시켜서, 이미터 단자로서 이용해도 된다. 또한, 반도체 칩 CHP1의 이미터 전극 EP를 밀봉체 MR의 주면 MRt에 있어서 노출시켜서, 이미터 단자로서 이용해도 된다.
단, 이미터 단자의 노출 면적을 크게 하는 관점에서는, 상기 실시 형태 1에서 설명한 바와 같이, 클립 CLP를 이미터 단자로서 이용하는 것이 바람직하다.
<변형예 4>
또한 예를 들어, 상기 실시 형태 1 및 상기 실시 형태 2에서는, 반도체 장치의 단자에 버스 바가 접속되고, 또한 기판 WB가 하우징으로 덮인 전자 장치에 대하여 설명하였다. 그러나, 전자 장치의 형태에는, 다양한 변형예가 있다. 예를 들어, 기판 WB 위에 복수의 반도체 장치가 탑재되고, 하우징 CAS로 덮이기 전의 상태에서 제품으로서 출하하는 경우도 있다. 또한, 반도체 장치에 버스 바를 접속하기 전의 상태에서 제품으로서 출하하는 경우도 있다. 이 경우, 도 20에 도시한 바와 같이 반도체 장치 PAC1의 콜렉터 단자 CT와, 반도체 장치 PAC2의 이미터 단자 ET는, 도체 패턴 MP1을 통해 서로 전기적으로 접속되어 있다. 이로 인해, 반도체 장치 PAC1의 콜렉터 단자 CT와, 반도체 장치 PAC2의 이미터 단자 ET를 전기적으로 접속하는 경로의 인덕턴스를 저감시킬 수 있다.
<변형예 5>
또한, 예를 들어 상기와 같이 다양한 변형예에 대하여 설명하였지만, 상기에서 설명한 각 변형예끼리를 조합해서 적용할 수 있다.
ADH1, ADH2, ADH3: 도전성 접착재(다이 본드재, 도전성 부재, 접속 부재, 접합재)
ADP: 애노드 전극(애노드 전극 패드, 표면 전극)
BMS: 기재(금속 기재, 금속판)
BND1, BND2, BND3: 접속 부재(도전성 부재, 도전성 접착재, 접합재)
BSN, BSP, BSU: 버스 바(도전성 부재, 접속 부재, 도체 막대)
BSNX, BSNz, BSPX, BSPz, BSUz: 부분
BW: 와이어(도전성 부재)
CAP: 용량 소자
CAS: 하우징
CDP: 캐소드 전극(캐소드 전극 패드, 이면 전극)
CHP1, CHP2: 반도체 칩
CHPb: 이면(면, 하면, 주면)
CHPt: 표면(면, 상면, 주면)
CLP: 클립(도전성 부재, 금속 플레이트, 전극 접속 부재)
CP: 콜렉터 전극(콜렉터 전극 패드, 이면 전극)
CT: 콜렉터 단자(패키지 단자, 이면 단자)
DP: 다이 패드(칩 탑재부, 금속 플레이트, 탭, 히트 스프레더)
E: 직류 전원
EA1, EA2: 전자 장치(반도체 모듈, 파워 모듈)
EAU1: 유닛(전자 장치 유닛)
EP: 이미터 전극(이미터 전극 패드, 표면 전극)
ER, NR1, NR2, NR3, NR4, PR1, PR2, PR3, PR4: 반도체 영역
ET: 이미터 단자(패키지 단자, 표면 단자)
FWD: 다이오드(프리휠 다이오드)
GC: 게이트 제어 회로
GE, GP: 게이트 전극(게이트 전극 패드, 표면 전극)
GOX: 게이트 절연막
GT: 게이트 단자
GTE1, GTE2, NTE, PTE, UTE, VTE, WTE: 단자(외부 단자)
IF1, IF2, IF3: 절연막
INV: 인버터 회로
LD, LDC: 리드(단자)
LF: 리드 프레임
LFF: 프레임부
LG1, LG2, LG3: 레그
LG1A, LG1B: 단위 레그
LS1, LS2: 긴 변
MB1, MLP1, MLP2: 금속판(도전성 부재)
MP1: 도체 패턴(금속 패턴)
MP2, MP3, MP3, MP4, MP5: 도체 패턴(배선 패턴)
MR: 밀봉체(수지체)
MRb: 주면(하면, 이면)
MRs: 측면
MRt: 주면(상면, 표면)
MRt2: 상면(주면)
MT: 3상 유도 모터
MTE: 모니터링 단자
NT: 부전위 단자(로우 사이드 단자)
PAC: 반도체 장치
PAC, PAC1, PAC1A, PAC1B, PAC2, PAC2A, PAC2B: 반도체 장치(반도체 패키지)
PKG: 패키지
PT: 정전위 단자(하이 사이드 단자)
PTH1, PTH2, PTH3, PTHN, PTHP: 경로(전송 경로)
Q1: 트랜지스터
RT: 로터
S1-S11: 스텝
SDF: 금속막
SGTE: 신호 단자
SS3, SS4: 짧은 변
ST: 신호 단자
SW1-SW6: 스위치
TB: 타이 바
THH: 관통 구멍
TR: 트렌치
VL1, VL2, VL3: 연장 거리
WB: 기판
WBb: 하면(이면, 면)
WBt: 상면(표면, 면)

Claims (18)

  1. 하우징과,
    상기 하우징으로부터 노출되는 제1 외부 단자, 제2 외부 단자, 제3 외부 단자, 및 제4 외부 단자와,
    제1면 및 상기 제1면에 형성된 제1 도체 패턴을 갖는 기판과,
    상기 기판의 상기 제1면에 탑재된 제1 반도체 장치와,
    상기 기판의 상기 제1면에 탑재된 제2 반도체 장치를 포함하고,
    상기 제1 반도체 장치 및 상기 제2 반도체 장치의 각각은,
    파워 트랜지스터를 구비하고, 제1 표면, 상기 제1 표면에 형성된 제1 표면 전극, 상기 제1 표면에 형성된 제2 표면 전극, 상기 제1 표면의 반대측의 제1 이면, 및 상기 제1 이면에 형성된 제1 이면 전극을 갖는 제1 반도체 칩과,
    상기 제1 반도체 칩의 상기 제1 표면 전극과 전기적으로 접속된 제1 단자와,
    상기 제1 반도체 칩의 상기 제1 표면과 대향하고, 상기 제1 반도체 칩의 상기 제2 표면 전극과 전기적으로 접속된 제2 단자와,
    상기 제1 반도체 칩의 상기 제1 이면과 대향하고, 상기 제1 반도체 칩의 상기 제1 이면 전극과 전기적으로 접속된 제3 단자와,
    제1 주면, 상기 제1 주면의 반대측의 제2 주면 및 상기 제1 주면과 상기 제2 주면의 사이의 측면을 갖고, 상기 제1 반도체 칩을 밀봉하는 밀봉체
    로 이루어지고,
    상기 제1 단자는, 상기 밀봉체의 상기 측면으로부터 외측을 향해서 돌출되고,
    상기 제2 단자는, 상기 밀봉체의 상기 제1 주면으로부터 노출되고,
    상기 제3 단자는, 상기 밀봉체의 상기 제2 주면으로부터 노출되며,
    상기 제1 반도체 장치의 상기 밀봉체의 상기 제2 주면은, 상기 기판의 상기 제1면과 대향하고,
    상기 제2 반도체 장치의 상기 밀봉체의 상기 제1 주면은, 상기 기판의 상기 제1면과 대향하며,
    상기 제1 반도체 장치의 상기 제1 이면 전극은, 상기 기판의 상기 제1면에 형성된 상기 제1 도체 패턴 및 상기 제3 단자를 통해 상기 제2 반도체 장치의 상기 제2 표면 전극과 전기적으로 접속되고,
    상기 제1 반도체 장치의 상기 제1 표면 전극은, 상기 제1 반도체 장치의 상기 제1 단자를 통해 상기 제1 외부 단자와 전기적으로 접속되고,
    상기 제2 반도체 장치의 상기 제1 표면 전극은, 상기 제2 반도체 장치의 상기 제1 단자를 통해 상기 제2 외부 단자와 전기적으로 접속되고,
    상기 제1 반도체 장치의 상기 제2 표면 전극은, 상기 제1 반도체 장치의 상기 제2 단자 및 상기 제1 반도체 장치의 상기 밀봉체의 상기 제1 주면 위에 배치된 제1 도체 막대를 통해 상기 제3 외부 단자와 전기적으로 접속되며,
    상기 제2 반도체 장치의 상기 제1 이면 전극은, 상기 제2 반도체 장치의 상기 제3 단자 및 상기 제2 반도체 장치의 상기 밀봉체의 상기 제2 주면 위에 배치된 제2 도체 막대를 통해 상기 제4 외부 단자와 전기적으로 접속되어 있는, 전자 장치.
  2. 제1항에 있어서,
    상기 하우징은, 제5 외부 단자를 갖고,
    상기 제1 도체 패턴은, 상기 제5 외부 단자에 접속되어 있는, 전자 장치.
  3. 제2항에 있어서,
    상기 제1 반도체 장치의 상기 제2 표면 전극과 상기 제3 외부 단자가 전기적으로 접속되는 제1 경로의 경로 거리는, 상기 제1 반도체 장치의 상기 제1 이면 전극과 상기 제5 외부 단자가 전기적으로 접속되는 제2 경로의 경로 거리보다 짧은, 전자 장치.
  4. 제2항에 있어서,
    상기 제2 반도체 장치의 상기 제1 이면 전극과 상기 제4 외부 단자가 전기적으로 접속되는 제3 경로의 경로 거리는, 상기 제1 반도체 장치의 상기 제1 이면 전극과 상기 제5 외부 단자가 전기적으로 접속되는 제2 경로의 경로 거리보다 짧은, 전자 장치.
  5. 제1항에 있어서,
    상기 제1 도체 막대 및 상기 제2 도체 막대의 각각은, 상기 기판의 상기 제1면에 형성된 상기 제1 도체 패턴을 포함하는 모든 도체 패턴으로부터 전기적으로 분리되어 있는, 전자 장치.
  6. 제1항에 있어서,
    상기 기판의 상기 제1면은, 상기 하우징으로 덮여 있는, 전자 장치.
  7. 제1항에 있어서,
    상기 제1 반도체 장치의 상기 제1 단자는, 상기 기판을 통하지 않고 상기 제1 외부 단자에 접속되고,
    상기 제2 반도체 장치의 상기 제1 단자는, 상기 기판을 통하지 않고 상기 제2 외부 단자에 접속되어 있는, 전자 장치.
  8. 제7항에 있어서,
    상기 밀봉체의 두께 방향에 있어서, 상기 제1 반도체 장치의 상기 제1 단자는, 상기 제2 주면측으로부터 상기 제1 주면측을 향하는 방향으로 굴곡되는 굴곡부를 갖고,
    상기 밀봉체의 두께 방향에 있어서, 상기 제2 반도체 장치의 상기 제1 단자는, 상기 제1 주면측으로부터 상기 제2 주면측을 향하는 방향으로 굴곡되는 굴곡부를 갖고 있는, 전자 장치.
  9. 제1항에 있어서,
    상기 기판은, 금속제의 기재와, 상기 기재의 한쪽 면 위에 있으며, 상기 기재의 두께보다 얇은 절연막과, 상기 절연막 위에 있는 상기 제1 도체 패턴을 갖고 있는, 전자 장치.
  10. 제1항에 있어서,
    상기 제1 반도체 장치 및 상기 제2 반도체 장치의 각각은, 제2 표면, 상기 제2 표면에 형성된 제3 표면 전극, 상기 제2 표면의 반대측의 제2 이면, 및 상기 제2 이면에 형성된 제2 이면 전극을 갖는 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩의 상기 제2 표면 전극과 상기 제2 반도체 칩의 상기 제3 표면 전극은, 상기 제2 단자를 통해 전기적으로 접속되고,
    상기 제1 반도체 칩의 상기 제1 이면 전극과 상기 제2 반도체 칩의 상기 제2 이면 전극은, 상기 제3 단자를 통해 전기적으로 접속되어 있는, 전자 장치.
  11. 제1항에 있어서,
    상기 기판에는, 평면에서 볼 때, 제1 방향을 따라 배열되는 제1 유닛, 제2 유닛 및 제3 유닛이 탑재되고,
    상기 제1 유닛, 상기 제2 유닛 및 상기 제3 유닛의 각각은, 상기 제1 반도체 장치, 상기 제2 반도체 장치를 갖고,
    상기 제1 도체 막대는, 제1 방향을 따라 연장되는 제1 부분을 갖고, 또한, 상기 제1 유닛의 상기 제1 반도체 장치의 상기 제2 단자, 상기 제2 유닛의 상기 제1 반도체 장치의 상기 제2 단자, 및 상기 제3 유닛의 상기 제1 반도체 장치의 상기 제2 단자에 접속되고,
    상기 제2 도체 막대는, 제1 방향을 따라서 연장되는 제2 부분을 갖고, 또한, 상기 제1 유닛의 상기 제2 반도체 장치의 상기 제3 단자, 상기 제2 유닛의 상기 제2 반도체 장치의 상기 제3 단자 및 상기 제3 유닛의 상기 제2 반도체 장치의 상기 제3 단자에 접속되어 있는, 전자 장치.
  12. 제11항에 있어서,
    평면에서 볼 때, 상기 제1 도체 막대의 상기 제1 부분과 상기 제2 도체 막대의 상기 제2 부분은, 겹쳐 있는, 전자 장치.
  13. 제12항에 있어서,
    평면에서 볼 때, 상기 제1 도체 막대의 상기 제1 부분 및 상기 제2 도체 막대의 상기 제2 부분의 각각은, 복수의 상기 제1 반도체 장치 및 복수의 상기 제2 반도체 장치의 각각과 겹치는 위치에 배치되고,
    복수의 상기 제1 반도체 장치 및 복수의 상기 제2 반도체 장치의 각각은, 상기 제1 방향을 따라서, 상기 제1 반도체 장치와 상기 제2 반도체 장치가 서로 인접하도록 교대로 배열되어 있는, 전자 장치.
  14. 제11항에 있어서,
    상기 제1 도체 막대의 상기 제1 부분 및 상기 제2 도체 막대의 상기 제2 부분의 각각의 두께는, 상기 제1 도체 패턴의 두께보다 두꺼운, 전자 장치.
  15. 제1항에 있어서,
    상기 기판의 상기 제1면은, 상기 하우징으로 덮이고,
    상기 제3 외부 단자 및 상기 제4 외부 단자는, 상기 하우징 중, 상기 기판의 상기 제1면을 덮는 부분에 배치되고,
    상기 제1 도체 막대는, 상기 제1 반도체 장치의 상기 제2 단자와의 접속 부분으로부터 상기 제3 외부 단자와의 접속 부분을 향해서 상기 전자 장치의 두께 방향으로 연장되는 부분을 갖고,
    상기 제2 도체 막대는, 상기 제2 반도체 장치의 상기 제3 단자와의 접속 부분으로부터 상기 제4 외부 단자와의 접속 부분을 향해서 상기 전자 장치의 두께 방향으로 연장되는 부분을 갖고 있는, 전자 장치.
  16. 제15항에 있어서,
    상기 하우징은, 제5 외부 단자를 갖고,
    상기 제1 도체 패턴은, 상기 제1 도체 패턴과 상기 제5 외부 단자를 전기적으로 접속하는 제3 도체 막대를 갖고,
    상기 제3 도체 막대는, 상기 제1 도체 패턴과의 접속 부분으로부터 상기 제5 외부 단자와의 접속 부분을 향해서 상기 전자 장치의 두께 방향으로 연장되는 부분을 갖고 있는, 전자 장치.
  17. 제16항에 있어서,
    상기 제1 도체 막대의 연장 거리 및 상기 제2 도체 막대의 연장 거리는, 각각 상기 제3 도체 막대의 연장 거리보다 짧은, 전자 장치.
  18. 제1면 및 상기 제1면에 형성된 제1 도체 패턴을 갖는 기판과,
    상기 기판의 상기 제1면에 탑재된 제1 반도체 장치와,
    상기 기판의 상기 제1면에 탑재된 제2 반도체 장치를 포함하고,
    상기 제1 반도체 장치 및 상기 제2 반도체 장치의 각각은,
    파워 트랜지스터를 구비하고, 제1 표면, 상기 제1 표면에 형성된 제1 표면 전극, 상기 제1 표면에 형성된 제2 표면 전극, 상기 제1 표면의 반대측의 제1 이면, 및 상기 제1 이면에 형성된 제1 이면 전극을 갖는 제1 반도체 칩과,
    상기 제1 반도체 칩의 상기 제1 표면 전극과 전기적으로 접속된 제1 단자와,
    상기 제1 반도체 칩의 상기 제1 표면과 대향하고, 상기 제1 반도체 칩의 상기 제2 표면 전극과 전기적으로 접속된 제2 단자와,
    상기 제1 반도체 칩의 상기 제1 이면과 대향하고, 상기 제1 반도체 칩의 상기 제1 이면 전극과 전기적으로 접속된 제3 단자와,
    제1 주면, 상기 제1 주면의 반대측의 제2 주면, 및 상기 제1 주면과 상기 제2 주면의 사이의 측면을 갖고, 상기 제1 반도체 칩을 밀봉하는 밀봉체
    로 이루어지고,
    상기 제1 단자는, 상기 밀봉체의 상기 측면으로부터 외측을 향해 돌출되고,
    상기 제2 단자는, 상기 밀봉체의 상기 제1 주면으로부터 노출되고,
    상기 제3 단자는, 상기 밀봉체의 상기 제2 주면으로부터 노출되며,
    상기 제1 반도체 장치의 상기 밀봉체의 상기 제2 주면은, 상기 기판의 상기 제1면과 대향하고,
    상기 제2 반도체 장치의 상기 밀봉체의 상기 제1 주면은, 상기 기판의 상기 제1면과 대향하며,
    상기 제1 반도체 장치의 상기 제1 이면 전극은, 상기 기판의 상기 제1면에 형성된 상기 제1 도체 패턴 및 상기 제3 단자를 통해 상기 제2 반도체 장치의 상기 제2 표면 전극과 전기적으로 접속되고,
    상기 제1 반도체 장치의 상기 제2 단자 및 상기 제2 반도체 장치의 상기 제3 단자의 각각은, 상기 제1 도체 패턴을 포함하는 모든 도체 패턴으로부터 전기적으로 분리되고, 또한, 상기 제1 반도체 장치의 상기 제2 단자와 상기 제2 반도체 장치의 상기 제3 단자는, 서로 전기적으로 분리되어 있는, 전자 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016136457A1 (ja) * 2015-02-25 2016-09-01 三菱電機株式会社 パワーモジュール
JP6689708B2 (ja) * 2016-08-10 2020-04-28 ルネサスエレクトロニクス株式会社 電子装置
CN108282092B (zh) * 2017-01-05 2020-08-14 罗姆股份有限公司 整流ic以及使用该整流ic的绝缘型开关电源
US11271043B2 (en) * 2017-04-19 2022-03-08 Mitsubishi Electric Corporation Semiconductor module and power conversion apparatus
US10804186B2 (en) * 2017-05-12 2020-10-13 Mitsubishi Electric Corporation Semiconductor module and power converter
US11322430B2 (en) * 2017-07-28 2022-05-03 Mitsubishi Electric Corporation Semiconductor device and semiconductor module with a highest portion of a terminal lower than a highest portion of the mold sealing resin
CN110199579B (zh) * 2017-09-14 2022-07-01 新电元工业株式会社 电子模块以及电子模块的制造方法
JP6594556B1 (ja) * 2018-01-17 2019-10-23 新電元工業株式会社 電子モジュール
DE102021102924A1 (de) * 2021-02-09 2022-08-11 Avl Software And Functions Gmbh Leistungsmodul mit reduzierter intrinsischer Induktivität

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086889A (ja) 2009-10-19 2011-04-28 Renesas Electronics Corp 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4192396B2 (ja) * 2000-04-19 2008-12-10 株式会社デンソー 半導体スイッチングモジュ−ル及びそれを用いた半導体装置
JP2004208411A (ja) * 2002-12-25 2004-07-22 Denso Corp ハーフブリッジ回路用半導体モジュール
JP4489485B2 (ja) 2004-03-31 2010-06-23 株式会社ルネサステクノロジ 半導体装置
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
US7514780B2 (en) * 2006-03-15 2009-04-07 Hitachi, Ltd. Power semiconductor device
US7687885B2 (en) * 2006-05-30 2010-03-30 Renesas Technology Corp. Semiconductor device with reduced parasitic inductance
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5267021B2 (ja) * 2008-09-30 2013-08-21 株式会社デンソー 半導体装置およびそれを用いたインバータ回路
US8138587B2 (en) * 2008-09-30 2012-03-20 Infineon Technologies Ag Device including two mounting surfaces
JP5527330B2 (ja) 2010-01-05 2014-06-18 富士電機株式会社 半導体装置用ユニットおよび半導体装置
JP5473733B2 (ja) 2010-04-02 2014-04-16 株式会社日立製作所 パワー半導体モジュール
JP5659938B2 (ja) 2010-05-17 2015-01-28 富士電機株式会社 半導体ユニットおよびそれを用いた半導体装置
JP2015023086A (ja) * 2013-07-17 2015-02-02 住友電気工業株式会社 半導体モジュール
JP6076865B2 (ja) * 2013-09-02 2017-02-08 ルネサスエレクトロニクス株式会社 電子装置
JP6344215B2 (ja) * 2014-11-21 2018-06-20 株式会社デンソー 半導体装置及びパワーモジュール
JP6689708B2 (ja) * 2016-08-10 2020-04-28 ルネサスエレクトロニクス株式会社 電子装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086889A (ja) 2009-10-19 2011-04-28 Renesas Electronics Corp 半導体装置およびその製造方法

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Publication number Publication date
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US20180331002A1 (en) 2018-11-15
TWI731129B (zh) 2021-06-21

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