TWI745530B - 電子裝置 - Google Patents

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西山知宏
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Abstract

本發明之課題在於提昇電子裝置之性能。 電子裝置EA1具有：匯流排(導體板)BSP，其連接於具備第1功率電晶體之半導體裝置(半導體零件)PAC1；及匯流排(導體板)BSN，其連接於具備第2功率電晶體之半導體裝置(半導體零件)PAC2。匯流排BSP及匯流排BSN之各者具備部分BP1，該部分BP1係介隔絕緣板IF1而相互對向，且沿著與基板WB之上表面(主面)WBt交叉之Z方向延伸。又，匯流排BSP具備：部分BP2，其位於部分BP1與端子(露出部)PTE之間，且於遠離匯流排BSN之X方向上延伸；及部分BP3，其位於部分BP2與端子PTE之間，且沿著X方向延伸。Z方向上之部分BP3之延伸距離D3短於X方向上之部分BP2之延伸距離D2。

Description

電子裝置
本發明係關於一種電子裝置(半導體模組)，例如係關於一種有效地應用於將具備功率電晶體之複數個半導體零件搭載於基板而得之電子裝置的技術。
存在將具備功率電晶體之複數個半導體晶片搭載於基板上而得之電子裝置(參照日本專利特開2016-66974號公報(專利文獻1)、日本專利特開2002-203941號公報(專利文獻2)及日本專利特開2006-86438號公報(專利文獻3))。複數個半導體晶片各自所具備之功率電晶體例如被用作構成電力轉換電路之一部分之開關元件。又，存在如下技術，即，藉由使連接於正端子之金屬板與連接於負端子之金屬板近距離地相互對向，而利用於各金屬板間產生之互感(mutual inductance)使各金屬板之寄生電感減少。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2016-66974號公報 [專利文獻2]日本專利特開2002-203941號公報 [專利文獻3]日本專利特開2006-86438號公報
[發明所欲解決之問題] 於驅動空氣調節裝置或汽車、或者各種產業設備等之電力供給系統，組裝有反相器電路等電力轉換電路。作為該電力轉換電路之構成例，存在如下之電子裝置(電力轉換裝置、半導體模組)，其係具有作為開關元件而動作之電晶體(功率電晶體)之複數個半導體晶片搭載於一個基板且相互電性連接而成。 如上所述之經模組化之電子裝置之性能指標中，例如存在電力轉換效率等電氣特性、絕緣耐壓等電氣可靠性、或者模組之安裝面積等。本案發明者致力於提昇如上所述之經模組化之電子裝置之性能而進行研究，明確了有改善如上所述之性能指標之餘地。 例如，就改善電子裝置之電氣特性之觀點而言，較佳為藉由使對構成電力轉換電路之半導體零件供給高壓側之電位之傳輸路徑與供給低壓側之電位之傳輸路徑的距離接近，而利用互感減少各傳輸路徑之寄生電感之影響。但是，於電力轉換裝置等功率模組之情形時，高壓側之傳輸路徑與低壓側之傳輸路徑之電位差亦有例如成為數百伏特左右之情形。因此，必須提昇高壓側與低壓側之絕緣耐壓。 其他問題及新穎之特徵可根據本說明書之描述及隨附圖式而明確。 [解決問題之技術手段] 一實施形態之電子裝置具有：第1導體棒，其連接於具備第1功率電晶體之第1半導體零件；及第2導體棒，其連接於具備第2功率電晶體之第2半導體零件。上述第1導體棒及上述第2導體棒之各者具備第1部分，該第1部分係介隔絕緣材而相互對向，且沿著與基板之第1主面交叉之第1方向延伸。又，上述第1導體棒具備第2部分及第3部分，該第2部分係位於上述第1部分與露出部之間，且於遠離上述第2導體棒之第2方向上延伸，該第3部分係位於上述第2部分與上述露出部之間，且沿著上述第2方向延伸。上述第1方向上之上述第3部分之延伸距離短於上述第2方向上之上述第2部分之延伸距離。 [發明之效果] 根據上述一實施形態，可提昇電子裝置之性能。
(本案之記載形式、基本用語、用法之說明) 於本案中，為方便起見，視需要將實施態樣之記載分成複數個部分等進行記載，但除特別明示並非如此之情形以外，該等複數個部分並非相互獨立分開者，無論記載之先後，單一例之各部分之一者為另一者之一部分詳細內容或者一部分或全部之變化例等。又，原則上，相同部分係省略重複之說明。又，除特別明示並非如此之情形、理論上限定於該數量之情形及根據上下文明顯並非如此之情形以外，實施態樣中之各構成要素並非必需。 同樣地，於實施態樣等之記載中，關於材料、組成等，即便說成「包含A之X」等，除特別明示並非如此之情形及根據上下文明顯並非如此之情形以外，並不排除包含A以外之要素者。例如，若提及成分，則為「包含A作為主要成分之X」等含義。例如，即便說成「矽構件」等，亦並非限定為純淨之矽，當然亦包含SiGe(矽-鍺)合金或其他以矽為主要成分之多元合金、及包含其他添加物等之構件。又，即便說成鍍金、Cu層、鍍鎳等，除特別明示並非如此之情形以外，亦不僅指純淨之物質，還包含分別以金、Cu、鎳等為主要成分之構件。 進而，當提及特定之數值、數量時，除特別明示並非如此之情形、理論上限定於該數量之情形及根據上下文明顯並非如此之情形以外，亦可為超過該特定之數值之數值，還可為未達該特定之數值之數值。 又，於實施形態之各圖中，相同或同樣之部分係以相同或類似之符號或參照編號表示，原則上不重複說明。 又，於隨附圖式中，當反而使圖式變複雜時或與空隙之區別較明顯時，即便為剖面有時亦會省略影線等。與之相關，於根據說明等可明確之情形等時，即便俯視下為封閉之孔，亦有省略背景之輪廓線之情形。進而，即便並非剖面，為了明示並非空隙，或者為了明示區域之邊界，有時會附上影線或點圖案。 又，於本說明書中，所謂「電子零件」意味著利用電子之零件，尤其是，半導體內之利用電子之零件成為「半導體零件」。作為該「半導體零件」之例，可列舉半導體晶片。因此，包含「半導體晶片」之語句為「半導體零件」，「半導體零件」之上位概念成為「電子零件」。 又，於本說明書中，所謂「半導體裝置」係具備半導體零件、及與該半導體零件電性連接之外部連接端子之構造體，且意味著半導體零件被密封體覆蓋之構造體。尤其是，「半導體裝置」構成為可藉由外部連接端子而與外部裝置電性連接。 進而，於本說明書中，所謂「功率電晶體」意味著藉由將複數個單位電晶體(單元電晶體)並聯連接(例如，將數千個至數萬個單位電晶體並聯連接)，於較單位電晶體之容許電流大之電流下，亦可實現單位電晶體之功能之單位電晶體之集合體。例如，於單位電晶體作為開關元件發揮功能之情形時，「功率電晶體」成為於較單位電晶體之容許電流大之電流下亦可應用之開關元件。作為構成開關元件之「功率電晶體」，可例示IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性電晶體)、及功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)。於本說明書中，稱為「功率電晶體」之用語係例如作為表示包含「功率MOSFET」及「IGBT」之兩者之上位概念之語句而使用。又，有將具備功率電晶體之半導體晶片稱為功率半導體晶片之情形。 (實施形態1) 於本實施形態中，作為複數個半導體裝置搭載於基板而成之電子裝置之例，列舉作為具備反相器電路(電力轉換電路)之半導體模組之電力轉換裝置進行說明。 所謂反相器電路係指將直流電力轉換為交流電力之電路。例如，若交替地輸出直流電源之正電壓與負電壓，則相應地電流之方向會反轉。於此情形時，由於電流之方向交替地反轉，故而可認為輸出為交流電力。上述內容為反相器電路之原理。此處，即便說成交流電力，亦如以單相交流電力或三相交流電力為代表般存在各種形態。於本實施形態中，列舉將直流電力轉換為三相交流電力之三相反相器電路為例進行說明。又，於本實施形態中，列舉構成三相反相器電路中之一相之電子零件進行說明。但，本實施形態之技術性思想並不限定於應用於三相反相器電路之情形，例如亦可範圍廣泛地應用於單相反相器電路等。 ＜反相器電路之構成例＞ 圖1係表示連接於三相感應馬達之反相器電路之構成例之電路圖。於圖1中，具有作為三相感應馬達之馬達MT及反相器電路PWC。馬達MT構成為藉由相位不同之三相電流而驅動。於馬達MT中，利用相位偏移120度而得之稱為U相、V相、W相之三相交流，於作為導體之轉子RT之周圍產生旋轉磁場。於此情形時，磁場於轉子RT之周圍旋轉。該情況意味著橫穿作為導體之轉子RT之磁通之方向旋轉。其結果，於作為導體之轉子RT產生電磁感應，於轉子RT流通感應電流。而且，因於旋轉磁場中流通感應電流而產生之力作用於轉子RT，而使轉子RT旋轉。於圖1所示之電路中，藉由利用由直流產生交流之反相器電路PWC，而對感應馬達供給交流電力。圖1所示之反相器電路PWC係產生3種(U相、V相、W相)交流電力，並供給至馬達MT。 以下，對反相器電路PWC之構成例進行說明。如圖1所示，於本實施形態中之反相器電路PWC，對應於三相而設置有電晶體Tr及二極體FWD。本實施形態中之反相器電路PWC所具備之開關元件包括將電晶體Tr與二極體FWD反並聯連接(anti-parallel connection)而得之構成要素。換言之，圖1所示之支線LG1之上臂及下臂、支線LG2之上臂及下臂、以及支線LG3之上臂及下臂之各者包含將電晶體Tr與二極體FWD反並聯連接而得之構成要素。 電晶體Tr係作為開關元件動作之功率電晶體，於本實施形態之例中為IGBT。於反相器電路PWC中，於被供給相對較高之電位之高壓側用端子(例如被供給正電位之正電位端子)HT與馬達MT之各相(U相、V相、W相)之間，各上臂之電晶體Tr與二極體FWD反並聯地連接。又，於被供給較馬達MT之各相相對低之電位之低壓側用端子(例如被供給負電位之負電位端子)LT與馬達MT之各相(U相、V相、W相)之間，各下臂之電晶體Tr與二極體FWD反並聯地連接。即，針對每個單相設置有2個電晶體Tr及2個二極體FWD。換言之，支線LG1、LG2及LG3之各者具備作為高壓側用開關元件動作之功率電晶體即電晶體Tr、及作為低壓側用開關元件動作之功率電晶體即電晶體Tr。因此，三相設置有6個電晶體Tr及6個二極體FWD。而且，於各個電晶體Tr之閘極電極，連接有閘極驅動電路(閘極控制電路)GC，藉由該閘極驅動電路GC而控制電晶體Tr之開關動作。於以此方式構成之反相器電路PWC中，藉由利用閘極驅動電路GC控制電晶體Tr之開關動作，而將直流電力轉換為三相交流電力，並將該三相交流電力供給至馬達MT。於圖1所示之例中，對支線LG1、LG2及LG3之各者，逐個連接有閘極驅動電路GC。但，作為變化例，支線LG1、LG2及LG3之各者亦可由相同之閘極驅動電路GC驅動。又，例如亦有6個電晶體Tr分別由不同之閘極驅動電路GC驅動之情形。又，關於詳細情況將於下文進行敍述，本實施形態之電子裝置EA1係對應於圖1所示之支線LG1、LG2及LG3中之任一者。 於反相器電路PWC，作為開關元件，使用作為IGBT之電晶體Tr，且以與電晶體Tr反並聯連接之方式設置有二極體FWD。僅就藉由開關元件而實現開關功能之觀點而言，若存在作為開關元件之電晶體Tr，則亦考慮無二極體FWD之構成。但是，當連接於反相器電路PWC之負載中包含電感時，必須設置二極體FWD。 當負載(於圖1所示之例中為馬達MT)為不包含電感之純電阻時，由於無回流之能量，故而無需二極體FWD。但是，當於負載連接有如馬達般之包含電感之電路時，存在負載電流朝與接通之開關相反之方向流通之狀態(模式)。即，於在負載中包含電感之情形時，有能量自負載之電感返回至反相器電路PWC之情況(有電流逆流之情況)。 此時，就作為IGBT之電晶體Tr單獨體而言，由於不具有可使該回流電流流通之功能，故而必須將二極體FWD反並聯地與電晶體Tr連接。即，對於反相器電路PWC，當如馬達控制般於負載包含電感時，於使電晶體Tr斷開時，必須將蓄積於電感之能量(1/2LI2 )釋放。然而，就電晶體Tr單獨體而言，無法流通用於將蓄積於電感之能量釋放之回流電流。因此，為了使蓄積於該電感之電能回流，將二極體FWD反並聯地與電晶體Tr連接。即，二極體FWD具有為了將蓄積於電感之電能釋放而流通回流電流之功能。根據以上內容，於與包含電感之負載連接之反相器電路PWC中，必須與作為開關元件之電晶體Tr反並聯地設置二極體FWD。該二極體FWD被稱作穩流二極體(Free wheel diode)。 又，於反相器電路PWC之情形時，例如，如圖1所示，於高壓側用端子HT與低壓側用端子LT之間連接有電容元件CAP。該電容元件CAP例如具有謀求反相器電路PWC中之突波電壓之減少、或系統電壓之穩定化之功能。於圖1所示之例中，電容元件CAP係設置於反相器電路PWC之外部，但電容元件CAP亦可設置於反相器電路PWC之內部。 又，如圖1所示，本實施形態之反相器電路PWC具有：輸出部PW1，其包含相當於三相之量之6個開關元件；及控制部PW2，其控制輸出部PW1之6個功率電晶體之驅動。控制部PW2具有控制電路(邏輯電路、運算電路)CNT，該控制電路(邏輯電路、運算電路)CNT除對上述3個閘極驅動電路GC進行控制以外，亦對閘極驅動電路GC中所包含之高壓側用驅動電路及低壓側用驅動電路各自之動作進行控制。又，於圖1中雖省略圖示，但控制部PW2亦可為除包含上述控制電路以外，亦包含控制反相器電路PWC之動作之各種控制電路。例如，亦可於控制部PW2形成雜訊濾波器電路，該雜訊濾波器電路係使自閘極驅動電路GC輸出之閘極驅動信號、或輸入至閘極驅動電路GC之信號等之雜訊減少。又，例如，亦可於控制部PW2形成如下電路，即，對構成輸出部PW1之電子零件之溫度等進行測定，進行所測定之電氣信號之雜訊濾波或者放大。 ＜電子裝置＞ 其次，對構成圖1所示之反相器電路PWC之電子裝置之例進行說明。以下所說明之電子裝置EA1係具備與圖1所示之支線LG1、LG2及LG3中之任一者對應之電路的半導體模組。如圖1所示，可使用3個電子裝置EA1構成三相反相器電路PWC。又，可使用1個電子裝置EA1構成單相之反相器電路。又，於以下之說明中，作為一例，列舉與連接於圖1所示之U相之支線LG1對應之電子裝置EA1進行說明。因此，於以下之說明中，作為連接於馬達MT之端子，使用連接於U相之端子UTE進行說明。但是，圖1所示之3個電子裝置EA1之各者為相同構造，故而藉由將以下所說明之「連接於U相之端子UTE」之部分置換為「連接於V相之端子VTE」或「連接於W相之端子WTE」，而說明與支線LG2或支線LG3對應之電子裝置EA1。 圖2係表示本實施形態之電子裝置之外觀之立體圖。圖3係表示圖2所示之電子裝置之內部構造之俯視圖。於圖3中，對搭載於基板WB上之半導體裝置PAC1、PAC2之密封體、及介置於匯流排BSP與匯流排BSN之間之絕緣板IF1附上點圖案。又，圖4係沿著圖2之A-A線之剖視圖。於圖4中，對設置於基板WB等構件之貫通孔之部分附上點線。又，圖4所示之端子UTE係經由配置於除沿著圖2之A-A線之剖面以外之剖面之匯流排BSU而連接於導體圖案MP1。於圖4中，以二點鏈線表示設置於不同之剖面之匯流排BSU之輪廓。 如圖2所示，本實施形態之電子裝置EA1具有殼體CAS、及自殼體CAS露出之複數個外部端子。如圖4所示，殼體CAS具有供收容搭載有半導體裝置(半導體零件、半導體封裝)PAC1、PAC2之基板WB之收容部(空間、凹部)PKT。殼體CAS係覆蓋基板WB之罩蓋構件，基板WB之上表面WBt被殼體CAS覆蓋。於圖4所示之例中，基板WB之下表面WBb自殼體CAS露出。 殼體CAS及基板WB之各者具有以相互重疊之方式設置之貫通孔TH1，且藉由對貫通孔TH1插入未圖示之螺栓等緊固治具，可將殼體CAS與基板WB固定於未圖示之安裝基板。於本實施形態之例中，殼體CAS為長方形之平面形狀，且沿著X方向具有長邊，沿著與X方向正交之Y方向具有短邊。 又，自殼體CAS露出之複數個外部端子包含以下端子。即，電子裝置EA1具有端子PTE及端子NTE。又，電子裝置EA1具有作為連接於圖1所示之U相之輸出端子之端子UTE。端子PTE連接於圖1所示之端子HT。又，端子NTE係連接於圖1所示之端子LT。又，電子裝置EA1具有於與半導體裝置之間傳輸信號之複數個信號端子SGTE。複數個信號端子SGTE包含對半導體裝置傳輸閘極信號之端子GTE1、GTE2。又，複數個信號端子SGTE例如包含監視端子MTE，該監視端子MTE可輸出溫度或電壓、或者電流等用以監視半導體裝置之動作狀態之信號。於本實施形態之例中，信號端子SGTE為輸出端子。但是，亦可設置作為對半導體裝置輸入信號之輸入端子之信號端子SGTE。 複數個外部端子之排列方法存在各種變化例，於本實施形態之例中，複數個外部端子係以如下方式排列。即，端子PTE、端子NTE及端子UTE係於殼體CAS之兩條長邊之間，沿著殼體CAS之一長邊排列於X方向。又，複數個信號端子SGTE係沿著殼體CAS之一短邊排列於Y方向。 又，電子裝置EA1之端子UTE、端子PTE及端子NTE之各者成為以下構造。如圖4所示，殼體CAS具有於基板WB之上方沿著X方向排列之凹部(外部端子部)UTC、凹部(外部端子部)NTC及凹部(外部端子部)PTC。於凹部UTC、NTC、PTC之各者收容有螺帽NUT。又，作為用以將收容於殼體CAS之收容部PKT內之複數個半導體裝置PAC1、PAC2與外部設備(例如圖1所示之馬達MT)電性連接之導電性構件的匯流排BSP、BSN及BSU之各者之一部分(露出部)係露出至殼體CAS之外部。 該匯流排BSP、BSN及BSU之各者所具有之自殼體CAS之露出部係覆蓋收容於凹部PTC、NTC、UTC之螺帽NUT。又，於匯流排BSP、BSN及BSU之各者所具有之自殼體CAS之露出部形成有貫通孔TH2。將未圖示之螺栓等緊固治具插入至貫通孔TH2，並與收容於凹部PTC、NTC、UTC之螺帽NUT緊固，藉此，匯流排BSP、BSN及BSU之各者所具有之自殼體CAS之露出部即端子PTE、端子NTE、及端子UTE被螺帽NUT固定。 於本案中，將匯流排BSP、BSN及BSU中之露出至殼體CAS之外部之部分(即露出部)定義為外部端子。因此，圖3所示之複數個外部端子之各者係自被殼體CAS覆蓋之部分導出至殼體CAS之外側之導電性構件，被殼體CAS覆蓋之部分不包含於外部端子。 又，電子裝置EA1具有基板WB。基板WB具有上表面(正面、面)WBt、及位於上表面WBt之相反側之下表面(背面、面)WBb。基板WB之上表面WBt形成包括一對長邊、及與一對長邊交叉之一對短邊之大致矩形形狀。於圖3所示之例中，基板WB之上表面WBt具有於X方向上延伸之兩條長邊、及於Y方向上延伸之兩條短邊。於基板WB之上表面WBt形成有複數個導體圖案MP1。半導體裝置(半導體零件)PAC1、PAC2係搭載於形成在基板WB之上表面WBt之導體圖案MP1上。 如上所述，本實施形態之電子裝置EA1係具備與圖1所示之支線LG1對應之電路之半導體模組。因此，電子裝置EA1分別具有1個半導體裝置PAC1及1個半導體裝置PAC2，該半導體裝置PAC1具備相當於圖1所示之支線LG1之上臂之電晶體Tr，該半導體裝置PAC2具備相當於支線LG1之下臂之電晶體Tr。半導體裝置PAC1與半導體裝置PAC2係以沿著X方向相互相鄰之方式搭載。 關於詳細情況將於下文進行敍述，電子裝置EA1所具有之2個半導體裝置具備彼此相同之構造。換言之，電子裝置EA1中所包含之2個半導體裝置為彼此相同種類之電子零件。關於詳細情況將於下文進行敍述，半導體裝置PAC1與半導體裝置PAC2之搭載於導體圖案MP1上之方向不同。又，半導體裝置PAC1與半導體裝置PAC2係如上所述搭載於導體圖案MP1上之方向不同，伴隨於此，引線LD之彎曲方向互不相同。但，除上述不同點以外，半導體裝置PAC1與半導體裝置PAC2具備相同之構造。例如，半導體裝置PAC1與半導體裝置PAC2之各者具備圖1所示之電晶體Tr及二極體FWD。 又，於半導體裝置PAC1連接有匯流排BSP，於半導體裝置PAC2連接有匯流排BSN。又，半導體裝置PAC1及半導體裝置PAC2之各者係經由導體圖案MP1而與匯流排BSU電性連接。關於匯流排BSP及匯流排BSN之構造及佈局之詳細情況將於下文進行敍述。 又，如圖3所示，半導體裝置PAC1係連接於端子GTE1及監視端子MTE，半導體裝置PAC2係連接於端子GTE2及監視端子MTE。自半導體裝置PAC1及半導體裝置PAC2分別導出有複數根引線LD。複數根引線LD之各者係經由形成於基板WB之上表面WBt之配線圖案即導體圖案MP2而連接於信號端子SGTE。 又，於基板WB之上表面WBt，形成有導體圖案(金屬圖案)MP1。半導體裝置PAC1及半導體裝置PAC2係搭載於一個導體圖案MP1上。換言之，半導體裝置PAC1與半導體裝置PAC2係經由導體圖案MP1而電性連接。導體圖案MP1係經由匯流排BSU而連接於端子UTE。 ＜半導體晶片之構造＞ 其次，依序對電子裝置EA1所具備之各構件之詳細之構造進行說明。首先，一面參照圖式，一面對構成圖1所示之反相器電路PWC之電晶體Tr與二極體FWD之構造進行說明。圖5係表示形成有圖1所示之電晶體之半導體晶片之正面側之形狀的俯視圖。圖6係表示圖5所示之半導體晶片之背面之俯視圖。圖7係表示圖5及圖6所示之半導體晶片所具有之電晶體之構造例的剖視圖。 於圖3所示之電子裝置EA1之情形時，構成圖1所示之反相器電路PWC之電晶體Tr及二極體FWD形成為相互獨立之半導體晶片。以下，於對形成有電晶體Tr之半導體晶片進行說明之後，對形成有二極體FWD之半導體晶片進行說明。 如圖5及圖6所示，本實施形態1之半導體晶片CHP1具有正面(面、上表面、主面)CHPt(參照圖5)、及正面CHPt之相反側之背面(面、下表面、主面)CHPb(參照圖6)。半導體晶片CHP1之正面CHPt及背面CHPb分別為大致四邊形。正面CHPt之面積與背面CHPb之面積例如相等。 又，如圖5所示，半導體晶片CHP1具有形成於正面CHPt之閘極電極(閘極電極墊、正面電極)GP、及形成於正面CHPt之發射極電極(發射極電極墊、正面電極)EP。於圖5所示之例中，於正面CHPt露出有一個閘極電極GP、及複數個(圖5中為4個)發射極電極EP。複數個發射極電極EP之各者之露出面積大於閘極電極GP之露出面積。關於詳細情況將於下文進行敍述，發射極電極EP連接於反相器電路PWC(參照圖1)之輸出端子或端子LT(參照圖1)。因此，藉由使發射極電極EP之露出面積變大，可減少流通大電流之傳輸路徑之阻抗。又，複數個發射極電極EP相互電性連接。又，作為針對圖5之變化例，亦可代替複數個發射極電極EP而設置一個大面積之發射極電極EP。 又，於圖5所示之例中，於正面CHPt，感測電極ESP露出。感測電極ESP係與發射極電極EP一體地形成。可自感測電極ESP偵測發射極電極EP之電壓等。如圖5所示，於感測電極ESP露出之開口部與發射極電極EP露出之開口部隔開之情形時，就可抑制用以將發射極電極EP連接於感測電極ESP之導電性構件之洩放減少之方面而言較佳。但，作為針對圖5之變化例，亦有不使感測電極ESP之開口部與發射極電極EP之開口部分開之情形。 又，如圖6所示，半導體晶片CHP1具有形成於背面CHPb之集極電極(集極電極墊、背面電極)CP。遍及半導體晶片CHP1之背面CHPb整體形成有集極電極CP。將圖5與圖6加以比較可知，集極電極CP之露出面積進一步大於發射極電極EP之露出面積。關於詳細情況將於下文進行敍述，集極電極CP連接於反相器電路PWC(參照圖1)之輸出端子、或端子HT(參照圖1)。因此，藉由使集極電極CP之露出面積變大，可減少流通大電流之傳輸路徑之阻抗。 再者，於圖5及圖6中，對半導體晶片CHP1之基本構成進行了說明，但存在各種變化例。例如，除圖5所示之電極以外，亦可設置溫度檢測用電極、電壓偵測用電極、或者電流偵測用電極等半導體晶片CHP1之動作狀態之監視用或者半導體晶片CHP1之檢查用之電極等。於設置該等電極之情形時，與閘極電極GP同樣地，會於半導體晶片CHP1之正面CHPt露出。又，該等電極相當於信號傳輸用電極。各發射極電極EP之露出面積(圖5所示之複數個露出面之各者)大於信號傳輸用電極之露出面積。 又，半導體晶片CHP1所具備電晶體Tr例如具有如圖7所示之構造。於形成於半導體晶片CHP1之背面CHPb之集極電極CP上，形成有p+ 型半導體區域PR1。於p+ 型半導體區域PR1上形成有n+ 型半導體區域NR1，於該n+ 型半導體區域NR1上形成有n- 型半導體區域NR2。而且，於n- 型半導體區域NR2上形成有p型半導體區域PR2，且形成有貫通該p型半導體區域PR2並到達n- 型半導體區域NR2之溝槽TR。進而，與溝槽TR對準而形成有成為發射區域之n+ 型半導體區域ER。於溝槽TR之內部，例如形成有包含氧化矽膜之閘極絕緣膜GOX，且經由該閘極絕緣膜GOX而形成有閘極電極GE。該閘極電極GE例如由多晶矽膜形成，且以埋入溝槽TR之方式形成。 於以此方式構成之電晶體Tr中，閘極電極GE係經由圖5所示之閘極電極GP而與閘極端子GT(詳細情況將於下文進行敍述)連接。同樣地，成為發射區域之n+ 型半導體區域ER係經由發射極電極EP而與發射極端子ET(詳細情況將於下文進行敍述)電性連接。成為集極區域之p+ 型半導體區域PR1係與形成於半導體晶片CHP1之背面CHPb之集極電極CP電性連接。 以此方式構成之電晶體Tr兼具功率MOSFET之高速開關特性及電壓驅動特性、及雙極電晶體之低接通電壓特性。 再者，n+ 型半導體區域NR1被稱為緩衝層。該n+ 型半導體區域NR1係為了防止於電晶體Tr斷開時，自p型半導體區域PR2生長至n- 型半導體區域NR2內之空乏層與形成於n- 型半導體區域NR2之下層之p+ 型半導體區域PR1接觸之擊穿現象而設置。又，為了實現自p+ 型半導體區域PR1向n- 型半導體區域NR2之電洞注入量之限制等，而設置有n+ 型半導體區域NR1。 又，電晶體Tr之閘極電極係連接於圖1所示之閘極驅動電路GC。此時，來自閘極驅動電路GC之信號經由閘極端子GT(參照圖7)而被施加至電晶體Tr之閘極電極GE(參照圖7)，藉此，可自閘極驅動電路GC控制電晶體Tr之開關動作。 其次，對形成有圖1所示之二極體FWD之半導體晶片進行說明。圖8係表示形成有圖1所示之二極體之半導體晶片之正面側之形狀的俯視圖。圖9係表示圖8所示之半導體晶片之背面之俯視圖。又，圖10係表示圖8及圖9所示之半導體晶片所具有之二極體之構造例的剖視圖。 如圖8及圖9所示，本實施形態1之半導體晶片CHP2具有正面(面、上表面、主面)CHPt(參照圖8)、及正面CHPt之相反側之背面(面、下表面、主面)CHPb(參照圖9)。半導體晶片CHP2之正面CHPt及背面CHPb分別為大致四邊形。正面CHPt之面積與背面CHPb之面積例如相等。又，將圖5與圖8加以比較可知，半導體晶片CHP1(參照圖5)之正面CHPt之面積大於半導體晶片CHP2(參照圖8)之正面CHPt之面積。 又，如圖8所示，半導體晶片CHP2具有形成於正面CHPt之陽極電極(陽極電極墊、正面電極)ADP。又，如圖9所示，半導體晶片CHP2具有形成於背面CHPb之陰極電極(陰極電極墊、背面電極)CDP。遍及半導體晶片CHP2之背面CHPb整體形成有陰極電極CDP。 又，半導體晶片CHP2所具備之二極體FWD例如具有如圖10所示之構造。如圖10所示，於形成於半導體晶片CHP2之背面CHPb之陰極電極CDP上，形成有n+ 型半導體區域NR3。而且，於n+ 型半導體區域NR3上形成有n- 型半導體區域NR4，於n- 型半導體區域NR4上，形成有相互隔開之p型半導體區域PR3。於p型半導體區域PR3之間，形成有p- 型半導體區域PR4。於p型半導體區域PR3與p- 型半導體區域PR4上形成有陽極電極ADP。陽極電極ADP例如包含鋁-矽。 根據以此方式構成之二極體FWD，當對陽極電極ADP施加正電壓且對陰極電極CDP施加負電壓時，n- 型半導體區域NR4與p型半導體區域PR3之間之pn接面經順向偏壓而流通電流。另一方面，當對陽極電極ADP施加負電壓且對陰極電極CDP施加正電壓時，n- 型半導體區域NR4與p型半導體區域PR3之間之pn接面經反向偏壓而不流通電流。以此方式，可使具有整流功能之二極體FWD動作。 ＜半導體裝置之構成＞ 其次，一面參照圖式，一面對作為構成圖1所示之反相器電路PWC之開關之半導體裝置的構成進行說明。如上所述，圖3所示之電子裝置EA1具有半導體裝置PAC1及半導體裝置PAC2。但是，半導體裝置PAC1與半導體裝置PAC2具備相同之構成。因此，以下，將相同之構成之半導體裝置PAC1與半導體裝置PAC2設為半導體裝置(半導體零件)PAC進行說明。又，關於詳細情況將於下文進行敍述，於本實施形態之EA1中，半導體裝置PAC1與半導體裝置PAC2係以構成構件之上下翻轉之狀態分別搭載於導體圖案MP1上。但是，於以下之說明中，於對半導體裝置PAC之各構成構件之上下進行說明之情形時，不論搭載時之方向如何，均將圖7所示之半導體晶片CHP1之自背面CHPb朝向正面CHPt之方向定義為上方向且將自正面CHPt朝向背面CHPb之方向定義為下方向進行說明。又，對於各構件之面，於設為上表面或者下表面進行說明之情形時亦相同。 本實施形態1之半導體裝置PAC係將成為圖1所示之反相器電路PWC之構成要素之1個電晶體Tr與1個二極體FWD封裝一體化而得者。即，藉由使用2個本實施形態1之半導體裝置PAC，而構成與三相反相器電路PWC之一個支線LG1對應之電子裝置(半導體模組、功率模組)EA1(參照圖3)。 圖11係表示圖3所示之半導體裝置之一主面側之形狀例的俯視圖。圖12係表示圖11所示之半導體裝置之相反側之主面之形狀例的俯視圖。又，圖13係表示圖11及圖12所示之半導體裝置之內部構造之俯視圖。圖14係沿著圖11之A-A線之剖視圖。於圖13中，為了明示晶粒墊DP、半導體晶片CHP1、CHP2、發射極電極EP、閘極電極GP、感測電極ESP、及陽極電極ADP之俯視下之位置關係，而以虛線或實線表示其等之輪廓。又，於圖13中，為了易於觀察而省略圖14所示之金屬板MPL1、MPL2之圖示。 如圖11及圖12所示，半導體裝置PAC具有密封體(樹脂體)MR，該密封體(樹脂體)MR具備主面(上表面、正面)MRt(參照圖11)、主面MRt之相反側之主面(下表面、背面)MRb(參照圖12)、及於厚度方向上位於主面MRt與主面MRb之間之側面MRs。於俯視下，密封體MR由長方形構成。於圖11所示之例中，具有相互對向之長邊LS1及長邊LS2、以及與長邊LS1、LS2交叉且相互對向之短邊SS3及短邊SS4。 密封體MR係將半導體晶片CHP1(參照圖14)及半導體晶片CHP2(參照圖14)一起密封之樹脂，例如包含環氧系之樹脂材料作為主成分。又，半導體裝置PAC所具備之複數個端子係自密封體MR露出。如圖11所示，自密封體MR之主面MRt露出有發射極端子(封裝端子、正面端子)ET。發射極端子ET係已作說明之圖7所示之連接於半導體晶片CHP1之發射極電極EP之端子(封裝端子)。又，如圖12所示，自密封體MR之主面MRb露出有集極端子(封裝端子、背面端子)CT。集極端子CT係圖7所示之連接於半導體晶片CHP1之集極電極CP之端子(封裝端子)。 又，如圖11所示，自密封體MR之側面MRs露出有閘極端子GT。如圖7所示，閘極端子GT係連接於半導體晶片CHP1之閘極電極GE之端子(封裝端子)。又，如圖12所示，自密封體MR之側面MRs露出有信號端子ST。信號端子ST係傳輸用以監視半導體裝置之動作狀態之信號之端子。再者，圖11所示之閘極端子GT係對圖7所示之閘極電極GE傳輸閘極信號之信號端子之一種。作為構成此種信號傳輸路徑之端子即閘極端子GT及信號端子ST，使用自密封體MR之內部朝向外部導出之引線LD。如圖14所示，引線LD係自密封體MR之側面MRs朝向密封體MR之外側突出。 引線LD之密封體MR之內外之邊界部分之剖面積與發射極端子ET或集極端子CT之自密封體MR之露出面積相比較小。因此，就即便信號端子ST之數量增加，亦可抑制半導體裝置PAC之大型化之方面而言較有利。另一方面，於如發射極端子ET或集極端子CT般，自密封體MR之露出面積較大之情形時，可使傳輸路徑之剖面積變大，故而就可使傳輸路徑之電阻成分或電感成分減少之方面而言較有利。由於在發射極端子ET或集極端子CT流通大電流，故而較佳為儘可能使電阻成分或電感成分減少。另一方面，流通於閘極端子GT或信號端子ST之電流相對較小。因此，較佳為使流通相對較大之電流之發射極端子ET或集極端子CT自密封體MR之露出面積變大。又，搭載於基板WB(參照圖3)之導體圖案MP1(參照圖3)之側之面成為半導體裝置PAC1、PAC2之主要之散熱路徑。因此，就提昇散熱特性之觀點而言，較佳為使連接於金屬圖案MP1之發射極端子或集極端子之露出面積變大。 其次，對半導體裝置PAC之內部構造進行說明。如圖13及圖14所示，於密封體MR之內部配置有矩形形狀之晶粒墊(晶片搭載部、金屬板、突片、散熱片)DP。該晶粒墊DP亦作為用以提高散熱效率之散熱片發揮功能，例如包含以熱導率較高之銅為主成分之金屬材料。此處，所謂「主成分」係指構成構件之構成材料中包含最多之材料成分，例如，所謂「以銅為主成分之材料」意味著構件之材料中包含銅最多。於本說明書中使用「主成分」之詞語之意圖係例如為了表述構件基本上由銅構成，但並不排除除此以外還包含雜質之情形。 又，如圖13所示，晶粒墊DP之投影面積大於半導體晶片CHP1之正面CHPt之面積及半導體晶片CHP2之正面CHPt之面積的合計。因此，可於一個晶粒墊DP上搭載半導體晶片CHP1及半導體晶片CHP2之兩者。 如圖14所示，於晶粒墊DP上，例如介隔包含焊料或導電性樹脂之導電性接著材(黏晶材、導電性構件、連接構件、接合材)ADH1而搭載有形成有IGBT之半導體晶片CHP1、及形成有二極體之半導體晶片CHP2。此時，將搭載有半導體晶片CHP1及半導體晶片CHP2之面定義為晶粒墊DP之上表面，將與該上表面為相反側之面定義為下表面。於此情形時，半導體晶片CHP1及半導體晶片CHP2係搭載於晶粒墊DP之上表面上。 關於形成有二極體之半導體晶片CHP2，形成於半導體晶片CHP2之背面之陰極電極CDP係以介隔導電性接著材ADH1與晶粒墊DP之上表面相向之方式搭載。於此情形時，形成於半導體晶片CHP2之正面CHPt之陽極電極ADP係與線夾CLP相向。另一方面，關於形成有IGBT之半導體晶片CHP1、形成於半導體晶片CHP1之背面CHPb之集極電極CP係以介隔導電性接著材ADH1與晶粒墊DP之第1面相向之方式搭載。於此情形時，形成於半導體晶片CHP1之正面CHPt之發射極電極EP及閘極電極GP係與線夾CLP相向。如此，半導體晶片CHP1之集極電極CP與半導體晶片CHP2之陰極電極CDP係經由導電性接著材ADH1及晶粒墊DP而電性連接。 又，如圖14所示，晶粒墊DP之下表面係自密封體MR之主面MRb露出，該露出之晶粒墊DP之下表面成為集極端子CT。因此，半導體晶片CHP1之集極電極CP與半導體晶片CHP2之陰極電極CDP係經由導電性接著材ADH1而與集極端子CT電性連接。 又，於將圖3所示之半導體裝置PAC1安裝於基板WB時，晶粒墊DP(參照圖14)之下表面係與形成於基板WB上之導體圖案MP1電性連接之面。當如半導體裝置PAC般，使作為集極端子CT之晶粒墊DP於密封體MR之主面MRb露出時，如上所述，可使集極端子CT之露出面積變大。藉此，可使經由集極端子CT之傳輸路徑之電阻成分及電感成分減少。又，藉由使集極端子CT之露出面積變大，可減少散熱路徑中之熱阻。 又，如圖14所示，晶粒墊DP之厚度厚於閘極端子GT或信號端子ST(參照圖12)之厚度。於此情形時，可使晶粒墊DP之熱容量變大，故而可提昇經由晶粒墊DP之散熱通道之散熱效率。 又，如圖14所示，於半導體晶片CHP1之發射極電極EP、及半導體晶片CHP2之陽極電極ADP上，配置有作為導電性構件之線夾(導電性構件、金屬板、電極連接構件)CLP。於本實施形態之例中，線夾CLP係與引線LDC一體地形成之導電性構件中之於密封體MR之主面MRt露出之一部分。引線LDC亦可視作線夾CLP。但，於本實施形態中，自密封體MR之主面MRt露出之露出面被利用作為發射極端子ET，自密封體MR之側面MRs露出之引線LDC未被利用作為發射極端子ET，因此將發射極端子ET與引線LDC區分開。 又，於圖14所示之例中，半導體晶片CHP1之發射極電極EP係經由自發射極電極EP側依序積層之導電性接著材ADH2、金屬板MPL1及導電性接著材ADH3而與線夾CLP電性連接。又，半導體晶片CHP2之陽極電極ADP係經由自陽極電極ADP側依序積層之導電性接著材ADH2、金屬板MPL2及導電性接著材ADH3而與線夾CLP電性連接。 又，如圖14所示，線夾CLP之上表面係自密封體MR之主面MRt露出，該露出之線夾CLP之上表面成為發射極端子ET。因此，半導體晶片CHP1之發射極電極EP與半導體晶片CHP2之陽極電極ADP係與發射極端子ET電性連接。如此，於使作為發射極端子ET之線夾CLP於密封體MR之主面MRt露出之情形時，如上所述，可使發射極端子ET之露出面積變大。藉此，可減少經由發射極端子ET之傳輸路徑之電阻成分及電感成分。 再者，線夾CLP例如由包含銅(Cu)之金屬材料構成。又，雖省略圖示，但線夾CLP之表面例如亦可由利用鍍錫等形成之金屬膜覆蓋。於此情形時，可避免由銅之氧化所致之安裝不良。 又，於圖14所示之例中，線夾CLP係與引線LDC一體地形成，故而線夾CLP之厚度與閘極端子GT或信號端子ST之厚度相同。但，如下所述，於本實施形態中，將線夾CLP利用密封體MR覆蓋之後進行研磨，藉此，使線夾CLP之一部分自密封體MR露出。於此情形時，由於線夾CLP之一部分被研磨，故而線夾CLP中之具有露出面之部分之厚度較線夾CLP之其他部分(例如圖14所示之引線LDC之部分)之厚度薄。另一方面，為了確保將閘極電極GP與閘極端子GT連接之導線BW之迴路(loop)高度，線夾CLP與半導體晶片CHP1之間及線夾CLP與半導體晶片CHP2之間變寬。因此，於圖14所示之半導體裝置PAC之情形時，於線夾CLP與半導體晶片CHP1之間配置有金屬板MPL1，於線夾CLP與半導體晶片CHP2之間配置有金屬板MPL2。金屬板MPL1係經由導電性接著材ADH2而與半導體晶片CHP1接著，且經由導電性接著材ADH3而與線夾CLP接著。又，金屬板MPL2係經由導電性接著材ADH2而與半導體晶片CHP2接著，且經由導電性接著材ADH3而與線夾CLP接著。 再者，線夾CLP之實施態樣除圖14所示之態樣以外存在各種變化例。例如，於線夾CLP與引線LDC作為不同構件分離地形成之情形時，線夾CLP之形狀之設計上之自由度變高。因此，例如，亦能將圖14所示之線夾CLP、導電性接著材ADH3及金屬板MPL1、MPL2之各者作為一體化之金屬構件而構成線夾CLP。於此情形時，線夾CLP係經由圖14所示之導電性接著材ADH2而與半導體晶片CHP1及半導體晶片CHP2連接。又，藉由使線夾CLP之一部分彎曲，亦能省略圖14所示之金屬板MPL1、MPL2及導電性接著材ADH3。 又，引線LDC之一部分自密封體MR之側面MRs朝外側突出，且密封體MR之外側之部分未連接於其他構件。換言之，引線LDC不具有作為端子(封裝端子)之功能。因此，作為針對本實施形態之變化例，亦可無引線LDC。但，於在半導體裝置之製造製程中製造多品種之製品之情形時，較佳為引線框架之通用性較高，且可對複數種製品利用共通之引線框架。因此，如圖13及圖14所示，於存在引線LDC之情形時，有引線框架之通用性提昇之優點。 又，於半導體裝置PAC之情形時，引線LDC不作為端子發揮功能，故而於線夾CLP形成為與引線LDC分離之構件之情形時，亦可無引線LDC。但，於在半導體裝置PAC之製造製程中，如本實施形態般一體地形成線夾CLP與引線LDC時，線夾CLP與半導體晶片CHP1、CHP2之對位較容易。 又，就減少作為開關元件之半導體裝置PAC之接通電阻之觀點而言，較佳為對連接於晶粒墊DP之導電性接著材ADH1、或將線夾CLP與半導體晶片CHP1、CHP2之電極電性連接之導電性接著材ADH2、ADH3使用導電率較高之材料。作為導電率較高之材料，除焊料以外，可例示於樹脂中含有複數個(多個)導電性粒子之導電性樹脂。又，亦可使用例如銀(Ag)粒子等複數個(多個)導電性粒子經燒結而得之燒結金屬膜。 但，半導體裝置PAC係於作為製品而完成之後，如圖3所示般安裝於基板WB上。於此情形時，較佳為對於用於半導體裝置PAC1、PAC2與基板WB之連接之連接構件亦使用焊料或導電性樹脂等導電率較高之材料。於此情形時，圖14所示之導電性接著材ADH1或導電性接著材ADH2、ADH3必須具備針對安裝半導體裝置PAC時之處理溫度之耐熱性。 例如，於使用焊料安裝半導體裝置PAC之情形時，由於使焊料熔融而連接，故而需要加熱處理(回焊)。當用於半導體裝置PAC與基板WB(參照圖3)之連接之焊料與上述半導體裝置PAC之內部所使用之焊料為相同之材料時，有因半導體裝置PAC之安裝時之加熱處理(回焊)而導致半導體裝置PAC之內部之焊料熔融之顧慮。 因此，於在半導體裝置PAC之內部及半導體裝置PAC之安裝時使用焊料之情形時，較佳為於半導體裝置PAC之內部使用熔點較安裝時所使用之焊料高之高熔點焊料。 另一方面，於在半導體裝置PAC之安裝時使用導電性樹脂之情形時，需要用以使導電性樹脂之樹脂成分硬化之加熱處理(固化烘烤)。但是，通常，樹脂之硬化溫度低於焊料之熔點，故而於此情形時，導電性接著材ADH1或導電性接著材ADH2既可為焊料，亦可為導電性樹脂。 又，即便於在半導體裝置PAC之安裝時使用焊料之情形時，只要樹脂之耐熱溫度高於焊料之熔點，則可使用導電性樹脂作為導電性接著材ADH1或導電性接著材ADH2。 又，如圖13及圖14所示，於半導體晶片CHP1之正面形成有閘極電極GP，閘極電極GP係藉由作為導電性構件之導線BW而與閘極端子GT電性連接。導線BW例如包含以金、銅或鋁為主成分之導電構件。 於俯視下，半導體晶片CHP1係以位於半導體晶片CHP2與閘極端子GT之間之方式搭載於晶粒墊DP上。又，半導體晶片CHP1係以閘極電極GP位於發射極電極EP與閘極端子GT之間之方式搭載於晶粒墊DP上。藉此，可使連接閘極電極GP與閘極端子GT之導線BW之長度變短。 又，於圖13所示之例中，信號端子ST係經由導線BW而與發射用之感測電極ESP電性連接。於此情形時，信號端子ST可於在半導體晶片CHP1之電晶體Tr(參照下述圖15)流通大電流之檢查中，作為測定並輸出發射極電極EP之電壓之檢查用端子而加以利用。信號端子ST係連接於圖3所示之監視端子MTE，且將所檢測出之信號輸出至外部。 又，如圖14所示，複數根導線BW之各者係藉由密封體MR而密封。當將構成半導體裝置PAC之各構件中之特別容易產生變形或損傷之導線BW於利用密封體MR加以保護之狀態下安裝於電子裝置EA1(圖3)時，向電子裝置EA1安裝時之各構件之處理性提昇。藉此，可提昇電子裝置EA1之組裝效率。又，如圖14所示，構成半導體裝置PAC之零件中之半導體晶片CHP1、半導體晶片CHP2、晶粒墊DP之一部分、線夾CLP之一部分、複數根引線LD之各者之一部分及導線BW例如被樹脂密封。 又，如圖14所示，對於線夾CLP、晶粒墊DP、引線LD及引線LDC之各者，自密封體MR露出之部分被金屬膜SDF覆蓋。金屬膜SDF例如包含焊料等金屬材料，且藉由鍍覆法而形成。於將半導體裝置PAC搭載於圖3所示之導體圖案MP1上時，當經由焊料加以安裝時，因被金屬膜SDF覆蓋露出面，故而焊料之潤濕性提昇。於線夾CLP或引線LD、LDC之情形時亦相同。尤其是於晶粒墊DP或線夾CLP由以銅為主成分之金屬材料形成之情形時，可藉由利用金屬膜SDF覆蓋而大幅度地提昇潤濕性。 ＜各零件之連接構造＞ 其次，對圖4所示之電子裝置EA1所具備之零件之連接構造進行說明。圖15係表示圖4所示之電子裝置之等效電路之說明圖。圖16係將連接於圖3所示之半導體裝置之匯流排之周邊放大地表示之放大剖視圖。又，圖17及圖18係自側面觀察圖16所示之匯流排及半導體裝置而得之側視圖。圖17係自圖16所示之匯流排BSP側觀察絕緣板IF1而得之側視圖。又，圖18係自圖16所示之匯流排BSN側觀察絕緣板IF1而得之側視圖。 如圖3所示，電子裝置EA1具有形成於基板WB之上表面WBt之導體圖案MP1。又，電子裝置EA1具有半導體裝置PAC1及半導體裝置PAC2。 又，如圖15所示，半導體裝置PAC1及半導體裝置PAC2之各者具有具備電晶體Tr之半導體晶片CHP1、及具備二極體FWD之半導體晶片CHP2。半導體裝置PAC1及半導體裝置PAC2之各者具有：發射極端子ET，其連接於半導體晶片CHP1之發射極電極EP及半導體晶片CHP2之陽極電極ADP；及集極端子CT，其連接於半導體晶片CHP1之集極電極CP及半導體晶片CHP2之陰極電極CDP。半導體裝置PAC1及半導體裝置PAC2之各者具有經由導線BW(參照圖14)而連接於半導體晶片CHP1之閘極電極GP(參照圖14)之閘極端子GT。 圖15所示之半導體裝置PAC1之半導體晶片CHP1之集極電極CP係經由集極端子CT而電性連接於端子PTE。又，半導體裝置PAC2之半導體晶片CHP1之發射極電極EP係經由發射極端子ET而電性連接於端子NTE。圖16所示之匯流排BSP相當於將圖15所示之半導體裝置PAC1之集極電極CP與端子NTE電性連接之傳輸路徑。圖16所示之匯流排BSN相當於將圖15所示之半導體裝置PAC2之發射極電極EP與端子NTE電性連接之傳輸路徑。 又，圖15所示之半導體裝置PAC1之半導體晶片CHP1之發射極電極EP係經由發射極端子ET及導體圖案MP1而電性連接於端子UTE。又，半導體裝置PAC2之半導體晶片CHP1之集極電極CP係經由集極端子CT及導體圖案MP1而電性連接於端子UTE。圖3及圖4所示之匯流排BSU相當於將圖15所示之導體圖案MP1與端子UTE電性連接之傳輸路徑。 又，半導體裝置PAC2之集極端子CT與半導體裝置PAC1之發射極端子ET係經由導體圖案MP1而相互電性連接。換言之，半導體裝置PAC2之集極電極CP與半導體裝置PAC1之發射極電極EP係經由導體圖案MP1而相互電性連接。於令使用圖1加以說明之反相器電路PWC動作時，半導體裝置PAC1係作為高壓側用開關而動作，半導體裝置PAC2係作為低壓側用開關而動作。 又，圖15所示之半導體裝置PAC1之閘極端子GT係於密封體MR(參照圖14)之外部具有彎曲部，且經由基板WB上所形成之導體圖案MP2(參照圖3)而連接於端子GTE1。換言之，半導體裝置PAC1之半導體晶片CHP1之閘極電極GP(參照圖14)係經由基板WB上所形成之導體圖案MP2(參照圖3)而連接於端子GTE1。 同樣地，圖15所示之半導體裝置PAC2之閘極端子GT係於密封體MR(參照圖14)之外部具有彎曲部，且經由基板WB上所形成之導體圖案MP2(參照圖3)而連接於端子GTE2。換言之，半導體裝置PAC2之半導體晶片CHP1之閘極電極GP(參照圖14)係經由基板WB上所形成之導體圖案MP2而連接於端子GTE2。 又，如圖16所示，半導體裝置PAC1及半導體裝置PAC2之各者具有與基板WB之上表面WBt對向之基板側主面及位於上述基板側主面之相反側之相反側主面，且匯流排BSP係接合於半導體裝置PAC1之上述相反側主面，匯流排BSN係接合於半導體裝置PAC2之上述相反側主面。 詳細而言，圖16所示之半導體裝置PAC1之密封體MR(參照圖14)之主面MRt係與基板WB之上表面WBt對向。自半導體裝置PAC1之密封體MR之主面MRt露出之線夾CLP係經由連接構件BND1而接合於導體圖案MP1。又，自半導體裝置PAC1之密封體MR之主面MRb露出之晶粒墊DP係經由連接構件(導電性構件、導電性接著材、接合材)BND3而接合於匯流排BSP之接合部BPC。半導體裝置PAC1之晶粒墊DP係經由匯流排BSP而與端子PTE電性連接。 又，圖16所示之半導體裝置PAC2之密封體MR(參照圖14)之主面MRb係與基板WB之上表面WBt對向。自半導體裝置PAC2之密封體MR之主面MRb露出之晶粒墊DP係經由連接構件(導電性構件、導電性接著材、接合材)BND2而接合於導體圖案MP1。自半導體裝置PAC2之密封體MR之主面MRt露出之線夾CLP係經由連接構件(導電性構件、導電性接著材、線夾結合材、接合材)BND4而接合於匯流排BSN之接合部BPC。半導體裝置PAC2之線夾CLP係經由匯流排BSN而與端子NTE電性連接。 圖16所示之連接構件BND1、BND2、BND3及BND4之各者係與使用圖14所說明之導電性接著材ADH1或導電性接著材ADH2同樣地為焊料或導電性樹脂等導電性材料。 又，圖3及圖4所示之匯流排BSU係電性連接於導體圖案MP1。於圖3中雖省略圖示，但匯流排BSU係經由與圖16所示之連接構件BND1相同之導電性材料而接合於導體圖案MP1。半導體裝置PAC1之線夾CLP及半導體裝置PAC2之晶粒墊DP係經由導體圖案MP1及匯流排BSU而與端子UTE電性連接。 匯流排BSN、匯流排BSP及圖3所示之匯流排BSU係配置於將半導體裝置之端子與電子裝置之外部端子電性連接之路徑中之棒狀(板狀)之導電性構件，且以減少傳輸路徑中之傳輸損耗之方式構成。例如，匯流排BSN、匯流排BSP及圖3所示之匯流排BSU包含導電率較高之材料。作為導電率較高之材料，例如可例示以銅(Cu)為主成分之金屬材料、或者以鋁(Al)為主成分之金屬材料等。又，例如，匯流排BSN及匯流排BSP與例如圖3所示之引線LD等構件相比，傳輸路徑之剖面積變大。 ＜匯流排之佈局＞ 其次，對圖4所示之匯流排之佈局進行說明。以下之說明中，例如按照「Z方向上之匯流排BSP之部分BP1之延伸距離D1」之形式對電子裝置EA1之構成構件之一部分之延伸距離進行說明時，延伸距離係藉由以下之定義而規定。例如，於匯流排BSP之情形時，具有沿著X方向或Z方向延伸之延伸部(部分BP1、BP2、BP3及接合部BPC)、及位於兩個延伸部之間之彎曲部。於以下之說明中，於稱為延伸距離時，表示不包含彎曲部之長度之延伸部之長度。例如，「Z方向上之匯流排BSP之部分BP1之延伸距離D1」不包含部分BP2之板厚之量及接合部BPC之板厚之量，部分BP1於Z方向上延伸之長度與此相當。又，匯流排BSN之部分BP1係藉由與匯流排BSP之部分BP1對向之部分之定義而加以規定，故而「Z方向上之匯流排BSN之部分BP1之延伸距離D1」與「Z方向上之匯流排BSP之部分BP1之延伸距離D1」相等。 於對如電子裝置EA1般具備反相器電路之電子裝置之各種性能提昇要求中，包含使連接作為開關而動作之電晶體與外部端子之傳輸路徑之電感或阻抗減少的要求。尤其是，圖15所示之各傳輸路徑中之連接被相對較高之電位之端子PTE與電晶體Tr之路徑、及連接被供給相對較低之電位之端子NTE與電晶體Tr之路徑可藉由減少電感而減少輸入電壓之損失。又，藉由減少上述路徑之電感，可減少突波雜訊。於此情形時，為了減少突波雜訊，亦可不搭載突波濾波器等其他零件，故而就零件件數削減之觀點或者裝置之小型化之觀點而言較佳。 因此，於如電子裝置EA1般具有利用匯流排將半導體零件與外部端子連接之構造之模組之情形時，較佳為儘可能使匯流排所產生之寄生電感變小。作為使匯流排所產生之寄生電感減少之方法，首先，較佳為使匯流排之延伸距離(配線路徑距離)變短。又，如圖16所示，於高壓側之匯流排BSP之一部分與低壓側之匯流排BSN以相互對向之狀態並排之部分，於匯流排BSP與匯流排BSN之間產生互感。於此情形時，可藉由互感之影響而使匯流排BSP、BSN所產生之寄生電感減少。於以此方式利用互感使匯流排BSP、BSN所產生之寄生電感減少之方法之情形時，匯流排BSP與匯流排BSN相互對向之部分之面積越大，寄生電感之減少效果越大。又，匯流排BSP與匯流排BSN之相隔距離較小者可使互感之影響變大，故而寄生電感之減少效果較大。 因此，於研究匯流排BSP、BSN之佈局之情形時，就提昇電力轉換效率之觀點來看，較佳為使匯流排BSP、BSN之延伸距離(配線路徑距離)變短，且使於近距離地相互對向之狀態下並排之部分之面積變大。 如上所述，於電子裝置EA1之情形時，半導體裝置PAC1與半導體裝置PAC2之各者係以上下翻轉之狀態搭載於基板WB上。換言之，半導體裝置PAC1之半導體晶片CHP1(參照圖14)之正面電極(圖14所示之發射極電極EP)係位於基板WB與半導體裝置PAC1之半導體晶片CHP1之背面電極(圖14所示之集極電極CP)之間。又，半導體裝置PAC2之半導體晶片CHP1之背面電極係位於基板WB與半導體裝置PAC2之半導體晶片CHP1之正面電極之間。 因此，於電子裝置EA1之情形時，匯流排BSP及匯流排BSN之各者未到達基板WB上之導體圖案MP1，於匯流排BSP及匯流排BSN與基板WB之間，存在半導體裝置PAC1或PAC2。藉此，可使匯流排BSP、BSN之傳輸路徑距離變短。 又，於如電子裝置EA1般之功率模組之情形時，供給至匯流排BSP之電位(高壓側電位)與供給至匯流排BSN之電位(低壓側電位)之電位差非常大，例如成為數百伏特。因此，必須確保匯流排BSP與匯流排BSN之絕緣性。就提昇匯流排BSP與匯流排BSN之絕緣耐壓之觀點而言，較有效的是使例如圖16所示之絕緣板(絕緣材)IF1般之絕緣材料介置於匯流排BSP與匯流排BSN之間之方法。 另一方面，於殼體CAS之外部，例如如於圖16中表示為端子PTE、NTE般，於匯流排BSP與匯流排BSN之間未配置有絕緣構件。藉此，可於安裝電子裝置EA1時，提昇安裝之自由度。因此，於露出至殼體CAS之外部之端子PTE、NTE之情形時，可採用藉由使端子PTE與端子NTE之相隔距離變大而提昇絕緣耐壓之方法。尤其是，於在端子PTE與端子NTE之間產生放電之情形時，沿著位於端子PTE與端子NTE之間之殼體CAS之表面(朝外部之露出面)放電，故而藉由使端子PTE與端子NTE之間之沿面距離變長，可提昇絕緣耐壓。於本實施之情形時，端子PTE與端子NTE之相隔距離大於匯流排BSP與匯流排BSN之相隔距離最小之部分BP1之相隔距離GD1，例如為8.8 mm。又，形成於端子PTE之貫通孔與形成於端子NTE之貫通孔之中心間距離為23 mm。 如此，匯流排BSP、BSN需要具有於近距離地相互對向之狀態下並排之部分，且於殼體CAS之外部增大沿面距離。因此，如表示為圖16所示之部分BP2般，匯流排BSP、BSN中之至少一者具有於匯流排BSP與匯流排BSN之相隔距離變大之方向上延伸之部分BP2。於圖16所示之例中，匯流排BSP具有沿著遠離匯流排BSN之X方向延伸之部分BP2。 又，若考慮絕緣耐壓，則必須於匯流排BSP之部分BP2與匯流排BSN之間介置絕緣材料，故而匯流排BSP具有位於部分BP2與端子(露出部)PTE之間且沿著Z方向延伸之部分BP3。如此，藉由匯流排BSP具有部分BP3，可使匯流排BSN之露出部(端子NTE)與匯流排BSP之露出部(端子PTE)之相隔距離充分變大。 此處，如上所述，較佳為使匯流排BSP、BSN之延伸距離(配線路徑距離)變短，且使於近距離地相互對向之狀態下並排之部分BP1之面積變大。就該觀點而言，匯流排BSP之部分BP3之Z方向上之延伸距離D3較佳為儘可能變短。藉由使部分BP3之Z方向上之延伸距離D3變短，可使匯流排BSP之部分BP1之Z方向上之延伸距離D1變大。而且，藉由使延伸距離D1變大，可使匯流排BSP之部分BP1與匯流排BSN之部分BP1相互對向之區域之面積變大。 圖16所示之電子裝置EA1所具備之匯流排BSP與匯流排BSN之構造可以如下方式表述。即，匯流排BSP具有：接合部BPC，其接合於半導體裝置(半導體零件)PAC1之發射極端子ET；及露出部(端子PTE)，其於殼體CAS之凹部PTC上露出至殼體CAS之外部。匯流排BSN具有：接合部BPC，其接合於半導體裝置(半導體零件)PAC2之集極端子CT；及露出部(端子NTE)，其於殼體CAS之凹部NTC上露出至殼體CAS之外部。又，匯流排BSP及匯流排BSN之各者具備部分BP1，該部分BP1係介隔絕緣板IF1而相互對向，且沿著與基板WB之上表面WBt交叉之Z方向延伸。匯流排BSP具備：部分BP2，其位於部分BP1與端子PTE之間，且於遠離匯流排BSN之X方向上延伸；及部分BP3，其位於部分BP2與端子PTE之間，且沿著Z方向延伸。匯流排BSP及匯流排BSN之部分BP1、匯流排BSP之部分BP2、及匯流排BSP之部分BP3之各者係配置於殼體CAS之收容部PKT內。Z方向上之部分BP3之延伸距離D3短於X方向上之部分BP2之延伸距離D2。 如上所述，於電子裝置EA1之情形時，匯流排BSP之部分BP3之延伸距離D3短於部分BP2之延伸距離D2。於圖16所示之例中，延伸距離D3例如為5.0 mm，延伸距離D2例如為6.6 mm。當將殼體CAS之厚度(Z方向之高度)設為固定時，藉由使延伸距離D3儘可能變小，可使匯流排BSP之部分BP1之延伸距離D1變長。於圖16所示之例中，Z方向上之匯流排BSP之部分BP1及匯流排BSN之部分BP1之各者之延伸距離D1相互相等，分別為14.8 mm。即，於圖16所示之例中，延伸距離D1長於部分BP3之延伸距離D3。又，於圖16所示之例中，延伸距離D1長於部分BP2之延伸距離D2。 又，延伸距離D3較佳為儘可能變短，但為了使部分BP2確實地被殼體CAS覆蓋，需要某種程度之長度。另一方面，於匯流排BSP之部分BP1與匯流排BSN之部分BP1之間介置有絕緣板(絕緣材)IF1，故而即便使相互對向之部分BP1之相隔距離GD1變小，亦可確保絕緣耐性。因此，於圖16所示之例中，匯流排BSP之部分BP1與匯流排BSN之部分BP1之相隔距離GD1較Z方向上之匯流排BSP之部分BP3之延伸距離D3短。於圖16所示之例中，匯流排BSP之部分BP1與匯流排BSN之部分BP1係以固定間隔配置，相隔距離GD1之值例如為1.0 mm。匯流排BSP及匯流排BSN之各者之板厚(厚度)分別為1.2 mm，相隔距離GD1之值小於匯流排BSP及匯流排BSN之各者之板厚。藉由使相隔距離GD1變短，匯流排BSP與匯流排BSN所產生之互感之影響變大，使寄生電感減少之效果變大。 於電子裝置EA1之情形時，於匯流排BSP、BSN中之匯流排BSP設置有於X方向上延伸之部分BP2，於匯流排BSN未設置有與匯流排BSP之部分BP2對應之部分。又，由於利用殼體CAS覆蓋匯流排BSP之部分BP2，故而匯流排BSP之部分BP2位於較端子NTE或端子PTE低之位置。因此，匯流排BSN具有部分BP4，該部分BP4係配置於部分BP1與作為露出部之端子NTE之間，且沿著Z方向延伸。匯流排BSN之部分BP4不與匯流排BSP之部分BP1對向。又，匯流排BSN之部分BP4係介隔殼體CAS之一部分而與匯流排BSP之部分BP3對向。匯流排BSN之部分BP4係於Z方向上延伸，Z方向上之部分BP4之延伸距離D4和匯流排BSP之部分BP3之Z方向上之延伸距離D3與匯流排BSP之部分BP2之板厚之和相等。於圖16所示之例中，延伸距離D4之值例如為6.2 mm。 再者，於本實施形態之例中，列舉僅於匯流排BSP形成有部分BP2之例進行了說明。但是，部分BP2係為了使端子NTE與端子PTE之相隔距離就絕緣耐壓之觀點而言為足夠之長度而設置之部分。因此，只要於匯流排BSP及匯流排BSN中之至少一者設置有部分BP2便可。因此，作為針對電子裝置EA1之變化例，亦可為於匯流排BSP無部分BP2，且於匯流排BSN設置有部分BP2。或者，亦可為於匯流排BSP及匯流排BSN之兩者設置有部分BP2。於此情形時，圖16所示之部分BP2之延伸距離D2例可設為圖16所示之例之一半左右，故而亦有延伸距離D2短於延伸距離D3之情形。 又，為了於收容部PKT內確保匯流排BSP與匯流排BSN之絕緣，絕緣板IF1係於Z方向上較匯流排BSP之部分BP1及匯流排BSN之部分BP1更長地延伸。絕緣板IF1係沿著Z方向延伸。絕緣板IF1之一部分(上端部分)位於較匯流排BSP之部分BP2高之位置。又，絕緣板IF1之一部分(下端部分)位於較匯流排BSP之接合部BPC及匯流排BSN之接合部BPC低之位置。 於在基板WB上搭載有2個半導體裝置PAC1、PAC2之電子裝置EA1之情形時，觀察圖3可知，基板WB上之佈局有餘裕。因此，能夠以絕緣板IF1為邊界，劃分連接於端子PTE之匯流排BSP及半導體裝置PAC1與連接於端子NTE之匯流排BSN及半導體裝置PAC2。於Z方向上，端子PTE與半導體裝置PAC1重疊。又，於Z方向上，端子NTE與半導體裝置PAC1重疊。於Z方向上，匯流排BSP之部分BP2與接合部BPC重疊。 如圖3及圖16所示，半導體裝置PAC1具有與半導體裝置PAC2對向之側面MRs1。又，半導體裝置PAC2具有與半導體裝置PAC1之側面MRs1對向之側面MRs2。又，如圖3所示，於俯視下，匯流排BSP之部分BP1、匯流排BSN之部分BP1及絕緣板IF1之各者位於半導體裝置PAC1與半導體裝置PAC2之間。又，如圖16所示，於剖視(亦可改稱為側視)下，匯流排BSP及匯流排BSN之各者不存在於半導體裝置PAC1與半導體裝置PAC2之間，絕緣板IF1之一部分(下端部分)位於半導體裝置PAC1之側面MRs1與半導體裝置PAC2之側面MRs2之間。 關於詳細情況將於下文進行敍述，若搭載於一個基板WB上之半導體零件之數量變多，則亦有因佈局之限制而導致難以於半導體裝置PAC1與半導體裝置PAC2之間配置絕緣板IF1之情形。但是，於如電子裝置EA1般，如基板WB般半導體裝置PAC1、PAC2之佈局之自由度較高之情形時，較佳為絕緣板IF1之一部分(下端部分)位於半導體裝置PAC1之側面MRs1與半導體裝置PAC2之側面MRs2之間。藉由該構成，可獲得較高之絕緣耐壓特性。 又，如上所述，於利用互感使匯流排BSP、BSN所產生之寄生電感減少之方法之情形時，匯流排BSP與匯流排BSN相互對向之部分之面積越大，寄生電感之減少效果越大。因此，於本實施形態之電子裝置EA1之情形時，藉由使匯流排BSP之部分BP1及匯流排BSN之部分BP1之寬度較其他部分寬，而謀求對向面積之增大。 詳細而言，如圖17所示，匯流排BSP之部分BP1係於與Z方向及X方向(參照圖16)之各者交叉之Y方向上延伸。又，Y方向上之部分BP1之延伸距離(寬度)D1W較Z方向上之部分BP1之延伸距離D1長。又，Y方向上之部分BP1之延伸距離D1W較Y方向上之部分BP3之延伸距離(寬度)D3W長。同樣地，如圖18所示，匯流排BSN之部分BP1係於與Z方向及X方向(參照圖16)之各者交叉之Y方向上延伸。又，Y方向上之部分BP1之延伸距離(寬度)D1W較Z方向上之部分BP1之延伸距離D1長。又，Y方向上之部分BP1之延伸距離D1W較Y方向上之部分BP4之延伸距離(寬度)D4W長。 圖17及圖18所示之部分BP1之形狀可以如下方式表述。即，圖17所示之匯流排BSP之部分BP1具有於側視下位於部分BP2與接合部BPC之間之中央部、及位於中央部之兩側之突出部BPf。同樣地，圖18所示之匯流排BSN之部分BP1具有於側視下位於部分BP4與接合部BPC之間之中央部、及位於中央部之兩側之突出部BPf。 如上所述，匯流排所產生之寄生電感可藉由使匯流排之延伸距離(配線路徑距離)變短而減少，故而有當Z方向上之部分BP1之延伸距離D1變得極長時，寄生電感反而變大之情形。但是，即便使圖17及圖18所示之Y方向之延伸距離D1W變大，寄生電感亦不增加。因此，藉由於可收容於圖4所示之收容部PKT之範圍內，使圖17及圖18所示之突出部BPf之面積變大，可抑制寄生電感之增加(抑制Z方向上之部分BP1之延伸距離D1變長)，且使互感之影響變大。 於圖17及圖18所示之例中，各突出部BPf之Y方向上之長度(寬度、延伸距離)大於圖17所示之Y方向上之部分BP3之延伸距離D3W或圖18所示之Y方向上之部分BP4之延伸距離D4W。 ＜半導體裝置之製造方法＞ 其次，對搭載於圖3所示之電子裝置EA1之半導體裝置PAC1及半導體裝置PAC2之製造方法進行說明。但，如上所述，半導體裝置PAC1與半導體裝置PAC2具備相同之構成。因此，以下，於半導體裝置PAC1及半導體裝置PAC2之製造方法之說明中，相互共通之部分係設為半導體裝置PAC進行說明。圖19、圖20及圖21係表示圖13及圖14所示之半導體裝置之組裝流程之說明圖。再者，於圖19～圖21中，於各步驟之附近，附上表示步驟之概要之俯視圖。於以下之說明中，原則上參照圖19～圖21中所記載之俯視圖、及已說明之圖(例如圖13或圖14等)進行說明。 ＜基材準備＞ 首先，於圖19所示之步驟S1(基材準備製程)中，準備用以供搭載半導體晶片之基材即晶粒墊DP。再者，作為針對本實施形態之變化例，於晶粒墊DP與引線框架LF(參照步驟S4之俯視圖)一體地形成之情形時，於步驟S1中，亦可準備由晶粒墊DP與複數根引線LD一體地形成之引線框架LF。 如圖14所示，本實施形態之晶粒墊DP之厚度較引線LD或引線LDC之厚度厚。於此情形時，可提昇經由晶粒墊DP之散熱通道之散熱效率。但是，由於晶粒墊DP之厚度較引線LD厚，故而晶粒墊DP係作為與引線框架LF(參照圖19)獨立開之構件而製造。因此，於本實施形態之情形時，於步驟S1中，準備作為晶片搭載部之晶粒墊DP。晶粒墊DP例如由以銅為主成分之金屬材料形成。 ＜晶片搭載＞ 其次，於圖19所示之步驟S2(晶片搭載製程)中，於晶粒墊DP上搭載半導體晶片CHP1及半導體晶片CHP2。如圖14所示，於本製程中，半導體晶片CHP1係以形成於半導體晶片CHP1之背面CHPb之集極電極CP與晶粒墊DP對向之方式介隔導電性接著材ADH1而搭載。再者，導電性接著劑ADH1例如可列舉高熔點焊料等。又，半導體晶片CHP2係以形成於半導體晶片CHP2之背面CHPb之陰極電極CDP與晶粒墊DP對向之方式介隔導電性接著材ADH1而搭載。 於本製程中，於晶粒墊DP上，於供搭載半導體晶片CHP1之預定區域(晶片搭載區域)與供搭載半導體晶片CHP2之預定區域(晶片搭載區域)之各者配置糊狀之導電性接著材ADH1。其後，將半導體晶片CHP1及半導體晶片CHP2之各者之背面CHPb(參照圖6及圖9)側壓抵於導電性接著材ADH1而將半導體晶片CHP1及半導體晶片CHP2之各者搭載於晶粒墊DP上。 再者，於對圖14所示之導電性接著材ADH1、ADH2、ADH3之各者使用焊料之情形時，於步驟S2中不進行加熱處理(回焊)，而於表示為步驟S4之線夾搭載製程之後進行回焊。另一方面，當對導電性接著材ADH1、ADH2、ADH3之各者使用例如於熱硬化性樹脂中含有銀(Ag)等金屬粒子之導電性樹脂時，於步驟S2中，亦可於使導電性接著材ADH1硬化之溫度下進行加熱處理(固化烘烤)。又，即便於對導電性接著材ADH1、ADH2、ADH3之各者使用導電性樹脂之情形時，亦可於表示為步驟S4之線夾搭載製程之後實施固化烘烤。 當按照導電性接著材ADH1、ADH2、ADH3之順序使用熔點較高之焊料時，亦可於本製程中實施回焊。但，實施回焊之後必須進行洗淨處理而去除助焊劑成分之殘渣。因此，就提昇製造效率之觀點而言，以回焊之次數變少為佳。 ＜金屬板搭載＞ 其次，於圖19所示之步驟S3(金屬板搭載製程)中，於半導體晶片CHP1上搭載金屬板MPL1且於半導體晶片CHP2上搭載金屬板MPL2。詳細而言，金屬板MPL1係介隔導電性接著材ADH2(參照圖14)而搭載於半導體晶片CHP1之發射極電極EP上。又，金屬板MPL2係介隔導電性接著材ADH2而搭載於半導體晶片CHP2之陽極電極ADP上。 於本製程中，於半導體晶片CHP1之發射極電極EP上、及半導體晶片CHP2之陽極電極ADP上分別配置糊狀之導電性接著材ADH2。其後，將金屬板MPL1、MPL2各自之一面壓抵於導電性接著材ADH2，而將金屬板MPL1、MPL2搭載。 關於對圖14所示之導電性接著材ADH1、ADH2、ADH3之各者根據所使用之材料實施加熱處理(回焊或固化烘烤)之時序不同之點已作說明。於本製程中亦相同，故而省略重複之說明。 又，本製程係伴隨將線夾CLP與引線框架LF一體地形成而實施之製程。於線夾CLP與引線框架LF分開地形成之情形時，可省略本製程。又，於對線夾CLP之一部分實施彎曲加工且不使用金屬板MPL1及MPL2之情形時，可省略本製程。 ＜線夾搭載＞ 其次，於圖19所示之步驟S4(線夾搭載製程)中，於半導體晶片CHP1及半導體晶片CHP2上搭載線夾CLP。詳細而言，線夾CLP係經由導電性接著材ADH3(參照圖14)而搭載於金屬板MPL1上及金屬板MPL2上。 於本製程中，首先，於金屬板MPL1及金屬板MPL2之各者之上表面上配置糊狀之導電性接著材ADH3。其後，準備線夾CLP與複數根引線LD一體地形成而得之引線框架LF，並以線夾CLP之下表面覆蓋半導體晶片CHP1及半導體晶片CHP2之正面CHPt(參照圖5及圖8)之方式進行對位。於如本實施形態般，線夾CLP與引線框架LF一體地形成之情形時，藉由進行引線框架LF與晶粒墊DP(或引線框架與半導體晶片)之對位，可容易地進行複數根引線LD及線夾CLP之對位。 繼而，將線夾CLP之下表面壓抵於導電性接著材ADH3而將線夾CLP搭載於半導體晶片CHP1及半導體晶片CHP2上。 又，線夾CLP係與具有複數根引線LD之引線框架LF一體地形成。因此，於本製程中，於晶粒墊DP之周圍配置有複數根引線LD。本製程亦可視作引線框架搭載製程。再者，於線夾CLP及晶粒墊DP之兩者與引線框架LF分開地形成之情形時，引線框架LF較佳為與晶粒墊DP或線夾CLP中之任一者預先接著固定。 ＜導線結合＞ 其次，於圖20所示之步驟S5(導線結合製程)中，經由導線BW而將半導體晶片CHP1之閘極電極GP與作為閘極端子GT之引線LD電性連接。又，於本製程中，經由導線BW而將圖13所示之發射用之感測電極ESP與作為信號端子ST之引線LD電性連接。 於本製程中，例如，於將導線BW之一端部連接於半導體晶片CHP1之電極(閘極電極GP或發射極電極EP)之後，形成導線迴路。其後，當於將導線BW連接於引線LD之一部分(結合區域)之後，將導線切斷時，可獲得圖14所示之導線BW。 再者，將半導體晶片CHP1之電極與引線LD電性連接之方法存在各種變化例。例如，亦可改為導線BW而經由呈帶狀延伸之金屬帶連接。 ＜密封＞ 其次，於圖20所示之步驟S6(密封製程)中，利用樹脂將半導體晶片CHP1、半導體晶片CHP2及導線BW密封。圖22係表示於圖20所示之密封製程中形成有將半導體晶片密封之密封體之狀態之放大剖視圖。 於本實施形態中，在密封製程中，例如藉由轉注成形方式而形成密封體MR。於轉注成形方式中，於在未圖示之成形模內固定有引線框架LF之狀態下向成形模之模腔內壓入樹脂。構成密封體MR之樹脂例如以環氧系之熱硬化性樹脂為主成分，例如包含二氧化矽等填料粒子。當對成形模具之模腔內填充樹脂時，可獲得圖20及圖22所示之密封體MR之形狀。若於成形模具內將樹脂進行加熱，且樹脂之一部分某種程度上硬化，則可自成形模具取出引線框架LF。又，當於將引線框架LF自成形模具取出後，利用加熱爐(烘烤爐)進一步進行加熱而使樹脂成為正式硬化狀態(熱硬化性樹脂成分之整體硬化之狀態)時，可獲得圖22所示之密封體MR。 於本製程後且於實施圖20所示之研磨製程之前，如圖22所示，線夾CLP係藉由密封體MR而密封。密封體MR之主面MRt2係與圖14所示之主面MRt不同之面。另一方面，晶粒墊DP係自密封體MR之主面MRb露出。作為針對本實施形態之變化例，亦可於密封製程中以線夾CLP自密封體MR露出之方式形成密封體MR。 當如本實施形態般，於密封製程中藉由密封體MR而將線夾CLP密封時，即便於上述導線迴路之頂點與線夾CLP之上表面之高低差較小之情形時，亦可使導線BW之導線迴路之頂點與模腔充分地隔開。因此，可抑制密封製程中之導線BW之變形。但，於不使用導線BW之情形時，或者，於例如可充分地確保上述高低差而導線BW變形之可能性較低之情形時，於本製程中，亦可使線夾CLP之上表面露出。 又，關於密封體MR之主面MRb側，不存在如上所述之理由。因此，於本製程中，以如圖22所示般晶粒墊DP之下表面自密封體MR之主面MRb露出之方式形成密封體MR。 ＜研磨＞ 其次，於圖20所示之步驟S7(研磨製程)中，將位於密封體MR之主面MRb(參照圖22)之相反側之主面(上表面)MRt2進行研磨而使線夾CLP之上表面自密封體MR之主面MRt露出。 於本製程中，將圖22所示之密封體MR之主面MRt2側例如使用磨石機械地進行研磨。再者，研磨方法存在各種變化例，除機械地進行研磨之方法以外，亦可進行化學機械研磨(CMP：Chemical Mechanical Polishing)。藉由本製程，如圖14所示，線夾CLP之上表面於密封體MR之主面MRt露出。 再者，如上所述，於在密封製程中以線夾CLP之上表面自密封體MR露出之方式形成密封體MR之情形時，可省略本製程。 ＜鍍覆＞ 其次，於圖21所示之步驟S8(鍍覆製程)中，如圖14所示，於自密封體MR露出之線夾CLP之上表面、晶粒墊DP之下表面、自引線LD及引線LDC之密封體MR之露出部分形成金屬膜。 於本製程中，將引線框架LF(參照圖21)浸入至例如包含焊料材料之電解液即鍍覆液(圖示省略)，將引線框架LF設為陰極電極而流通電流。藉此，於引線框架LF中之自樹脂即密封體MR露出之金屬部分選擇性地形成金屬膜SDF。 本製程中所形成之金屬膜SDF具有如下功能，即，於使用焊料作為將半導體裝置PAC搭載於例如圖16所示之電子裝置EA1時之連接構件BND1之情形時，使焊料之潤濕性提昇。於連接構件BND1為焊料之情形時，金屬膜SDF與連接構件BND1相互熔融並一體化。又，於連接構件BND1為導電性樹脂之情形時，亦可不形成金屬膜SDF。 ＜單片化＞ 其次，於圖21所示之步驟S9(單片化製程)中，自引線框架LF之框部LFF切下每個密封體MR之封裝。再者，於圖19～圖21中，表示於一個引線框架形成有一個封裝PKG(參照圖21)之例。當然，實際上亦可以圖19～圖21所示之態樣製造半導體裝置PAC。但是，就提昇製造效率之觀點而言，多數情況下係自一個引線框架LF獲取複數個封裝PKG。於此情形時，藉由自引線框架之框部LFF切下封裝PKG，而使複數個封裝PKG相互分離，從而單片化。 於本製程中，將複數根引線LD、LDC之各者之框部LFF側之一部分切斷。又，於本製程中，將複數根引線LD及複數根引線LDC相互連結且將連接於框部LFF之加強筋TB切斷。藉此，封裝PKG自框部LFF分離，且複數根引線LD及複數根引線LDC之各者相互分離。 再者，於圖21中，分開地表示單片化製程與引線成形製程，但亦可一起進行單片化製程與引線成形製程。 ＜引線成形＞ 其次，於圖21所示之步驟S10(引線成形製程)中，對複數根引線LD實施彎曲加工而獲得半導體裝置PAC1之引線LD之形狀、或半導體裝置PAC2之引線LD之形狀。引線LD之彎曲方向係如下所述。 即，圖14所示之半導體裝置PAC1之引線LD係以於半導體裝置PAC1之厚度方向上，引線LD之前端較密封體MR之主面MRb更靠近主面MRt之方式彎折。又，半導體裝置PAC2之引線LD係以於半導體裝置PAC2之厚度方向上，引線LD之前端較密封體MR之主面MRt更靠近主面MRb之方式彎折。 又，於本實施形態中，複數根引線LD中之未使用之引線LD係於密封體MR之側面MRs之附近被切斷。又，於本實施形態中，複數根引線LDC未被使用作為半導體裝置PAC之端子。因此，複數根引線LDC係於密封體MR之側面MRs之附近被切斷。 ＜檢查＞ 其次，於圖21所示之步驟S11(檢查製程)中，對半導體裝置PAC實施外觀檢查或電氣試驗等必需之試驗。將檢查後被判定為合格者安裝於圖3所示之電子裝置EA1。或者，於在其他場所組裝電子裝置EA1之情形時，被判定為合格之半導體裝置PAC係作為製品而出貨。 ＜電子裝置之製造方法＞ 其次，對圖4所示之電子裝置之製造方法進行說明。圖23及圖24係表示圖4所示之電子裝置之組裝流程之說明圖。再者，於圖23及圖24中，於各步驟之附近，附上表示各步驟之概要之俯視圖。於以下之說明中，原則上參照圖23及圖24中所記載之圖及已說明之圖(例如圖3或圖4等)進行說明。 ＜基板準備＞ 首先，於圖23所示之步驟CS1(基板準備製程)中，準備基板WB。於在本製程中所準備之基板WB中形成有用於本電子裝置固定之貫通孔TH1。又，於基板WB之上表面WBt上形成有包含導體圖案MP1及導體圖案MP2之複數個導體圖案。 ＜半導體零件搭載＞ 其次，於圖23所示之步驟CS2(半導體零件搭載製程)中，於基板WB之導體圖案MP1上搭載半導體裝置PAC1及半導體裝置PAC2。如圖16所示，半導體裝置PAC1係於基板WB上之導體圖案MP1與半導體裝置PAC1之發射極端子ET(線夾CLP)對向之狀態下介隔連接構件BND1而搭載於導體圖案MP1上。又，半導體裝置PAC2係於基板WB上之導體圖案MP1與半導體裝置PAC2之集極端子CT(晶粒墊DP)對向之狀態下介隔連接構件BND2而搭載於導體圖案MP1上。 於本製程中，首先，於導體圖案MP1之半導體零件搭載區域(搭載有半導體裝置PAC1、PAC2之預定區域)塗佈作為連接構件BND1、BND2之原料之糊狀之結合材。連接構件BND1、BND2之原料係焊料膏或導電性樹脂膏(含有導電性粒子之樹脂膏)。又，同樣之結合材亦被塗佈於圖3所示之複數個導體圖案MP2之各者之一部分(連接有引線LD之引線連接部)上。 其後，將於圖16所示之半導體裝置PAC1之主面MRt側自密封體MR(參照圖14)露出之發射極端子ET壓抵於結合材(連接構件BND1之原料)，而將半導體裝置PAC1搭載於導體圖案MP1上。又，將於半導體裝置PAC2之主面MRb側自密封體MR(參照圖14)露出之集極端子CT壓抵於結合材(連接構件BND2之原料)，而將半導體裝置PAC2搭載於導體圖案MP1上。 再者，於對圖16所示之連接構件BND1、BND2、BND3、BND4之各者使用焊料之情形時，於步驟CS2中不進行加熱處理(回焊)，於步驟CS4之加熱處理製程中進行回焊。另一方面，於對連接構件BND1、BND2、BND3、BND4之各者使用例如於熱硬化性樹脂中含有銀(Ag)等金屬粒子之導電性樹脂之情形時，於步驟CS2中，亦可於使連接構件BND1、BND2硬化之溫度下進行加熱處理(固化烘烤)。又，即便於對連接構件BND1、BND2、BND3、BND4之各者使用導電性樹脂之情形時，亦可於步驟CS4之加熱處理製程中實施固化烘烤。 ＜匯流排搭載＞ 其次，於圖23所示之步驟CS3(匯流排搭載製程)中，匯流排BSP、BSN及BSU之各者被搭載。又，於本製程中，圖3所示之複數個信號端子SGTE之各者係搭載於基板WB上之導體圖案MP2上。又，於本製程中，配置於匯流排BSP與匯流排BSN之間之絕緣板IF1亦搭載於基板WB上。 如圖16所示，匯流排BSP係介隔連接構件BND3而搭載於半導體裝置PAC1之連接器端子CT(晶粒墊DP)上。又，匯流排BSN係介隔連接構件BND4而搭載於半導體裝置PAC2之發射極端子ET(線夾CLP)上。又，於本實施形態中，係於絕緣板IF1貼附匯流排BSP及匯流排BSN而固定。因此，絕緣板IF1係經由匯流排BSP及匯流排BSN而固定於基板WB上。於將匯流排BSP、BSN及絕緣板IF1相互貼合併固定之情形時，容易進行匯流排BSP、BSN之對位。 又，如圖4所示般，匯流排BSU係介隔未圖示之連接構件(與連接構件BND1相同之導電性連接構件)而搭載於基板WB之導體圖案MP1上。又，圖3所示之複數個信號端子SGTE之各者係介隔未圖示之連接構件(與連接構件BND1相同之導電性連接構件)而搭載於基板WB之導體圖案MP2之一部分(供搭載信號端子SGTE之端子連接部)上。 供搭載圖3所示之匯流排BSP、BSN、BSU、及複數個信號端子SGTE之各者之連接構件(包含圖16所示之連接構件BND3、BND4)之各者係與圖16所示之連接構件BND1相同之導電性連接構件。因此，於本製程中，於在各構件之搭載部位塗佈作為連接構件之原料之膏材之後，搭載各構件。 於本製程中，對匯流排BSP、BSN及BSU之各者預先實施彎曲加工而成形。例如，於匯流排BSP之情形時，於圖16所示之接合部BPC與部分BP1之間存在彎曲部。又，於部分BP2與部分BP1之間存在彎曲部。又，於部分BP3與部分BP2之間存在彎曲部。但，端子PTE與部分BP3之間於本製程之階段中未如圖24所示般彎曲。同樣地，於圖16所示之匯流排BSN之情形時，於接合部BPC與部分BP1之間存在彎曲部，但於本製程之階段中，端子NTE與部分BP4之間未彎曲。同樣地，於圖4所示之匯流排BSU之情形時，相當於端子UTE之部分於本製程之階段中未彎曲。其原因在於，於圖24所示之殼體固定製程中，容易將匯流排BSP、BSN、BSU插入至殼體CAS之貫通孔。 ＜加熱處理＞ 其次，於圖23所示之步驟CS4(加熱處理製程)中，對供搭載半導體裝置PAC1、PAC2、匯流排BSP、BSN、BSU及複數個信號端子SGTE之各者之連接構件實施加熱處理。 於上述連接構件為焊料之情形時，於回焊加熱至焊料之熔融溫度之後進行冷卻，藉此，連接構件之各者凝固，而將各構件固定。又，於上述連接構件為導電性樹脂之情形時，進行固化烘烤加熱直至導電性樹脂中所包含之樹脂成分硬化之溫度為止。藉此，導電性樹脂硬化，而將各構件固定。 ＜洗淨＞ 其次，於圖24所示之步驟CS5(洗淨製程)中，將於加熱處理製程中上述連接構件之周邊之助焊劑殘渣等洗淨並去除。再者，於對連接構件BND1、BND2、BND3、BND4之各者使用導電性樹脂之情形時，亦可省略圖24所示之洗淨製程。 ＜殼體固定＞ 其次，於圖24所示之步驟CS6(殼體固定製程)中，如圖4所示，以覆蓋基板WB之上方之方式配置殼體CAS，將基板WB及搭載於基板WB上之半導體裝置PAC1、PAC2收容於殼體CAS之收容部PKT內。 於本製程中，於在基板WB之上表面WBt之周緣部及2個貫通孔周圍塗佈有例如未圖示之接著材之狀態下，將殼體CAS朝向基板WB壓抵。藉此，將基板WB與殼體CAS接著固定。藉此，可確保設置有電子裝置EA1之電子裝置設置面等與殼體CAS內部之電子零件等之沿面距離，換言之，可確保絕緣耐壓。此時，於殼體CAS形成有複數個貫通孔，且於該複數個貫通孔插入有圖2所示之匯流排BSP、BSN、BSU、及複數個信號端子SGTE之一部分(露出部)。藉此，可獲得如圖24所示般匯流排BSP、BSN、BSU及複數個信號端子SGTE之一部分(露出部)自殼體CAS突出之構造物。 再者，殼體CAS具有凹部(外部端子部)UTC、凹部(外部端子部)NTC及凹部(外部端子部)PTC。於圖24中省略圖示，但於接下來之外部端子成形製程之前，於凹部UTC、NTC及PTC之各者插入有圖4所示之螺帽NUT。 ＜外部端子成形＞ 其次，於圖24所示之步驟CS7(外部端子成形製程)中，對自殼體CAS露出之匯流排BSP、BSN及BSU之一部分(露出部)之各者實施彎曲加工。藉此，凹部UTC被端子UTE覆蓋，凹部NTC被端子NTE覆蓋，凹部PTC被端子PTE覆蓋。 ＜檢查＞ 其次，於圖24所示之步驟CS8(檢查製程)中，對電子裝置EA1實施外觀檢查或電氣試驗等必需之試驗。檢查之結果被判定為合格者係作為製品而出貨。 (實施形態2) 其次，作為實施形態2，列舉於包含複數個上臂及複數個下臂之反相器電路安裝有使用圖1加以說明之支線LG1之電子裝置EA2進行說明。圖25係表示本實施形態2之電子裝置之電路構成例之電路圖。於圖25中，著眼於圖1所示之反相器電路PWC之支線LG1～支線LG3中之支線LG1，表示由單位支線LG1A及單位支線LG1B構成支線LG1之例。再者，於本實施形態2中，以與上述實施形態1之不同點為中心進行說明，與上述實施形態1重複之說明原則上予以省略。 例如，如圖1所示之反相器電路PWC般，於通常之反相器電路中，支線LG1～支線LG3分別包含1個上臂及1個下臂。但是，根據流通於反相器電路之電流值，有超過流通於上臂與下臂之電流容許量之情形。因此，藉由如本實施形態般設為分別具有複數個上臂及下臂之構成，可使流通於反相器電路之電流之容許量增加。 圖25所示之電子裝置EA2所具備之電路雖構成相當於圖1所示之支線LG1之部分，但就支線LG1中包含單位支線LG1A及單位支線LG1B之方面而言有所不同。於電子裝置EA2之情形時，單位支線LG1A與單位支線LG1B並聯連接，故而即便於支線LG1流通大電流，亦可使電流分散至單位支線LG1A及單位支線LG1B。即，電子裝置EA2成為與圖15所示之電子裝置EA1相比可流通大電流之構成。 ＜電子裝置之安裝態樣＞ 其次，對與圖25所示之電路對應之電子裝置之構造例進行說明。再者，圖26所示之電子裝置EA2之外觀與圖2所示之電子裝置EA1之外觀相同，故而省略圖示。圖26係表示圖25所示之電子裝置之內部構造之俯視圖。圖27係沿著圖26之A-A線之剖視圖。又，圖28係將連接於圖27所示之半導體裝置之匯流排之周邊放大地表示之放大剖視圖。 又，如圖26所示，於基板WB之上表面WBt上搭載有半導體裝置PAC1A、PAC1B、PAC2A及PAC2B。該4個半導體裝置PAC1A、PAC1B、PAC2A及PAC2B之各者成為相同之構造，且分別具備圖25所示之電晶體Tr及二極體FWD。又，半導體裝置PAC1A、PAC1B、PAC2A及PAC2B之各者具有：集極端子CT，其與作為功率電晶體之電晶體Tr之集極電極CP電性連接；發射極端子ET，其與電晶體Tr之發射極電極EP電性連接；及閘極端子GT，其與電晶體Tr之閘極電極電性連接。半導體裝置PAC1A及半導體裝置PAC2A構成圖25所示之單位支線LG1A，半導體裝置PAC1B及半導體裝置PAC2B構成圖25所示之單位支線LG1B。 半導體裝置PAC1A及半導體裝置PAC1B係以於X方向上相互相鄰之方式排列。又，如圖27所示，半導體裝置PAC1A及半導體裝置PAC1B之集極端子CT(參照圖28)係經由匯流排BSP而相互電性連接，且與端子PTE電性連接。換言之，匯流排BSP具有：接合部BPC，其連接於半導體裝置PAC1A之集極端子CT；及接合部BPC，其連接於半導體裝置PAC1B之集極端子CT。 另一方面，半導體裝置PAC1A及半導體裝置PAC1B之發射極端子ET(參照圖25)係經由導體圖案MP1而相互電性連接，且經由導體圖案MP1及匯流排BSU而與端子UTE電性連接。 半導體裝置PAC2A及半導體裝置PAC2B係以於X方向上相互相鄰之方式排列。又，如圖27所示，半導體裝置PAC2A及半導體裝置PAC2B之發射極端子ET(參照圖28)係經由匯流排BSN而相互電性連接，且與端子NTE電性連接。換言之，匯流排BSN具有：接合部BPC，其連接於半導體裝置PAC2A之發射極端子ET；及接合部BPC，其連接於半導體裝置PAC2B之發射極端子ET。 另一方面，半導體裝置PAC2A及半導體裝置PAC2B之集極端子CT(參照圖25)係經由導體圖案MP1而相互電性連接，且經由導體圖案MP1及匯流排BSU而與端子UTE電性連接。 又，如圖26所示，半導體裝置PAC1A、PAC1B、PAC2A及PAC2B之各者所具有之複數根引線LD係連接於形成在基板WB之上表面WBt之複數個導體圖案MP2。複數個導體圖案MP2之各者係連接於信號端子SGTE。與圖2所示之電子裝置EA1同樣地，複數個信號端子SGTE包含對半導體裝置傳輸閘極信號之端子GTE1、GTE2。又，複數個信號端子SGTE例如包含監視端子MTE，該監視端子MTE可輸出溫度或電壓、或者電流等用以監視半導體裝置之動作狀態之信號。 又，電子裝置EA2所具備之半導體裝置PAC1A、PAC1B、PAC2A及PAC2B之各者具有與基板WB之上表面WBt對向之基板側主面及位於上述基板側主面之相反側之相反側主面。匯流排BSP係接合於半導體裝置PAC1A及PAC1B之上述相反側主面，匯流排BSN係接合於半導體裝置PAC2A及PAC2B之上述相反側主面。 詳細而言，圖28所示之半導體裝置PAC1A及PAC1B之密封體MR(參照圖14)之主面MRt係與基板WB之上表面WBt對向。自半導體裝置PAC1A及PAC1B之密封體MR之主面MRt露出之線夾CLP的露出面相當於上述基板側主面。相當於基板側主面之線夾CLP之露出面係經由連接構件BND1而接合於導體圖案MP1。 又，自半導體裝置PAC1A及PAC1B之密封體MR之主面MRb(參照圖14)露出之晶粒墊DP之露出面相當於上述相反側主面。相當於相反側主面之晶粒墊DP之露出面係經由連接構件BND3而接合於匯流排BSP之接合部BPC。半導體裝置PAC1A、PAC1B之晶粒墊DP係經由匯流排BSP而與端子PTE電性連接。 又，自半導體裝置PAC2A及PAC2B之密封體MR之主面MRb露出之晶粒墊DP的露出面相當於上述基板主面。相當於基板側主面之晶粒墊DP之露出面係經由連接構件BND2而接合於導體圖案MP1。又，自半導體裝置PAC2A及PAC2B之密封體MR之主面MRt(參照圖14)露出之線夾CLP的露出面相當於上述相反側主面。相當於相反側主面之線夾CLP之露出面係經由連接構件BND4而接合於匯流排BSN之接合部BPC。半導體裝置PAC2A、PAC2B之線夾CLP係經由匯流排BSN而與端子NTE電性連接。例如，如圖28所示，Z方向上之部分BP3之延伸距離D3短於X方向上之部分BP2之延伸距離D2。 即便於如電子裝置EA2般，在殼體CAS之收容部PKT內收容4個半導體裝置PAC1A、PAC1B、PAC2A、PAC2B之情形時，亦可設為與圖2所示之電子裝置EA1相同之外形尺寸。但，半導體裝置PAC1A、PAC1B、PAC2A、PAC2B並非積層於基板WB上，而是分別排列並配置於基板WB上，故而包含匯流排BSP及匯流排BSN之佈局，佈局之限制較大。 因此，於本實施形態中，對如下之技術進行說明，即：於電子裝置EA2中，一面抑制殼體CAS之外形大小之增大，一面減少匯流排BSP、BSN之寄生電感。用於減少匯流排BSP、BSN之寄生電感之基本之思想與上述實施形態1中所說明者相同。即，於研究匯流排BSP、BSN之佈局之情形時，就提昇電力轉換效率之觀點而言，較佳為使匯流排BSP、BSN之延伸距離(配線路徑距離)變短，且使於近距離地相互對向之狀態下並排之部分之面積變大。又，必須確保匯流排BSP與匯流排BSN之間之絕緣耐壓。 首先，如圖26及圖27所示，於電子裝置EA2之情形時，與圖4所示之電子裝置EA1之不同點在於：匯流排BSP之部分BP1、匯流排BSN之部分BP1及絕緣板IF之各者配置於與半導體裝置PAC1A重疊之位置。如圖27所示，因自半導體裝置PAC1B至殼體CAS之側壁為止之距離之限制，電子裝置EA2成為匯流排BSP與半導體裝置PAC1A重疊之構造。 於此情形時，當匯流排BSP與匯流排BSN之各者構成為具有於近距離地相互對向之狀態下並排之部分BP1時，如圖28所示，絕緣板IF1及匯流排BSN與半導體裝置PAC1A重疊。藉此，可使匯流排BSP與匯流排BSN之間所產生之互感之影響增大，而可減少寄生電感。但是，於匯流排BSN與半導體裝置PAC1A重疊之情形時，與圖16所示之電子裝置EA1相比，匯流排BSN與半導體裝置PAC1A之距離較近。 因此，若考慮電子裝置EA2之絕緣耐壓特性，則重要的是使絕緣板IF1確實地介置於連接於端子PTE之傳輸路徑與連接於端子NTE之傳輸路徑之間，且確保必需之沿面距離。尤其是，於半導體裝置PAC1A之集極端子CT之一部分未被匯流排BSP覆蓋而露出至密封體MR(參照圖14)之外部之情形時，露出部分與匯流排BSN之沿面距離容易變短。 於電子裝置EA2之情形時，就於上述集極端子CT之露出部分使絕緣耐壓特性提昇之觀點而言，採用以下之構造。即，如圖28所示，匯流排BSN具備：部分BP5，其位於部分BP1與接合部BPC之間，且於遠離匯流排BSP之方向(圖28中為X方向)上延伸；及部分BP6，其位於部分BP5與接合部BPC之間，且沿著Z方向延伸。又，絕緣板IF1之一部分(前端部分)位於較匯流排BSN之部分BP5低之位置。 詳細而言，絕緣板IF1係覆蓋半導體裝置PAC1A之集極端子CT中之自匯流排BSP露出之部分。又，絕緣板IF1係介置於匯流排BSN之部分BP1與半導體裝置PAC1之間。又，絕緣板IF1係覆蓋匯流排BSN之部分BP5之下表面(與半導體裝置PAC1A對向之面)之至少一部分。藉此，可使絕緣板IF1確實地介置於連接於端子PTE之傳輸路徑與連接於端子NTE之傳輸路徑之間，故而可確保必需之沿面距離。 於電子裝置EA2之情形時，如上所述，為了使連接於端子PTE之傳輸路徑與連接於端子NTE之傳輸路徑之沿面距離變長，匯流排BSN具備包含部分BP5及部分BP6之階差部。因此，若與圖16所示之電子裝置EA1相比，則匯流排BSP及匯流排BSN之各者之部分BP1的Z方向上之延伸距離D1之長度較短。但是，於如本實施形態般，如匯流排BSN之部分BP1與半導體裝置PAC1A重疊之情形時，較佳為優先提昇絕緣耐壓特性，並設置上述階差部。 但，於電子裝置EA2之情形時，與圖16所示之電子裝置EA1同樣地，構成為藉由使Z方向上之部分BP3之延伸距離D3變短，而使部分BP1之延伸距離D1之長度變長。於圖28所示之例中，延伸距離D3例如為5.0 mm，延伸距離D2例如為6.6 mm。若將殼體CAS之厚度(Z方向之高度)設為固定，則藉由使延伸距離D3儘可能變小，可使匯流排BSP之部分BP1之延伸距離D1變長。於圖28所示之例中，Z方向上之匯流排BSP之部分BP1及匯流排BSN之部分BP1之各者之延伸距離D1相互相等，分別為11.8 mm。即，於圖28所示之例中，延伸距離D1長於部分BP3之延伸距離D3。又，於圖28所示之例中，延伸距離D1長於部分BP2之延伸距離D2。 又，於匯流排BSP之部分BP1與匯流排BSN之部分BP1之間介置有絕緣板IF1，故而即便使相互對向之部分BP1之相隔距離GD1變小，亦可確保絕緣耐性。因此，匯流排BSP之部分BP1與匯流排BSN之部分BP1之相隔距離GD1短於Z方向上之匯流排BSP之部分BP3之延伸距離D3。於圖28所示之例中，匯流排BSP之部分BP1與匯流排BSN之部分BP1係以固定間隔配置，且相隔距離GD1之值例如為1.0 mm。匯流排BSP及匯流排BSN之各者之板厚(厚度)分別為1.2 mm，相隔距離GD1之值小於匯流排BSP及匯流排BSN之各者之板厚。 另一方面，於半導體裝置PAC1A之附近，就提昇絕緣耐壓特性之觀點而言，匯流排BSN與匯流排BSP之相隔距離變長。於圖28所示之例中，匯流排BSN之部分BP6與匯流排BSP之相隔距離GD2為7.9 mm。再者，半導體裝置PAC1A與半導體裝置PAC2A之相隔距離為3.0 mm。 又，如上所述，因基板WB上之佈局之限制，電子裝置EA2成為匯流排BSN之一部分(部分BP1)與半導體裝置PAC1A重疊之構造。但是，較佳為儘可能以絕緣板IF1為邊界，劃分連接於端子PTE之傳輸路徑與連接於端子NTE之傳輸路徑。如圖27所示，於電子裝置EA2之情形時，於Z方向上，端子PTE與半導體裝置PAC1A及半導體裝置PAC1B中之至少一者重疊。於圖27所示之例中，端子PTE與半導體裝置PAC1B重疊。又，於Z方向上，端子NTE與半導體裝置PAC2A及半導體裝置PAC2B中之至少一者重疊。於圖27所示之例中，端子NTE與半導體裝置PAC2A重疊。再者，於電子裝置EA2之情形時，因佈局之限制而難以將所有半導體裝置配置於所連接之端子之正下方。例如，於Z方向上，半導體裝置PAC2B與端子UTE重疊。 又，如上所述，電子裝置EA2與圖16所示之電子裝置EA1相比，Z方向上之部分BP1之延伸距離D1較短。因此，就使互感之影響變大之觀點而言，較佳為應用使用圖17及圖18加以說明之構造。即，如圖17所示，匯流排BSP之部分BP1係於與Z方向及X方向(參照圖28)之各者交叉之Y方向上延伸。又，Y方向上之部分BP1之延伸距離(寬度)D1W長於Z方向上之部分BP1之延伸距離D1。又，Y方向上之部分BP1之延伸距離D1W長於Y方向上之部分BP3之延伸距離(寬度)D3W。同樣地，如圖18所示，匯流排BSN之部分BP1係於與Z方向及X方向(參照圖28)之各者交叉之Y方向上延伸。又，Y方向上之部分BP1之延伸距離(寬度)D1W長於Z方向上之部分BP1之延伸距離D1。又，Y方向上之部分BP1之延伸距離D1W長於Y方向上之部分BP4之延伸距離(寬度)D4W。 換言之，可以如下方式表述。即，圖17所示之匯流排BSP之部分BP1具有於側視下位於部分BP2與接合部BPC之間之中央部、及位於中央部之兩側之突出部BPf。同樣地，圖18所示之匯流排BSN之部分BP1具有於側視下位於部分BP4與接合部BPC之間之中央部、及位於中央部之兩側之突出部BPf。 又，於電子裝置EA2之情形時，半導體裝置PAC1A與半導體裝置PAC1B之相隔距離、及半導體裝置PAC2A與半導體裝置PAC2B之相隔距離短於半導體裝置PAC1A與半導體裝置PAC2A之相隔距離。於圖27所示之例中，半導體裝置PAC1A與半導體裝置PAC2A之相隔距離為3.0 mm，半導體裝置PAC1A與半導體裝置PAC1B之相隔距離、及半導體裝置PAC2A與半導體裝置PAC2B之相隔距離例如為1 mm。就電氣特性之觀點而言，相同之支線中所包含之半導體裝置PAC1A與半導體裝置PAC1B之相隔距離、及半導體裝置PAC2A與半導體裝置PAC2B之相隔距離越小越佳。但，若考慮到因配置於導體圖案MP1上之連接構件BND1、BND2之附膠或由洗淨性變差所致之洗淨殘渣造成絕緣耐壓降低，則較佳為存在某種程度之相隔距離。 如此，於半導體裝置PAC1A與半導體裝置PAC1B之相隔距離、及半導體裝置PAC2A與半導體裝置PAC2B之相隔距離較短之情形時，圖27所示之相鄰之連接構件BND3之相隔距離、及相鄰之連接構件BND4之相隔距離分別變短。因此，就抑制多出的連接構件BND3、BND4於相鄰之半導體裝置之間迴繞，而與導體圖案MP1接觸之觀點而言，較佳為如圖29及圖30所示之變化例。圖29係表示圖27所示之低壓側之匯流排與半導體裝置之連接部分之變化例之放大剖視圖。圖30係表示圖27所示之高壓側之匯流排與半導體裝置之連接部分之變化例之放大剖視圖。 如圖29所示，匯流排BSN具有突出部BSS，該突出部BSS位於相互相鄰之兩個接合部BPC之間，且朝遠離基板WB之方向突出。又，如圖30所示，匯流排BSP具有突出部BSS，該突出部BSS位於相互相鄰之兩個接合部BPC之間，且朝遠離基板WB之方向突出。 如圖29所示，匯流排BSN之兩個接合部BPC及突出部BSS之各者具有與半導體裝置PAC2A之主面MSt或半導體裝置PAC2B之主面MSt相向之背面BSb、及背面BSb之相反側之正面BSt。自半導體裝置PAC2A之主面MSt至接合部BPC之背面BSb為止之Z方向上的間隔小於自半導體裝置PAC2B之主面MSt至突出部BSS之背面BSb為止之Z方向上的間隔。又，如圖30所示，匯流排BSP之兩個接合部BPC及突出部BSS之各者具有與半導體裝置PAC1A之主面MSt或半導體裝置PAC1B之主面MSt相向之背面BSb、及背面BSb之相反側之正面BSt。自半導體裝置PAC1A之主面MSt至接合部BPC之背面BSb為止之Z方向上的間隔小於自半導體裝置PAC1之主面MSt至突出部BSS之上述背面BSb為止之Z方向上的間隔。 當以此方式於相鄰之接合部BPC之間設置有突出部BSS時，即便假設連接構件BND3、BND4之配置量較多，亦可於突出部BSS之背面BSb側確保容納剩餘之連接構件BND3、BND4之空間。即，根據圖29及圖30所示之構造，可抑制多出的連接構件BND3、BND4於相鄰之半導體裝置之間迴繞，而與導體圖案MP1接觸之情況。 又，電子裝置EA2之製造方法與上述實施形態1中所說明之電子裝置EA1之製造方法的不同點在於：於圖23所示之半導體零件搭載製程中，4個半導體裝置(半導體零件)搭載於導體圖案MP1上。又，於圖23所示之匯流排搭載製程中，與上述實施形態1中所說明之電子裝置EA1之製造方法之不同點在於：匯流排BSN之部分BP1(參照圖28)及絕緣板IF1之各者係以與半導體裝置PAC1A(參照圖28)重疊之方式搭載。 除上述不同點以外，電子裝置EA2與上述實施形態1中所說明之電子裝置EA1相同。因此，省略重複之說明。 以上，基於實施形態而具體地說明由本發明者所完成之發明，但本發明並不限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。再者，於上述實施形態中亦對若干個變化例進行了說明，但以下，對除上述實施形態中所說明之變化例以外之代表性之變化例進行說明。 ＜變化例1＞ 例如，於上述實施形態1中，對將圖16所示之匯流排BSP及匯流排BSN之各者貼附於絕緣板IF1之實施態樣進行了說明。但是，亦可如圖31所示之電子裝置EA3般，將匯流排BSP及匯流排BSN之一部分藉由作為絕緣材之樹脂體IF2而密封。圖31係作為針對圖16之變化例之電子裝置之放大剖視圖。 圖31所示之電子裝置EA3與圖16所示之電子裝置EA1之不同點在於：匯流排BSP及匯流排BSN之一部分係藉由作為絕緣材之樹脂體IF2而密封。又，於電子裝置EA3之匯流排BSP之部分BP1與匯流排BSN之部分BP1之間，無圖16所示之絕緣板IF1，取而代之，埋入有樹脂體IF2之一部分。 詳細而言，匯流排BSP之部分BP1及匯流排BSN之部分BP1係藉由一體地形成之一個樹脂體IF2而密封，且匯流排BSP之接合部BPC及端子(露出部)PTE與匯流排BSN之接合部BPC及端子(露出部)NTE之各者係自樹脂體IF2露出。樹脂體IF2係藉由將匯流排BSP及匯流排BSN配置於未圖示之成形模具內，對模具內供給樹脂並使其硬化而形成。 於具備利用上述方法成形之樹脂體IF2之電子裝置EA3之情形時，匯流排BSP之部分BP1與匯流排BSN之部分BP1之相隔距離GD1之值係根據將匯流排BSP及匯流排BSN配置於成形模具內時之精度而規定。因此，可高精度地控制相隔距離GD1之值。 又，於電子裝置EA3之情形時，插入至匯流排BSP之部分BP1與匯流排BSN之部分BP1之間之樹脂體IF2係與周圍之部分一體地形成，故而僅匯流排BSP與匯流排BSN之間之部分之剛性未作要求。因此，可使匯流排BSP之部分BP1與匯流排BSN之部分BP1之相隔距離GD1之值與圖16所示之電子裝置EA1相比進一步變小。 又，於電子裝置EA3之情形時，匯流排BSP之部分BP1與匯流排BSN之部分BP1除相互之對向面以外，其相反側之面亦被絕緣材料覆蓋。於此情形時，對匯流排BSP、BSN施加電壓時之空中放電之風險降低，故而自樹脂體IF2露出之部分(例如部分BP2或部分BP3)之沿面距離之條件亦得到緩和。 又，圖31係設為針對圖16所示之電子裝置EA1之變化例而進行說明，作為針對圖27所示之電子裝置EA2之變化例，圖27所示之匯流排BSP之部分BP1及匯流排BSN之部分BP1亦可藉由一體地形成之一個樹脂體IF2而密封。於此情形時，藉由上述沿面距離之條件緩和之效果，可使圖28所示之部分BP6之Z方向上之延伸距離變短，故而可使部分BP1之延伸距離D1變長。 又，雖省略圖示，但亦可如圖16所示般，於將匯流排BSP及匯流排BSN之各者貼附於絕緣板IF1之狀態下，形成圖31所示之樹脂體IF2。於此情形時，如圖16所示般，絕緣板IF1係介置於匯流排BSP之部分BP1與匯流排BSN之部分BP1之間。 ＜變化例2＞ 又，例如，於上述實施形態1及上述實施形態2中，對使用IGBT作為構成開關元件之電晶體Tr之例進行了說明。但是，作為變化例，亦可使用功率MOSFET作為反相器電路之開關元件。於功率MOSFET之情形時，於構成電晶體之半導體元件內形成有作為寄生二極體之體二極體。該體二極體係發揮圖15或圖25所示之二極體(穩流二極體)FWD之功能。因此，若使用具備功率MOSFET之半導體晶片，則於該半導體晶片之內部內置有體二極體。因此，於使用功率MOSFET之情形時，搭載於一個半導體裝置(半導體封裝)之內部之半導體晶片可為一個。但，就體二極體與上述實施形態中所說明之二極體FWD而言，二極體之特性不同。因此，即便於使用功率MOSFET之情形時，亦有並設上述實施形態中所說明之二極體FWD之情形。 又，於使用功率MOSFET作為反相器電路之開關元件之情形時，於上述實施形態1及實施形態2中所作之說明中，將記載為發射之部分改稱為源極，將記載為集極之部分改稱為汲極而應用。因此，省略重複之說明。 ＜變化例3＞ 又，例如，於上述實施形態1及上述實施形態2中，對如圖13所示般預先製造封裝有半導體晶片CHP1之半導體裝置PAC，並將該半導體裝置PAC搭載於基板WB(參照圖16)之實施態樣進行了說明。但是，作為變化例，亦可應用於將圖13所示之半導體晶片(半導體零件)CHP1或半導體晶片(半導體零件)CHP2直接搭載於圖3所示之基板WB之導體圖案MP1上之實施態樣。 於此情形時，由於半導體晶片CHP1之集極電極CP(參照圖6)連接於基板WB上之導體圖案，故而必需於基板WB上形成相互分離之複數個導體圖案。又，半導體晶片CHP1之發射極電極EP或閘極電極GP係經由導線BW而連接於複數個導體圖案中之一個。又，圖16所示之匯流排BSP或匯流排BSN係連接於複數個導體圖案中之一個。又，於該變化例之情形時，為了保護導線BW及抑制來自導線BW之空中放電，必需利用凝膠狀之樹脂材料將複數個半導體晶片CHP1及複數根導線BW之各者加以密封。 如此，亦可為將未經封裝之半導體晶片CHP1直接搭載於基板WB上之方式，但於此情形時，電子裝置之構造變得複雜。因此，就如圖16所示般使匯流排BSP、BSN之構造簡化，而謀求寄生電感之減少之觀點而言，較佳為如圖16所示之電子裝置EA1或圖27所示之電子裝置EA2般，將預先經封裝之半導體裝置PAC搭載於基板WB上之實施態樣。 ＜變化例4＞ 又，例如，於上述實施形態1及上述實施形態2中，對在半導體裝置之端子連接有匯流排，且基板WB被殼體CAS覆蓋之電子裝置進行了說明。但是，電子裝置之態樣存在各種變化例。例如亦有如下情形，即：於基板WB上搭載複數個半導體裝置，於被殼體CAS覆蓋之前之狀態下作為製品而出貨。進而，亦有如下情形，即，於將匯流排連接於半導體裝置之前之狀態下作為製品而出貨。 ＜變化例5＞ 又，例如，如上所述對各種變化例進行了說明，但可將上述所說明之各變化例彼此組合而應用。 又，上述實施形態中所說明之構成可藉由如下所示之要素而加以表述。圖32係圖16所示之電子裝置之放大剖視圖。 再者，圖32所示之電子裝置EA1亦與上述實施形態1中所說明之電子裝置EA1相同。因此，於以下說明中，電子裝置EA1之要素之一部分係使用上述實施形態1中已作說明之各圖加以說明。 如圖15所示，電子裝置EA1具有半導體裝置PAC1，該半導體裝置PAC1具有電晶體(功率電晶體)Tr、與電晶體Tr之集極電極CP電性連接之集極端子CT、與電晶體Tr之發射極電極EP電性連接之發射極端子ET、及與電晶體Tr之閘極電極電性連接之閘極端子GT。 又，電子裝置EA1具有半導體裝置PAC2，該半導體裝置PAC2具有電晶體(功率電晶體)Tr、與電晶體Tr之發射極電極EP電性連接之發射極端子ET、與電晶體Tr之集極電極CP電性連接之集極端子CT、及與電晶體Tr之閘極電極電性連接之閘極端子GT。 又，如圖4所示，電子裝置EA1係沿著X方向具有供半導體裝置PAC1及半導體裝置PAC2以相互相鄰之方式搭載之基板WB。 又，電子裝置EA1具有：收容部PKT，其供收容搭載有半導體裝置PAC1及半導體裝置PAC2之基板WB；凹部(外部端子部)PTC，其於基板WB之上方沿著X方向排列；及殼體CAS，其具有凹部(外部端子部)NTC及凹部(外部端子部)UTC。 又，如圖32所示，電子裝置EA1具有匯流排(導體棒、導體板)BSP，該匯流排(導體棒、導體板)BSP具有連接於半導體裝置PAC1之集極端子CT之接合部BPC、及於殼體CAS之凹部PTC上露出至殼體CAS之外部之端子(露出部)PTE。 又，電子裝置EA1具有匯流排(導體棒、導體板)BSN，該匯流排(導體棒、導體板)BSN具有連接於半導體裝置PAC2之發射極端子ET之接合部BPC、及於殼體CAS之凹部NTC上露出至殼體CAS之外部之端子(露出部)NTE。 又，如圖4所示，電子裝置EA1具有包括端子(露出部)UTE之匯流排(導體棒、導體板)BSU，該端子(露出部)UTE係經由導體圖案MP1而與半導體裝置PAC1之發射極端子ET(參照圖32)及半導體裝置PAC2之集極端子CT(參照圖32)之各者電性連接，且於殼體CAS之凹部UTC上露出至殼體CAS之外部。 又，如圖32所示，電子裝置EA1具有配置於匯流排BSP之一部分與匯流排BSN之一部分之間之絕緣板(絕緣材)IF1。匯流排BSN具有面BS1，該面BS1係位於端子NTE與接合部BPC之間，且沿著與基板WB之上表面(主面)WBt交叉之Z方向延伸。匯流排BSP具備：面BS2，其位於端子PTE與接合部BPC之間，介隔絕緣板IF1而與面BS1對向，且沿著Z方向延伸；及面BS3，其連結於端子PTE，且沿著Z方向延伸。面BS1、面BS2及面BS3之各者係配置於殼體CAS之收容部PKT內。此處，於X方向上，面BS2與面BS3之相隔距離GD23較面BS1與面BS2之相隔距離GD1、及Z方向上之延伸距離DS3之各者長。 又，面BS2之Z方向上之延伸距離DS2較面BS3之Z方向上之延伸距離DS3長。 電子裝置EA1可藉由使於匯流排BSN之附近與匯流排BSN對向之面BS2之Z方向之延伸距離DS2變長，而減少寄生電感。 又，若關於上述實施形態中所說明之電子裝置提取技術性思想，則可以如下方式表述。 [附注1] 一種電子裝置，其具有： 第1半導體零件，其具有第1功率電晶體、與上述第1功率電晶體之第1發射極電極電性連接之第1發射極端子、與上述第1功率電晶體之第1集極電極電性連接之第1集極端子、及與上述第1功率電晶體之第1閘極電極電性連接之第1閘極端子； 第2半導體零件，其具有第2功率電晶體、與上述第2功率電晶體之第2發射極電極電性連接之第2發射極端子、與上述第2功率電晶體之第2集極電極電性連接之第2集極端子、及與上述第2功率電晶體之第2閘極電極電性連接之第2閘極端子； 基板，其具有供上述第1半導體零件及上述第2半導體零件以沿著第1方向相互相鄰之方式搭載之第1主面； 殼體，其具有收容部、第1外部端子部及第2外部端子部，該收容部收容搭載有上述第1半導體零件及上述第2半導體零件之上述基板，該第1外部端子部係於上述基板之上方沿著上述第1方向排列； 第1導體板，其具有第1接合部及露出部，該第1接合部係於剖視下接合於上述第1半導體零件之上述第1集極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第1外部端子部之上方露出至上述殼體之外部；及 第2導體板，其具有第2接合部及露出部，該第2接合部係於剖視下接合於上述第2半導體零件之上述第2發射極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第2外部端子部之上方露出至上述殼體之外部；且 上述第1導體板及上述第2導體板之各者具備第1部分，該第1部分係介隔絕緣材而相互對向，且於剖視下沿著與上述第1方向交叉之第2方向延伸， 上述第1導體板具備第2部分及第3部分，該第2部分係位於上述第1部分與上述露出部之間，且於遠離上述第2導體板之上述第1方向上延伸，該第3部分係位於上述第2部分與上述露出部之間，且沿著上述第2方向延伸， 上述第1導體板及上述第2導體板之上述第1部分、上述第1導體板之上述第2部分、及上述第1導體板之上述第3部分之各者係配置於上述殼體之上述收容部內， 於剖視下，上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔小於上述第1半導體零件與上述第2半導體零件之上述第1方向上的間隔， 於剖視下，上述第1導體板之上述露出部與上述第2導體板之上述露出部之上述第1方向上的間隔大於上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔， 上述第2方向上之上述第3部分之延伸距離短於上述第1方向上之上述第2部分之延伸距離。 [附注2] 一種電子裝置，其具有： 第1半導體零件，其具有第1功率電晶體、與上述第1功率電晶體之第1源極電極電性連接之第1源極端子、與上述第1功率電晶體之第1汲極電極電性連接之第1汲極端子、及與上述第1功率電晶體之第1閘極電極電性連接之第1閘極端子； 第2半導體零件，其具有第2功率電晶體、與上述第2功率電晶體之第2源極電極電性連接之第2源極端子、與上述第2功率電晶體之第2汲極電極電性連接之第2汲極端子、及與上述第2功率電晶體之第2閘極電極電性連接之第2閘極端子； 基板，其具有供上述第1半導體零件及上述第2半導體零件以沿著第1方向相互相鄰之方式搭載之第1主面； 殼體，其具有收容部、第1外部端子部及第2外部端子部，該收容部收容搭載有上述第1半導體零件及上述第2半導體零件之上述基板，該第1外部端子部係於上述基板之上方沿著上述第1方向排列； 第1導體板，其具有第1接合部及露出部，該第1接合部係於剖視下接合於上述第1半導體零件之上述第1汲極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第1外部端子部之上方露出至上述殼體之外部；及 第2導體板，其具有第2接合部及露出部，該第2接合部係於剖視下接合於上述第2半導體零件之上述第2源極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第2外部端子部之上方露出至上述殼體之外部；且 上述第1導體板及上述第2導體板之各者具備第1部分，該第1部分係介隔絕緣材而相互對向，且於剖視下沿著與上述第1方向交叉之第2方向延伸， 上述第1導體板具備第2部分及第3部分，該第2部分係位於上述第1部分與上述露出部之間，且於遠離上述第2導體板之上述第1方向上延伸，該第3部分係位於上述第2部分與上述露出部之間，且沿著上述第2方向延伸， 上述第1導體板及上述第2導體板之上述第1部分、上述第1導體板之上述第2部分、及上述第1導體板之上述第3部分之各者係配置於上述殼體之上述收容部內， 於剖視下，上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔小於上述第1半導體零件與上述第2半導體零件之上述第1方向上的間隔， 於剖視下，上述第1導體板之上述露出部與上述第2導體板之上述露出部之上述第1方向上的間隔大於上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔， 上述第2方向上之上述第3部分之延伸距離短於上述第1方向上之上述第2部分之延伸距離。
ADH1、ADH2、ADH3‧‧‧導電性接著材(黏晶材、導電性構件、連接構件、接合材)ADP‧‧‧陽極電極(陽極電極墊、正面電極)BND1、BND2、BND3、BND4‧‧‧連接構件(導電性構件、導電性接著材、接合材)BP1‧‧‧部分BP2‧‧‧部分BP3‧‧‧部分BP4‧‧‧部分BP5‧‧‧部分BP6‧‧‧部分BPC‧‧‧接合部BPf‧‧‧突出部BS1‧‧‧面BS2‧‧‧面BS3‧‧‧面BSb‧‧‧背面(下表面)BSN‧‧‧匯流排(導電性構件、連接構件、導體棒、導體板)BSP‧‧‧匯流排(導電性構件、連接構件、導體棒、導體板)BSS‧‧‧突出部BSt‧‧‧正面(上表面)BSU‧‧‧匯流排(導電性構件、連接構件、導體棒、導體板)BW‧‧‧導線(導電性構件)CAP‧‧‧電容元件CAS‧‧‧殼體CDP‧‧‧陰極電極(陰極電極墊、背面電極)CHP1、CHP2‧‧‧半導體晶片(半導體零件)CHPb‧‧‧背面(面、下表面、主面)CHPt‧‧‧正面(面、上表面、主面)CLP‧‧‧線夾(導電性構件、金屬板、電極連接構件)CNT‧‧‧控制電路(邏輯電路、運算電路)CP‧‧‧集極電極(集極電極墊、背面電極)CS1‧‧‧製程CS2‧‧‧製程CS3‧‧‧製程CS4‧‧‧製程CS5‧‧‧製程CS6‧‧‧製程CS7‧‧‧製程CS8‧‧‧製程CT‧‧‧集極端子(封裝端子、背面端子)D1‧‧‧延伸距離D1W‧‧‧延伸距離(寬度)D2‧‧‧延伸距離D3‧‧‧延伸距離D3W‧‧‧延伸距離(寬度)D4‧‧‧延伸距離D4W‧‧‧延伸距離(寬度)DP‧‧‧晶粒墊(晶片搭載部、金屬板、突片、散熱片)DS2‧‧‧延伸距離DS3‧‧‧延伸距離EA1‧‧‧電子裝置(半導體模組、功率模組)EA2‧‧‧電子裝置(半導體模組、功率模組)EA3‧‧‧電子裝置(半導體模組、功率模組)EP‧‧‧發射極電極(發射極電極墊、正面電極)ER‧‧‧半導體區域ESP‧‧‧感測電極ET‧‧‧發射極端子(封裝端子、正面端子)FWD‧‧‧二極體(穩流二極體)GC‧‧‧閘極驅動電路(閘極控制電路)GD1‧‧‧相隔距離GD2‧‧‧相隔距離GD23‧‧‧相隔距離GE‧‧‧閘極電極(閘極電極墊、正面電極)GOX‧‧‧閘極絕緣膜GP‧‧‧閘極電極(閘極電極墊、正面電極)GT‧‧‧閘極端子GTE1‧‧‧端子(外部端子、露出部)GTE2‧‧‧端子(外部端子、露出部)HT‧‧‧端子(外部端子、露出部)IF1‧‧‧絕緣板(絕緣材)IF2‧‧‧樹脂體(絕緣材)LD、LDC‧‧‧引線(端子)LF‧‧‧引線框架LFF‧‧‧框部LG1、LG2、LG3‧‧‧支線LG1A‧‧‧單位支線LG1B‧‧‧單位支線LS1、LS2‧‧‧長邊LT‧‧‧端子(外部端子、露出部)MP1‧‧‧導體圖案(金屬圖案)MP2‧‧‧導體圖案(金屬圖案)MPL1、MPL2‧‧‧金屬板(導電性構件)MR‧‧‧密封體(樹脂體)MRb‧‧‧主面(下表面、背面)MRs‧‧‧側面MRs1‧‧‧側面MRs2‧‧‧側面MRt‧‧‧主面(上表面、正面)MRt2‧‧‧主面(上表面、正面)MSt‧‧‧主面(上表面、正面)MT‧‧‧馬達MTE‧‧‧監視端子NR1‧‧‧半導體區域NR2‧‧‧半導體區域NR3‧‧‧半導體區域NR4‧‧‧半導體區域NTC‧‧‧凹部(外部端子部)NTE‧‧‧端子(外部端子、露出部)NUT‧‧‧螺帽PAC‧‧‧半導體裝置(半導體封裝、半導體零件)PAC1‧‧‧半導體裝置(半導體封裝、半導體零件)PAC1A‧‧‧半導體裝置(半導體封裝、半導體零件)PAC1B‧‧‧半導體裝置(半導體封裝、半導體零件)PAC2‧‧‧半導體裝置(半導體封裝、半導體零件)PAC2A‧‧‧半導體裝置(半導體封裝、半導體零件)PAC2B‧‧‧半導體裝置(半導體封裝、半導體零件)PKG‧‧‧封裝PKT‧‧‧收容部(空間、凹部)PR1‧‧‧半導體區域PR2‧‧‧半導體區域PR3‧‧‧半導體區域PR4‧‧‧半導體區域PTC‧‧‧凹部(外部端子部)PTE‧‧‧端子(外部端子、露出部)PW1‧‧‧輸出部PW2‧‧‧控制部PWC‧‧‧反相器電路RT‧‧‧轉子S1‧‧‧步驟S2‧‧‧步驟S3‧‧‧步驟S4‧‧‧步驟S5‧‧‧步驟S6‧‧‧步驟S7‧‧‧步驟S8‧‧‧步驟S9‧‧‧步驟S10‧‧‧步驟S11‧‧‧步驟SDF‧‧‧金屬膜SGTE‧‧‧信號端子SS3‧‧‧短邊SS4‧‧‧短邊ST‧‧‧信號端子TB‧‧‧加強筋TH1‧‧‧貫通孔TH2‧‧‧貫通孔Tr‧‧‧電晶體(功率電晶體)TR‧‧‧溝槽UTC‧‧‧凹部(外部端子部)UTE‧‧‧端子(外部端子、露出部)VTE‧‧‧端子(外部端子、露出部)WB‧‧‧基板WBb‧‧‧下表面(主面、背面、面)WBt‧‧‧上表面(主面、正面、面)WTE‧‧‧端子(外部端子、露出部)X‧‧‧方向Y‧‧‧方向Z‧‧‧方向
圖1係表示連接於三相感應馬達之反相器電路之構成例之電路圖。 圖2係表示電子裝置之外觀之立體圖。 圖3係表示圖2所示之電子裝置之內部構造之俯視圖。 圖4係沿著圖2之A-A線之剖視圖。 圖5係表示形成有圖3所示之電晶體之半導體晶片之正面側之形狀的俯視圖。 圖6係表示圖5所示之半導體晶片之背面之俯視圖。 圖7係表示圖5及圖6所示之半導體晶片所具有之電晶體之構造例的剖視圖。 圖8係表示形成有圖3所示之二極體之半導體晶片之正面側之形狀的俯視圖。 圖9係表示圖8所示之半導體晶片之背面之俯視圖。 圖10係表示圖8及圖9所示之半導體晶片所具有之二極體之構造例的剖視圖。 圖11係表示圖3所示之半導體裝置之一主面側之形狀例的俯視圖。 圖12係表示圖11所示之半導體裝置之相反側之主面之形狀例的俯視圖。 圖13係表示圖11及圖12所示之半導體裝置之內部構造之俯視圖。 圖14係沿著圖11之A-A線之剖視圖。 圖15係表示圖4所示之電子裝置之等效電路之說明圖。 圖16係將連接於圖3所示之半導體裝置之匯流排之周邊放大地表示之放大剖視圖。 圖17係自側面觀察圖16所示之匯流排及半導體裝置而得之側視圖。 圖18係自與圖17為相反側之側面觀察圖16所示之匯流排及半導體裝置而得之側視圖。 圖19係表示圖14所示之半導體裝置之組裝流程之說明圖。 圖20係表示繼圖19之後之半導體裝置之組裝流程之說明圖。 圖21係表示繼圖20之後之半導體裝置之組裝流程之說明圖。 圖22係表示於圖20所示之密封製程中形成有將半導體晶片密封之密封體之狀態的放大剖視圖。 圖23係表示圖4所示之電子裝置之組裝流程之說明圖。 圖24係表示繼圖23之後之電子裝置之組裝流程的說明圖。 圖25係表示與圖15不同之電子裝置之電路構成例之電路圖。 圖26係表示圖25所示之電子裝置之內部構造之俯視圖。 圖27係沿著圖26之A-A線之剖視圖。 圖28係將連接於圖27所示之半導體裝置之匯流排之周邊放大地表示的放大剖視圖。 圖29係表示圖27所示之低壓側之匯流排與半導體裝置之連接部分之變化例的放大剖視圖。 圖30係表示圖27所示之高壓側之匯流排與半導體裝置之連接部分之變化例的放大剖視圖。 圖31係作為針對圖16之變化例之電子裝置之放大剖視圖。 圖32係圖16所示之電子裝置之放大剖視圖。
BND1、BND2、BND3、BND4‧‧‧連接構件(導電性構件、導電性接著材、接合材)
BP1‧‧‧部分
BP2‧‧‧部分
BP3‧‧‧部分
BP4‧‧‧部分
BPC‧‧‧接合部
BSN‧‧‧匯流排(導電性構件、連接構件、導體棒、導體板)
BSP‧‧‧匯流排(導電性構件、連接構件、導體棒、導體板)
CAS‧‧‧殼體
CLP‧‧‧線夾(導電性構件、金屬板、電極連接構件)
CT‧‧‧集極端子(封裝端子、背面端子)
D1‧‧‧延伸距離
D2‧‧‧延伸距離
D3‧‧‧延伸距離
D4‧‧‧延伸距離
DP‧‧‧晶粒墊(晶片搭載部、金屬板、突片、散熱片)
EA1‧‧‧電子裝置(半導體模組、功率模組)
ET‧‧‧發射極端子(封裝端子、正面端子)
GD1‧‧‧相隔距離
IF1‧‧‧絕緣板(絕緣材)
MP1‧‧‧導體圖案(金屬圖案)
MRb‧‧‧主面(下表面、背面)
MRs1‧‧‧側面
MRs2‧‧‧側面
MRt‧‧‧主面(上表面、正面)
NTC‧‧‧凹部(外部端子部)
NTE‧‧‧端子(外部端子、露出部)
PAC1‧‧‧半導體裝置(半導體封裝、半導體零件)
PAC2‧‧‧半導體裝置(半導體封裝、半導體零件)
PKT‧‧‧收容部(空間、凹部)
PTC‧‧‧凹部(外部端子部)
PTE‧‧‧端子(外部端子、露出部)
WB‧‧‧基板
WBt‧‧‧上表面(主面、正面、面)
X‧‧‧方向
Z‧‧‧方向

Claims (15)

  1. 一種電子裝置，其具有：第1半導體零件，其具有第1功率電晶體、與上述第1功率電晶體之第1發射極電極電性連接之第1發射極端子、與上述第1功率電晶體之第1集極電極電性連接之第1集極端子、及與上述第1功率電晶體之第1閘極電極電性連接之第1閘極端子；第2半導體零件，其具有第2功率電晶體、與上述第2功率電晶體之第2發射極電極電性連接之第2發射極端子、與上述第2功率電晶體之第2集極電極電性連接之第2集極端子、及與上述第2功率電晶體之第2閘極電極電性連接之第2閘極端子；基板，其具有供上述第1半導體零件及上述第2半導體零件以沿著第1方向相互相鄰之方式搭載之第1主面；殼體，其具有收容部、第1外部端子部及第2外部端子部，該收容部收容搭載有上述第1半導體零件及上述第2半導體零件之上述基板，該第1外部端子部係於上述基板之上方沿著上述第1方向排列；第1導體板，其具有第1接合部及露出部，該第1接合部係於剖視下接合於上述第1半導體零件之上述第1集極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第1外部端子部之上方露出至上述殼體之外部；及第2導體板，其具有第2接合部及露出部，該第2接合部係於剖視下接合於上述第2半導體零件之上述第2發射極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第2外部端子部之上方露出至上述殼體之外 部；且上述第1導體板及上述第2導體板之各者具備第1部分，該第1部分係介隔絕緣材而相互對向，且於剖視下沿著與上述第1方向交叉之第2方向延伸，上述第1導體板具備第2部分及第3部分，該第2部分係位於上述第1部分與上述露出部之間，且於遠離上述第2導體板之上述第1方向上延伸，該第3部分係位於上述第2部分與上述露出部之間，且沿著上述第2方向延伸，上述第1導體板及上述第2導體板之上述第1部分、上述第1導體板之上述第2部分、及上述第1導體板之上述第3部分之各者係配置於上述殼體之上述收容部內，於剖視下，上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔小於上述第1半導體零件與上述第2半導體零件之上述第1方向上的間隔，於剖視下，上述第1導體板之上述露出部與上述第2導體板之上述露出部之上述第1方向上的間隔大於上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔，上述第2方向上之上述第3部分之延伸距離短於上述第1方向上之上述第2部分之延伸距離；於上述基板之上述第1主面搭載有第3半導體零件，該第3半導體零件係：於上述第1方向上配置於上述第1半導體零件之旁，且具有：第3功率電晶體、與上述第3功率電晶體之第3發射極電極電性連接之第3發射極端子、與上述第3功率電晶體之第3集極電極電性連接之第3集極端子、及與與上述第3功率電晶體之第3閘極電極電性連接之第3閘極端子；於上述基板之上述第1主面搭載有第4半導體零件，該第4半導體零件 係：於上述第1方向上配置於上述第2半導體零件之旁，且具有：第4功率電晶體、與上述第4功率電晶體之第4發射極電極電性連接之第4發射極端子、與上述第4功率電晶體之第4集極電極電性連接之第4集極端子、及與上述第4功率電晶體之第4閘極電極電性連接之第4閘極端子；且上述第1導體板進而具有第3接合部，該第3接合部係接合於上述第3半導體零件之上述第3集極端子，且於上述第1方向上延伸，上述第2導體板進而具有第4接合部，該第4接合部係接合於上述第4半導體零件之上述第4發射極端子，且於上述第1方向上延伸；上述第1半導體零件、上述第2半導體零件、上述第3半導體零件及上述第4半導體零件之各者具有與上述基板之上述第1主面對向之第2主面、及上述第2主面之相反側之第3主面，上述第1接合部、上述第2接合部、上述第3接合部及上述第4接合部之各者係接合於上述第3主面上；上述第1導體板係於上述第1方向上，於上述第1接合部與上述第3接合部之間具有第1突出部，上述第2導體板係於上述第1方向上，於上述第2接合部與上述第4接合部之間具有第2突出部。
  2. 如請求項1之電子裝置，其中於剖視下，上述第2外部端子部係位於上述第2半導體零件之上方。
  3. 如請求項1之電子裝置，其中上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上 述第1方向上之相隔距離短於上述第2方向上之上述第3部分之延伸距離。
  4. 如請求項1之電子裝置，其中上述第1導體板之上述第1部分之上述第2方向上之延伸距離長於上述第2方向上之上述第3部分之延伸距離。
  5. 如請求項4之電子裝置，其中上述第1導體板之上述第1部分之上述第2方向上之延伸距離長於上述第1方向上之上述第2部分之延伸距離。
  6. 如請求項1之電子裝置，其中上述第2導體板具有第4部分，該第4部分係於上述第1部分與上述露出部之間沿著上述第2方向延伸，上述絕緣材係沿著上述第2方向延伸，上述絕緣材具有：第1部分，其位於上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上之間；及第2部分，其位於上述第2導體板之上述第4部分與上述第1導體板之上述第3部分之上述第1方向上之間。
  7. 如請求項1之電子裝置，其中上述第1半導體零件具有與上述第2半導體零件對向之第1側面，上述第2半導體零件具有與上述第1半導體零件之上述第1側面對向之第2側面， 於俯視下，上述第1導體板之上述第1部分、上述第2導體板之上述第1部分及上述絕緣材之各者位於上述第1半導體零件與上述第2半導體零件之間，上述第1導體板及上述第2導體板之各者不存在上述第1半導體零件之上述第1側面與上述第2半導體零件之上述第2側面之間，上述絕緣材之一部分位於上述第1半導體零件之上述第1側面與上述第2半導體零件之上述第2側面之間。
  8. 如請求項1之電子裝置，其中於俯視下，上述第1導體板之上述第1部分、上述第2導體板之上述第1部分及上述絕緣材之各者係位於與上述第1半導體零件重疊之位置，上述第2導體板具備：第4部分，其位於上述第1導體板之上述第1部分與上述第2導體板之上述第2接合部之間，且於遠離上述第1導體板之上述第1方向上延伸；及第5部分，其位於上述第4部分與上述第2導體板之上述第2接合部之間，且沿著上述第2方向延伸；且上述絕緣材之一部分係於上述第2方向上位於上述第2導體板之上述第4部分與上述第1導體板之上述第1接合部之間。
  9. 如請求項1之電子裝置，其中於俯視下，上述第1導體板之上述第1部分、上述第2導體板之上述第1部分及上述絕緣材之各者位於與上述第2半導體零件重疊之位置，上述第1導體板具備：第4部分，其位於上述第2導體板之上述第1部分與上述第1導體板之上述第1接合部之間，且於遠離上述第1導體板之上述第 1方向上延伸；及第5部分，其位於上述第4部分與上述第1導體板之上述第1接合部之間，且沿著上述第2方向延伸；且上述絕緣材之一部分係於上述第2方向上位於上述第1導體板之上述第4部分與上述第2導體板之上述第2接合部之間。
  10. 如請求項1之電子裝置，其中上述第1導體板之上述第1接合部、上述第3接合部及上述第1突出部之各者具有與上述第1半導體零件之上述第3主面或上述第3半導體零件之上述第3主面相向之第1背面、及上述第1背面之相反側之第1正面，上述第2導體板之上述第2接合部、上述第4接合部及上述第2突出部之各者具有與上述第2半導體零件之上述第3主面或上述第4半導體零件之上述第3主面相向之第2背面、及上述第2背面之相反側之第2正面，自上述第1半導體零件之上述第3主面至上述第1接合部之上述第1背面為止之上述第2方向上的間隔小於自上述第1半導體零件之上述第3主面至上述第1突出部之上述第1背面為止之上述第2方向上的間隔，自上述第2半導體零件之上述第3主面至上述第2接合部之上述第2背面為止之上述第2方向上的間隔小於自上述第2半導體零件之上述第3主面至上述第2突出部之上述第2背面為止之上述第2方向上的間隔。
  11. 如請求項1之電子裝置，其中上述第1導體板之上述第1部分及上述第2導體板之上述第1部分係於與上述第2方向及上述第1方向之各者交叉之第3方向上延伸，上述第1部分於上述第3方向上延伸之距離長於上述第1部分於上述第 2方向上延伸之距離。
  12. 如請求項1之電子裝置，其中上述第1半導體零件及上述第2半導體零件之各者具有：半導體晶片，其具有功率電晶體、複數個正面電極、及設置於上述複數個正面電極之相反側之背面電極；及密封體，其將上述半導體晶片密封；且上述第1半導體零件之上述半導體晶片之上述複數個正面電極係位於上述基板與上述第1半導體零件之上述半導體晶片之上述背面電極之間，上述第2半導體零件之上述半導體晶片之上述背面電極係位於上述基板與上述第2半導體零件之上述半導體晶片之上述複數個正面電極之間。
  13. 如請求項1之電子裝置，其中上述第1半導體零件及上述第2半導體零件之各者具有與上述基板之上述第1主面對向之第2主面、及上述第2主面之相反側之第3主面，上述第1導體板及上述第2導體板之各者係接合於上述第3主面上。
  14. 一種電子裝置，其具有：第1半導體零件，其具有第1功率電晶體、與上述第1功率電晶體之第1發射極電極電性連接之第1發射極端子、與上述第1功率電晶體之第1集極電極電性連接之第1集極端子、及與上述第1功率電晶體之第1閘極電極電性連接之第1閘極端子；第2半導體零件，其具有第2功率電晶體、與上述第2功率電晶體之第2 發射極電極電性連接之第2發射極端子、與上述第2功率電晶體之第2集極電極電性連接之第2集極端子、及與上述第2功率電晶體之第2閘極電極電性連接之第2閘極端子；基板，其具有供上述第1半導體零件及上述第2半導體零件以沿著第1方向相互相鄰之方式搭載之第1主面；殼體，其具有收容部、第1外部端子部及第2外部端子部，該收容部收容搭載有上述第1半導體零件及上述第2半導體零件之上述基板，該第1外部端子部係於上述基板之上方沿著上述第1方向排列；第1導體板，其具有第1接合部及露出部，該第1接合部係於剖視下接合於上述第1半導體零件之上述第1集極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第1外部端子部之上方露出至上述殼體之外部；及第2導體板，其具有第2接合部及露出部，該第2接合部係於剖視下接合於上述第2半導體零件之上述第2發射極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第2外部端子部之上方露出至上述殼體之外部；且上述第1導體板及上述第2導體板之各者具備第1部分，該第1部分係介隔絕緣材而相互對向，且於剖視下沿著與上述第1方向交叉之第2方向延伸，上述第1導體板具備第2部分及第3部分，該第2部分係位於上述第1部分與上述露出部之間，且於遠離上述第2導體板之上述第1方向上延伸，該第3部分係位於上述第2部分與上述露出部之間，且沿著上述第2方向延伸，上述第1導體板及上述第2導體板之上述第1部分、上述第1導體板之上述第2部分、及上述第1導體板之上述第3部分之各者係配置於上述殼體之上 述收容部內，於剖視下，上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔小於上述第1半導體零件與上述第2半導體零件之上述第1方向上的間隔，於剖視下，上述第1導體板之上述露出部與上述第2導體板之上述露出部之上述第1方向上的間隔大於上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔，上述第2方向上之上述第3部分之延伸距離短於上述第1方向上之上述第2部分之延伸距離；上述殼體具有於上述基板之上方沿著上述第1方向排列之上述第1外部端子部、上述第2外部端子部及第3外部端子部，且上述電子裝置進而具有第3導體板，該第3導體板具有：接合部，其與上述第1半導體零件之上述第1發射極端子及上述第2半導體零件之上述第2集極端子之各者電性連接；及露出部，其於上述殼體之上述第3外部端子部之上方露出至上述殼體之外部。
  15. 一種電子裝置，其具有：第1半導體零件，其具有第1功率電晶體、與上述第1功率電晶體之第1發射極電極電性連接之第1發射極端子、與上述第1功率電晶體之第1集極電極電性連接之第1集極端子、及與上述第1功率電晶體之第1閘極電極電性連接之第1閘極端子；第2半導體零件，其具有第2功率電晶體、與上述第2功率電晶體之第2發射極電極電性連接之第2發射極端子、與上述第2功率電晶體之第2集極電 極電性連接之第2集極端子、及與上述第2功率電晶體之第2閘極電極電性連接之第2閘極端子；基板，其具有供上述第1半導體零件及上述第2半導體零件以沿著第1方向相互相鄰之方式搭載之第1主面；殼體，其具有收容部、第1外部端子部及第2外部端子部，該收容部收容搭載有上述第1半導體零件及上述第2半導體零件之上述基板，該第1外部端子部係於上述基板之上方沿著上述第1方向排列；第1導體板，其具有第1接合部及露出部，該第1接合部係於剖視下接合於上述第1半導體零件之上述第1集極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第1外部端子部之上方露出至上述殼體之外部；及第2導體板，其具有第2接合部及露出部，該第2接合部係於剖視下接合於上述第2半導體零件之上述第2發射極端子，且於上述第1方向上延伸，該露出部係於上述殼體之上述第2外部端子部之上方露出至上述殼體之外部；且上述第1導體板及上述第2導體板之各者具備第1部分，該第1部分係介隔絕緣材而相互對向，且於剖視下沿著與上述第1方向交叉之第2方向延伸，上述第1導體板具備第2部分及第3部分，該第2部分係位於上述第1部分與上述露出部之間，且於遠離上述第2導體板之上述第1方向上延伸，該第3部分係位於上述第2部分與上述露出部之間，且沿著上述第2方向延伸，上述第1導體板及上述第2導體板之上述第1部分、上述第1導體板之上述第2部分、及上述第1導體板之上述第3部分之各者係配置於上述殼體之上述收容部內， 於剖視下，上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔小於上述第1半導體零件與上述第2半導體零件之上述第1方向上的間隔，於剖視下，上述第1導體板之上述露出部與上述第2導體板之上述露出部之上述第1方向上的間隔大於上述第1導體板之上述第1部分與上述第2導體板之上述第1部分之上述第1方向上的間隔，上述第2方向上之上述第3部分之延伸距離短於上述第1方向上之上述第2部分之延伸距離；上述第1導體板之上述第1部分及上述第2導體板之上述第1部分係藉由一體地形成之一個樹脂體而密封，上述第1導體板之上述第1接合部及上述露出部與上述第2導體板之上述第2接合部及上述露出部係自上述樹脂體露出。
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