JP2019046899A - 電子装置 - Google Patents

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Abstract

【課題】パワートランジスタを備える電子装置の放熱性を向上させる。
【解決手段】半導体モジュールＰＭ１は、インバータ回路を構成するパッケージＰＫ１，ＰＫ２を備えている。パッケージＰＫ１には、ハイサイド用のパワートランジスタを有する半導体チップが内蔵され、パッケージＰＫ２にはローサイド用のパワートランジスタを有する半導体チップが内蔵されている。このパッケージＰＫ１、ＰＫ２の幅広の両面には、パワートランジスタのコレクタ電極に電気的に接続された金属電極ＥＣと、パワートランジスタのエミッタ電極に電気的に接続された金属電極ＥＥとが露出されている。このパッケージＰＫ１，ＰＫ２の金属電極ＥＣ，ＥＥには、それらより大面積のバスバー板ＢＳｐ，ＢＳｗａ，ＢＳｗｂ，ＢＳｎが接合されている。
【選択図】図１９

Description

本発明は、電子装置に関し、例えば、パワートランジスタを備える電子装置技術に関する。
パワートランジスタを備える半導体装置については、例えば、特許文献１，２に記載がある。特許文献１には、積層された半導体チップの向かい合う主面側同士が共通の金属配線層に電気的に接続され、上下の半導体チップが平面的に重なり合わない領域に、半導体チップの制御電極と電気的に接続される制御電極取り出し用金属配線層を設けた構造が開示されている。また、特許文献２には、ハイサイド装置とローサイド装置とが共通導電インターフェースを介して積層されて互いに電気的、機械的および熱的に結合されている構造が開示されている。
特開２００４−１４００６８号公報 特開２０１３−２１３１８号公報
パワートランジスタを備える電子装置では、信頼性や電気的特性を向上させる観点等から、さらなる放熱性の向上が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における電子装置では、第１封止体と第２封止体とを有する。第１封止体は、第１パワートランジスタを有する第１半導体チップと、第１半導体チップの第１電極に電気的に接続される第１金属板と、第１半導体チップの第２電極に電気的に接続される第２金属板とを有する。第１金属板は、前記第１電極に対向し、かつ、電気的に接続される第１面と、前記第１面の反対側の第２面とを有し、前記第２面が第１封止体から露出されている。第１封止体の第２金属板は、前記第２電極に対向し、かつ、電気的に接続される第３面と、前記第３面の反対側の第４面とを有し、前記第４面が第２封止体から露出されている。第２封止体は、第２パワートランジスタを有する第２半導体チップと、第２半導体チップの第３電極に電気的に接続される第３金属板と、第２半導体チップの第４電極に電気的に接続される第４金属板とを有する。第３金属板は、前記第３電極に対向し、かつ、電気的に接続される第５面と、前記第５面の反対側の第６面とを有し、前記第６面が第２封止体から露出されている。第４金属板は、前記第４電極に対向し、かつ、電気的に接続される第７面と、前記第７面の反対側の第８面とを有し、前記第８面が第２封止体から露出されている。第１封止体の第１金属板の第２面は、第１導体層を介して第１端子と電気的に接続されている。第２封止体の第４金属板の第８面は、第２導体層を介して第２端子と電気的に接続されている。さらに、第１封止体の第２金属板の第４面および第２封止体の第３金属板の第６面は、第３導体層を介して出力端子と電気的に接続されている。そして、第１端子の平面視の面積は、第１金属板の平面視の面積より大きく、第２端子の平面視の面積は、第４金属板の平面視の面積より大きく、出力端子の平面視の面積は、第２金属板の平面視の面積または第３金属板の平面視の面積より大きい。
一実施の形態によれば、パワートランジスタを備える電子装置の放熱性を向上させることができる。
左は本発明者が検討した三相インバータ回路を構成するパワートランジスタを収容するパッケージの平面図、右は図１左のパッケージの反対面の平面図である。 図１のパッケージの透過平面図である。 図１のＩ−Ｉ線の断面図である。 図１〜図３のパッケージで構成された半導体モジュールの放熱構造例の断面図である。 一実施の形態のパッケージの透過平面図である。 図５のＩＩ−ＩＩ線の概略断面図である。 左は発明者が検討した放熱構造の放熱状態の説明図、右は図７左の放熱構造の熱分布の図である。 左は図６の放熱構造の放熱状態の説明図、右は図８左の放熱構造の熱分布の図である。 実施の形態１の半導体モジュールを有するモータ駆動システムの要部回路図である。 図９のモータ駆動システムの三相インバータ回路を構成するハーフブリッジ回路の回路図である。 左は実施の形態１に係るパッケージの平面図、右は図１１左のパッケージの反対面の平面図である。 図１１のパッケージの透過平面図である。 図１１左のＩＩＩ−ＩＩＩ線の断面図である。 図１３の破線で囲んだ領域の拡大断面図である。 左はトランジスタが形成された半導体チップの主面の平面図、右は図１５左の半導体チップの主面の反対側の主面の平面図である。 図１５の半導体チップの要部断面図である。 左はダイオードが形成された半導体チップの主面の平面図、右は図１７左の半導体チップの主面の反対側の主面の平面図である。 図１７の半導体チップの要部断面図である。 実施の形態１の半導体モジュールの平面図である。 図１９のＩＶ−ＩＶ線の断面図である。 図１９の半導体モジュールを構成する容量素子の正面図である。 図１９のＶ−Ｖ線の断面図である。 図２０の破線で囲んだ領域の拡大断面図である。 左右は図１９の半導体モジュールの単位構造体の要部平面図である。 図１９の半導体モジュールの単位構造体の要部拡大平面図である。 図１９のＶ−Ｖ線の概略要部断面図である。 図１９の半導体モジュールの冷却水の循環例を示した平面図である。 図２７の半導体モジュールの単位構造体の要部拡大平面図である。 図１９の半導体モジュールを構成するパッケージの製造工程のフローを示す説明図である。 図２９の工程後のパッケージの製造工程のフローを示す説明図である。 図３０の工程後のパッケージの製造工程のフローを示す説明図である。 図３１の工程後のパッケージの製造工程のフローを示す説明図である。 図１９の半導体モジュールの組立フローを示す説明図である。 図１９の半導体モジュールの組立工程中の要部断面図である。 図３４の工程後の半導体モジュールの組立工程中の要部断面図である。 図３５の工程後の半導体モジュールの組立工程中の要部断面図である。 図３６の工程後の半導体モジュールの組立工程中の平面図である。 図３７の工程後の半導体モジュールの組立工程中の平面図である。 図３８の工程後の半導体モジュールの組立工程中の平面図である。 図３９の工程後の半導体モジュールの組立工程中の平面図である。 図４０の工程後の半導体モジュールの組立工程中の平面図である。 図４１の工程後の半導体モジュールの組立工程中の平面図である。 図４２の工程後の半導体モジュールの組立工程中の平面図である。 実施の形態１の変形例１の半導体モジュールの平面図である。 図４４のＶＩＩＩ−ＶＩＩＩ線の断面図である。 図４４のＩＸ−ＩＸ線の断面図である。 図４５の破線で囲んだ領域の拡大断面図である。 左は図４４の半導体モジュールの単位構造体の要部斜視図、右は図４８左の半導体モジュールの単位構造体の要部分解斜視図である。 図４４のＸ−Ｘ線の概略要部断面図である。 図４４の半導体モジュールの冷却水の循環例を示した半導体モジュールの単位構造体の要部拡大平面図である。 図４４の半導体モジュールの冷却水の循環例を示した半導体モジュールの単位構造体の要部拡大断面図である。 実施の形態１の変形例２の半導体モジュールの平面図である。 図５２のＶＩＩＩ−ＶＩＩＩ線の断面図である。 図５２のＸＩ−ＸＩ線の断面図である。 図５３の破線で囲んだ領域の拡大断面図である。 図５２のＸ−Ｘ線の概略要部断面図である。 実施の形態２に係る半導体モジュールの単位構造体の平面図である。 図５７の半導体モジュールの単位構造体の透過平面図である。 図５８の半導体モジュールの要部拡大平面図である。 図５９の半導体モジュールの概略斜視図である。 図５７の半導体モジュールを構成するパッケージと出力端子用のバスバー板とを抜き出して示した要部平面図である。 図５７の半導体モジュールを構成するパッケージと上段側の冷却板とを抜き出して示した要部平面図である。 図５７および図５８のＸＩＩ−ＸＩＩ線の断面図である。 図５７および図５８のＸＩＩ−ＸＩＩ線の概略要部断面図である。 図５７の半導体モジュールの冷却水の循環例を示した半導体モジュールの単位構造体の要部平面図である。 実施の形態２の変形例１に係る半導体モジュールの単位構造体の平面図である。 図６６の半導体モジュールの要部斜視図である。 図６６の半導体モジュールを構成するパッケージと出力端子用のバスバー板とを抜き出して示した要部平面図である。 図６６の半導体モジュールを構成するパッケージとＰ端子用のバスバー板およびＮ端子用のバスバー板とを抜き出して示した要部平面図である。 図６６のＸＩＩ−ＸＩＩ線の断面図である。 図６６の半導体モジュールの概略要部斜視図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨を明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＢからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ｂ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ｂを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であっても良いし、その特定の数値未満の数値でも良い。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。
また、本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、かつ、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続する（例えば、数千個から数万個の単位トランジスタを並列接続する）ことで、単位トランジスタの許容電流よりも大きな電流においても単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。スイッチング素子を構成する「パワートランジスタ」として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、バイポーラトランジスタ（Bipolar Transistor）を例示できる。本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」、「ＩＧＢＴ」および「バイポーラトランジスタ」を包含する上位概念を示す語句として使用している。また、パワートランジスタを備える半導体チップのことを、パワー半導体チップと呼ぶ場合がある。
＜発明者の検討＞
電気自動車、ハイブリッド型電気自動車またはプラグインハイブリッド型電気自動車等（以下、電気自動車等という）では、走行時の動力源として、モータが使用されている。このモータには、例えば、三相インバータ回路が電気的に接続されており、その三相インバータ回路によってモータの動作が制御されている。すなわち、モータに供給する三相交流電力の電圧や周波数を三相インバータ回路によりきめ細やかに制御することで、電気自動車等の走行性の向上と、エネルギー効率の向上とが図られている。
図１左は本発明者が検討した三相インバータ回路を構成するパワートランジスタを収容するパッケージの平面図、図１右は図１左のパッケージの反対面の平面図、図２は図１のパッケージの透過平面図、図３は図１のＩ−Ｉ線の断面図である。
図１に示すように、パッケージＰＫ０は、両面電極型の構造になっている。すなわち、パッケージＰＫ０を構成する封止体ＭＢ０の厚さ方向に交差する両面には、それぞれ金属電極ＥＣ０，ＥＥ０が露出した状態で設置されている。金属電極ＥＣ０，ＥＥ０は、共に平面視で四角形状に形成されているが、金属電極ＥＣ０の平面積の方が金属電極ＥＥ０の平面積より大きい。また、パッケージＰＫ０の封止体ＭＢ０の短辺側の一側面からは、その側面にほぼ垂直に複数の外部端子ＬＤ０が突出されている。
また、図２および図３に示すように、パッケージＰＫ０の封止体ＭＢ０の内部には、２個の半導体チップＣＴ０，ＣＤ０が横並びに配置されている。この２個の半導体チップＣＴ０，ＣＤ０は、２枚の金属電極ＥＥ０，ＥＣ０に挟まれた状態で封止体ＭＢ０内に収容されている。一方の半導体チップＣＴ０には、例えば、ＩＧＢＴが形成され、他方の半導体チップＣＤ０には、例えば、フリーホイールダイオードが形成されている。
ＩＧＢＴが形成された半導体チップＣＴ０のコレクタ電極と、フリーホイールダイオードが形成された半導体チップＣＤ０のカソード電極とは、導電性接着層を介して大面積の金属電極ＥＣ０に接合され、この金属電極ＥＣ０を通じて互いに電気的に接続されている。一方、ＩＧＢＴが形成された半導体チップＣＴ０のエミッタ電極と、フリーホイールダイオードが形成された半導体チップＣＤ０のアノード電極とは、導電性接着層を介して小面積の金属電極ＥＥ０に接合され、この金属電極ＥＥ０を通じて互いに電気的に接続されている。
また、ＩＧＢＴが形成された半導体チップＣＴ０のコレクタ電極は、大面積の金属電極ＥＣ０を通じて外部端子ＬＤ０と電気的に接続されている。また、ＩＧＢＴが形成された半導体チップＣＴ０のエミッタ電極は、ボンディングワイヤＢＷ０を通じて、別の外部端子ＬＤ０と電気的に接続されている。さらに、ＩＧＢＴが形成された半導体チップＣＴ０のゲート電極は、ボンディングワイヤＢＷ０を通じて、さらに別の外部端子ＬＤ０と電気的に接続されている。
次に、本発明者は、上記したパッケージＰＫ０で構成される半導体モジュール（電子装置）の放熱構造について検討した。図４は図１〜図３のパッケージで構成された半導体モジュールの放熱構造例の断面図である。ここでは、半導体モジュールの一例として、上記三相インバータ回路の一部のハーフブリッジ回路（すなわち、１単位のインバータ回路）を構成する２個のパッケージＰＫ０，ＰＫ０を示している。一方のパッケージＰＫ０はインバータ回路のハイサイド用であり、他方のパッケージＰＫ０はインバータ回路のローサイド用である。
ドライバボードＤＢ０のパッケージ実装面上には、例えば、水冷式の冷却部材の冷却板ＣＬ０，ＣＬ０がパッケージ実装面に対してほぼ垂直に設置されている。２個のパッケージＰＫ０，ＰＫ０は、その各々の大面積の金属電極ＥＣ０，ＥＣ０を冷却板ＣＬ０，ＣＬ０に向けた状態で冷却板ＣＬ０，ＣＬ０上に実装されている。パッケージＰＫ０，ＰＫ０の金属電極ＥＣ０，ＥＣ０と冷却板ＣＬ０，ＣＬ０との間には、それらを絶縁するために、例えば、絶縁性ダイボンド材のような絶縁部材（図示せず）が介在されている。パッケージＰＫ０，ＰＫ０の各々の内部の半導体チップＣＴ０，ＣＤ０で生じた熱は、主に大面積の金属電極ＥＣ０，ＥＣ０を通じて冷却板ＣＬ０，ＣＬ０に伝わり放散される。なお、各パッケージＰＫ０，ＰＫ０の外部端子ＬＤ０，ＬＤ０は、ドライバボードＤＢ０のスルーホール内に挿入されてドライバボードＤＢ０の配線Ｗ０と電気的に接続されている。
ところで、上記インバータ回路では、信頼性や電気的特性を向上させる観点等から、さらなる放熱性の向上が望まれている。ここで、図４の放熱構造では、パッケージＰＫ０の金属電極ＥＣ０と冷却板ＣＬ０との間に比較的熱抵抗が高い絶縁部材が介在されているため、さらに放熱性を高めるには、放熱面積を大きくする必要があり、インバータ回路を有する半導体モジュールを大型化する必要がある。しかし、電気自動車等では、燃費性能の向上の観点等から車体全体の軽量化が望まれており、動力源であるモータの動作を制御する半導体モジュールに対しても小型化が望まれている。そこで、この相反する要望に応えるには、新たな視点で放熱性の向上を図る必要があると、本発明者は気付いた。
上記課題を解決する構成としては、パッケージの両面電極（金属電極）の各々に、それらより大面積の金属板を接合する構成を例示することができる。図５は一実施の形態のパッケージの透過平面図、図６は図５のＩＩ−ＩＩ線の概略断面図である。
図５および図６に示すように、パッケージＰＫを構成する封止体ＭＢの厚さ方向に交差する両面には、それぞれ金属電極ＥＣ，ＥＥが露出した状態で設置されている。金属電極ＥＣ，ＥＥは、共に平面視で四角形状に形成されており、平面積もほぼ等しい。また、パッケージＰＫの封止体ＭＢの短辺側の一側面からは、その側面にほぼ垂直に複数の外部端子（第１制御端子、第２制御端子）ＬＤが突出されている。
また、パッケージＰＫの封止体ＭＢの内部には、２個の半導体チップ（以下、単にチップという）ＣＴ，ＣＤが横並びに配置されている。この２個のチップＣＴ，ＣＤは、２枚の金属電極ＥＣ，ＥＥに挟まれた状態で封止体ＭＢ内に収容されている。一方のチップＣＴには、例えば、ＩＧＢＴが形成され、他方のチップＣＤには、例えば、フリーホイールダイオードが形成されている。
ＩＧＢＴが形成されたチップＣＴのコレクタ電極と、フリーホイールダイオードが形成されたチップＣＤのカソード電極とは、導電性接着層等を介して金属電極ＥＣに接合され、この金属電極ＥＣを通じて互いに電気的に接続されている。一方、ＩＧＢＴが形成されたチップＣＴのエミッタ電極と、フリーホイールダイオードが形成されたチップＣＤのアノード電極とは、導電性接着層等を介して金属電極ＥＥに接合され、この金属電極ＥＥを通じて互いに電気的に接続されている。
図６に示すように、パッケージＰＫの金属電極ＥＣ，ＥＥは、それぞれ半田等のような導電性接着層（導電性部材、接続部材、接合材）ａｍ，ａｍを介して金属板ＰＣ，ＰＥと接合されている。図５および図６に示すように、金属板ＰＣ，ＰＥの平面積は、金属電極ＥＣ，ＥＥの平面積より大きい。そして、金属板ＰＣ，ＰＥは、平面視で金属電極ＥＣ，ＥＥを包含するように配置されている。また、図６に示すように、金属板ＰＣ，ＰＥは、例えば、セラミック板等のような絶縁部材ｉｍ，ｉｍを介して冷却部材（ヒートシンク）の冷却板ＣＬ，ＣＬと接合されている。図５および図６に示すように、冷却板ＣＬ，ＣＬの平面積は、金属板ＰＣ，ＰＥの平面積より大きい。そして、冷却板ＣＬ，ＣＬは、金属板ＰＣ，ＰＥを包含するように配置されている。すなわち、パッケージＰＫと冷却板ＣＬ，ＣＬとの間には、金属電極ＥＣ，ＥＥの平面積より大きく、冷却板ＣＬ，ＣＬの平面積より小さい、金属板ＰＣ，ＰＥが介在されている。
ここで、図７左は発明者が検討した放熱構造の放熱状態の説明図、図７右は図７左の放熱構造の熱分布の図、図８左は図６の放熱構造の放熱状態の説明図、図８右は図８左の放熱構造の熱分布の図である。なお、図７左および図８左の矢印は熱拡散の状態を示している。また、図７右および図８右ではパッケージＰＫの内部において濃い部分ほど温度が高いことを示している。周囲温度は、例えば、８５℃、冷媒温度は、例えば、６５℃、冷却水（冷媒）の流量は、例えば、１Ｌ/ｍである。
図７に示すように、パッケージＰＫ０の金属電極ＥＣ０，ＥＥ０はセラミック等のような絶縁部材ｉｍ，ｉｍを介して冷却板ＣＬ，ＣＬに接合されている。この場合は、チップＣＴ０，ＣＤ０で生じた熱が大面積の金属電極ＥＣ０，ＥＥ０の平面内を通じて冷却板ＣＬ，ＣＬに放散される。この場合のＩＧＢＴのジャンクション温度（接合部温度）は、例えば、１２１．３℃である。
これに対して、図８に示すように、図６のパッケージＰＫの放熱構造の場合は、チップＣＴ，ＣＤで生じた熱が大面積の金属電極ＥＣ，ＥＥから、さらに金属電極ＥＣ，ＥＥより大面積の金属板ＰＣ，ＰＥで拡散されて冷却板ＣＬ，ＣＬに放散される。このため、図７の場合より熱拡散を増大させることができる。この場合のＩＧＢＴのジャンクション温度（接合部温度）は、例えば、１１０．４℃であり、図７の場合よりジャンクション温度を１０℃下げることができる。したがって、半導体モジュールを大型化することなく、放熱性を向上させることができる。特に、図５、図６および図８の半導体モジュールの放熱構造では、例えば、１個のパッケージＰＫを２個の冷却板ＣＬ，ＣＬで挟み込む構成にしているので、放熱性をより一層向上させることができる。以下、本実施の形態の半導体モジュール（電子装置）の具体的な構成例について説明する。
（実施の形態１）
本実施の形態の電子装置は、例えば、電気自動車等の走行時の動力源であるモータの動作を制御するインバータ回路（電力変換回路）を有する半導体モジュールである。インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスとを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。
ここで、交流電力といっても、単相交流電力や三相交流電力に代表されるように様々な形態がある。本実施の形態では、直流電力を三相の交流電力に変換する三相インバータ回路を例示する。ただし、本実施の形態の技術的思想は、三相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路等、種々のインバータ回路に幅広く適用できる。
＜三相インバータ回路の構成例＞
図９は本実施の形態１の半導体モジュールを有するモータ駆動システムの要部回路図、図１０は図９のモータ駆動システムの三相インバータ回路を構成するハーフブリッジ回路の回路図である。
図９に示すように、モータ駆動システムＰＭＳは、例えば、電気自動車等の走行時の動力源として使用するモータＭＴと、そのモータＭＴの動作を制御するモータ駆動回路ＰＷＣとを有している。
モータＭＴは、例えば、位相が１２０度ずれた三相（Ｕ相、Ｖ相、Ｗ相）の交流電流により駆動する三相誘導モータであり、導体で構成されたロータＲＴと、その周囲に配置された３種類のコイル（Ｕ相用のコイルＵＬ、Ｖ相用のコイルＶＬおよびＷ相用のコイルＷＬ）とを備えている。このモータＭＴでは、Ｕ相用のコイルＵＬ、Ｖ相用のコイルＶＬおよびＷ相用のコイルＷＬの順に、位相を１２０度ずらした交流電流を流すことでロータＲＴの周囲の磁界を回転させる（ロータＲＴの周囲に回転磁界を発生させる）。すると、ロータＲＴを横切る磁束の向きが回転することになるので、電磁誘導によりロータＲＴに誘導電流が流れる。すなわち、磁界中で電流が流れるので、回転磁界とロータＲＴに流れる電流との相互作用によりロータＲＴに電磁力が作用して、回転磁界の回転方向と同方向にロータＲＴが回転するようになっている。なお、端子ＵＴＥはＵ相のコイルＵＬに電気的に接続されたＵ相用の端子を示し、端子ＶＴＥはＶ相のコイルＶＬに電気的に接続されたＶ相用の端子を示し、端子ＷＴＥはＷ相のコイルＷＬに電気的に接続されたＷ相用の端子を示している。また、ロータＲＴ内の符号Ｎ，ＳはＮ極、Ｓ極を示している。
モータ駆動回路ＰＷＣは、生成した三相交流電力をモータＭＴに供給し、モータＭＴの動作を制御する回路であり、三相インバータ回路部（半導体モジュール、電子装置）ＰＷ１と、制御部ＰＷ２とを有している。
三相インバータ回路部ＰＷ１は、三相交流電力を生成してモータＭＴに供給する出力回路部であり、三相に対応する３個のインバータレグ（以下、単にレグという）ＬＧ１，ＬＧ２，ＬＧ３を備えている。
各レグＬＧ１，ＬＧ２，ＬＧ３は、図９および図１０に示すように、例えば、三相インバータ回路のハーフブリッジ回路を構成する１単位（１相分）のインバータ回路であり、端子ＨＴ，ＬＴ間に並列に接続されている。端子ＨＴは、相対的に高い電位側の端子（例えば正の電位が供給される正電位端子）であり、端子ＬＴは、相対的に低い電位側の端子（例えば負の電位が供給される負電位端子）である。
各レグＬＧ１，ＬＧ２，ＬＧ３の上アームには、ハイサイド用のパッケージ（半導体装置）ＰＫ１（ＰＫ）が配置され、下アームには、ローサイド用のパッケージ（半導体装置）ＰＫ２（ＰＫ）が配置されている。このハイサイド用のパッケージＰＫ１には、トランジスタ（第１パワートランジスタ）Ｔｒ１およびダイオードＤｆ１が配置され、ローサイド用のパッケージＰＫ２には、トランジスタ（第２パワートランジスタ）Ｔｒ２およびダイオードＤｆ２が配置されている。パッケージＰＫ１，ＰＫ２の構造は同じである。
各レグＬＧ１，ＬＧ２，ＬＧ３のトランジスタＴｒ１，Ｔｒ２は、スイッチング素子として動作するパワートランジスタであって、例えば、ＩＧＢＴで構成されている。ＩＧＢＴに代えて、例えば、パワーＭＯＳＦＥＴ、バイポーラトランジスタまたはＧＴＯ（Gate Turn Off Thyristor）を用いることもできる。このトランジスタＴｒ１，Ｔｒ２は、端子ＨＴ，ＬＴ間に直列に接続されている。そして、このトランジスタＴｒ１，Ｔｒ２によって１単位のインバータ回路が構成されている。なお、図１０の符号ＣはトランジスタＴｒ１，Ｔｒ２のコレクタ電極（第１電極、第３電極）、符号ＥはトランジスタＴｒ１，Ｔｒ２のエミッタ電極（第２電極、第４電極）を示している。また、符号ＧはトランジスタＴｒ１，Ｔｒ２のゲート電極（第１制御電極、第２制御電極）、符号ＴｇはパッケージＰＫ１，ＰＫ２のゲート端子を示している。また、符号ＴｅはパッケージＰＫ１，ＰＫ２のエミッタ端子を示し、符号ＴｃはＰＫ１，ＰＫ２のコレクタ端子を示している。
各レグＬＧ１，ＬＧ２，ＬＧ３のトランジスタＴｒ１，Ｔｒ２の出力端子（コモンノード、結線部、出力）Ｔｗは、それぞれ上記モータＭＴのＵ相用の端子ＵＴＥ、Ｖ相用の端子ＶＴＥ、Ｗ相用の端子ＷＴＥと電気的に接続されている。すなわち、単相ごとに２個のトランジスタＴｒ１，Ｔｒ２と２個のダイオードＤｆ１，Ｄｆ２とが設けられている。すなわち、３相で６個のトランジスタと６個のダイオードとが設けられている。
また、各レグＬＧ１，ＬＧ２，ＬＧ３のダイオードＤｆ１，Ｄｆ２は、モータＭＴのインダクタンスに蓄えられた還流電流を流すためのフリーホイールダイオードであり、トランジスタＴｒ１，Ｔｒ２の各々に対して逆方向に並列に接続されている。なお、図１０の符号ＫはダイオードＤｆ１，Ｄｆ２のカソード電極、符号ＡはダイオードＤｆ１，Ｄｆ２のアノード電極を示している。ここで、三相インバータ回路部ＰＷ１の出力に接続される負荷がインダクタンスを含まない抵抗の場合、還流エネルギーがないため、ダイオードＤｆ１，Ｄｆ２は不要である。しかし、負荷がモータのようなインダクタンスを含む場合、オンしているスイッチとは逆方向に負荷電流が流れる。すなわち、負荷がインダクタンスを含む場合、負荷のインダクタンスから三相インバータ回路部ＰＷ１へエネルギーが戻る（電流が逆流する）ことがある。
モータ駆動回路ＰＷＣでは、トランジスタＴｒ１，Ｔｒ２をターンオフしたときに、モータＭＴのインダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。しかし、トランジスタＴｒ１，Ｔｒ２単体では、還流電流を流す機能を持たないので、モータＭＴのインダクタンスから放出されたエネルギーを開放できない。そこで、スイッチング素子用のトランジスタＴｒ１，Ｔｒ２の各々にダイオードＤｆ１，Ｄｆ２を逆並列に接続することで、モータＭＴのインダクタンスに蓄えられた電気エネルギーを還流することができる。以上のことから、モータ駆動回路ＰＷＣでは、トランジスタＴｒ１，Ｔｒ２の各々にダイオードＤｆ１，Ｄｆ２を逆並列に接続されている。
端子ＨＴ，ＬＴ間には、容量素子Ｃｓが電気的に接続されている。この容量素子Ｃｓは、平滑用のコンデンサであり、インバータ回路のサージ電圧の低減やシステム電圧の安定化を図る機能等を有している。後述するように、容量素子Ｃｓは、各レグＬＧ１，ＬＧ２，ＬＧ３毎に設けられている。
このような図１０に示すインバータ回路（ハーフブリッジ回路）では、上下のトランジスタＴｒ１，Ｔｒ２を交互に導通させて、そのオン時間を変えることで出力電圧を制御している。例えば、ハイサイド側のトランジスタＴｒ１をオンし、ローサイド側のトランジスタＴｒ２をオフすると、電流Ｉｓｓは、端子ＨＴからトランジスタＴｒ１を通じて出力端子Ｔｗに流れ、モータＭＴに流れる。次に、トランジスタＴｒ１，Ｔｒ２をオフすると、電流は、端子ＬＴ、ダイオードＤｆ２、出力端子ＴｗおよびモータＭＴに流れる。次に、ハイサイド側のトランジスタＴｒ１をオフし、ローサイド側のトランジスタＴｒ２をオンすると、電流Ｉｄｄは、モータＭＴ、出力端子Ｔｗ、トランジスタＴｒ２および端子ＬＴに流れる。次に、トランジスタＴｒ１，Ｔｒ２をオフすると、電流は、モータＭＴ、出力端子Ｔｗ、ダイオードＤｆ１および端子ＨＴに流れる。
次に、モータ駆動回路ＰＷＣの制御部ＰＷ２は、三相インバータ回路部ＰＷ１のトランジスタＴｒ１，Ｔｒ２の動作を制御する回路部であり、図９に示すように、ゲート駆動回路ＧＣと、制御回路ＣＮＴとを有している。
ゲート駆動回路ＧＣは、各レグＬＧ１，ＬＧ２，ＬＧ３のトランジスタＴｒ１，Ｔｒ２のスイッチング動作を制御する回路であり、ハイサイド側のトランジスタＴｒ１を駆動し制御するハイサイド用の駆動回路と、ローサイド側のトランジスタＴｒ２を駆動し制御するローサイド用の駆動回路とを有している。そして、各ゲート駆動回路ＧＣの各ハイサイド用の駆動回路は、各レグＬＧ１，ＬＧ２，ＬＧ３のハイサイド側のトランジスタＴｒ１のゲート電極Ｇ（図１０参照）と電気的に接続されている。また、各ゲート駆動回路ＧＣの各ローサイド用の駆動回路は、各レグＬＧ１，ＬＧ２，ＬＧ３のローサイド側のトランジスタＴｒ２のゲート電極Ｇ（図１０参照）と電気的に接続されている。すなわち、各レグＬＧ１，ＬＧ２，ＬＧ３のトランジスタＴｒ１，Ｔｒ２のスイッチング動作をゲート駆動回路ＧＣによって制御することで、直流電力を三相交流電力に変換し、その三相交流電力をモータＭＴに供給するようになっている。ここでは、ゲート駆動回路ＧＣがレグＬＧ１，ＬＧ２，ＬＧ３毎に配置されている。すなわち、１個のゲート駆動回路ＧＣで１単位のインバータ回路の動作を制御するようになっている。ただし、変形例として、１個のゲート駆動回路ＧＣで６個のトランジスタＴｒ１，Ｔｒ２の動作を制御するようにしても良い。また、例えば、６個のゲート駆動回路ＧＣの各々で６個のトランジスタＴｒ１，Ｔｒ２の動作を制御するようにしても良い。
制御回路ＣＮＴは、個々のゲート駆動回路ＧＣに含まれるハイサイド用の駆動回路およびローサイド用の駆動回路のそれぞれの動作を制御する回路であり、制御機能および演算機能を有している。なお、図９では図示を省略したが、制御部ＰＷ２は、上記の他、モータ駆動回路ＰＷＣの動作を制御する種々の制御回路を含んでいても良い。例えば、ゲート駆動回路ＧＣから出力されるゲート駆動信号や、ゲート駆動回路ＧＣに入力される信号等のノイズを低減させるノイズフィルタ回路を設けても良い。また、例えば、三相インバータ回路部ＰＷ１を構成する電子部品の温度等を測定し、測定された電気信号のノイズフィルタリング、あるいは増幅を行う回路を設けても良い。
＜パッケージ（半導体装置）の構成例＞
次に、図９の三相インバータ回路部ＰＷ１を構成するパッケージＰＫ１，ＰＫ２の構造例について説明する。なお、ハイサイド用のパッケージＰＫ１とローサイド用のパッケージＰＫ２とは構成が同じなので、両方のパッケージＰＫ１（ＰＫ２）を同時に説明する。
図１１左は本実施の形態１に係るパッケージの平面図、図１１右は図１１左のパッケージの反対面の平面図、図１２は図１１のパッケージの透過平面図である。なお、平面視とはチップの主面に垂直な方向から見た場合を意味する。また、「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいう。例えば、「銅を主成分とする材料」という場合は、部材の材料として銅を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するためである。
本実施の形態１のパッケージＰＫ１（ＰＫ２）は、上記レグ（インバータ回路）のアームを構成する１個のトランジスタＴｒ１（Ｔｒ２）と１個のダイオードＤｆ１（Ｄｆ２）とを１個の封止体（ＰＫ１：第１封止体、ＰＫ２：第２封止体）ＭＢ内に封止したものである。この封止体ＭＢは、例えば、エポキシ系の樹脂を主成分として含む熱硬化性樹脂からなり、その外形は、主面ＰＳＥと、その反対面側の主面ＰＳＣと、それら主面ＰＳＥ，ＰＳＣに交差するように主面ＰＳＥ，ＰＳＣ間に位置する４つの側面とで囲まれた薄板で形成されている。なお、封止体ＭＢの長辺の長さは、例えば、３１ｍｍ程度、短辺の長さは、例えば、２１ｍｍ程度、厚さは、例えば、４．３ｍｍ程度である。
封止体ＭＢの主面ＰＳＥには、金属電極（パッケージＰＫ１：第２金属板、パッケージＰＫ２：第４金属板）ＥＥの一面が露出されている。この金属電極ＥＥは、パッケージＰＫ１（ＰＫ２）のエミッタ端子を構成する部材であり、露出された一方の面（パッケージＰＫ１：第４面、パッケージＰＫ２：第８面）とその反対側の封止された他方の面（パッケージＰＫ１：第３面、パッケージＰＫ２：第７面）とを有している。
また、封止体ＭＢの反対側の主面ＰＳＣには、金属電極（パッケージＰＫ１：第１金属板、パッケージＰＫ２：第３金属板）ＥＣの一面が露出されている。この金属電極ＥＣは、パッケージＰＫ１（ＰＫ２）のコレクタ端子を構成する部材であり、露出された一方の面（パッケージＰＫ１：第２面、パッケージＰＫ２：第６面）とその反対側の封止された他方の面（パッケージＰＫ１：第１面、パッケージＰＫ２：第５面）とを有している。
これら金属電極ＥＥ，ＥＣは、例えば、熱伝導性および電気伝導性の高い銅（Ｃｕ）を主成分とする金属板で構成されている。また、これら金属電極ＥＥ，ＥＣの露出面は、共に平面視で四角形状に形成されており、その平面積もほぼ等しい。
図１２に示すように、封止体ＭＢの内部には、２個のチップＣＴ，ＣＤと、金属電極ＥＣの一部と、金属電極ＥＥ（図１１左参照）の一部と、複数の外部端子ＬＤの一部と、複数のボンディングワイヤ（以下、単にワイヤという）ＢＷとが封止されている。
チップ（パッケージＰＫ１：第１半導体チップ、パッケージＰＫ２：第２半導体チップ）ＣＴには上記したトランジスタＴｒ１(図９等参照)が形成され、チップＣＤにはダイオードＤｆ１（図９等参照）が形成されている。チップＣＴの一方の主面ＣＳＥには、トランジスタＴｒ１（Ｔｒ２）のエミッタ電極Ｅと複数の信号電極（ＰＫ１：第１制御電極、ＰＫ２：第２制御電極）Ｓｇとが配置されている。また、チップＣＴの一方の主面ＣＳＥの反対側の他方の主面には、トランジスタＴｒ１（Ｔｒ２）のコレクタ電極（図１２には図示せず）が配置されている。複数の信号電極（第１制御電極、第２制御電極）ＳｇにはトランジスＴｒ１（Ｔｒ２）のゲート電極が含まれる。信号電極ＳｇはワイヤＢＷを通じて外部端子ＬＤと電気的に接続されている。
また、他方のチップＣＤの一方の主面ＣＳＡには、ダイオードＤｆ１（Ｄｆ２）のアノード電極Ａが配置され、チップＣＤの一方の主面ＣＳＡの反対側の他方の主面には、ダイオードＤｆ１（Ｄｆ２）のカソード電極（図１２には図示せず）が配置されている。
これらチップＣＴ，ＣＤおよび外部端子ＬＤは、外部端子ＬＤの延在方向に沿って並んで配置されている。そして、チップＣＴは、外部端子ＬＤとチップＣＤとの間に配置されている。また、チップＣＴは、その信号電極Ｓｇが、エミッタ電極Ｅと外部端子ＬＤとの間に位置するように配置されている。このような配置により、チップＣＴの信号電極Ｓｇと外部端子ＬＤとを接続するワイヤＢＷの長さを短くすることができる。
上記した金属電極ＥＣには、上記したチップＣＴ，ＣＤが、それぞれトランジスタＴｒ１（Ｔｒ２）のコレクタ電極、ダイオードＤｆ１（Ｄｆ２）のカソード電極を金属電極ＥＣに向けた状態で実装されている。すなわち、金属電極ＥＣは、２個のチップＣＴ，ＣＤを搭載するダイパッド部（チップ搭載部、タブ）でもある。そして、チップＣＴのトランジスタＴｒ１（Ｔｒ２）のコレクタ電極は、金属電極ＥＣと電気的に接続され、チップＣＤのダイオードＤｆ１（Ｄｆ２）のカソード電極は、金属電極ＥＣと電気的に接続されている。これにより、チップＣＴのトランジスタＴｒ１（Ｔｒ２）のコレクタ電極とダイオードＤｆ１（Ｄｆ２）のカソード電極とは金属電極ＥＣ（コレクタ端子）を通じて電気的に接続されている。
上記した金属電極ＥＥ（図１１参照）は、その一面（露出面とは反対面）をチップＣＴのエミッタ電極ＥおよびチップＣＤのアノード電極Ａに向けた状態で配置されている。そして、チップＣＴのトランジスタＴｒ１（Ｔｒ２）のエミッタ電極Ｅは、金属電極ＥＥと電気的に接続され、チップＣＤのダイオードＤｆ１のアノード電極Ａは、金属電極ＥＥと電気的に接続されている。これにより、チップＣＴのトランジスタＴｒ１（Ｔｒ２）のエミッタ電極ＥとダイオードＤｆ１（Ｄｆ２）のアノード電極Ａとは金属電極ＥＥ（エミッタ端子）を通じて電気的に接続されている。
これら金属電極ＥＣ，ＥＥの露出面の平面視での形状は、２個のチップＣＴ，ＣＤを内包する大きな長方形状に形成されている。すなわち、金属電極ＥＣ，ＥＥの各々の平面積（露出面積）は、チップＣＴ，ＣＤの各々の平面積の合計より大きい。したがって、金属電極ＥＣで構成されるコレクタ端子の平面積（露出面積）および金属電極ＥＥで構成されるエミッタ端子の平面積（露出面積）を大きく確保することができる。
パッケージＰＫ１（ＰＫ２）の金属電極ＥＣ，ＥＥには大電流が流れるので、できるだけ抵抗成分やインダクタンス成分を低減することが好ましい。また、パッケージＰＫ１（ＰＫ２）の金属電極ＥＣ，ＥＥはチップＣＴ，ＣＤで生じた熱を逃がす放熱経路となるので、できるだけ熱抵抗を低減することが好ましい。これに対して、本実施の形態１では、上記したようにパッケージＰＫ１，ＰＫ２の金属電極ＥＣ，ＥＥの露出面積を大きく確保できる。このため、伝送経路の断面積を増大させることができるので、伝送経路の抵抗成分やインダクタンス成分を低減できる。また、放熱面積を増大させることができるので、チップＣＴ，ＣＤで生じた熱の放熱性を向上させることができる。特に、金属電極ＥＥ，ＥＣの厚さは、外部端子ＬＤの厚さより厚いので、金属電極ＥＥ，ＥＣの熱容量を大きくすることができ、金属電極ＥＥ，ＥＣを経由する放熱パスの放熱効率を向上させることができる。したがって、パッケージＰＫ１，ＰＫ２（すなわち、ハーフブリッジ回路、レグＬＧ１〜ＬＧ３、三相インバータ回路部ＰＷ１）の動作信頼性を向上させることができる。
上記した外部端子ＬＤは、例えば、銅を主成分とする金属からなり、封止体ＭＢの一側面に対してほぼ直交する方向に延在した状態で形成されている。この外部端子ＬＤにおいて、封止体ＭＢから露出している部分がアウターリード部であり、封止体ＭＢで覆われている部分がインナーリード部である。外部端子ＬＤのインナーリード部の先端側には、封止体ＭＢの樹脂が入り込む貫通孔Ｌｈが形成されている。この貫通孔Ｌｈは、外部端子ＬＤが封止体ＭＢから簡単に抜けてしまうのを防止するための孔である。
この外部端子ＬＤは、主に信号を伝送するための端子である。外部端子ＬＤのうち、所定の外部端子ＬＤは、ワイヤＢＷを通じてチップＣＴのトランジスタＴｒ１（Ｔｒ２）の信号電極Ｓｇ（ゲート電極）と電気的に接続されてゲート端子Ｔｇ（図１０参照）になっている。なお、このゲート端子Ｔｇは、図９に示すゲート駆動回路ＧＣと電気的に接続されている。すなわち、ゲート駆動回路ＧＣからの信号がゲート端子Ｔｇを介してトランジスタＴｒ１（Ｔｒ２）のゲート電極に印加されることで、トランジスタＴｒ１（Ｔｒ２）のスイッチング動作を制御することが可能になっている。
また、外部端子ＬＤのうち、所定の外部端子ＬＤは、ワイヤＢＷを通じて、パッケージＰＫ１の動作状態を監視するためのエミッタ用のセンシング電極と電気的に接続され、検査用の信号端子となっている。この検査用の信号端子は、チップＣＴのトランジスタＴｒ１（Ｔｒ２）に大電流を流す検査において、エミッタ電極Ｅの電圧を測定する検査用の端子として利用できる。この検査用の信号端子は、モニタリング端子に接続され、検出した信号を外部に伝送する。なお、外部端子ＬＤは、端面の面積が金属電極ＥＣ，ＥＥの露出面積と比較して小さい。このため、信号数（外部端子ＬＤの数）が増加してもパッケージＰＫ１が極端に大型化することはない。
ワイヤＢＷは、例えば、金、銅もしくはアルミニウムを主成分とする導電部材からなり、封止体ＭＢの内部に配置されている。このように、特に変形や損傷が生じ易いワイヤＢＷを封止体ＭＢ内に設けたことにより、実装時のパッケージＰＫ１のハンドリング性を向上させることができるので、半導体モジュールの組立て効率を向上させることができる。
このような金属電極ＥＣ，ＥＥおよび外部端子ＬＤの露出表面は、金属膜で被覆されている。この金属膜は、例えば、錫等のような半田材料で形成されている。この金属膜は、例えば、メッキ法によるメッキ膜で形成されている。これにより、金属電極ＥＣ，ＥＥおよび外部端子ＬＤを構成する銅の酸化による接合不具合を回避できる。また、金属電極ＥＣ，ＥＥおよび外部端子ＬＤと接合対象とを半田等で接合する際に、半田等の濡れ性を向上させることができる。特に、金属電極ＥＣ，ＥＥおよび外部端子ＬＤが銅を主成分とする金属材料により形成されている場合、上記金属膜を被覆することで濡れ性を大きく向上させることができる。
次に、パッケージＰＫ１（ＰＫ２）の断面構造について説明する。図１３は図１１のＩＩＩ−ＩＩＩ線の断面図、図１４は図１３の破線で囲んだ領域の拡大断面図である。
金属電極ＥＥとチップＣＴ，ＣＤとの間には、スペーサＳＰ１，ＳＰ２が介在されている。スペーサＳＰ１，ＳＰ２は、例えば、銅を主成分とする金属からなり、例えば、平面視で四角形状の薄板で形成されている。
図１４に示すように、スペーサＳＰ１の一方の面は、導電性接着層（導電性部材、接続部材、接合材）ｃａｍ１を介してチップＣＴのエミッタ電極Ｅ（図１２参照）と接合され、スペーサＳＰ１の一方の面の反対面は、導電性接着層（導電性部材、接続部材、接合材）ｃａｍ２を介して金属電極ＥＥと接合されている。すなわち、チップＣＴのエミッタ電極Ｅは、スペーサＳＰ１を通じて金属電極ＥＥと電気的に接続されている。
一方、スペーサＳＰ２の一方の面は、導電性接着層（導電性部材、接続部材、接合材）ｃａｍ３を介してチップＣＤのアノード電極Ａ（図１２参照）と接合され、スペーサＳＰ２の一方の面の反対面は、導電性接着層（導電性部材、接続部材、接合材）ｃａｍ４を介して金属電極ＥＥと接合されている。すなわち、チップＣＤのアノード電極Ａは、スペーサＳＰ２を通じて金属電極ＥＥと電気的に接続されている。
このスペーサＳＰ１，ＳＰ２は、ワイヤＢＷ（外部端子ＬＤとチップＣＴの信号電極Ｓｇ（ゲート電極等）とを接続するワイヤ）のループ高さを確保するための部材である。すなわち、チップＣＴのエミッタ電極Ｅが形成された主面ＣＳＥ（図１２参照）には信号電極Ｓｇ（ゲート電極）が配置されている。このため、現状の大きさの金属電極ＥＥとチップＣＴのエミッタ電極ＥとをスペーサＳＰ１を介さず接合すると、金属電極ＥＥが信号電極Ｓｇに被さり外部端子ＬＤと信号電極Ｓｇとを接続できない。したがって、スペーサＳＰ１を用いない場合は、チップＣＴの信号電極Ｓｇが露出するように金属電極ＥＥを小さくしなければならないので、金属電極ＥＥの露出面積が小さくなり、上記した電気的および熱的効果が低下する。これに対して、金属電極ＥＥとチップＣＴのエミッタ電極Ｅとの間にスペーサＳＰ１を設けることで、金属電極ＥＥとチップＣＴとの間にワイヤＢＷを配置する空間を設けることができる。このため、金属電極ＥＥの露出面積を小さくすることなく、外部端子ＬＤとチップＣＴの信号電極とを電気的に接続することができる。すなわち、外部端子ＬＤとチップＣＴの信号電極との接続上の不具合を生じることなく、パッケージＰＫ１の電気的特性および放熱性を向上させることができる。
一方、金属電極ＥＣは、チップ搭載用のダイパッド部としての役割を有している。金属電極ＥＣの平面積は、上記したように２個のチップＣＴ，ＣＤの面積の合計より大きいので、１個の金属電極ＥＣに２個のチップＣＴ，ＣＤを搭載することが可能になっている。そして、金属電極ＥＣは、チップＣＴのコレクタ電極と電気的に接続され、チップＣＤのカソード電極と電気的に接続されている。すなわち、図１４に示すように、金属電極ＥＣの一面（チップ搭載面）は、導電性接着層（ダイボンド材、導電性部材、接続部材、接合材）ｃａｍ５を介してチップＣＴのコレクタ電極と接合されている。また、金属電極ＥＣの一面（チップ搭載面）は、導電性接着層（ダイボンド材、導電性部材、接続部材、接合材）ｃａｍ６を介してチップＣＤのカソード電極と接合されている。
ここで、パッケージＰＫ１，ＰＫ２のオン抵抗を低減する観点からは、導電性接着層ｃａｍ１〜ａｍ６には電気伝導率が高い材料を用いることが好ましい。この電気伝導率が高い材料としては、半田や、その他に、複数（多数）の導電性粒子を樹脂中に含有する導電性樹脂を例示できる。また、例えば、銀（Ａｇ）粒子等のような複数（多数）の導電性粒子が焼結された、焼結金属膜を用いても良い。
ただし、パッケージＰＫ１，ＰＫ２は、製品として完成した後、基板上に実装される。この場合、パッケージＰＫ１，ＰＫ２と基板の接続に用いる接続部材にも、半田や導電性樹脂等、電気伝導率が高い材料を用いることが好ましい。この場合、導電性接着層ｃａｍ１〜ａｍ６は、パッケージＰＫ１，ＰＫ２を実装する際の処理温度に対する耐熱性を備えている必要がある。
例えば、パッケージＰＫ１，ＰＫ２が半田を用いて実装される場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要である。パッケージＰＫ１，ＰＫ２と基板との接続に使用される半田と、上述したパッケージＰＫ１，ＰＫ２の内部で使用される半田が同じ材料（融点）である場合、パッケージＰＫ１，ＰＫ２の実装時の加熱処理（リフロー）によって、パッケージＰＫ１，ＰＫ２の内部の半田が溶融する懸念がある。したがって、パッケージＰＫ１，ＰＫ２の内部およびパッケージＰＫ１，ＰＫ２の実装時に半田を使用する場合、パッケージＰＫ１，ＰＫ２の内部には、パッケージＰＫ１，ＰＫ２の実装で用いる半田よりも融点が高い高融点半田が使用されることが好ましい。
一方、パッケージＰＫ１，ＰＫ２の実装時に導電性樹脂を用いる場合、導電性樹脂の樹脂成分を硬化させるための加熱処理（キュアベイク）が必要になる。しかし、一般に、樹脂の硬化温度は、半田の融点よりも低いので、この場合には、導電性接着層ｃａｍ１〜ｃａｍ６は、半田であっても良いし、導電性樹脂であっても良い。
また、パッケージＰＫ１，ＰＫ２の実装時に半田を用いる場合であっても、樹脂の耐熱温度が半田の融点よりも高いものであれば、その樹脂を母材とする導電性樹脂を導電性接着層ｃａｍ１〜ａｍ６として用いることができる。
＜チップの構成例＞
次に、図９に示すトランジスタＴｒ１（Ｔｒ２）が形成されたチップＣＴについて説明する。図１５左はトランジスタが形成されたチップの主面の平面図、図１５右は図１５左のチップの主面の反対側の主面の平面図である。なお、ハイサイド用のパッケージＰＫ１内のチップＣＴとローサイド用のパッケージＰＫ２内のチップＣＴとは構成が同じなので、両方のチップＣＴを同時に説明する。
チップＣＴは、例えば、シリコン（Ｓｉ）単結晶を主成分とする半導体基板ＳＢＴを有している。チップＣＴの半導体基板ＳＢＴは、主面ＣＳＥ（図１５左）と、その反対側の主面ＣＳＣ（図１５右）とを有している。チップＣＴの主面ＣＳＥ，ＣＳＣの形状は、例えば、略四角形状に形成されている。チップＣＴの主面ＣＳＥ，ＣＳＣの面積は、例えば、等しい。
図１５左に示すように、チップＣＴの主面ＣＳＥには、エミッタ電極（エミッタ電極パッド、表面電極）Ｅと複数の信号電極（信号電極パッド、表面電極）Ｓｇとが露出された状態で配置されている。エミッタ電極Ｅおよび信号電極Ｓｇは、例えば、アルミニウムを主成分として含む金属材料からなる。エミッタ電極Ｅの露出面積は、信号電極Ｓｇの露出面積より大きい。すなわち、大電流が流れるエミッタ電極Ｅの露出面積を大きくすることで、エミッタ電極Ｅのインピーダンスを低減できる。
複数の信号電極Ｓｇのうちの所定の信号電極Ｓｇは、ゲート電極となっている。また、複数の信号電極Ｓｇのうちの所定の信号電極Ｓｇは、センシング電極となっている。このセンシング電極は、エミッタ電極Ｅと一体に形成されており、センシング電極を通じてエミッタ電極Ｅの電圧等を検知できる。センシング電極が露出する開口部と、エミッタ電極Ｅが露出する開口部とが離間している場合、センシング電極にエミッタ電極Ｅを接続するための導電性部材のブリード現象を抑制できる点で好ましい。ただし、変形例としては、センシング電極の開口部とエミッタ電極Ｅの開口部とを分けない場合もある。
また、信号電極Ｓｇとしては、上記したものの他、温度検出用の電極、電圧検知用の電極または電流検知用の電極等、チップＣＴの動作状態の監視用またはチップＣＴの検査用の信号伝送用の電極を設けても良い。
また、図１５右に示すように、チップＣＴの主面ＣＳＣには、コレクタ電極（コレクタ電極パッド、裏面電極）Ｃが露出された状態で配置されている。コレクタ電極Ｃは、例えば、アルミニウムを主成分として含む金属材料からなり、チップＣＴの主面ＣＳＣの全域を覆うように形成されている。図１５左右を比較して分かるように、コレクタ電極Ｃの露出面積は、エミッタ電極Ｅの露出面積よりもさらに大きい。すなわち、大電流が流れるコレクタ電極Ｃの露出面積を大きくすることで、コレクタ電極Ｃのインピーダンスを低減できる。
次に、図１６は図１５のチップの要部断面図である。このチップＣＴには、トランジスタＴｒ１（Ｔｒ２）として、例えば、トレンチゲート型のＩＧＢＴが形成されている。ＩＧＢＴは、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを兼ね備えている。上記したように、トランジスタＴｒ１（Ｔｒ２）はＩＧＢＴに代えてパワーＭＯＳＦＥＴで形成しても良いが、半導体基板ＳＢＴの材料をシリコンとした場合、ＩＧＢＴの方が、半導体基板ＳＢＴの厚さを薄くした状態で耐圧を確保できる。すなわち、ＩＧＢＴの方がオン抵抗を低くできる。ただし、半導体基板ＳＢＴの材料を炭化シリコン（ＳｉＣ）とした場合は、パワーＭＯＳＦＥＴでも半導体基板ＳＢＴの厚さを薄くしても耐圧を確保でき、オン抵抗を低減できる。
このチップＣＴの半導体基板ＳＢＴには、図１６の下層から順に、ｐ＋型の半導体領域ＰＲ１、ｎ＋型の半導体領域ＮＲ１、ｎ−型の半導体領域ＮＲ２およびｐ型の半導体領域ＰＲ２が形成されている。ｐ＋型の半導体領域ＰＲ１は、トランジスタＴｒ１のコレクタ領域となっている。このｐ＋型の半導体領域ＰＲ１は、コレクタ電極Ｃと電気的に接続されている。なお、ｎ＋型の半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、トランジスタＴｒ１がターンオフしているときにパンチスルー現象（ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層がｐ＋型半導体領域ＰＲ１に接触する現象）が生じるのを防止する機能を備えている。また、ｎ＋型半導体領域ＮＲ１は、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量を制限する機能を備えている。
一方、半導体基板ＳＢＴの主面ＣＳＥ側には、その主面ＣＳＥからｐ型の半導体領域ＰＲ２を貫通し、ｎ−型の半導体領域ＮＲ２の途中位置で終端する複数の溝Ｔが形成されている。各溝Ｔの内部には、ゲート絶縁膜ｉＧを介してゲート電極Ｇが埋め込まれている。ゲート絶縁膜ｉＧは、例えば、酸化シリコン膜からなり、ゲート電極Ｇは、例えば、低抵抗な多結晶シリコン膜からなる。各溝Ｔ内のゲート電極Ｇは、互いに電気的に接続されており、上記したゲート電極用の信号電極Ｓｇ（図１５等参照）と電気的に接続されている。さらに、半導体基板ＳＢＴの主面ＣＳＥには、溝Ｔに整合してｎ＋型の半導体領域ＥＲが形成されている。このｎ＋型の半導体領域ＥＲは、トランジスタＴｒ１のエミッタ領域となっている。
この半導体基板ＳＢＴの主面ＣＳＥ上には、絶縁膜ｉＦ１が堆積されている。絶縁膜ｉＦ１は、例えば、酸化シリコン膜からなる。この絶縁膜ｉＦ１上には、上記したエミッタ電極Ｅおよび信号電極Ｓｇ（図１５等参照）が形成されている。エミッタ電極Ｅは、絶縁膜ｉＦ１に形成された開口部Ｈを通じて、下地金属膜Ｂｍを介してｎ＋型の半導体領域ＥＲ（エミッタ領域）およびｐ型の半導体領域ＰＲ２(チェネル形成領域）と電気的に接続されている。
次に、図９に示したダイオードＤｆが形成されたチップＣＤについて説明する。図１７左はダイオードが形成されたチップの主面の平面図、図１７右は図１７左のチップの主面の反対側の主面の平面図である。なお、ハイサイド用のパッケージＰＫ１内のチップＣＤとローサイド用のパッケージＰＫ２内のチップＣＤとは構成が同じなので、両方のチップＣＤを同時に説明する。
チップＣＤは、例えば、シリコン（Ｓｉ）単結晶を主成分とする半導体基板ＳＢＤを有している。チップＣＤの半導体基板ＳＢＤは、主面ＣＳＡ（図１７左）と、その反対側の主面ＣＳＫ（図１７右）とを有している。チップＣＤの主面ＣＳＡ，ＣＳＫの形状は、例えば、略四角形状に形成されている。チップＣＤの主面ＣＳＡ，ＣＳＫの面積は、例えば、等しい。また、図１５と図１７とを比較して分かるように、トランジスタＴｒ１（Ｔｒ２）が形成されたチップＣＴの平面積の方が、ダイオードＤｆ１（Ｄｆ２）が形成されたチップＣＤの平面積よりも大きい。
図１７左に示すように、チップＣＤの主面ＣＳＡには、アノード電極（アノード電極パッド、表面電極）Ａが露出された状態で配置されている。アノード電極Ａは、例えば、アルミニウムを主成分として含む金属材料にシリコン等が添加されてなる。また、図１７右に示すように、チップＣＤの主面ＣＳＫには、カソード電極（カソード電極パッド、裏面電極）Ｋが露出された状態で配置されている。カソード電極Ｋは、例えば、アルミニウムを主成分として含む金属材料からなり、チップＣＤの主面ＣＳＫの全域を覆うように形成されている。
次に、図１８は図１７のチップの要部断面図である。このチップＣＤの半導体基板ＳＢＤには、図１８の下層から順に、ｎ＋型の半導体領域ＮＲ３およびｎ−型の半導体領域ＮＲ４が形成されている。ｎ＋型の半導体領域ＮＲ３は、カソード電極Ｋと電気的に接続されている。
一方、ｎ−型の半導体領域ＮＲ４上には、複数のｐ型の半導体領域ＰＲ３が互いに離間した状態で形成されている。また、複数のｐ型の半導体領域ＰＲ３の間には、ｐ−型半導体領域ＰＲ４が形成されている。上記したアノード電極Ａは、ｐ型の半導体領域ＰＲ３およびｐ−型の半導体領域ＰＲ４と電気的に接続されている。
このようなダイオードＤｆ１（Ｄｆ２）では、アノード電極Ａに正電圧を印加し、カソード電極Ｋに負電圧を印加すると、ｎ−型の半導体領域ＮＲ４とｐ型の半導体領域ＰＲ３との間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極Ａに負電圧を印加し、カソード電極Ｋに正電圧を印加すると、ｎ−型の半導体領域ＮＲ４とｐ型の半導体領域ＰＲ３との間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＤｆ１（Ｄｆ２）を動作させることができる。
＜半導体モジュール（電子装置）の構成例＞
次に、本実施の形態１の半導体モジュール（電子装置、パワーモジュール）の構成例について説明する。図１９は本実施の形態１の半導体モジュールの平面図、図２０は図１９のＩＶ−ＩＶ線の断面図、図２１は図１９の半導体モジュールを構成する容量素子の正面図である。なお、図１９では各種部材を透かして見せているとともに、透過平面視で重なる部材に複数の符号を付している。また、図２０では図面を見易くするためパッケージＰＫ１，ＰＫ２の封止体ＭＢの内部の図示を省略している。
本実施の形態１の半導体モジュールＰＭ１は、上記した三相インバータ回路部ＰＷ１(図９参照)を構成する構造体である。ここでは、例えば、１単位（１相分）のインバータ回路を構成する２個のパッケージＰＫ１，ＰＫ２が平面視で重なった状態で図１９および図２０の横方向に沿って３単位（３相）並んで配置されている。各パッケージＰＫ１，ＰＫ２は、冷却部材ＣＬＭの３段の冷却板ＣＬ１，ＣＬ２，ＣＬ３に挟まれた状態で設置されている。図２０の上段側のパッケージＰＫ１はハイサイド用であり、下段側のパッケージＰＫ２はローサイド用である。
冷却部材（ヒートシンク、放熱部材）ＣＬＭは、例えば、水冷式の冷却装置の本体部であり、例えば、３段の冷却板ＣＬ１，ＣＬ２，ＣＬ３と、給排水ユニットＳＤＵとを備えている。冷却板ＣＬ１，ＣＬ２，ＣＬ３および給排水ユニットＳＤＵは、例えば、熱伝導性の高い銅またはアルミニウムを主成分とする金属からなり、その内部には、例えば、純水等のような冷却水（冷却媒体）を流すための冷却管ＣＬｐ（図２０参照）が設置されている。なお、冷却管ＣＬｐの断面に示した「×」および「・」は、「×」から「・」に向かって冷却水が流れることを示している。
冷却板ＣＬ１，ＣＬ２，ＣＬ３は、例えば、平面視で図１９および図２０の横方向に長い長方形状に形成されている。すなわち、冷却板ＣＬ１，ＣＬ２，ＣＬ３は、一辺ｈ１と、その反対側の一辺ｈ２と、これらに交差する２つの一辺ｈ３，ｈ４とを有している。そして、この冷却板ＣＬ１，ＣＬ２，ＣＬ３は、３相分のパッケージＰＫ１，ＰＫ２を平面視で内包する大きさに形成されている。すなわち、冷却板ＣＬ１，ＣＬ２，ＣＬ３の平面積はパッケージＰＫ１，ＰＫ２の平面積より大きく、各パッケージＰＫ１，ＰＫ２は、その封止体ＭＢの主面ＰＳＥ，ＰＳＣが平面視で冷却板ＣＬ１，ＣＬ２，ＣＬ３に内包された状態で設置されている。
この冷却板ＣＬ１，ＣＬ２，ＣＬ３の一方の一辺ｈ３側には、上記給排水ユニットＳＤＵが設置されている。給排水ユニットＳＤＵは、冷却水の給排水ポート部である。すなわち、冷却水は、給排水ユニットＳＤＵから冷却板ＣＬ１，ＣＬ２，ＣＬ３内の冷却管ＣＬｐに流れて循環した後、給排水ユニットＳＤＵに戻り排水される。なお、冷却部材ＣＬＭは水冷式に限定されるものではなく種々変更可能であり、例えば、放熱フィン等を用いた空冷式の冷却部材を適用することもできる。
また、図１９に示すように、冷却板ＣＬ１，ＣＬ２，ＣＬ３の一方の一辺ｈ１側には、固定フレームＦＦが装着されている。各パッケージＰＫ１，ＰＫ２は、その外部端子ＬＤを固定フレームＦＦで位置決めされた状態で固定されている。
また、冷却板ＣＬ１，ＣＬ２，ＣＬ３の一方の一辺ｈ１に隣接する位置（３相分のパッケージＰＫ１，ＰＫ２の外部端子ＬＤが配置された側面に対向する位置）には、ドライバボードＤＢが設置されている。各パッケージＰＫ１，ＰＫ２の外部端子ＬＤは、ドライバボードＤＢのスルーホール内に挿入され半田等で固定された状態で、ドライバボードＤＢ内の配線と電気的に接続されている。
また、図２０に示すように、最上段の冷却板ＣＬ３の上方には、ＭＣＵ（Micro Controller Unite）ボードＣＢ（図２０参照）が半導体モジュールＰＭ１のほぼ全体を覆うように設置されている。ＭＣＵボードＣＢは、ドライバボードＤＢと交差するように配置されており、それらの交点でＭＣＵボードＣＢの配線とドライバボードＤＢの配線とが電気的に接続されている。
また、図２０に示すように、各パッケージＰＫ１，ＰＫ２と冷却板ＣＬ１，ＣＬ２，ＣＬ３との間には、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂ（上記金属板ＰＣ，ＰＥに相当）が介在されている。すなわち、パッケージＰＫ１と冷却板ＣＬ３との間には、Ｐ端子用のバスバー板（第１端子）ＢＳｐが介在され、パッケージＰＫ１と冷却板ＣＬ２との間には、出力端子用のバスバー板（出力端子）ＢＳｗａが介在されている。また、パッケージＰＫ２と冷却板ＣＬ２との間には出力端子用のバスバー板（出力端子）ＢＳｗｂが介在され、パッケージＰＫ２と冷却板ＣＬ１との間にはＮ端子用のバスバー板（第２端子）ＢＳｎが介在されている。
これらバスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂは、例えば、銅を主成分とする金属平板からなり、パッケージＰＫ１，ＰＫ２（すなわち、チップＣＴ，ＣＤ）と電気的に接続されている。１単位のインバータ回路を構成するバスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂは、その平面視での形状および大きさ（平面積）がほぼ同じであり、平面視で重なるように配置されている。
Ｐ端子用のバスバー板ＢＳｐは、パッケージＰＫ１に対向する一面（第９面）と、その反端側の一面（第１０面）とを有している。Ｎ端子用のバスバー板ＢＳｎは、パッケージＰＫ２に対向する一面（第１１面）と、その反端側の一面（第１２面）とを有している。Ｐ端子用のバスバー板ＢＳｐは、引出部ＢＳｐａと電気的に接続され、Ｎ端子用のバスバー板ＢＳｎは引出部ＢＳｎａと電気的に接続されている。
また、出力端子用のバスバー板ＢＳｗａは、パッケージＰＫ１に対向する一面（第１３面）と、その反端側の一面（第１４面）とを有し、出力端子用のバスバー板ＢＳｗｂは、パッケージＰＫ２に対向する一面（第１５面）と、その反端側の一面（第１６面）とを有している。これら出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂは、共通の引出部ＢＳｗｄと接続され互いに電気的に接続されている。なお、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂについては後述する。
また、図１９に示すように、冷却板ＣＬ１，ＣＬ２，ＣＬ３の他方の一辺ｈ２側（引出部ＢＳｐａ，ＢＳｎａ，ＢＳｗｄ側）には、上記した容量素子Ｃｓが設置されている。容量素子Ｃｓは、例えば、□型のフィルムコンデンサからなり、１単位（１相分）のインバータ回路毎に配置されている。容量素子Ｃｓは、例えば、冷却板ＣＬ１，ＣＬ２，ＣＬ３の一辺ｈ２に対向する一辺（第３辺）ｈ５と、その反対側の一辺ｈ６と、これらに交差する一辺ｈ７，ｈ８とで囲まれた平面視で長方形の形状に形成されている。また、図２１に示すように、容量素子Ｃｓの正面（パッケージＰＫ１，ＰＫ２と対向する面）には、Ｐ端子用のソケットＣＳｐ、貫通孔ＣｈおよびＮ端子用のソケットＣＳｎが配置されている。Ｐ端子用のソケットＣＳｐは容量素子Ｃｓの一方の電極と電気的に接続され、Ｎ端子用のソケットＣＳｎは容量素子Ｃｓの他方の電極と電気的に接続されている。
また、貫通孔Ｃｈは、図１９に示すように、容量素子Ｃｓの正面からその反対側の面まで貫通するように形成されている。出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂの共通の引出部ＢＳｗｄは、貫通孔Ｃｈを通じて容量素子Ｃｓを貫通し、容量素子Ｃｓの一辺ｈ６側から突出されている。この共通の引出部ＢＳｗｄの突出部には、電流センサＳＳが設置されている。この電流センサＳＳは、１単位（１相分）のインバータ回路の出力電流を検出する検出器であり、各インバータ回路の出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂの共通の引出部ＢＳｗｄと電気的に接続されている。
なお、上記の説明では、三相インバータ回路を構成する構造体を半導体モジュール（電子装置）としたが、１単位（１相分）のインバータ回路を構成する構造体（パッケージＰＫ１，ＰＫ２、容量素子Ｃｓ、冷却部材ＣＬＭおよびバスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂ等を含む単位構造体）を半導体モジュール（電子装置）とすることもできる。
次に、本実施の形態１の半導体モジュールＰＭ１を構成する単位構造体の構成例について説明する。図２２は図１９のＶ−Ｖ線の断面図、図２３は図２０の破線で囲んだ領域の拡大断面図である。
１単位（１相分）のインバータ回路を構成するパッケージＰＫ１，ＰＫ２は、その金属電極ＥＣを上に向け、金属電極ＥＥを下に向けて、冷却板ＣＬ１〜ＣＬ３の間に挟まれた状態で設置されている。
上段のパッケージＰＫ１の金属電極ＥＣは、半田等のような導電性接着層（第１導体層）ａｍ１を介してＰ端子用のバスバー板ＢＳｐと密着状態で接合され電気的に接続されている。これにより、パッケージＰＫ１の金属電極ＥＣとバスバー板ＢＳｐとの間の熱伝導性を高めることができる。また、このバスバー板ＢＳｐは、絶縁部材（第１絶縁体、第５絶縁体）ｉｍ１を介して冷却板（第１冷却体、第４冷却体）ＣＬ３と密着状態で接合されている。この絶縁部材ｉｍ１により、バスバー板ＢＳｐ（パッケージＰＫ１の金属電極ＥＣ）と冷却板ＣＬ３とは電気的に絶縁されている。絶縁部材ｉｍ１は、薄い絶縁板と放熱グリース（図２１、図２２には図示せず）とを有している。絶縁部材ｉｍ１の薄い絶縁板は、例えば、セラミックからなる。絶縁部材ｉｍ１の放熱グリースは、熱伝導性の高い絶縁材料からなり、部材間の隙間に埋め込まれている。これにより、放熱グリースを使用しない場合に比べて、バスバー板ＢＳｐと冷却板ＣＬ３との間の熱抵抗を低減できる。
また、上段のパッケージＰＫ１の金属電極ＥＥは、半田等のような導電性接着層（第３導体層）ａｍ２を介して出力端子用のバスバー板ＢＳｗａと密着状態で接合され電気的に接続されている。これにより、パッケージＰＫ１の金属電極ＥＥとバスバー板ＢＳｗａとの間の熱伝導性を高めることができる。さらに、このバスバー板ＢＳｗａは、絶縁部材（第３絶縁体）ｉｍ２を介して冷却板ＣＬ２と密着状態で接合されている。この絶縁部材ｉｍ２により、バスバー板ＢＳｗａ（パッケージＰＫ１の金属電極ＥＥ）と冷却板ＣＬ２とは電気的に絶縁されている。絶縁部材ｉｍ２の構成は、絶縁部材ｉｍ１と同じである。したがって、絶縁部材ｉｍ２を使用しない場合（放熱グリースを使用しない場合）に比べて、バスバー板ＢＳｗａと冷却板ＣＬ２との間の熱抵抗を低減できる。
下段のパッケージＰＫ２の金属電極ＥＣは、半田等のような導電性接着層（第３導体層）ａｍ３を介して出力端子用のバスバー板ＢＳｗｂと密着状態で接合され電気的に接続されている。これにより、パッケージＰＫ２の金属電極ＥＣとバスバー板ＢＳｗｂとの間の熱伝導性を高めることができる。また、このバスバー板ＢＳｗｂは、絶縁部材（第４絶縁体）ｉｍ３を介して冷却板ＣＬ２と密着状態で接合されている。この絶縁部材ｉｍ３により、バスバー板ＢＳｗｂ（パッケージＰＫ２の金属電極ＥＣ）と冷却板ＣＬ２とは電気的に絶縁されている。絶縁部材ｉｍ３の構成は、絶縁部材ｉｍ１と同じである。したがって、絶縁部材ｉｍ３を使用しない場合（放熱グリースを使用しない場合）に比べて、バスバー板ＢＳｗｂと冷却板ＣＬ２との間の熱抵抗を低減できる。
また、下段のパッケージＰＫ２の金属電極ＥＥは、半田等のような導電性接着層（第２導体層）ａｍ４を介してＮ端子用のバスバー板ＢＳｎと密着状態で接合され電気的に接続されている。これにより、パッケージＰＫ２の金属電極ＥＥとバスバー板ＢＳｎとの間の熱伝導性を高めることができる。また、このバスバー板ＢＳｎは、絶縁部材（第２絶縁体、第６絶縁体）ｉｍ４を介して冷却板（第２冷却体、第５冷却体）ＣＬ１と密着状態で接合されている。この絶縁部材ｉｍ４により、バスバー板ＢＳｎ（パッケージＰＫ２の金属電極ＥＥ）と冷却板ＣＬ１とは電気的に絶縁されている。絶縁部材ｉｍ４の構成は、絶縁部材ｉｍ１と同じである。したがって、絶縁部材ｉｍ４を使用しない場合（放熱グリースを使用しない場合）に比べて、バスバー板ＢＳｎと冷却板ＣＬ１との間の熱抵抗を低減できる。
また、図２２に示すように、Ｐ端子用のバスバー板ＢＳｐの引出部ＢＳｐａは、ソケットＣＳｐを通じて容量素子Ｃｓの一方の電極と電気的に接続されている。また、Ｎ端子用のバスバー板ＢＳｎの引出部ＢＳｎａは、ソケットＣＳｎを通じて容量素子Ｃｓの他方の電極と電気的に接続されている。さらに、出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂは、接続金具ＢＳｗｅを通じて共通の引出部ＢＳｗｄと機械的および電気的に接続されている。この共通の引出部ＢＳｗｄは、容量素子Ｃｓとは直接的に電気的に接続されておらず、上記Ｕ端子、Ｖ端子またはＷ端子に電気的に接続される。
次に、図２４左右は図１９の半導体モジュールの単位構造体の要部平面図である。図２４左は上段のパッケージＰＫ１側を示し、図２４右は下段のパッケージＰＫ２側を示している。なお、図２４では各種部材を透かして見せているとともに、透過平面視で重なる部材に複数の符号を付している。
バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂは、例えば、平面視で略四角形状に形成されている。すなわち、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂは、容量素子Ｃｓの一辺（第３辺）ｈ５に対向する一辺（第１辺、第４辺）ｈ９と、その反対側の一辺（第２辺）ｈ１０と、これらに交差する２つの一辺（第５辺）ｈ１１，ｈ１２とを有している。
このバスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂの平面積は、パッケージＰＫ１，ＰＫ２の封止体ＭＢおよび金属電極ＥＣ，ＥＥの平面積より大きく、冷却板ＣＬ１，ＣＬ２，ＣＬ３の平面積より小さく形成されている。そして、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂは、パッケージＰＫ１，ＰＫ２の金属電極ＥＣ，ＥＥを平面視で内包するように、パッケージＰＫ１，ＰＫ２の封止体ＭＢおよび金属電極ＥＣ，ＥＥに平面視で重なっている。また、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂは、パッケージＰＫ１，ＰＫ２の２個のチップＣＴ，ＣＤを平面視で内包するように、パッケージＰＫ１，ＰＫ２の封止体ＭＢおよび金属電極ＥＣ，ＥＥに平面視で重なっている。
このため、本実施の形態１では、パッケージＰＫ１，ＰＫ２で生じた熱を、大面積の金属電極ＥＣ，ＥＥから大面積のバスバー板ＢＳｐ，ＢＳｗａ，ＢＳｗｂ，ＢＳｎに伝えることができるので、熱伝導性を高めることができる。その上、パッケージＰＫ１，ＰＫ２の金属電極ＥＣ，ＥＥに伝わった熱を、金属電極ＥＣ，ＥＥより大面積のバスバー板ＢＳｐ，ＢＳｗａ，ＢＳｗｂ，ＢＳｎで広い範囲に拡散させて冷却板ＣＬ３，ＣＬ２，ＣＬ１に伝えることができる。さらに、パッケージＰＫ１，ＰＫ２の間、すなわち、出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂの間にも冷却板ＣＬ２が介在されており、パッケージＰＫ１，ＰＫ２を冷却板ＣＬ１，ＣＬ２，ＣＬ３で挟み込む構成になっている。これらにより、パッケージＰＫ１，ＰＫ２の放熱性を向上させることができる。したがって、半導体モジュールＰＭ１の信頼性（パフォーマンス）を向上させることができる。しかも、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂの平面積は冷却板ＣＬ１，ＣＬ２，ＣＬ３の平面積より小さいので、半導体モジュールＰＭ１の大型化を招くこともない。したがって、小型で性能および信頼性の高い半導体モジュールＰＭ１を提供することができる。また、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂを用いて上記金属板ＰＣ，ＰＥ（図６等参照）を構成しているので、部品点数が増えることもない。
ただし、ここでは、パッケージＰＫ１，ＰＫ２の金属電極ＥＣ，ＥＥを平面視で内包するようにバスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂを配置した場合を説明したが、これに限定されるものではない。例えば、パッケージＰＫ１，ＰＫ２の封止体ＭＢの主面ＰＳＥ，ＰＳＣ（図１１等参照）を平面視で内包するようにバスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂを配置しても良い。これにより、パッケージＰＫ１，ＰＫ２の放熱性をより一層向上させることができる。
また、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂの平面積をパッケージＰＫ１，ＰＫ２の金属電極ＥＣ，ＥＥの平面積より大きくしたことにより、各インバータ回路のコレクタ電極Ｃおよびエミッタ電極Ｅ側の電気抵抗を低減できるので、半導体モジュールＰＭ１の電気的特性および信頼性を向上させることができる。
また、本実施の形態１では、パッケージＰＫ１，ＰＫ２の外部端子ＬＤと、バスバー板ＢＳＰ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂの引出部ＢＳｐａ，ＢＳｎａ、ＢＳｗｄとが真逆の位置に配置されている。すなわち、パッケージＰＫ１，ＰＫ２の外部端子ＬＤは、冷却板ＣＬ１，ＣＬ２，ＣＬ３の一方の一辺ｈ１に交差するように配置されている。これに対して、バスバー板ＢＳＰ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂの引出部ＢＳｐａ，ＢＳｎａ、ＢＳｗｄは冷却板ＣＬ１，ＣＬ２，ＣＬ３の他方の一辺ｈ２に交差するように配置されている。これは、以下の理由からである。
すなわち、インバータ回路のバスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂの引出部ＢＳｐａ，ＢＳｎａ，ＢＳｗｄには大電流が流れるのでノイズに強く耐圧も高い構成になっている。これに対して、パッケージＰＫ１，ＰＫ２の外部端子ＬＤには制御用の小信号電流が流れるのでノイズに弱く耐圧も相対的に低い構成になっている。したがって、引出部ＢＳｐａ，ＢＳｎａ，ＢＳｗｄと外部端子ＬＤとを同じ位置に配置してしまうと、引出部ＢＳｐａ，ＢＳｎａ，ＢＳｗｄに流れる大電流の影響で外部端子ＬＤにノイズが生じたり、外部端子ＬＤ側が破壊したりする。
そこで、本実施の形態１では、引出部ＢＳｐａ，ＢＳｎａ，ＢＳｗｄと外部端子ＬＤとを真逆に配置したことにより、引出部ＢＳｐａ，ＢＳｎａ，ＢＳｗｄ側から外部端子ＬＤにノイズが伝わるのを抑制または防止できる。また、外部端子ＬＤ側の耐圧を確保できる。したがって、半導体モジュールＰＭ１の電気的特性および信頼性を向上させることができる。ただし、引出部ＢＳｐａ，ＢＳｎａ，ＢＳｗｄと外部端子ＬＤとの位置関係は真逆であることに限定されるものではなく、例えば、９０度ずれた位置に配置しても良い。すなわち、外部端子ＬＤを冷却板ＣＬ１，ＣＬ２，ＣＬ３の一辺ｈ１に交差するように配置し、引出部ＢＳｐａ，ＢＳｎａ，ＢＳｗｄのいずれか１つまたは全部を冷却板ＣＬ１，ＣＬ２，ＣＬ３の一辺ｈ３または一辺ｈ４に交差するように配置しても良い。
次に、図２５は図１９の半導体モジュールの単位構造体の要部拡大平面図、図２６は図１９のＶ−Ｖ線の概略要部断面図である。なお、図２５では各種部材を透かして見せているとともに、透過平面視で重なる部材に複数の符号を付している。また、図２６では半導体モジュールの容量素子の接続関係を示している。
図２５に示すように、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂの一辺ｈ９，ｈ１０の長さＬｘ１は、これに交差する一辺ｈ１１，ｈ１２の長さＬｘ２より大きい。また、容量素子Ｃｓの一辺（第３辺）ｈ５とバスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂの一辺（第１辺、第４辺）ｈ９との間の長さＬｘ３は、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗａ，ＢＳｗｂの一辺ｈ１１，ｈ１２の長さＬｘ２より小さい。このような構成により、図２６に示すように、容量素子Ｃｓの一対の電極間の距離を短くできる。すなわち、容量素子Ｃｓの一対の電極間の電気抵抗を低減できるので、半導体モジュールＰＭ１の回路特性を向上させることができる。
次に、図２７は図１９の半導体モジュールの冷却水の循環例を示した平面図、図２８は図２７の半導体モジュールの単位構造体の要部拡大平面図である。なお、矢印は冷却水の流れる方向を示している。
図２７に示すように、冷却板ＣＬ１，ＣＬ２，ＣＬ３の一方の一辺ｈ３の給排水ユニットＳＤＵから注入された冷却水は、複数のパッケージＰＫ１，ＰＫ２を通過して冷却板ＣＬ１，ＣＬ２，ＣＬ３の長手方向に沿って他方の一辺ｈ４の近傍まで流れる。そして、冷却水は、他方の一辺ｈ４の近傍で折り返し、再び複数のパッケージＰＫ１，ＰＫ２を通過して冷却板ＣＬ１，ＣＬ２，ＣＬ３の一方の一辺ｈ３の給排水ユニットＳＤＵに戻るようになっている。これにより、複数のパッケージＰＫ１，ＰＫ２を冷却することができる。特に、本実施の形態１では、図２８に示すように、トランジスタＴｒ１，Ｔｒ２（図１０等参照）が形成されたチップＣＴの方が、ダイオードＤｆ（図１０等参照）が形成されたチップＣＤより先に冷却されるように、冷却水の流れ方が設定されている。これにより、発熱温度が最も高くなるチップＣＴを、より低い温度の冷却水で冷却できるので、パッケージＰＫ１，ＰＫ２の冷却効率を向上させることができる。
＜半導体モジュール（電子装置）の製造方法例＞
＜パッケージ（半導体装置）の製造方法例＞
次に、本実施の形態１の半導体モジュールを構成するパッケージＰＫ１，ＰＫ２の製造方法例について説明する。図２９〜図３２は図１９の半導体モジュールを構成するパッケージの製造工程のフローを示す説明図である。なお、図２９〜図３１では、各ステップの概要を示す平面図および断面図を付し、図３２では、各ステップの概要を示す平面図を付している。また、上記したようにパッケージＰＫ１，ＰＫ２の構造は同じなので、代表してパッケージＰＫ１の製造方法例を説明する。
まず、図２９に示すように、リードフレームＬＤＦを組立エリアに配置する（工程Ｓｔ１）。リードフレームＬＤＦは、例えば、銅を主成分とする金属からなり、その形状は、例えば、エッチング加工またはプレス加工により形成されている。このリードフレームＬＤＦは、複数のリード部ＬＤａと、吊リード部ＬＤｂ，ＬＤｃと、ダムバー部ＬＤｄとを一体で有している。また、リードフレームＬＤＦのチップ搭載領域には、金属板ＥＣＰが吊りリード部ＬＤｂ，ＬＤｃに吊られた状態で配置されている。なお、図２９のリードフレーム配置工程での下段の断面図は、図２９のリードフレーム配置工程での上段の平面図のＶＩ−ＶＩ線の断面図である。金属板ＥＣＰは、金属電極ＥＣを形成する部材であり、リードフレームＬＤＦ（複数のリード部ＬＤａ、吊リード部ＬＤｂ，ＬＤｃおよびダムバー部ＬＤｄ）より厚く形成されている。吊リード部ＬＤｃに形成された貫通孔Ｌｈ２は、金属板ＥＣＰが封止ＭＢ（図１１等参照）から剥離し難くするための孔である。
続いて、金属板ＥＣＰ上にチップＣＴ，ＣＤを搭載する（工程Ｓｔ２）。すなわち、金属板ＥＣＢ上においてチップＣＴ，ＣＤの各々の搭載領域にペースト状の導電性接着層等を塗布した後、その各々の搭載領域の導電性接着層にチップＣＴ，ＣＤを押し付けて、チップＣＴ，ＣＤを金属板ＥＣＰ上に搭載する。なお、図２９のチップ搭載工程での下段の断面図は、図２９のチップ搭載工程での上段の平面図のＶＩ−ＶＩ線の断面図である。
チップＣＴは、そのコレクタ電極を金属板ＥＣＰに対向させた状態で搭載されている。チップＣＴのコレクタ電極は金属板ＥＣＰと電気的に接続されている。また、チップＣＤは、そのカソード電極を金属板ＥＣＰに対向させた状態で搭載されている。チップＣＤのカソード電極は金属板ＥＣＰと電気的に接続されている。なお、導電性接着層としては、例えば、高融点はんだを挙げることができる。また、ここでは、金属板ＥＣＰとリードフレームＬＤＦとが一体的に接続されている場合を例示したが、これに限定されるものではない。例えば、個片化状態の金属板ＥＣＰにチップＣＴ，ＣＤを搭載した後に、リードフレームＬＤＦの吊リード部ＬＤｂ，ＬＤｃを金属板ＥＣＰと接続する方法を採用しても良い。
次いで、図３０に示すように、リードフレームＬＦのリード部ＬＤａとチップＣＴの信号電極ＳｇとをワイヤＢＷで電気的に接続する（工程Ｓｔ３）。ワイヤＢＷは、例えば、アルミニウムを主成分とする金属からなるが、これに限定されるものではなく、例えば、金や銅を主成分とする金属で構成しても良い。なお、図３０のワイヤボンド工程での下段の断面図は、図３０のワイヤボンド工程の上段の平面図のＶＩＩ−ＶＩＩ線の断面図である。
続いて、チップＣＴ上にスペーサＳＰ１を搭載し、チップＣＤ上にスペーサＳＰ２を搭載する(工程Ｓｔ４)。すなわち、チップＣＴのエミッタ電極Ｅ上およびチップＣＤのアノード電極Ａ上にペースト状の導電性接着層等を塗布した後、その各々にスペーサＳＰ１，ＳＰ２を押し付けて、スペーサＳＰ１，ＳＰ２をチップＣＴ，ＣＤ上に搭載する。スペーサＳＰ１，ＳＰ２は、例えば、銅を主成分とする金属からなる。スペーサＳＰ１はチップＣＴのエミッタ電極Ｅと電気的に接続され、スペーサＳＰ２はチップＣＤのアノード電極Ａと電気的に接続される。なお、図３０のスペーサ搭載工程での下段の断面図は、図３０のスペーサ搭載工程の上段の平面図のＶＩＩ−ＶＩＩ線の断面図である。
次いで、図３１に示すように、スペーサＳＰ１，ＳＰ２上に、金属板ＥＥＰを搭載する(工程Ｓｔ５)。すなわち、スペーサＳＰ１，ＳＰ２上にペースト状の導電性接着層等を塗布した後、その上に金属板ＥＥＰを押し付けて、金属板ＥＥＰをスペーサＳＰ１，ＳＰ２上に搭載する。金属板ＥＥＰは、上記した金属電極ＥＥを構成する部材であり、例えば、銅を主成分とする金属からなる。金属板ＥＥＰにおいて、リード部ＬＤａ側の辺と、その反対側の辺とには張出部が形成されている。これら張出部は相対的に薄い金属板からなり、その両方の一部には貫通孔Ｌｈ３が形成されている。この貫通孔Ｌｈ３は、金属板ＥＥＰが封止ＭＢ（図１１等参照）から剥離し難くするための孔である。この金属板ＥＥＰは、スペーサＳＰ１を介してチップＣＴのエミッタ電極Ｅ(図３０等参照)と電気的に接続され、スペーサＳＰ２を介してチップＣＤのアノード電極Ａ(図３０等参照)と電気的に接続される。これにより、チップＣＴのエミッタ電極Ｅと、チップＣＤのアノード電極Ａとは金属板ＥＥＰを通じて電気的に接続される。なお、図３１の金属板搭載工程での下段の断面図は、図３１の金属板搭載工程の上段の平面図のＶＩＩ−ＶＩＩ線の断面図である。
続いて、チップＣＴ，ＣＤ、スペーサＳＰ１，ＳＰ２およびワイヤＢＷ等をトランスファモールド法等により樹脂で封止し、封止体ＭＢを成形する（工程Ｓｔ６）。すなわち、図示しない成形金型（上型および下型）のキャビティ内にリードフレームＤＬＦの封止体成形部位を収容した状態で、成形金型のキャビティ内に樹脂を圧入する。封止体ＭＢを構成する樹脂は、例えば、エポキシ系の熱硬化性樹脂を主成分とし、シリカ等のフィラ粒子を含んでいる。成形金型内で樹脂を加熱して、樹脂の一部がある程度硬化すれば、成形金型からリードフレームＬＤＦを取り出すことができる。そして、リードフレームＬＤＦを成形金型から取り出した後、加熱炉（ベイク炉）でさらに加熱して樹脂を本硬化状態（熱硬化性樹脂成分の全体が硬化した状態）にすると、封止体ＭＢが得られる。その後、封止体ＭＢに対して研削処理を施すことで、封止体ＭＢの主面ＰＳＣ，ＰＳＥから金属板ＥＣＰ，ＥＥＰの一部を露出させる。なお、図３１の封止工程での下段の断面図は、図３１の封止工程の上段の平面図のＶＩＩ−ＶＩＩ線の断面図である。
次いで、封止体ＭＢにマーク等を付した後、図３２に示すように、リードフレームＬＤＦおよび金属板ＥＣＰ，ＥＥＰの露出表面にメッキ処理を施して金属膜（メッキ膜）を形成する（工程Ｓｔ７）。ここでは、リードフレームＬＤＦを、例えば、半田材を含む電解液（メッキ液）に浸し、リードフレームＬＤＦをカソード電極として電流を流す。これにより、封止体ＭＢから露出する金属部分に選択的に金属膜を形成する。この金属膜は、半田等を介してパッケージＰＫ１，ＰＫ２を基板上に実装する際に、半田の濡れ性を向上させる機能を備えている。
続いて、リードフレームＬＤＦの一部を切断してリードフレームＬＤＦからパッケージＰＫ１を切り離す（工程Ｓｔ８）。ここでは、パッケージＰＫ１のリード部ＬＤａ、ダムバー部ＬＤｄ、吊リード部ＬＤｂ，ＬＤｃを適宜切断することでリードフレームＬＤＦからパッケージＰＫ１を分離する。リード部ＬＤａは、パッケージＰＫ１の外部端子ＬＤとなる。なお、この例では、１つのリードフレームＬＤＦから１つのパッケージＰＫ１が取得される場合を示しているが、製造効率を向上させる観点から、１つのリードフレームＬＤＦから複数個のパッケージＰＫ１を取得することもできる。また、ここでは、個片化と同時に吊リード部ＬＤｂ，ＬＤｃを切断したが、これに限定されるものではない。例えば、個片化後のリード部ＬＤａの成形工程時に、リード部ＬＤａの成形や吊リード部ＬＤｂ，ＬＤｃの切断を行っても良い。
その後、パッケージＰＫ１に対して、ベーク処理を施した後、外観検査や電気的試験等を実施し、合格と判定されたもの（良品）を半導体モジュールＰＭ１に実装する。あるいは、半導体モジュールＰＭ１を別の場所で組み立てる場合には、良品のパッケージＰＫ１を、製品として出荷する。
＜半導体モジュール（電子装置）の組立方法例＞
次に、本実施の形態１の半導体モジュールの組立工程について図３３のフローに沿って図３４〜図４３を参照して説明する。図３３は図１９の半導体モジュールの組立フローを示す説明図、図３４〜図３６は図１９の半導体モジュールの組立工程中の要部断面図、図３７〜図４３は図３６の組立工程後の半導体モジュールの組立工程中の平面図である。なお、図３７〜図４３では各種部材を透かして見せているとともに、透過平面視で重なる部材に複数の符号を付している。
まず、図３４に示すように、パッケージＰＫ１（ＰＫ２）の封止体ＭＢの主面ＰＳＣ，ＰＳＥから露出する金属電極ＥＣ，ＥＥ（ＥＣ，ＥＥ）に、半田等のような導電性接着層ａｍ１（ａｍ３），ａｍ２（ａｍ４）を介してバスバー板ＢＳｐ（ＢＳｗｂ），ＢＳｗａ（ＢＳｎ）を接合する（工程ＭＳｔ１）。導電性接着層ａｍ１〜ａｍ４の厚さは、例えば、０．１ｍｍ程度である。
続いて、図３５に示すように、バスバー板ＢＳｐと冷却板ＣＬ３との各々の対向面、バスバー板ＢＳｗａと冷却板ＣＬ２との各々の対向面、バスバー板ＢＳｗｂと冷却板ＣＬ２との各々の対向面およびバスバー板ＢＳｎと冷却板ＣＬ１との各々の対向面に放熱グリースＧｒを印刷する（工程ＭＳｔ２）。放熱グリースＧｒは、例えば、シリコーングリース等のような放熱性の高い絶縁材料からなり、その厚さは、例えば、０．１５ｍｍ程度である。
続いて、バスバー板ＢＳｐと冷却板ＣＬ３との間、バスバー板ＢＳｗａと冷却板ＣＬ２との間、バスバー板ＢＳｗｂと冷却板ＣＬ２との間およびバスバー板ＢＳｎと冷却板ＣＬ１と間に、絶縁板ｉｐを介在させる。絶縁板ｉｐは、例えば、高熱伝導セラミックまたは絶縁フィルムからなり、その厚さは、例えば、０．２５ｍｍ程度である。
その後、その状態で、図３６の矢印で示すように、冷却板ＣＬ３と冷却板ＣＬ１とを互いに接近する方向に圧する。これにより、冷却板ＣＬ３とバスバー板ＢＳｐとを絶縁部材ｉｍ１で接合し、冷却板ＣＬ２とバスバー板ＢＳｗａ，ＢＷｗｂとを絶縁部材ｉｍ２，ｉｍ３で接合し、冷却板ＣＬ１とバスバー板ＢＳｎとを絶縁部材ｉｍ４で接合する（工程ＭＳｔ３）。この圧接方法としては、例えば、冷却板ＣＬ１，ＣＬ３間をネジで止めることで加圧する方法または別途用意したバネ部材で加圧する方法等がある。
その後、図３７に示すように、冷却板ＣＬ１〜ＣＬ３に給排水ユニットＳＤＵおよび配管ＰＰ１等を取り付けて、モジュール本体を組立てる（工程ＭＳｔ４）。
一方、上記したモジュール本体の組立工程と並行して、上記したドライバボードＤＢやＭＣＵボードＣＢ等のような制御ボードを組立てる。すなわち、各制御ボードを設計（工程ＢＳｔ１）した後、制御ボード同士を電気的に接続する（工程ＢＳｔ２）。
次いで、図３８に示すように、図３７で示したモジュール本体をモジュール筐体ＭＥｎ等のようなケース内に収容する（工程ＰＳｔ１）。続いて、図３９に示すように、容量素子Ｃｓをモジュール筐体ＭＥｎ内に収容し、各容量素子Ｃｓの配線接続を実施する（工程ＰＳｔ２）。ここでは、例えば、容量素子Ｃｓの一対の電極とバスバー板ＢＳｐ，ＢＳｎとをソケット等を通じて電気的に接続する。また、容量素子Ｃｓをボルト等で固定する。その後、図４０に示すように、電流センサＳＳを設置する（工程ＰＳｔ３）。この電流センサＳＳは、後の工程で、ソケット等を通じて引出部ＢＳｗｄ（図１９、図２２等参照）と電気的に接続される。
次いで、図４１に示すように、上記した制御ボード（ドライバボードＤＢおよびＭＣＵボードＣＢ）を設置する（工程ＰＳｔ４）。ここでは、パッケージＰＫ１，ＰＫ２の外部端子ＬＤをドライボードＤＢのスルーホール内に挿入して半田等で接合する。また、各種配線間を、ソケット等を通じて電気的に接続する。
続いて、図４２に示すように、パッケージＰＫ１，ＰＫ２のＵＶＷ相配線となる引出部ＢＳｗｄを設置する。また、各種の制御配線や電源配線を接続する（工程ＰＳｔ５）。その後、図４３に示すように、給排水用の配管ＰＰ１と配管ＰＰ２とを、ソケット等を通じて機械的に接続する（工程ＰＳｔ６）。このようにして半導体モジュールＰＭ１を組立てる。その後、半導体モジュールＰＭ１に対して外観検査や電気的試験等の試験を実施し、合格と判定されたものを製品として出荷する。
（実施の形態１の変形例１）
次に、実施の形態１の変形例１に係る半導体モジュール（電子装置）の構成例について説明する。図４４は実施の形態１の変形例１の半導体モジュールの平面図、図４５は図４４のＶＩＩＩ−ＶＩＩＩ線の断面図である。また、図４６は図４４のＩＸ−ＩＸ線の断面図、図４７は図４５の破線で囲んだ領域の拡大断面図である。また、図４８左は図４４の半導体モジュールの単位構造体の要部斜視図、図４８右は図４８左の半導体モジュールの単位構造体の要部分解斜視図である。なお、図４４では、各種部材を透かして見せているとともに、透過平面視で重なる部材に複数の符号を付している。また、図４５では図面を見易くするためパッケージＰＫ１，ＰＫ２の封止体ＭＢ内部の図示を省略している。
本実施の形態１の変形例１の半導体モジュールＰＭ２では、図４４〜図４７に示すように、半導体モジュールＰＭ２の各単位構造体の主要部（パッケージＰＫ１，ＰＫ２を有する部分）の幅方向（一辺ｈ１に沿う方向）の両側に給排水ユニットＳＤＵが設置されている。すなわち、冷却部材ＣＬＭの給排水ユニットＳＤＵが、半導体モジュールＰＭ２の各単位構造体の主要部を挟むように配置されている。
また、図４５および図４７に示すように、半導体モジュールＰＭ２の各単位構造体において中段の冷却板ＣＬ２は、２つに分割されている。そして、２分割された冷却板ＣＬ２，ＣＬ２の間には、支持板（導体部材）ＳＰＰが設置されている。この支持板ＳＰＰは、例えば、銅を主成分とする金属板からなり、図４８に示すように、出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂの対向面間において、それらの幅方向（一辺ｈ１に沿う方向）の中央に配置され、出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂの各々の対向面に接合されている。すなわち、支持板ＳＰＰの幅方向（短方向）の両端部は、それに対向するバスバー板ＢＳｗａ，ＢＳｗｂの一面に形成された溝Ｇｖ内に嵌り込んだ状態で、バスバー板ＢＳｗａ，ＢＳｗｂと接合（圧接：かしめ圧接等）されている。
これにより、出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂ同士は、支持板ＳＰＰを通じて電気的に接続されている。このため、バスバー板ＢＳｗａ，ＢＳｗｂ間の抵抗、すなわち、パッケージＰＫ１のエミッタ電極とパッケージＰＫ２のコレクタ電極との間の抵抗を前記実施の形態１の場合よりも低減できる。したがって、半導体モジュールＰＭ２の電気的特性を向上させることができる。なお、支持板ＳＰＰと冷却板ＣＬ２との間には絶縁部材(図示せず)が介在されており、支持板ＳＰＰと冷却板ＣＬ２とは電気的に絶縁されている。また、支持板ＳＰＰは、出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂの共通の引出部ＢＳｗｄも構成している。
次に、図４９は図４４のＸ−Ｘ線の概略要部断面図である。ここでは、変形例１の半導体モジュールの容量素子の接続関係を示している。
上記図２４で説明した構成は、ほぼ同じである。また、本実施の形態１の変形例１では、上記したようにバスバー板ＢＳｗａ，ＢＳｗｂ間に支持板ＳＰＰが設置されている。これにより、図４９に示すように、出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂが冷却板ＣＬ２を迂回することなく支持板ＳＰＰを通じて電気的に接続されるので、容量素子Ｃｓの一対の電極間の距離を前記実施の形態１の場合より短くできる。すなわち、容量素子Ｃｓの一対の電極間の抵抗をさらに低減できるので、半導体モジュールＰＭ２の回路特性をさらに向上させることができる。
次に、図５０は図４４の半導体モジュールの冷却水の循環例を示した半導体モジュールの単位構造体の要部拡大平面図、図５１は図４４の半導体モジュールの冷却水の循環例を示した半導体モジュールの単位構造体の要部拡大断面図である。なお、矢印は冷却水の流れる方向を示している。
この場合、パッケージＰＫ１，ＰＫ２を挟む両側の各給排水ユニットＳＤＵから注入された冷却水が、パッケージＰＫ１，ＰＫ２の幅方向中央（すなわち、支持板ＳＰＰの配置位置）まで流れ、そこで折り返して注入元の各給排水ユニットＳＤＵに戻るようになっている。また、この場合も、トランジスタＴｒ１，Ｔｒ２が形成されたチップＣＴの方が、ダイオードＤｆが形成されたチップＣＤより先に冷却されるように、冷却水の流れ方が設定されている。これにより、前記実施の形態１と同様に、パッケージＰＫ１，ＰＫ２の冷却効率を向上させることができる。
これ以外の構成や効果は、前記実施の形態１と同じである。また、半導体モジュールＰＭ２の製造方法も前記実施の形態１とほぼ同じである。
（実施の形態１の変形例２）
次に、実施の形態１の変形例２に係る半導体モジュール（電子装置）の構成例について説明する。図５２は本実施の形態１の変形例２の半導体モジュールの平面図、図５３は図５２のＶＩＩＩ−ＶＩＩＩ線の断面図である。また、図５４は図５２のＸＩ−ＸＩ線の断面図、図５５は図５３の破線で囲んだ領域の拡大断面図である。また、図５６は図５２のＸ−Ｘ線の概略要部断面図である。なお、図５２では、各種部材を透かして見せているとともに、透過平面視で重なる部材に複数の符号を付している。また、図５３では図面を見易くするためパッケージＰＫ１，ＰＫ２の封止体ＭＢ内部の図示を省略している。また、図５６は、変形例２の半導体モジュールの容量素子の接続関係を示している。
図５２および図５３に示すように、この変形例２の半導体モジュールＰＭ３を構成する冷却部材ＣＬＭの構造は、前記変形例１とほぼ同じである。また、冷却水の循環例も前記変形例１と同じである。ただし、変形例２の半導体モジュールＰＭ３では、出力端子用のバスバー板ＢＳｗａ，ＢＳｗｂの間に支持板ＳＰＰは介在されておらず、中段の冷却板ＣＬ２が２分割されていない。
また、この変形例２の半導体モジュールＰＭ３では、図５４に示すように、パッケージＰＫ１，ＰＫ２の配置が、前記実施の形態１(図２２等参照)および変形例１（図４６等参照）のパッケージＰＫ１，ＰＫ２の配置に対して裏返しになっている。すなわち、パッケージＰＫ１，ＰＫ２は、その金属電極ＥＥを上に向け、金属電極ＥＣを下に向けた状態で冷却板ＣＬ１〜ＣＬ３の間に設置されている。
上段のパッケージＰＫ１の金属電極ＥＣは、図５４の上から順に、導電性接着層ａｍ１、Ｐ端子用のバスバー板ＢＳｐおよび絶縁部材（第７絶縁体）ｉｍ１を介して冷却板（第６冷却体）ＣＬ２と密着状態で接合されている。また、上段のパッケージＰＫ１の金属電極ＥＥは、図５４の下から順に、導電性接着層ａｍ２、出力端子用のバスバー板ＢＳｗａおよび絶縁部材（第９絶縁体）ｉｍ２を介して冷却板（第７冷却体）ＣＬ３と密着状態で接合されている。
一方、下段のパッケージＰＫ２の金属電極ＥＣは、図５４の上から順に、導電性接着層ａｍ３、出力端子用のバスバー板ＢＳｗｂおよび絶縁部材（第１０絶縁体）ｉｍ３を介して冷却板（第８冷却体）ＣＬ１と密着状態で接合されている。また、下段のパッケージＰＫ２の金属電極ＥＥは、図５４の下から順に、導電性接着層ａｍ４、Ｎ端子用のバスバー板ＢＳｎおよび絶縁部材（第８絶縁体）ｉｍ４を介して冷却板（第６冷却体）ＣＬ２と密着状態で接合されている。
この変形例２の半導体モジュールＰＭ３では、Ｐ端子用のバスバー板ＢＳｐと、Ｎ端子用のバスバー板ＢＳｎとが、中段の冷却板ＣＬ２を挟んでパッケージＰＫ１，ＰＫ２の間に配置されている。そして、図５６に示すように、Ｐ端子用のバスバー板ＢＳｐの引出部ＢＳｐａと、Ｎ端子用のバスバー板ＢＳｎの引出部ＢＳｎａとが、その各々に流れる電流Ｉｓｓ，Ｉｄｄの向きを逆向きにし、互いに隣接し対向した状態で配置されている。すなわち、変形例２の半導体モジュールＰＭ３では、Ｐ端子用のバスバー板ＢＳｐの引出部ＢＳｐａと、Ｎ端子用のバスバー板ＢＳｎの引出部ＢＳｎａとの隣接間隔を前記実施の形態１（およびその変形例１）より小さくすることができるので、寄生インダクタンスを低減できる。したがって、半導体モジュールＰＭ３の回路特性をさらに向上させることができる。
これ以外の構成や効果は、前記実施の形態１と同じである。また、半導体モジュールＰＭ３の製造方法も前記実施の形態１とほぼ同じである。
（実施の形態２）
次に、本実施の形態２に係る半導体モジュール（電子装置）の構成例について説明する。図５７は本実施の形態２に係る半導体モジュールの単位構造体の平面図、図５８は図５７の半導体モジュールの単位構造体の透過平面図、図５９は図５８の半導体モジュールの要部拡大平面図、図６０は図５９の半導体モジュールの概略斜視図である。また、図６１は図５７の半導体モジュールを構成するパッケージと出力端子用のバスバー板とを抜き出して示した要部平面図、図６２は図５７の半導体モジュールを構成するパッケージと上段側の冷却板とを抜き出して示した要部平面図である。さらに、図６３は図５７および図５８のＸＩＩ−ＸＩＩ線の断面図、図６４は図５７および図５８のＸＩＩ−ＸＩＩ線の概略要部断面図である。なお、図６４では、図５７の半導体モジュールの容量素子の接続関係を示している。
図５８〜図６１に示すように、本実施の形態２の半導体モジュールＰＭ４では、パッケージＰＫ１，ＰＫ２が、共通の出力端子用のバスバー板ＢＳｗ上に並んで搭載されている。そして、図６３に示すように、パッケージＰＫ１，ＰＫ２は、冷却板ＣＬ１，ＣＬ２に挟まれた状態で設置されている。ただし、本実施の形態２では、パッケージＰＫ１，ＰＫ２の配置が互いに逆向きになっている。すなわち、パッケージＰＫ１は、その金属電極ＥＣを上に向け、金属電極ＥＥを下に向けた状態で冷却板ＣＬ１，ＣＬ２の間に設置され、その逆に、パッケージＰＫ２は、その金属電極ＥＥを上に向け、金属電極ＥＣを下に向けた状態で冷却板ＣＬ１，ＣＬ２の間に設置されている。
パッケージＰＫ１の金属電極ＥＣは、図６３の下から順に、導電性接着層ａｍ１、Ｐ端子用のバスバー板ＢＳｐおよび絶縁部材（第１２絶縁体）ｉｍ１を介して冷却板（第１０冷却体）ＣＬ２と密着状態で接合されている。また、パッケージＰＫ１の金属電極ＥＥは、図６３の上から順に、導電性接着層ａｍ２、出力端子用のバスバー板ＢＳｗおよび絶縁部材（第１１絶縁体）ｉｍ２を介して冷却板（第９冷却体）ＣＬ１と密着状態で接合されている。
一方、パッケージＰＫ２の金属電極ＥＣは、図６３の上から順に、導電性接着層ａｍ３、出力端子用のバスバー板ＢＳｗおよび絶縁部材（第１１絶縁体）ｉｍ２を介して冷却板（第９冷却体）ＣＬ１と密着状態で接合されている。これにより、出力端子用のバスバー板ＢＳｗを通じて、パッケージＰＫ１のエミッタ用の金属電極ＥＥと、パッケージＰＫ２のコレクタ用の金属電極ＥＣとが電気的に接続されている。また、パッケージＰＫ２の金属電極ＥＥは、図６３の下から順に、導電性接着層ａｍ４、Ｎ端子用のバスバー板ＢＳｎおよび絶縁部材（第１３絶縁体）ｉｍ４を介して冷却板（第１１冷却体）ＣＬ２と密着状態で接合されている。
出力端子用のバスバー板ＢＳｗは、例えば、銅を主成分とする金属板からなり、図６１に示すように、ダイパッド部ＢＳｗｐと、引出部ＢＳｗｄとを一体で有している。このバスバー板ＢＳｗのダイパッド部ＢＳｗｐは、パッケージＰＫ１の金属電極ＥＥとパッケージＰＫ２の金属電極ＥＣとが接続される共通の面（第１７面）と、その反対側の面（第１８面）とを有している。この反対側の面（第１８面）は、上記のように絶縁部材ｉｍ２を介して冷却板ＣＬ１と接続されている。また、ダイパッド部ＢＳｗｐは、一辺（第１辺、第４辺）ｈ１３と、その反対側の一辺（第２辺）ｈ１４と、それらに交差するように一辺間に位置する２つの一辺（第５辺）ｈ１５，ｈ１６とを有している。
このバスバー板ＢＳｗのダイパッド部ＢＳｗｐの平面積は、２個のパッケージＰＫ１，ＰＫ２の平面積の合計より大きい。すなわち、ダイパッド部ＢＳｗｐの平面積は、２個のパッケージＰＫ１，ＰＫ２の金属電極ＥＥ，ＥＣの平面積の合計より大きい。そして、ダイパッド部ＢＳｗｐは、２個のパッケージＰＫ１，ＰＫ２の金属電極ＥＥ，ＥＣを平面視で内包するように配置されている。また、Ｐ端子用のバスバー板ＢＳｐおよびＮ端子用のバスバー板ＢＳｎとパッケージＰＫ１，ＰＫ２（金属電極ＥＣ，ＥＥ）との面積の大小関係や配置関係は、前記実施の形態１（変形例１，２）と同じである。したがって、本実施の形態２の場合も、前記実施の形態１と同様に、パッケージＰＫ１，ＰＫ２の放熱性を向上させることができるので、半導体モジュールＰＭ４の信頼性（パフォーマンス）を向上させることができる。
また、Ｐ端子用のバスバー板ＢＳｐ、Ｎ端子用のバスバー板ＢＳｎおよび出力端子用のバスバー板ＢＳｗと冷却板ＣＬ１，ＣＬ２との面積の大小関係や配置関係も前記実施の形態１と同じである。したがって、半導体モジュールＰＭ４の大型化を招くことなく、パッケージＰＫ１，ＰＫ２の放熱性を向上させることができる。
また、本実施の形態２では、図５７〜図６０および図６３に示すように、Ｐ端子用のバスバー板ＢＳｐおよびＮ端子用のバスバー板ＢＳｎの引出部ＢＳｐａ，ＢＳｎａが、一対のパッケージＰＫ１，ＰＫ２の隣接間に配置されている。そして、図６４に示すように、引出部ＢＳｐａ，ＢＳｎａは、その各々に流れる電流Ｉｓｓ，Ｉｄｄの向きを逆向きにし、互いに隣接し対向した状態で、パッケージＰＫ１，ＰＫ２の厚さ方向（パッケージＰＫ１，ＰＫ２の実装面に交差する方向）に延びている。すなわち、本実施の形態２の半導体モジュールＰＭ４では、Ｐ端子用のバスバー板ＢＳｐの引出部ＢＳｐａと、Ｎ端子用のバスバー板ＢＳｎの引出部ＢＳｎａとの隣接間隔を前記実施の形態１（およびその変形例１）より小さくすることができるので、寄生インダクタンスを低減できる。したがって、半導体モジュールＰＭ４の回路特性をさらに向上させることができる。
また、本実施の形態２では、図５７、図６３および図６４に示すように、冷却板ＣＬ２の上方（すなわち、Ｐ端子用の引出部ＢＳｐａと、Ｎ端子用の引出部ＢＳｎａとの延在先）に容量素子Ｃｓが配置されている。Ｐ端子用のバスバー板ＢＳｐの引出部ＢＳｐａは、容量素子Ｃｓの一方の電極と電気的に接続され、Ｎ端子用のバスバー板ＢＳｎの引出部ＢＳｎａは、容量素子Ｃｓの他方の電極と電気的に接続されている。そして、このＰ端子用のバスバー板ＢＳｐおよびＮ端子用のバスバー板ＢＳｎが、容量素子Ｃｓと、出力端子用のバスバー板ＢＳｗの間に配置されている。これにより、バスバー板ＢＳｐ，ＢＳｎと容量素子Ｃｓとの距離を短くすることができ、回路上の電気抵抗を低減できるので、半導体モジュールＰＭ４の回路特性をさらに向上させることができる。しかも、容量素子ＣｓがパッケージＰＫ１，ＰＫ２および冷却板ＣＬ２に平面視で重なっていることにより、半導体モジュールＰＭ４の平面積を前記実施の形態１の半導体モジュールＰＭ１より小さくすることができる。なお、図５７、図５８、図６３および図６４に示すように、引出部ＢＳｐａ，ＢＳｎａの間には、絶縁シートｉＳが介在されており、引出部ＢＳｐａ，ＢＳｎａ同士（すなわち、バスバー板ＢＳｐ，ＢＳｎ同士）の電気的絶縁状態が確保されている。
また、図６５は図５７の半導体モジュールの冷却水の循環例を示した半導体モジュールの単位構造体の要部平面図である。なお、矢印は冷却水の流れる方向を示している。
本実施の形態２では、パッケージＰＫ１，ＰＫ２が並ぶ方向の両端に給排水ユニットＳＤＵ，ＳＤＵが設置されている。各給排水ユニットＳＤＵ，ＳＤＵから注入された冷却水は、パッケージＰＫ１，ＰＫ２の隣接間に向かって流れ、そこで引出部ＢＳｗｄの方向に流れるようになっている。この場合も、トランジスタＴｒ１，Ｔｒ２が形成されたチップＣＴの方が、ダイオードＤｆが形成されたチップＣＤより先に冷却されるように、冷却水の流れ方を設定している。これにより、前記実施の形態１と同様に、パッケージＰＫ１，ＰＫ２の冷却効率を向上させることができる。
これ以外の構成（ただし、本実施の形態２では、図２５で説明した構成は除く）や効果は、前記実施の形態１と同じである。また、半導体モジュールＰＭ４の製造方法も前記実施の形態１とほぼ同じである。
（実施の形態２の変形例１）
次に、本実施の形態２の変形例１に係る半導体モジュール（電子装置）の構成例について説明する。図６６は本実施の形態２の変形例１に係る半導体モジュールの単位構造体の平面図、図６７は図６６の半導体モジュールの要部斜視図である。また、図６８は図６６の半導体モジュールを構成するパッケージと出力端子用のバスバー板とを抜き出して示した要部平面図、図６９は図６６の半導体モジュールを構成するパッケージとＰ端子用のバスバー板およびＮ端子用のバスバー板とを抜き出して示した要部平面図である。さらに、図７０は図６６のＸＩＩ−ＸＩＩ線の断面図、図７１は図６６の半導体モジュールの概略要部斜視図である。なお、図７１では、図６６の半導体モジュールの容量素子の接続関係を示している。
本実施の形態２の変形例１に係る半導体モジュールＰＭ５では、バスバー板ＢＳｐ，ＢＳｎ，ＢＳｗの構造と、冷却板ＣＬ２の構造とが前記実施の形態２と異なる。すなわち、図６６、図６７および図７１に示すように、Ｐ端子用のバスバー板ＢＳｐおよびＮ端子用のバスバー板ＢＳｎの引出部ＢＳｐａ，ＢＳｎａが、出力端子用のバスバー板ＢＳｗの引出部ＢＳｗｄと同じ方向に引き出されている。ここでは、図６７に示すように、Ｐ端子用のバスバー板ＢＳｐおよびＮ端子用のバスバー板ＢＳｎの引出部ＢＳｐａ，ＢＳｎａが、互いに対向し隣接した状態で出力端子用のバスバー板ＢＳｗ側に折れ曲がっている。図６７および図６８に示すように、出力端子用のバスバー板ＢＳｗの一辺ｈ１３の中央（引出部ＢＳｐａ，ＢＳｎａが折れ曲がる位置）には、凹部Ｒｅが形成されている。Ｐ端子およびＮ端子用のバスバー板ＢＳｐ，ＢＳｎの引出部ＢＳｐａ，ＢＳｎａは、出力端子用のバスバー板ＢＳｗの凹部Ｒｅ内に入り込むようになっており、引出部ＢＳｐａ，ＢＳｎａがバスバー板ＢＳｗに接触しないようになっている。なお、図７０に示すように、バスバー板ＢＳｐ，ＢＳｎの引出部ＢＳｐａ，ＢＳｎａ（図７１等参照）の間には、絶縁シートｉＳが介在されており、引出部ＢＳｐａ，ＢＳｎａ同士（すなわち、バスバー板ＢＳｐ，ＢＳｎ同士）の電気的絶縁状態が確保されている。
また、半導体モジュールＰＭ５では、バスバー板ＢＳｐ，ＢＳｎの上方に引出部ＢＳｐａ，ＢＳｎａが引き出されないので、バスバー板ＢＳｐ，ＢＳｎ上の冷却板ＣＬ２は分割されず、２つのパッケージＰＫ１，ＰＫ２を覆うように形成されている。このため、前記実施の形態２の場合より部品点数（冷却板）を削減できるので、製品コストを低減できる。なお、この場合の冷却水の循環例は、前記実施の形態１と同じである。
また、この半導体モジュールＰＭ５の場合も、図７１に示すように、バスバー板ＢＳｐ，ＢＳｎの引出部ＢＳｐａ，ＢＳｎａが、一対のパッケージＰＫ１，ＰＫ２の隣接間に配置されている。そして、引出部ＢＳｐａ，ＢＳｎａは、その各々に流れる電流Ｉｓｓ，Ｉｄｄの向きを逆向きにし、互いに隣接し対向した状態で、出力端子用のバスバー板ＢＳｗの引出部ＢＳｗｄと同じ方向に延びている。すなわち、半導体モジュールＰＭ５の場合も、バスバー板ＢＳｐ，ＢＳｎの引出部ＢＳｐａ，ＢＳｎａの隣接間隔を前記実施の形態１（およびその変形例１）より小さくすることができるので、寄生インダクタンスを低減できる。したがって、半導体モジュールＰＭ５の回路特性をさらに向上させることができる。
これ以外の構成および効果は前記実施の形態２と同じである。また、半導体モジュールＰＭ５の製造方法も前記実施の形態１とほぼ同じである。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
[付記１]
第１パワートランジスタ、前記第１パワートランジスタの第１電極、前記第１パワートランジスタの第２電極および前記第１パワートランジスタの第１制御電極を有する第１半導体チップと、前記第１半導体チップの前記第１電極に対向し、かつ、電気的に接続される第１面と、前記第１面の反対側の第２面とを有する第１金属板と、前記第１半導体チップの前記第２電極に対向し、かつ、電気的に接続される第３面と、前記第３面の反対側の第４面とを有する第２金属板とを、前記第２面および前記第４面を露出させた状態で、封止する第１封止体と、
第２パワートランジスタ、前記第２パワートランジスタの第３電極、前記第２パワートランジスタの第４電極および前記第２パワートランジスタの第２制御電極を有する第２半導体チップと、前記第２半導体チップの前記第３電極に対向し、かつ、電気的に接続される第５面と、前記第５面の反対側の第６面とを有する第３金属板と、前記第２半導体チップの前記第４電極に対向し、かつ、電気的に接続される第７面と、前記第７面の反対側の第８面とを有する第４金属板と、前記第６面および前記第８面を露出させた状態で、封止する第２封止体と、
前記第１金属板の前記第２面に第１導体層を介して電気的に接続される第９面と、前記第９面の反対側の第１０面とを有する第１端子と、
前記第４金属板の前記第８面に第２導体層を介して電気的に接続される第１１面と、前記第１１面の反対側の第１２面とを有する第２端子と、
前記第２金属板の前記第４面および前記第３金属板の前記第６面に第３導体層を介して電気的に接続される出力端子と、
を備え、
前記第１端子の平面視の面積は、前記第１金属板の平面視の面積より大きく、
前記第２端子の平面視の面積は、前記第４金属板の平面視の面積より大きく、
前記出力端子の平面視の面積は、前記第２金属板の平面視の面積または前記第３金属板の平面視の面積より大きく、
前記出力端子は、第１出力端子と、前記第１出力端子に平面視で重なるように配置され、前記第１出力端子と電気的に接続された第２出力端子とを備え、
前記第１出力端子は、前記第２金属板の前記第４面に対向し、かつ、電気的に接続される第１３面と、前記第１３面の反対側の第１４面とを有し、
前記第２出力端子は、前記第３金属板の前記第６面に対向し、かつ、電気的に接続される第１５面と、前記第１５面の反対側の第１６面とを有し、
前記第１出力端子の前記第１４面は、第９絶縁体を介して第７冷却体と接続され、
前記第２出力端子の前記第１６面は、第１０絶縁体を介して第８冷却体と接続される、電子装置。
[付記２]
（ａ）第１パワートランジスタ、前記第１パワートランジスタの第１電極が形成された第１主面、前記第１主面の反対側であって前記第１パワートランジスタの第２電極が形成された第２主面を有する第１半導体チップの前記第１主面を、第１面および前記第１面の反対側の第２面を有する第１金属板の前記第１面に向けて前記第１半導体チップを前記第１金属板上に搭載し、前記第１電極を前記第１金属板に電気的に接続する工程、
（ｂ）第３面および前記第３面の反対側の第４面を有する第２金属板の前記第３面を前記第１半導体チップの前記第２主面に向けて前記第２金属板を前記第２電極と電気的に接続する工程、
（ｃ）前記第２面および前記第４面を露出させた状態で、前記第１半導体チップ、前記第１金属板および前記第２金属板を封止する工程、
（ｄ）第２パワートランジスタ、前記第２パワートランジスタの第３電極が形成された第３主面、前記第３主面の反対側であって前記第２パワートランジスタの第４電極が形成された第４主面を有する第２半導体チップの前記第１主面を、第５面および前記第５面の反対側の第６面を有する第３金属板の前記第５面に向けて前記第２半導体チップを前記第３金属板上に搭載し、前記第３電極を前記第３金属板に電気的に接続する工程、
（ｅ）第７面および前記第７面の反対側の第８面を有する第４金属板の前記第７面を前記第２半導体チップの前記第４主面に向けて前記第４金属板を前記第４電極と電気的に接続する工程、
（ｆ）前記第６面および前記第８面を露出させた状態で、前記第２半導体チップ、前記第３金属板および前記第４金属板を封止する工程、
（ｇ）前記（ｃ）工程後の前記第１金属板の前記第２面に第１導体層を介して前記第２面より大面積の第１端子を接続する工程、
（ｈ）前記（ｆ）工程後の前記第４金属板の前記第８面に第２導体層を介して前記第８面より大面積の第２端子を接続する工程、
（ｉ）前記（ｃ）工程後の前記第２金属板の前記第４面に第３導体層を介して前記第４面より大面積の出力端子を接続する工程、
（ｊ）前記（ｆ）工程後の前記第３金属板の前記第６面に前記第３導体層を介して前記第６面より前記大面積の出力端子を接続する工程、
を有する電子装置の製造方法。
[付記３]
付記２記載の電子装置の製造方法において、
前記第１端子は、前記第１金属板を平面視で内包するように配置し、
前記第２端子は、前記第４金属板を平面視で内包するように配置し、
前記出力端子は、前記第２金属板および前記第３金属板を平面視で内包するように配置する、電子装置の製造方法。
[付記４]
付記２記載の電子装置の製造方法において、
（ｋ）前記第１端子を、第１絶縁体を介して第１冷却体に接合する工程、
（ｌ）前記第２端子を、第２絶縁体を介して第２冷却体に接合する工程、
（ｍ）前記出力端子を、第３絶縁体を介して第３冷却体に接合する工程、
を有する、電子装置の製造方法。
ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５ 半導体モジュール（電子装置、パワーモジュール）
ＰＫ パッケージ（半導体装置）
ＰＫ１ パッケージ（第１半導体装置）
ＰＫ２ パッケージ（第２半導体装置）
ＭＢ 封止体（ＭＣＰ）
ＥＣ，ＥＥ 金属電極（金属板）
ＬＤ 外部端子
ＣＴ 半導体チップ（ハイサイドスイッチ用半導体チップ、第１半導体チップ、第１ＩＧＢＴチップ、ローサイドスイッチ用半導体チップ、第２半導体チップ、第２ＩＧＢＴチップ）
ＣＤ 半導体チップ
ＰＣ，ＰＥ 金属板
ＢＳｐ バスバー板（Ｐ端子）
ＢＳｎ バスバー板（Ｎ端子）
ＢＳｗ，ＢＳｗａ，ＢＳｗｂ バスバー板（出力端子）
ＢＳｗｐ ダイパッド部（チップ搭載領域）
ＢＳｗｄ，ＢＳｐａ，ＢＳｎａ 引出部
ＢＳｗｅ 接続金具（接続部材）
ａｍ，ａｍ１〜ａｍ４ 導電性接着層（導電性部材、接続部材、接合材）
ｉｍ，ｉｍ１〜ｉｍ４ 絶縁部材（絶縁体、絶縁材）
ｉｐ 絶縁板（絶縁体、絶縁材）
Ｇｒ 放熱グリース
ＣＬＭ 冷却部材（ヒートシンク、放熱部材）
ＣＬ１〜ＣＬ３ 冷却板（放熱板）
ＭＥｎ モジュール筐体
ｉＳ 絶縁シート（絶縁体、絶縁材）
ＰＭＳ モータ駆動システム
ＭＴ モータ
ＵＴＥ，ＶＴＥ，ＷＴＥ 端子
ＵＬ，ＶＬ，ＷＬ コイル
ＰＷＣ モータ駆動回路
ＰＷ１ 三相インバータ回路部
ＰＷ２ 制御部
ＧＣ ゲート駆動回路
ＣＮＴ 制御回路
ＨＴ 端子
ＬＴ 端子
ＬＧ１〜ＬＧ３ レグ
Ｔｒ１，Ｔｒ２ トランジスタ
Ｓｇ 信号電極
Ｇ ゲート電極
Ｔｇ ゲート端子
Ｃ コレクタ電極
Ｔｃ コレクタ端子
Ｅ エミッタ電極
Ｔｅ エミッタ端子
Ｄｆ１，Ｄｆ２ ダイオード
Ａ アノード電極
Ｋ カソード電極
Ｃｓ 容量素子

Claims (20)

  1. 第１パワートランジスタ、前記第１パワートランジスタの第１電極、前記第１パワートランジスタの第２電極および前記第１パワートランジスタの第１制御電極を有する第１半導体チップと、前記第１半導体チップの前記第１電極に対向し、かつ、電気的に接続される第１面および前記第１面の反対側の第２面を有する第１金属板と、前記第１半導体チップの前記第２電極に対向し、かつ、電気的に接続される第３面および前記第３面の反対側の第４面を有する第２金属板とを、前記第２面および前記第４面を露出させた状態で、封止する第１封止体と、
    第２パワートランジスタ、前記第２パワートランジスタの第３電極、前記第２パワートランジスタの第４電極および前記第２パワートランジスタの第２制御電極を有する第２半導体チップと、前記第２半導体チップの前記第３電極に対向し、かつ、電気的に接続される第５面および前記第５面の反対側の第６面を有する第３金属板と、前記第２半導体チップの前記第４電極に対向し、かつ、電気的に接続される第７面および前記第７面の反対側の第８面を有する第４金属板とを、前記第６面および前記第８面を露出させた状態で、封止する第２封止体と、
    前記第１金属板の前記第２面に第１導体層を介して電気的に接続される第９面および前記第９面の反対側の第１０面を有する第１端子と、
    前記第４金属板の前記第８面に第２導体層を介して電気的に接続される第１１面および前記第１１面の反対側の第１２面を有する第２端子と、
    前記第２金属板の前記第４面および前記第３金属板の第６面に第３導体層を介して電気的に接続される出力端子と、
    を備え、
    前記第１端子の平面視の面積は、前記第１金属板の平面視の面積より大きく、
    前記第２端子の平面視の面積は、前記第４金属板の平面視の面積より大きく、
    前記出力端子の平面視の面積は、前記第２金属板の平面視の面積または前記第３金属板の平面視の面積より大きい、電子装置。
  2. 請求項１記載の電子装置において、
    前記第１端子は、前記第１パワートランジスタの配置領域を平面視で内包し、
    前記第２端子は、前記第２パワートランジスタの配置領域を平面視で内包し、
    前記出力端子は、前記第１パワートランジスタの配置領域および前記第２パワートランジスタの配置領域を平面視で内包する、電子装置。
  3. 請求項２記載の電子装置において、
    前記第１端子は、前記第１金属板を平面視で内包し、
    前記第２端子は、前記第４金属板を平面視で内包し、
    前記出力端子は、前記第２金属板および前記第３金属板を平面視で内包する、電子装置。
  4. 請求項２記載の電子装置において、
    前記第１端子は、前記第１封止体を平面視で内包し、
    前記第２端子は、前記第２封止体を平面視で内包し、
    前記出力端子は、前記第１封止体および前記第２封止体を平面視で内包する、電子装置。
  5. 請求項１記載の電子装置において、
    前記第１端子の前記第１０面は、第１絶縁体を介して第１冷却体と接続され、
    前記第２端子の前記第１２面は、第２絶縁体を介して第２冷却体と接続されている、電子装置。
  6. 請求項５記載の電子装置において、
    前記第１冷却体は、前記第１端子を平面視で内包し、
    前記第２冷却体は、前記第２端子を平面視で内包する、電子装置。
  7. 請求項１記載の電子装置において、
    前記出力端子は、
    前記第２金属板の前記第４面に対向し、かつ、電気的に接続される第１３面と、
    前記第１３面の反対側の第１４面と、
    前記第３金属板の前記第６面に対向し、かつ、電気的に接続される第１５面と、
    前記第１５面の反対側の第１６面と、
    を有し、
    前記第１４面と前記第１６面とは対向しており、
    前記第１４面と前記第１６面との間には、第３冷却体が配置され、
    前記第１４面は、第３絶縁体を介して前記第３冷却体と接続され、
    前記第１６面は、第４絶縁体を介して前記第３冷却体と接続されている、電子装置。
  8. 請求項７記載の電子装置において、
    前記第１端子の前記第１０面は、第５絶縁体を介して第４冷却体と接続され、
    前記第２端子の前記第１２面は、第６絶縁体を介して第５冷却体と接続されている、電子装置。
  9. 請求項７記載の電子装置において、
    前記出力端子の前記第１４面と前記第１６面との間には、前記第１４面および前記第１６面に接合された導体部材が設けられている、電子装置。
  10. 請求項１記載の電子装置において、
    前記第１端子の前記第１０面と、前記第２端子の前記第１２面とが対向するように配置され、
    前記第１端子の前記第１０面と前記第２端子の前記第１２面との間には第６冷却体が配置され、
    前記第１端子の前記第１０面は、第７絶縁体を介して前記第６冷却体と接続され、
    前記第２端子の前記第１２面は、第８絶縁体を介して前記第６冷却体と接続される、電子装置。
  11. 請求項１０記載の電子装置において、
    前記出力端子は、
    前記第２金属板の前記第４面に対向し、かつ、電気的に接続される第１３面と、
    前記第１３面の反対側の第１４面と、
    前記第３金属板の前記第６面に対向し、かつ、電気的に接続される第１５面と、
    前記第１５面の反対側の第１６面と、
    を有し、
    前記出力端子の前記第１４面は、第９絶縁体を介して第７冷却体と接続され、
    前記出力端子の前記第１６面は、第１０絶縁体を介して第８冷却体と接続される、電子装置。
  12. 請求項１記載の電子装置において、
    前記出力端子は、
    前記第２金属板の前記第４面および前記第３金属板の前記第６面に対向し、かつ、電気的に接続される第１７面と、
    前記第１７面の反対側の第１８面と、
    を有し、
    前記第１８面は、第１１絶縁体を介して第９冷却体と接続されている、電子装置。
  13. 請求項１２記載の電子装置において、
    前記第１端子の引出部および前記第２端子の引出部が、前記第１封止体および前記第２封止体の間に配置され、前記出力端子の前記第１７面から遠ざかる方向に延在し、
    前記第１端子と前記第２端子との間に電気的に接続される容量素子が、前記第１端子の引出部および前記第２端子の引出部の延在先に配置されている、電子装置。
  14. 請求項１３記載の電子装置において、
    前記第１端子の前記第１０面は、第１２絶縁体を介して第１０冷却体と接続され、
    前記第２端子の前記第１２面は、第１３絶縁体を介して第１１冷却体と接続されている、電子装置。
  15. 請求項１２記載の電子装置において、
    前記第１端子の引出部および前記第２端子の引出部が、前記第１封止体および前記第２封止体の間に配置され、前記出力端子の前記第１７面に沿って延在し、
    前記第１端子の前記第１０面および前記第２端子の前記第１２面は、共通の絶縁体を介して共通の冷却体と接続されている、電子装置。
  16. 請求項１記載の電子装置において、
    前記第１端子の引出部と前記第２端子の引出部とが、前記第１封止体と前記第２封止体との間に配置されている、電子装置。
  17. 請求項１記載の電子装置において、
    前記第１封止体は、前記第１制御電極に電気的に接続される第１制御端子を部分的に露出させた状態で備え、
    前記第２封止体は、前記第２制御電極に電気的に接続される第２制御端子を部分的に露出させた状態で備え、
    前記出力端子は、第１辺と、前記第１辺の反対側の第２辺とを有し、
    前記第１制御端子および前記第２制御端子は、前記第２辺側に配置され、
    前記出力端子の引出部は、前記第１辺側に配置される、電子装置。
  18. 請求項１記載の電子装置において、
    前記第１封止体は、前記第１制御電極に電気的に接続される第１制御端子を部分的に露出させた状態で備え、
    前記第２封止体は、前記第２制御電極に電気的に接続される第２制御端子を部分的に露出させた状態で備え、
    前記出力端子は、第１辺と、前記第１辺の反対側の第２辺とを有し、
    前記第１制御端子および前記第２制御端子は、前記第２辺側に配置され、
    前記第１端子の引出部および前記第２端子の引出部は、前記第１辺側に配置される、電子装置。
  19. 請求項１記載の電子装置において、
    前記第１端子と前記第２端子との間に電気的に接続される容量素子を備え、
    前記容量素子は、第３辺を有し、
    前記出力端子は、前記第３辺に対向する第４辺と、前記第４辺に交差する第５辺とを有し、
    前記出力端子の前記第４辺の長さは、前記第５辺の長さより大きく、
    前記容量素子の前記第３辺と前記出力端子の前記第４辺との間隔は、前記出力端子の前記第５辺の長さより小さい、電子装置。
  20. 請求項１記載の電子装置において、
    前記第１パワートランジスタと前記第２パワートランジスタとは、前記第１端子と前記第２端子との間に直列に接続されてインバータ回路を構成する、電子装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020261731A1 (ja) * 2019-06-25 2020-12-30
WO2022118510A1 (ja) * 2020-12-03 2022-06-09 株式会社日立製作所 絶縁基板および電力変換装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7119399B2 (ja) * 2018-02-06 2022-08-17 株式会社デンソー 半導体装置
JP7159620B2 (ja) * 2018-05-30 2022-10-25 富士電機株式会社 半導体装置、冷却モジュール、電力変換装置及び電動車両
JP7322369B2 (ja) * 2018-09-21 2023-08-08 富士電機株式会社 半導体装置の製造方法
US12107032B2 (en) 2018-12-19 2024-10-01 Abb Schweiz Ag Cooling of power semiconductors
DE102020106492A1 (de) 2019-04-12 2020-10-15 Infineon Technologies Ag Chip -package, verfahren zum bilden eines chip -packages, halbleitervorrichtung, halbleiteranordnung, dreiphasensystem, verfahren zum bilden einer halbleitervorrichtung und verfahren zum bilden einer halbleiteranordnung
CN113141122A (zh) * 2020-01-20 2021-07-20 珠海格力电器股份有限公司 一种智能功率模块及其制备方法
US20230145565A1 (en) * 2021-11-11 2023-05-11 Shinko Electric Industries Co., Ltd. Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072240A (en) * 1998-10-16 2000-06-06 Denso Corporation Semiconductor chip package
JP2002026251A (ja) * 2000-07-11 2002-01-25 Toshiba Corp 半導体装置
US7042086B2 (en) 2002-10-16 2006-05-09 Nissan Motor Co., Ltd. Stacked semiconductor module and assembling method of the same
JP4039202B2 (ja) 2002-10-16 2008-01-30 日産自動車株式会社 積層型半導体装置およびその組み立て方法
JP4284625B2 (ja) * 2005-06-22 2009-06-24 株式会社デンソー 三相インバータ装置
JP4250191B2 (ja) * 2007-11-05 2009-04-08 株式会社ルネサステクノロジ Ｄｃ／ｄｃコンバータ用半導体装置
DE112009005537B3 (de) * 2008-04-09 2022-05-12 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
JP5067267B2 (ja) * 2008-06-05 2012-11-07 三菱電機株式会社 樹脂封止型半導体装置とその製造方法
US8987777B2 (en) 2011-07-11 2015-03-24 International Rectifier Corporation Stacked half-bridge power module
CN102664177B (zh) * 2012-05-16 2014-10-29 中国科学院电工研究所 一种双面冷却的功率半导体模块
US9420731B2 (en) * 2013-09-18 2016-08-16 Infineon Technologies Austria Ag Electronic power device and method of fabricating an electronic power device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020261731A1 (ja) * 2019-06-25 2020-12-30
WO2020261731A1 (ja) * 2019-06-25 2020-12-30 Ｎｇｋエレクトロデバイス株式会社 パッケージ、および、パワー半導体モジュールの製造方法
JP7127217B2 (ja) 2019-06-25 2022-08-29 Ｎｇｋエレクトロデバイス株式会社 パッケージ、および、パワー半導体モジュールの製造方法
US11978682B2 (en) 2019-06-25 2024-05-07 NGK Electronics Devices, Inc. Package, and method for manufacturing power semiconductor module
WO2022118510A1 (ja) * 2020-12-03 2022-06-09 株式会社日立製作所 絶縁基板および電力変換装置

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