JP7127217B2 - パッケージ、および、パワー半導体モジュールの製造方法 - Google Patents

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明義 小阪田
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Description

本発明は、パッケージ、および、パワー半導体モジュールの製造方法に関し、特に、蓋体が取り付けられることによってパワー半導体素子をグロスリークなしに封止する封止空間を構成するためのパッケージと、グロスリークなしに封止されたパワー半導体素子を有するパワー半導体モジュールの製造方法と、に関するものである。
パワー半導体素子を封止する封止空間を構成する容器には、パワー半導体素子の種類および用途によっては、グロスリークを生じない程度に高い気密性が求められることがある。特に、高周波用半導体素子には、グロスリークなしの封止が求められることが多い。なお、蓋体が取り付けられることによってパワー半導体素子を封止する封止空間を構成する容器のことを、本明細書においてはパッケージとも称する。パッケージはキャビティを有しており、このキャビティが蓋体によって封止されることによって封止空間が得られる。
特開２００５－１５０１３３号公報（特許文献１）の技術によれば、まず、ヒートシンク板と、セラミック枠体と、外部接続端子とが互いに接続される。これにより、キャビティを有するパッケージが準備される。ヒートシンク板は複合材料からなる。複合材料としては、Ｃｕ－Ｗ系の複合金属板、Ｃｕ－Ｍｏ系の複合金属板、および、Ｃｕ－Ｍｏ系の合金金属板の両面にＣｕ板を貼り合わせたクラッドの複合金属板、が例示されている。ヒートシンク板とセラミック枠体とは、約７８０℃～９００℃でのＡｇ－Ｃｕろう付けによって接合される。このパッケージ上に高周波用半導体素子が実装される。そして、セラミック枠体の上面部に蓋体が接着されることによってキャビティが封止される。言い換えれば、封止空間内に高周波用半導体素子が気密に封止される。
ヒートシンク板の材料として上記のように複合材料を用いることによって、ヒートシンク板の熱膨張係数をセラミック枠体および半導体素子の熱膨張係数に近づけることができる。これにより、熱膨張収縮の差異に起因しての破壊を防止することができる。よって、ヒートシンク板上へセラミック枠体および半導体素子を高温で接合することが許容される。上記技術においては、半導体素子を実装するときに、ヒートシンク板とセラミック枠体とが既に、互いに接合されている。この接合が損なわれないように半導体素子を実装するためには、セラミック枠体の接合温度よりも低い温度で半導体素子を実装しなければならないという制約がある。上記技術においてはセラミック枠体の接合は約７８０℃～９００℃の高温で行われるので、この接合は、半導体素子の実装温度程度の加熱では、悪影響をほとんど受けない。また、ヒートシンク板の熱膨張係数が半導体素子の熱膨張係数に近いので、実装温度が多少高くても、実装時の熱応力に起因して半導体素子が破壊することは避けられる。よって半導体素子の実装は、例えば、４００℃程度の、実装温度としては比較的高温での、ろう付けによって行われ得る。
特開２００３－２８２７５１号公報（特許文献２）の技術によれば、ヒートシンク板として、ＣｕまたはＣｕ系金属板が用いられる。Ｃｕは、比較的安価でありながら、３００Ｗ／ｍ・Ｋを超える高い熱伝導率が容易に得られる点において、極めて優れた材料である。よって、ヒートシンク板が複合材料からなる前述した特開２００５－１５０１３３号公報の技術とは異なり、高い熱伝導率を有するヒートシンク板を低コストで得ることができる。この技術によれば、まず、ヒートシンク板上に半導体素子が、ろう付けによって実装される。次に、予め外部接続端子が接合されている枠体がヒートシンク板上に、半導体素子を囲むように接合される。この接合に低融点接合材を用いることによって、半導体素子のろう付け温度未満の温度で枠体が接合される。次に、枠体の上面側に蓋体が接合されることによって、キャビティが封止される。言い換えれば、封止空間内に半導体素子が気密に封止される。これにより高周波用パワーモジュールが得られる。
特開２０１２－４９２２４号公報（特許文献３）は実装構造体の製造方法を開示している。この製造方法によれば、電子部品の実装領域を有する放熱基板が準備される。放熱基板上に、実装領域を取り囲むように熱硬化性樹脂を介してセラミック枠体が接合される。セラミック枠体には接続端子が接合材を介して接合されている。接合材は、銀、銅、金、アルミニウムまたはマグネシウム等のろう材である。実装領域に熱硬化性樹脂の熱分解温度よりも低い温度で、低融点合金を介して電子部品が接合される。放熱基板は、例えば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金、あるいはこれらの複合材料からなり、例えば、１５Ｗ／（ｍ・Ｋ）以上４５０Ｗ／（ｍ・Ｋ）以下の熱伝導率を有する。熱硬化性樹脂の熱伝導率は低融点合金の熱伝導率よりも小さい。この公報の記載によれば、放熱基板に伝わった熱が熱硬化性樹脂に伝わりにくいため、熱硬化性樹脂が熱膨張を起こしにくくすることができ、熱硬化性樹脂にクラックが発生するのを抑制することができる。そしてこの公報の記載によれば、その結果、セラミック枠体と放熱基板との間の剥離を効果的に抑えることで、セラミック枠体で囲まれる領域の気密性を良好に維持することができる。
特開２００５－１５０１３３号公報 特開２００３－２８２７５１号公報 特開２０１２－４９２２４号公報
上記特開２００３－２８２７５１号公報の技術によれば、半導体素子の実装後にヒートシンク板に枠体を接合することによって、パッケージのキャビティが形成される。よってこの技術においては、前述した特開２００５－１５０１３３号公報の技術に比して、半導体素子の実装後の工程が煩雑である。このことは、半導体素子の実装後に半導体モジュールを速やかに完成させることの妨げとなる。これは、半導体モジュールの製造者にとって、好ましいことではない。
また、パッケージを用いた半導体モジュールは、その使用時に熱膨張収縮を受けることが多い。よって、パワー半導体素子の実装後にパワー半導体モジュールを速やかに完成させることができるだけでなく、使用時の熱膨張収縮の差異に起因したダメージによるグロスリークの発生を防止することができることも望まれる。上記特開２０１２－４９２２４号公報の技術によれば、枠体がセラミックであることから、枠体と放熱基板（ヒートシンク板）との間の熱膨張係数の差異が大きくなりやすい。熱膨張係数の大きな差異は、大きな熱応力の原因となり得る。よって、仮に半導体素子の実装時の熱応力が気密性低下の原因にならなかったとしても、その後の実際の使用時に外部環境の変化等に起因して温度変化を繰り返し受けると、熱応力に起因しての気密性低下が生じやすい。これを防ぐためには、枠体が樹脂を含有することが望ましい。樹脂を含有する枠体の接合には、ろう材を用いることは困難であり、樹脂を含有する接着層を用いることが好適である。しかしながら、樹脂を含有する接着層は、金属からなる接続端子との接着強度が低くなりやすく、その結果、接着層と接続端子（外部端子電極）との間の剥離が生じやすい。よって、接着層の剥離に起因してのグロスリークが生じることがある。
本発明は以上のような課題を解決するためになされたものであり、その目的は、接着層と外部端子電極との間の剥離に起因してのグロスリークを防止することができる、パッケージ、および、パワー半導体モジュールの製造方法を提供することである。
本発明の一の態様に従うパッケージは、蓋体が取り付けられることによってパワー半導体素子をグロスリークなしに封止する封止空間を構成するためのものである。パッケージは、ヒートシンク板と、第１の枠体と、第２の枠体と、外部端子電極と、接着層とを有している。ヒートシンク板は、パワー半導体素子が実装されることになる未実装領域を有しており、金属からなる。第１の枠体は、ヒートシンク板に支持されており、平面視においてヒートシンク板の未実装領域を囲んでおり、樹脂を含有しており、第１の面を有している。第２の枠体は、樹脂を含有しており、第１の面に対向する第２の面を有している。外部端子電極は、第１の枠体の第１の面と第２の枠体の第２の面との間を通っており、第１の枠体の第１の面と第２の枠体の第２の面との間に貫通孔を有している。接着層は、樹脂を含有しており、第１の部分と、第２の部分と、第３の部分とを含む。第１の部分は外部端子電極と第１の枠体の第１の面とを互いにつないでいる。第２の部分は外部端子電極と第２の枠体の第２の面とを互いにつないでいる。第３の部分は、外部端子電極の貫通孔内に配置されており、第１の部分と第２の部分とを互いにつないでいる。
第１の枠体および第２の枠体の少なくともいずれかは、外部端子電極の貫通孔に向かって突出する突起部を有していることが好ましい。突起部は外部端子電極から離れていることが好ましい。突起部は外部端子電極の貫通孔内に侵入していることが好ましい。
外部端子電極は、接着層に接し金からなる表面を有していてよい。接着層はエポキシ樹脂を含有していてよい。
本発明の一の態様に従うパワー半導体モジュールの製造方法は、以下の工程を有している。パッケージが準備される。パッケージは、ヒートシンク板と、第１の枠体と、第２の枠体と、外部端子電極と、接着層とを含む。ヒートシンク板は金属からなる。第１の枠体は、ヒートシンク板に支持されており、樹脂を含有しており、第１の面を有している。第２の枠体は、樹脂を含有しており、第１の面に対向する第２の面を有している。外部端子電極は、第１の枠体の第１の面と第２の枠体の第２の面との間を通っており、第１の枠体の第１の面と第２の枠体の第２の面との間に貫通孔を有している。接着層は、樹脂を含有しており、第１の部分と、第２の部分と、第３の部分とを含む。第１の部分は外部端子電極と第１の枠体の第１の面とを互いにつないでいる。第２の部分は外部端子電極と第２の枠体の第２の面とを互いにつないでいる。第３の部分は、外部端子電極の貫通孔内に配置されており、第１の部分と第２の部分とを互いにつないでいる。次に、ヒートシンク板上へパワー半導体素子が実装される。次に、第２の枠体上に蓋体を取り付けることによってパワー半導体素子がグロスリークなしに封止される。
パワー半導体素子が実装される際は、熱硬化性樹脂と金属とを含有する接合層を介してヒートシンク板とパワー半導体素子とが互いに接合されることが好ましい。
本発明の一の態様に従うパッケージによれば、接着層は、外部端子電極と第１の枠体の第１の面とを互いにつなぐ第１の部分と、外部端子電極と第２の枠体の第２の面とを互いにつなぐ第２の部分と、外部端子電極の貫通孔内に配置され第１の部分と第２の部分とを互いにつなぐ第３の部分とを含む。第３の部分によって、厚み方向における第１の部分および第２の部分の相対的位置が固定される。これにより、厚み方向における第１の部分または第２の部分と外部端子電極との間の剥離が防止される。よって、接着層の剥離に起因してのグロスリークを防止することができる。
第１の枠体および第２の枠体の少なくともいずれかは、外部端子電極の貫通孔に向かって突出する突起部を有していてよい。この場合、貫通孔の近傍において接着層が形成され得る空間の体積が小さくされる。これにより、貫通孔の近傍での気泡の形成が防止される。よって、気泡から封止空間中へのガスの発生を防止することができる。
突起部は外部端子電極から離れていることが好ましい。この場合、パッケージの製造において、第１の枠体または第２の枠体と外部端子電極とが互いにぶつかることに起因してこれらの相対的位置が乱されることが防止される。よって、これらの位置の誤差に起因してのグロスリークの発生を防止することができる。
突起部は外部端子電極の貫通孔内に侵入していることが好ましい。この場合、貫通孔の近傍において接着層が形成され得る空間の体積が、より十分に小さくされる。これにより、貫通孔の近傍での気泡の形成が、より十分に防止される。よって、気泡から封止空間中へのガスの発生を、より十分に防止することができる。
外部端子電極は、接着層に接し金からなる表面を有していてよい。金からなる表面と樹脂系接着層との組み合わせは、一般に、接着強度の低下につながりやすい。上記一の態様に従うパッケージによれば、低い接着強度に起因しての外部端子電極と接着層との間の剥離を効果的に防止することができる。
接着層はエポキシ樹脂を含有していてよい。これにより、樹脂を含有する第１の枠体および第２の枠体の各々への接着強度を確保しやすい。一方で、上記一の態様に従うパッケージによれば、接着層と外部端子電極との間の剥離が、前述した理由により防止される。以上から、第１の枠体と、接着層と、外部端子電極と、第２の枠体との積層構造の全体における剥離を防止することができる。特に、外部端子電極の金からなる表面と、エポキシ樹脂を含有する接着層との間では接着強度が低くなりやすいが、上記理由によって、これらの間での剥離が防止される。
本発明の一の態様に従うパワー半導体モジュールの製造方法によれば、第１の枠体と外部端子電極と第２の枠体とを互いにつなぐ接着層が形成された後に、ヒートシンク板上へパワー半導体素子が実装される。この実装には加熱を要することから、接着層の温度も上昇する。よって接着層の材料は、高耐熱性を有するものに制限される。よって、接着層と外部端子電極との間の接着強度の確保を優先しにくくなる。一方で、上記一の態様に従うパワー半導体モジュールの製造方法によれば、接着層は、外部端子電極と第１の枠体の第１の面とを互いにつなぐ第１の部分と、外部端子電極と第２の枠体の第２の面とを互いにつなぐ第２の部分と、外部端子電極の貫通孔内に配置され第１の部分と第２の部分とを互いにつなぐ第３の部分とを含む。第３の部分によって、厚み方向における第１の部分および第２の部分の相対的位置が固定される。これにより、厚み方向における第１の部分または第２の部分と外部端子電極との間の剥離が防止される。よって、接着層の剥離に起因してのグロスリークを防止することができる。
パワー半導体素子が実装される際は、熱硬化性樹脂と金属とを含有する接合層を介してヒートシンク板とパワー半導体素子とが互いに接合されることが好ましい。接合層が金属を含有することによって、パワー半導体素子からヒートシンク板への放熱性を高めることができる。また接合層が樹脂を含有することによって、ヒートシンク板から接合層を介してパワー半導体素子へ加わる熱応力が緩和される。これにより、熱応力に起因してのパワー半導体素子の破壊が起こりにくくなる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１におけるパワー半導体モジュールの構成を概略的に示す上面図である。 図１の線ＩＩ－ＩＩに沿う概略的な断面図である。 本発明の実施の形態１におけるパッケージの構成を概略的に示す上面図である。 本発明の実施の形態１における外部端子電極および第２の枠体の構成を概略的に示す上面図である。 図３および図４の線Ｖ－Ｖに沿う概略的な断面図である。 図５の一部拡大図である。 比較例のパッケージの構成を、図６に対応する視野で示す断面図である。 本発明の実施の形態２におけるパッケージの構成を、図６に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態２にとっての参考例におけるパッケージの構成を、図８に対応する視野で概略的に示す部分断面図である。 図８の変形例を概略的に示す部分断面図である。 本発明の実施の形態３におけるパッケージの構成を、図８に対応する視野で概略的に示す部分断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
図１は、本実施の形態１におけるパワー半導体モジュール９００の構成を概略的に示す上面図である。図２は、図１の線ＩＩ－ＩＩに沿う概略的な断面図である。パワー半導体モジュール９００は、パッケージ１０１と、パワー半導体素子２００と、蓋体３００とを有している。またパワー半導体モジュール９００は、接着層４６と、接合層４２と、ボンディングワイヤ２０５（配線部材）とを有している。
パワー半導体素子２００は高周波用半導体素子であってよい。高周波用半導体素子はおおよそ、数十ＭＨｚ（例えば３０ＭＨｚ）以上３０ＧＨｚ以下の周波数で動作する半導体素子である。この場合、パワー半導体モジュール９００は高周波モジュールである。高周波用途に適したパワー半導体素子２００は、典型的には、ＬＤＭＯＳ（横方向拡散ＭＯＳ：Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタ、またはＧａＮ（窒化ガリウム）トランジスタである。
パワー半導体素子２００は、パッケージ１０１のヒートシンク板５０の実装領域５５Ｍ上に配置されている。実装領域５５Ｍとパワー半導体素子２００とは、熱硬化性樹脂と金属とを含有する接合層４２を介して互いに接合されていることが好ましい。接合層４２の熱硬化性樹脂は、エポキシ樹脂を含むことが好ましい。接合層４２の金属は、銀を含むことが好ましい。
パッケージ１０１は、詳しくは後述するが、ヒートシンク板５０および下部枠体８１（第１の枠体）を有している。ヒートシンク板５０は、平面視において実装領域５５Ｍを下部枠体８１内に有している。言い換えれば、ヒートシンク板５０は、平面視において下部枠体８１に囲まれた実装領域５５Ｍを有している。パワー半導体素子２００はヒートシンク板５０の実装領域５５Ｍ上へ実装されている。
パッケージ１０１には蓋体３００が取り付けられている。具体的には、接着層４６がパッケージ１０１と蓋体３００とを互いに接着している。これにより、パワー半導体素子２００をグロスリークなしに封止する封止空間９５０が構成されている。よってパワー半導体素子２００は、高い気密性で、水蒸気その他の大気中のガスが侵入しないように外部環境から保護されている。封止空間９５０は、－６５℃と＋１５０℃との間での５００サイクルの温度変化に対して耐環境性を有していることが好ましい。具体的には、上記温度変化にさらされた後においても、封止空間９５０はグロスリークを有しないことが好ましい。グロスリーク試験は、具体的には、１２０℃±１０℃に加熱された、高沸点溶剤であるフロリナート（商標）中にサンプルを３０秒間浸漬し、この浸漬中にバブルが発生する場合を不良と判定する試験である。
ヒートシンク接着層４１は、下部枠体８１と、ヒートシンク板５０とを互いに接着している。ヒートシンク接着層４１によってヒートシンク板５０と下部枠体８１との間の気密性が確保されている。接着層６０は、下部枠体８１と、外部端子電極９０と、上部枠体８２とを互いに接着している。接着層６０によって下部枠体８１と外部端子電極９０と上部枠体８２との間の気密性が確保されている。ヒートシンク接着層４１および接着層６０による気密性は、２６０℃２時間の熱処理に対して耐熱性を有していることが好ましい。この耐熱性の試験は、パッケージ１０１（図５）へ２６０℃２時間の熱処理を施した後に、パッケージ１０１へ十分な気密性で蓋体３００（図２）を取り付けてグロスリーク試験を行うことによってなされてよい。２６０℃２時間の熱処理に対して耐熱性を有していれば、熱硬化性樹脂と金属とを含有するペースト状の接着剤を用いてのパワー半導体素子２００（図２）の実装工程における典型的な熱処理への耐熱性が確保される。なお、この試験のための準備において、蓋体３００およびその取り付け構造が十分な耐熱性を有している場合は、熱処理前に蓋体３００が取り付けられてもよい。またグロスリーク試験の具体的な方法は、前述したとおりである。
ボンディングワイヤ２０５は、パワー半導体素子２００と、パッケージ１０１の外部端子電極９０とを、互いにつないでいる。これにより、パワー半導体素子２００と、外部端子電極９０とが、互いに電気的に接続されている。なお、パワー半導体素子２００と外部端子電極９０との間の電気的接続は、ボンディングワイヤ２０５とは異なる配線部材によって確保されてもよく、その場合、ボンディングワイヤ２０５は必ずしも必要ではない。
図３は、本実施の形態１におけるパッケージ１０１の構成を概略的に示す上面図である。図４は、パッケージ１０１における外部端子電極９０および上部枠体８２（図５）の構成を概略的に示す上面図である。図５は、図３の線Ｖ－Ｖに沿う概略的な断面図である。なお図５の断面に対応する線Ｖ－Ｖは、図４にも示されている。図６は、図５の一部拡大図である。
パッケージ１０１（図５）は、パワー半導体モジュール９００（図２）の製造用に用いられることになる。パッケージ１０１は、蓋体３００（図２）が取り付けられることによって封止空間９５０（図２）を構成するためのものである。封止空間９５０はパワー半導体素子２００をグロスリークなしに封止する。パッケージ１０１は、封止空間９５０となるキャビティとして、ヒートシンク板５０上において下部枠体８１に囲まれた空間を有している。パッケージ１０１は、具体的には、ヒートシンク板５０と、下部枠体８１（第１の枠体）と、上部枠体８２（第２の枠体）と、外部端子電極９０と、接着層６０とを有している。さらに、パッケージ１０１はヒートシンク接着層４１を有していてよい。
ヒートシンク板５０は下部枠体８１を支持している。ヒートシンク板５０は、平面視において下部枠体８１に囲まれた内面５１を有している。内面５１は、パワー半導体素子２００（図２）が実装されることになる未実装領域５５Ｕ（図５）を有している。未実装領域５５Ｕは、パワー半導体素子２００がまだ実装されていないものの、パワー半導体素子２００が実装されることになる領域である。言い換えれば、パッケージ１０１の内面５１のうち、パワー半導体素子２００が実装されることによって実装領域５５Ｍ（図２）となる部分が未実装領域５５Ｕ（図５）である。未実装領域５５Ｕは露出されていることが好ましい。また内面５１は、パワー半導体素子２００が実装されることにはならない周辺領域５４も有していてよい。ヒートシンク板５０は、内面５１と反対の外面（図５における下面）を有している。外面は、パワー半導体モジュール９００（図２）の使用時においては、通常、他の部材に取り付けられているが、パワー半導体モジュール９００の製造時においては露出されていてよい。
ヒートシンク板５０は金属からなる。この金属は、純度９５．０重量パーセント（ｗｔパーセント）以上で銅を含有する非複合材料であることが好ましく、純度９９．８ｗｔ％以上で銅を含有する非複合材料であることがより好ましい。なお、このように銅を主成分とするヒートシンク板に、例えばニッケル層および金層といった、めっき層が付加されていてもよい。
下部枠体８１は、ヒートシンク板５０にヒートシンク接着層４１を介して支持されている。下部枠体８１は、上述したように、平面視においてヒートシンク板５０の未実装領域５５Ｕを囲んでいる。下部枠体８１は上面Ｓ１（第１の面）を有している。下部枠体８１は、図６において、例えば、０．３ｍｍ程度の厚みと、２ｍｍ程度の幅とを有している。
下部枠体８１は樹脂（第１の樹脂）を含有している。この樹脂は、熱可塑性樹脂であることが好ましく、例えば液晶ポリマーである。この樹脂中には無機フィラー（第１の無機フィラー）が分散されていることが好ましい。この無機フィラーは、好ましくは、繊維状粒子および板状粒子の少なくともいずれかを含む。形状が繊維状または板状であることによって、下部枠体８１が射出成形技術等によって形成される際に、フィラーが樹脂の流動を阻害することが抑制される。このような無機フィラーの材料としては、例えば、シリカガラス繊維、アルミナ繊維、炭素繊維、タルク（３ＭｇＯ・４ＳｉＯ２・Ｈ２Ｏ）、ウォラストナイト、マイカ、グラファイト、炭酸カルシウム、ドロマイト、ガラスフレーク、ガラスビーズ、硫酸バリウム、酸化チタンが用いられる。タルクからなる無機フィラーの平板上での大きさは、例えば、粒径１μｍ～５０μｍである。ここで粒径は、樹脂の断面観察によって得られた長径の算術平均値である。無機フィラーの含有量は３０ｗｔ％～７０ｗｔ％であることが好ましい。ヒートシンク板５０の熱膨張係数が銅のものまたはそれに近い場合、銅の熱膨張係数に鑑みて、無機フィラーの熱膨張係数は１７ｐｐｍ／Ｋ以下が好ましい。下部枠体８１の材料は、２６０℃２時間の熱処理に対して耐熱性を有していることが好ましい。
上部枠体８２は、上面Ｓ１に対向する下面Ｓ２（第２の面）を有している。上部枠体８２は、図６において、例えば、０．３ｍｍ程度の厚みを有している。上部枠体８２は、樹脂を含有している。上部枠体８２の好適な材料は、上述した、下部枠体８１の好適な材料と同様である。上部枠体８２の材料は下部枠体８１の材料と同じであってよい。
外部端子電極９０は、下部枠体８１の上面Ｓ１と、上部枠体８２の下面Ｓ２との間を通っている。外部端子電極９０は、上面Ｓ１と下面Ｓ２との間に貫通孔ＴＨを有している。貫通孔ＴＨは、厚み方向（図５における縦方向）に沿って延びていてよい。外部端子電極９０は、金属からなり、好ましくは純度９０ｗｔ％（重量パーセント）以上で銅を含有している。このように高純度で銅を含有する材料に代わって、コバール（商標）または鉄・ニッケル合金などが用いられてもよい。外部端子電極９０は、金からなる表面を有していてよい。これにより、外部端子電極９０と、ボンディングワイヤ２０５（図２）など他の部材との接合性が確保しやすくなる。外部端子電極９０の、金からなる表面は、接着層６０に接していてよい。金からなる表面は、典型的には、金めっきによって形成されている。金めっきの下地としてニッケルめっきが形成されていてもよい。
接着層６０（図６）は、平面レイアウトにおいて外部端子電極９０（図４参照）と重なる領域において、下方部分６１（第１の部分）と、上方部分６２（第２の部分）と、中間部分６３（第３の部分）とを含む。ここで、上記領域は、貫通孔ＴＨが配置されている部分を含む。下方部分６１は、外部端子電極９０と、下部枠体８１の上面Ｓ１とを、厚み方向において互いにつないでいる。上方部分６２は、外部端子電極９０と、上部枠体８２の下面Ｓ２との間を、厚み方向において互いにつないでいる。中間部分６３は、外部端子電極９０の貫通孔ＴＨ内に配置されており、下方部分６１と、上方部分６２とを互いにつないでいる。なお接着層６０は、平面レイアウトにおいて外部端子電極９０から外れた領域において、外部端子電極９０を介することなく下部枠体８１と上部枠体８２とを厚み方向において互いにつなぐ部分を含む。
接着層６０は、下部枠体８１および上部枠体８２の材料とは異なる材料からなる。接着層６０は、下部枠体８１の樹脂（第１の樹脂）と異なる樹脂（第２の樹脂）を含有している。接着層６０の樹脂は、耐熱性と、硬化前の高流動性との観点で、熱硬化性樹脂であることが好ましく、例えばエポキシ樹脂である。接着層６０の樹脂中には無機フィラーが分散されていてよい。
ヒートシンク接着層４１は下部枠体８１とヒートシンク板５０とを互いに接着している。ヒートシンク接着層４１の材料は、下部枠体８１の材料と異なる材料からなる。ヒートシンク接着層４１の材料は、接着層６０の材料と同じであってよい。ヒートシンク接着層４１の樹脂は、耐熱性と、硬化前の高流動性との観点で、熱硬化性樹脂であることが好ましく、例えばエポキシ樹脂である。
ヒートシンク接着層４１の樹脂中には無機フィラーが分散されていることが好ましい。この無機フィラーは、好ましくはシリカガラスおよび結晶性シリカの少なくともいずれかを含有し、より好ましくはシリカガラスからなる。典型的には、シリカガラスの熱膨張係数は０．５ｐｐｍ／Ｋ程度であり、結晶性シリカの熱膨張係数は１５ｐｐｍ／Ｋ程度であり、よって、無機フィラーの熱膨張係数を１７ｐｐｍ／Ｋ以下とすることができる。このことは、ヒートシンク接着層４１の樹脂としてエポキシ樹脂またはフッ素樹脂が用いられる場合、特に望まれる。この場合、無機フィラーの含有量は５０ｗｔ％～９０ｗｔ％であることが好ましい。シリカガラスおよび結晶性シリカの少なくともいずれかに代わって、またはそれと共に、アルミナ、水酸化アルミニウム、タルク、酸化鉄、ウォラストナイト、炭酸カルシウム、マイカ、酸化チタン、炭素繊維の少なくともいずれかが用いられてもよい。無機フィラーの形状は、例えば、球状、繊維状、または板状である。一方、ヒートシンク接着層４１の樹脂としてシリコーン樹脂が用いられる場合は、シリコーン樹脂がゴム弾性を有するので、無機フィラーの熱膨張係数の制約はほぼ無視できる。この場合、無機フィラーの含有量は、ヒートシンク接着層４１の流動性制御等の観点で調整されてよく、１ｗｔ％～１０ｗｔ％であることが好ましい。硬化前のヒートシンク接着層４１の流動性を確保する観点では、粒径１μｍ～５０μｍの球状シリカガラス（非結晶性シリカ）が最適である。
次にパワー半導体モジュール９００（図２）の製造方法について説明する。最初にパッケージ１０１（図５）が準備される。
続いて、ヒートシンク板５０の未実装領域５５Ｕ（図５）上へパワー半導体素子２００（図２）が実装される。これにより、露出されていた未実装領域５５Ｕは、パワー半導体素子２００によって覆われた実装領域５５Ｍ（図２）となる。パワー半導体素子２００が実装される際は、熱硬化性樹脂と金属とを含有する接合層４２（図２）を介してヒートシンク板５０の未実装領域５５Ｕとパワー半導体素子２００とが互いに接合されることが好ましい。言い換えれば、熱硬化性樹脂と金属とを含有するペースト状の接着剤の塗布と、その硬化とによる接合が行われることが好ましい。接合層４２の熱硬化性樹脂はエポキシ樹脂を含むことが好ましい。接合層４２の金属は銀を含むことが好ましい。
次に、パッケージ１０１のキャビティ内において、パワー半導体素子２００と外部端子電極９０とがボンディングワイヤ２０５（図２）によって接続される。これにより、パワー半導体素子２００と外部端子電極９０との間の電気的接続が確保される。
次に、上部枠体８２に蓋体３００を取り付けることによって、パワー半導体素子２００がグロスリークなしに封止される。これによりパワー半導体モジュール９００が得られる。具体的には、上部枠体８２と蓋体３００とが接着層４６によって互いに接着される。パッケージ１０１への蓋体３００の取り付けは、パワー半導体素子２００が実装されたパッケージ１０１に対して、グロスリークの原因となるほどの熱ダメージを与えないように行われる。言い換えれば、パッケージ１０１への蓋体３００の取り付けは、ヒートシンク接着層４１および接着層６０に対して、グロスリークの原因となるほどの熱ダメージを与えないように行われる。例えば、蓋体３００はパッケージ１０１へ、前述した熱ダメージにつながらない程度に低い硬化温度で硬化させられた接着層４６を介して取り付けられる。この硬化温度は、例えば２６０℃未満である。
図７は、比較例のパッケージ１００の構成を、図６（本実施の形態のパッケージ１０１）に対応する視野で示す断面図である。パッケージ１００の外部端子電極９０Ｃは、外部端子電極９０（図６）と異なり、貫通孔ＴＨを有していない。その結果、パッケージ１００においては、接着層６０は中間部分６３（図６）を有していない。よって、下方部分６１の上面と、上方部分６２の下面との各々は、外部端子電極９０にのみつながっている。よって、接着層６０と外部端子電極９０との間の接着強度が弱い場合は、下方部分６１の上面、または、上方部分６２の下面と、外部端子電極９０との間が剥離しやすい。この剥離はグロスリークの原因となり得る。特に、外部端子電極９０Ｃの金からなる表面は、樹脂系材料の接着層６０と強固には接着しにくいことがある。また特に、外部端子電極９０Ｃの金からなる表面と、エポキシ樹脂を含有する接着層６０との間では接着強度は低くなりやすい。
本実施の形態のパッケージ１０１（図６）によれば、接着層６０は、外部端子電極９０と下部枠体８１の上面Ｓ１とを互いにつなぐ下方部分６１と、外部端子電極９０と上部枠体８２の下面Ｓ２とを互いにつなぐ上方部分６２と、外部端子電極９０の貫通孔ＴＨ内に配置され下方部分６１と上方部分６２とを互いにつなぐ中間部分６３とを含む。中間部分６３によって、厚み方向における下方部分６１および上方部分６２の相対的位置が固定される。これにより、厚み方向における下方部分６１または上方部分６２と外部端子電極９０との間の剥離が防止される。よって、接着層６０の剥離に起因してのグロスリークを防止することができる。
外部端子電極９０は、接着層６０に接し金からなる表面を有していてよい。金からなる表面と樹脂系接着層との組み合わせは、一般に、接着強度の低下につながりやすい。本実施の形態によれば、低い接着強度に起因しての外部端子電極９０と接着層６０との間の剥離を効果的に防止することができる。
接着層６０はエポキシ樹脂を含有していてよい。これにより、樹脂を含有する下部枠体８１および上部枠体８２の各々への接着強度を確保しやすい。一方で、本実施の形態によれば、接着層６０と外部端子電極９０との間の剥離が、前述した理由により防止される。以上から、下部枠体８１と、接着層６０と、外部端子電極９０と、上部枠体８２との積層構造の全体における剥離を防止することができる。特に、外部端子電極９０の金からなる表面と、エポキシ樹脂を含有する接着層６０との間では接着強度が低くなりやすいが、上記理由によって、これらの間での剥離が防止される。
ヒートシンク板５０は、純度９５．０ｗｔ％以上で銅を含有する非複合材料からなることが好ましい。これにより、３００Ｗ／ｍ・Ｋを超える高い熱伝導率が容易に得られる。例えば、日本工業規格（ＪＩＳ）Ｃ１５１０の材料（純度９９．８２ｗｔ％以上で銅を含有）により、３４７Ｗ／ｍ・Ｋの高い熱伝導率が得られる。また、パワー半導体素子２００（図２）の実装前においては、ヒートシンク板５０は、パワー半導体素子２００が実装されることになる未実装領域５５Ｕ（図５）を下部枠体８１内に有している。言い換えれば、パワー半導体素子２００が実装されるときに、ヒートシンク板５０上に下部枠体８１が既に取り付けられている。よって、パワー半導体素子２００を実装した後にヒートシンク板５０上に下部枠体８１を取り付ける工程を要しない。以上から、高い熱伝導率を有するヒートシンク板５０を用いつつ、パワー半導体素子２００の実装後にパワー半導体モジュール９００（図２）を速やかに完成させることができる。
未実装領域５５Ｕ（図５）は露出されていることが好ましい。これにより、パワー半導体素子２００（図２）を未実装領域５５Ｕ（図５）上に容易に実装することができる。
本実施の形態のパワー半導体モジュール９００（図２）の製造方法によれば、パッケージ１０１（図５）が形成された後にそのヒートシンク板５０（図５）上へパワー半導体素子２００が実装される。よって、下部枠体８１と外部端子電極９０と上部枠体８２とを互いにつなぐ接着層６０が形成された後に、ヒートシンク板５０上へパワー半導体素子２００が実装される。この実装には加熱を要することから、接着層６０の温度も上昇する。よって接着層６０の材料は、高耐熱性を有するものに制限される。よって、接着層６０と外部端子電極９０との間の接着強度の確保を優先しにくくなる。一方で、本実施の形態によれば、接着層６０は、外部端子電極９０と下部枠体８１の上面Ｓ１とを互いにつなぐ下方部分６１と、外部端子電極９０と上部枠体８２の下面Ｓ２とを互いにつなぐ上方部分６２と、外部端子電極９０の貫通孔ＴＨ内に配置され下方部分６１と上方部分６２とを互いにつなぐ中間部分６３とを含む。中間部分６３によって、厚み方向における下方部分６１および上方部分６２の相対的位置が固定される。これにより、厚み方向における下方部分６１または上方部分６２と外部端子電極９０との間の剥離が防止される。よって、接着層６０の剥離に起因してのグロスリークを防止することができる。
パワー半導体素子２００が実装される際は、熱硬化性樹脂と金属とを含有する接合層４２（図２）を介してヒートシンク板５０の未実装領域５５Ｕ（図４）とパワー半導体素子２００とが互いに接合されることが好ましい。接合層４２が金属を含有することによって、パワー半導体素子２００からヒートシンク板５０への放熱性を高めることができる。また接合層４２が樹脂を含有することによって、ヒートシンク板５０から接合層４２を介してパワー半導体素子２００へ加わる熱応力が緩和される。これにより、熱応力に起因してのパワー半導体素子２００の破壊が起こりにくくなる。
＜実施の形態２＞
図８は、本実施の形態２におけるパッケージ１０２の構成を、図６（実施の形態１）に対応する視野で概略的に示す部分断面図である。パッケージ１０２は、下部枠体８１（図６：実施の形態１）に代わって、下部枠体８１Ａ（第１の枠体）を有している。下部枠体８１Ａは、主部８１ｍと、突起部８１ｐとを有している。突起部８１ｐは、外部端子電極９０の貫通孔ＴＨに向かって、主部８１ｍから突出している。突起部８１ｐは外部端子電極９０から離れていることが好ましい。また突起部８１ｐは上部枠体８２から離れていることが好ましい。また突起部８１ｐは外部端子電極９０の貫通孔ＴＨ内に侵入していることが好ましい。
図９は、本実施の形態２にとっての参考例におけるパッケージ１０１Ｃの構成を、図８に対応する視野で概略的に示す部分断面図である。パッケージ１０１Ｃは、下部枠体８１Ａ（図８：実施の形態２）に代わって、実施の形態１と同様の下部枠体８１を有している。言い換えれば、パッケージ１０１Ｃには突起部８１ｐ（図８）が設けられていない。これにより、貫通孔ＴＨの近傍において、接着層６０が形成され得る空間の体積が局所的に大きい。よって、製造時における接着層６０の不十分な充填に起因して、貫通孔ＴＨの近傍で気泡ＶＤが形成されやすい。気泡ＶＤからは封止空間９５０（図２参照）中へガスが発生することがあり、これはパワー半導体素子２００にとって好ましくはない。
本実施の形態によれば、下部枠体８１Ａは、外部端子電極９０の貫通孔ＴＨに向かって突出する突起部８１ｐを有している。これにより、貫通孔ＴＨの近傍において接着層６０が形成され得る空間の体積が小さくされる。よって、貫通孔ＴＨの近傍での気泡ＶＤ（図９）の形成が防止される。よって、気泡ＶＤから封止空間９５０（図２参照）中へのガスの発生を防止することができる。
突起部８１ｐは外部端子電極９０から離れていることが好ましい。この場合、パッケージ１０２の製造において、下部枠体８１Ａと外部端子電極９０とが互いにぶつかることに起因してこれらの相対的位置が乱されることが防止される。よって、これらの位置の誤差に起因してのグロスリークの発生を防止することができる。
突起部８１ｐは外部端子電極９０の貫通孔ＴＨ内に侵入していることが好ましい。これにより、貫通孔ＴＨの近傍において接着層６０が形成され得る空間の体積が、より十分に小さくされる。これにより、貫通孔ＴＨの近傍での気泡ＶＤの形成が、より十分に防止される。よって、気泡ＶＤから封止空間９５０中へのガスの発生を、より十分に防止することができる。
図１０は、本実施の形態におけるパッケージ１０２（図８）の変形例のパッケージ１０３を概略的に示す部分断面図である。パッケージ１０３は、上部枠体８２（図６：実施の形態１）に代わって、上部枠体８２Ａ（第２の枠体）を有している。上部枠体８２Ａは、主部８２ｍと、突起部８２ｐとを有している。突起部８２ｐは、外部端子電極９０の貫通孔ＴＨに向かって、主部８２ｍから突出している。突起部８２ｐは外部端子電極９０から離れていることが好ましい。また突起部８２ｐは下部枠体８１から離れていることが好ましい。また突起部８２ｐは外部端子電極９０の貫通孔ＴＨ内に侵入していることが好ましい。本変形例によっても、上述した実施の形態２とほぼ同様の効果が得られる。
なお、さらなる変形例として、下部枠体および上部枠体の各々が、外部端子電極９０の貫通孔ＴＨに向かって突出する突起部を有していてもよい。言い換えれば、パッケージは、下部枠体８１Ａ（図８）と、上部枠体８２Ａ（図１０）とを有していてもよい。
＜実施の形態３＞
図１１は、本実施の形態３におけるパッケージ１０４の構成を、図８（実施の形態２のパッケージ１０２）に対応する視野で概略的に示す部分断面図である。パッケージ１０４は、下部枠体８１Ａ（図８：実施の形態２）に代わって、下部枠体８１Ｂ（第１の枠体）を有している。下部枠体８１Ｂは、下部枠体８１Ａも有している主部８１ｍおよび突起部８１ｐに加えて、突起部８１ｑを有している。突起部８１ｑは、ヒートシンク接着層４１中でヒートシンク板５０に向かって、主部８１ｍから突出している。突起部８１ｑはヒートシンク板５０から離れている。突起部８１ｑの高さ（図１１における縦方向の寸法）は、０．０２ｍｍ以上が好ましく、０．０５ｍｍ以上がより好ましい。また突起部８１ｑは、突起部８１ｑが突き出る方向、すなわち図１１における下方向、に向かってテーパ形状を有していることが好ましい。
本実施の形態によれば、ヒートシンク板５０と下部枠体８１Ａとの間に比して、ヒートシンク板５０と下部枠体８１Ｂの主部８１ｍとの間で、ヒートシンク接着層４１の厚みをより大きくすることができる。よってヒートシンク接着層４１に容易かつ確実に、十分に厚い部分を設けることができる。この十分に厚い部分が弾性変形することによって、下部枠体８１Ｂとヒートシンク板５０との間での熱膨張の差異に起因しての応力が緩和される。よって、パッケージ１０４に対して繰り返し温度変化が加わることに起因しての気密性低下を抑制することができる。
特に、ヒートシンク接着層４１がフィラーを含有している場合は、ヒートシンク板５０と下部枠体８１Ｂの突起部８１ｑとの間でのヒートシンク接着層４１の厚みは、通常、フィラーの粒径よりも大きくなる。よって、ヒートシンク板５０と下部枠体８１Ｂの主部８１ｍとの間でのヒートシンク接着層４１の厚みを、フィラーの粒径と、突起部８１ｑの高さとの和よりも大きくすることが容易に可能である。
このように、ヒートシンク接着層４１の、上述した厚い部分の厚みは、突起部８１ｑの形状とヒートシンク接着層４１の材料とによっておおよそ決定され、硬化前のヒートシンク接着層４１への荷重条件にはあまり依存しない。これにより、ヒートシンク接着層４１の厚みのばらつきが抑制される。よって、ヒートシンク接着層４１による応力緩和効果を安定的に得ることができる。
さらに、突起部８１ｑが設けられることによって、ヒートシンク接着層４１となる流動層が突起部８１ｑ上に界面張力によって保持される。これにより、この流動層が未実装領域５５Ｕへは流れにくくなる。よって、ブリードの発生を抑制することができる。
さらに、突起部８１ｐだけでなく突起部８１ｑが設けられることによって、下部枠体８１Ｂの対称性が高められる。これにより、下部枠体８１Ｂの寸法管理が容易となる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
４１ ヒートシンク接着層
４２ 接合層
４６ 接着層
５０ ヒートシンク板
５１ 内面
５４ 周辺領域
５５Ｍ 実装領域
５５Ｕ 未実装領域
６０ 接着層
６１ 下方部分（第１の部分）
６２ 上方部分（第２の部分）
６３ 中間部分（第３の部分）
８１，８１Ａ，８１Ｂ 下部枠体（第１の枠体）
８１ｍ，８２ｍ 主部
８１ｐ，８１ｑ，８２ｐ 突起部
８２，８２Ａ 上部枠体（第２の枠体）
９０ 外部端子電極
１０１～１０４ パッケージ
２００ パワー半導体素子
２０５ ボンディングワイヤ
３００ 蓋体
９００ パワー半導体モジュール
９５０ 封止空間
Ｓ１ 上面（第１の面）
Ｓ２ 下面（第２の面）
ＴＨ 貫通孔
ＶＤ 気泡

Claims (8)

  1. 蓋体が取り付けられることによってパワー半導体素子をグロスリークなしに封止する封止空間を構成するためのパッケージであって、
    前記パワー半導体素子が実装されることになる未実装領域を有し、金属からなるヒートシンク板と、
    前記ヒートシンク板に支持され、平面視において前記ヒートシンク板の前記未実装領域を囲み、樹脂を含有し、第１の面を有する第１の枠体と、
    樹脂を含有し、前記第１の面に対向する第２の面を有する第２の枠体と、
    前記第１の枠体の前記第１の面と前記第２の枠体の前記第２の面との間を通り、前記第１の枠体の前記第１の面と前記第２の枠体の前記第２の面との間に貫通孔を有する外部端子電極と、
    前記外部端子電極と前記第１の枠体の前記第１の面とを互いにつなぐ第１の部分と、前記外部端子電極と前記第２の枠体の前記第２の面とを互いにつなぐ第２の部分と、前記外部端子電極の前記貫通孔内に配置され前記第１の部分と前記第２の部分とを互いにつなぐ第３の部分と、を含み、樹脂を含有する接着層と、
    を備えるパッケージ。
  2. 前記第１の枠体および前記第２の枠体の少なくともいずれかは、前記外部端子電極の前記貫通孔に向かって突出する突起部を有している、請求項１に記載のパッケージ。
  3. 前記突起部は前記外部端子電極から離れている、請求項２に記載のパッケージ。
  4. 前記突起部は前記外部端子電極の前記貫通孔内に侵入している、請求項２または３に記載のパッケージ。
  5. 前記外部端子電極は、前記接着層に接し金からなる表面を有している、請求項１から４のいずれか１項に記載のパッケージ。
  6. 前記接着層はエポキシ樹脂を含有する、請求項１から５のいずれか１項に記載のパッケージ。
  7. パッケージを準備する工程を備え、前記パッケージは、
    金属からなるヒートシンク板と、
    前記ヒートシンク板に支持され、樹脂を含有し、第１の面を有する第１の枠体と、
    樹脂を含有し、前記第１の面に対向する第２の面を有する第２の枠体と、
    前記第１の枠体の前記第１の面と前記第２の枠体の前記第２の面との間を通り、前記第１の枠体の前記第１の面と前記第２の枠体の前記第２の面との間に貫通孔を有する外部端子電極と、
    前記外部端子電極と前記第１の枠体の前記第１の面とを互いにつなぐ第１の部分と、前記外部端子電極と前記第２の枠体の前記第２の面とを互いにつなぐ第２の部分と、前記外部端子電極の前記貫通孔内に配置され前記第１の部分と前記第２の部分とを互いにつなぐ第３の部分と、を含み、樹脂を含有する接着層と、
    を含み、さらに
    前記ヒートシンク板上へパワー半導体素子を実装する工程と、
    前記第２の枠体上に蓋体を取り付けることによって前記パワー半導体素子をグロスリークなしに封止する工程と、
    を備えるパワー半導体モジュールの製造方法。
  8. 前記パワー半導体素子を実装する工程は、熱硬化性樹脂と金属とを含有する接合層を介して前記ヒートシンク板と前記パワー半導体素子とを互いに接合する工程を含む、請求項７に記載のパワー半導体モジュールの製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7444814B2 (ja) * 2021-04-27 2024-03-06 Ｎｇｋエレクトロデバイス株式会社 パッケージ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219441A (ja) 2009-03-18 2010-09-30 Sumitomo Metal Electronics Devices Inc 電子部品収納用パッケージ
JP2018142617A (ja) 2017-02-28 2018-09-13 三菱電機株式会社 半導体装置およびその製造方法
JP2019033196A (ja) 2017-08-09 2019-02-28 新光電気工業株式会社 電子部品用パッケージ及び電子部品装置
JP2019046899A (ja) 2017-08-31 2019-03-22 ルネサスエレクトロニクス株式会社 電子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3816821B2 (ja) 2002-03-20 2006-08-30 株式会社住友金属エレクトロデバイス 高周波用パワーモジュール基板及びその製造方法
SG157957A1 (en) * 2003-01-29 2010-01-29 Interplex Qlp Inc Package for integrated circuit die
JP2005150133A (ja) 2003-11-11 2005-06-09 Sumitomo Metal Electronics Devices Inc 半導体素子収納用容器
JP2012049224A (ja) 2010-08-25 2012-03-08 Kyocera Corp 実装構造体および実装構造体の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219441A (ja) 2009-03-18 2010-09-30 Sumitomo Metal Electronics Devices Inc 電子部品収納用パッケージ
JP2018142617A (ja) 2017-02-28 2018-09-13 三菱電機株式会社 半導体装置およびその製造方法
JP2019033196A (ja) 2017-08-09 2019-02-28 新光電気工業株式会社 電子部品用パッケージ及び電子部品装置
JP2019046899A (ja) 2017-08-31 2019-03-22 ルネサスエレクトロニクス株式会社 電子装置

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