JP2012049224A - 実装構造体および実装構造体の製造方法 - Google Patents

実装構造体および実装構造体の製造方法 Download PDF

Info

Publication number
JP2012049224A
JP2012049224A JP2010188096A JP2010188096A JP2012049224A JP 2012049224 A JP2012049224 A JP 2012049224A JP 2010188096 A JP2010188096 A JP 2010188096A JP 2010188096 A JP2010188096 A JP 2010188096A JP 2012049224 A JP2012049224 A JP 2012049224A
Authority
JP
Japan
Prior art keywords
ceramic frame
heat dissipation
electronic component
mounting structure
thermosetting resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010188096A
Other languages
English (en)
Inventor
Yoshiaki Ueda
義明 植田
Toshikazu Isobe
利和 磯部
Hiroshi Mizushima
弘 水島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2010188096A priority Critical patent/JP2012049224A/ja
Publication of JP2012049224A publication Critical patent/JP2012049224A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】 気密性を向上させることが可能な実装構造体を提供することを目的とする。
【解決手段】 実装構造体1であって、放熱基板2と、放熱基板2上に低融点合金3を介して実装された電子部品4と、放熱基板2上に電子部品4を取り囲むように設けられ、低融点合金3よりも高融点の熱硬化性樹脂5を介して接合されたセラミック枠体6と、セラミック枠体6上に設けられ、セラミック枠体6の内外を電気的に接続する接続端子7と、セラミック枠体6上に設けられ、電子部品4を被覆するようにセラミック枠体6と重なる領域に設けられた蓋体8と、を備えている。セラミック枠体6内の気密性を向上させることが可能な実装構造体1となる。
【選択図】図1

Description

本発明は、電子部品を実装した実装構造体に関する。
従来から、半導体素子を実装した放熱基板上に、半導体素子を取り囲むように樹脂を介してセラミック枠体を接合した半導体部品が知られている(下記特許文献1参照)。
特開2003−115565号公報
ところで、放熱基板に対して樹脂を介してセラミック枠体を接合した半導体部品にあっては、セラミック枠体内の気密性を向上させる技術が求められている。
本発明は、上記に鑑みてなされたものであって、セラミック枠体内の気密性を向上させることが可能な実装構造体を提供することを目的とする。
本発明の一実施形態に係る実装構造体は、放熱基板と、該放熱基板上に低融点合金を介して実装された電子部品と、前記放熱基板上に前記電子部品を取り囲むように設けられ、前記低融点合金よりも高融点の熱硬化性樹脂を介して接合されたセラミック枠体と、該セラミック枠体上に設けられ、該セラミック枠体の内外を電気的に接続する接続端子と、前記セラミック枠体上に設けられ、前記電子部品を被覆するように前記セラミック枠体と重なる領域に設けられた蓋体と、を備えている。
本発明の一実施形態に係る実装構造体の製造方法は、電子部品の実装領域を有する放熱基板を準備する工程と、前記放熱基板上に、前記実装領域を取り囲むように熱硬化性樹脂を介してセラミック枠体を接合する工程と、前記実装領域に前記熱硬化性樹脂の熱分解温度よりも低い温度で、低融点合金を介して電子部品を接合する工程と、を備えている。
本発明によれば、セラミック枠体内の気密性を向上させることが可能な実装構造体を提供することができる。
本実施形態に係る実装構造体の蓋体を取り外した状態を示す概観斜視図である。 本実施形態に係る実装構造体の蓋体を取り外した状態を示す平面図である。 本実施形態に係る実装構造体の断面図である。 一変形例に係る実装構造体の蓋体を取り外した状態を示す概観斜視図である。 一変形例に係る実装構造体の蓋体を取り外した状態を示す概観斜視図である。
以下に添付図面を参照して、本発明にかかる実装構造体の実施形態を詳細に説明する。なお、本発明は以下の実施形態に限定されないものとする。
<実装構造体の概略構成>
図1は、本実施形態に係る実装構造体を示す概観斜視図である。また、図2は、本実施形態に係る実装構造体の平面図であって、蓋体を取り除いた状態を示している。また、図3は、本実施形態に係る実装構造体の断面図であって、図2のA−A’の仮想線に沿った断面図である。実装構造体1は、テレビ等の家電機器、携帯電話またはコンピュータ機器等の電子機器に用いるものである。特に、マイクロ波またはミリ波等の高周波で用いられる電子機器の高周波回路に用いられる。
実装構造体1は、放熱基板2と、放熱基板2上に低融点合金3を介して実装された電子部品4と、放熱基板2上に電子部品4を取り囲むように設けられ、低融点合金3よりも高融点の熱硬化性樹脂5を介して接合されたセラミック枠体6と、セラミック枠体6上に設けられ、セラミック枠体6の内外を電気的に接続する接続端子7と、セラミック枠体6上に設けられ、電子部品4を被覆するようにセラミック枠体6と重なる領域に設けられた蓋体8と、を備えている。
電子部品4としては、例えば、半導体素子、光半導体素子、トランジスタ、ダイオードまたはサイリスタ等の能動素子、あるいは抵抗器、コンデンサ、太陽電池、圧電素子、水晶振動子またはセラミック発振子等の受動素子等をいう。なお、本実施形態では、電子部品4として、半導体素子を用いる。ICまたはLSI等の半導体素子としては、例えば、シリコン、ゲルマニウム、ガリウム砒素、ガリウム砒素リン、窒化ガリウムまたは炭化珪素等を用いることができる。
放熱基板2は、電子部品4が作動しているときに発生する熱を外部に向かって放散する機能を有している。放熱基板2は、平面視したとき四角形状に形成された部材である。放熱基板2は、例えば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金、あるいはこれらの複合材料から成る。放熱基板2は、熱伝導率を良好にして、実装した電子部品4から発生する熱を効率良く放熱基板2を介して外部に放散させることができる。なお、放熱基板2の熱伝導率は、例えば、15W/(m・K)以上450W/(m・K)以下に設定されている。また、放熱基板2のヤング率は、例えば、100GPa以上500GPa以下に設定されている。
また、放熱基板2は、溶融した金属材料を型枠に鋳込んで固化させたインゴットに対して、従来周知の圧延加工または打ち抜き加工等の金属加工法を用いることで、例えば板状等の所定形状に製作される。なお、放熱基板2の一辺の長さは、例えば、3mm以上50mm以下に設定されている。また、放熱基板2の厚みは、例えば、0.3mm以上5mm以下に設定されている。
また、放熱基板2の表面は、酸化腐食の防止、または電子部品4をろう付けしやすくするために、電気めっき法または無電解めっき法を用いて、ニッケルまたは金等の鍍金層が形成されている。放熱基板2の電子部品4を実装する実装領域Rは、放熱基板2の上面にセラミック枠体6を接続したときに、セラミック枠体6と接続されない領域である。なお、本実施形態では、放熱基板2の平面視した形状を四角形状としているが、電子部品4を実装することが可能であれば、四角形状に限られず、多角形状または楕円形状等であってもよい。
電子部品4は、放熱基板2の実装領域R上に、例えば、金−錫、金−ゲルマニウムまたは金−シリコン等の低融点合金3を介して実装される。低融点合金3の融点は、例えば2
00℃以上380℃以下に設定されている。さらに、低融点合金3の融点の温度は、セラミック枠体6を放熱基板2に接合した熱硬化性樹脂5の熱分解温度の温度よりも低く設定されている。なお、低融点合金3の熱伝導率は、例えば200W/(m・K)以上320W/(m・K)以下に設定されている。そして、熱硬化性樹脂5の熱伝導率よりも大きくなるように設定されている。
また、このような低融点合金3を用いた場合は、低融点合金3を介して電子部品4を放熱基板2に実装するときの接合温度は、例えば200℃以上380℃以下に設定される。そして、低融点合金3の接合温度が、熱硬化性樹脂5の熱分解温度よりも低温であるため、電子部品4を放熱基板2に接合するときに、熱硬化性樹脂5が破壊されないため、セラミック枠体6が放熱基板2から剥離するのを抑制することができる。
セラミック枠体6は、放熱基板2の実装領域Rの外周に沿って接続され、実装領域Rに実装する電子部品4を外部から保護するための部材である。また、セラミック枠体6は、枠上の一部に一対の接続端子7が形成されている。セラミック枠体6は、シリコーン樹脂またはポリイミド樹脂等の熱硬化性樹脂5を介して放熱基板2上に接合される。なお、熱硬化性樹脂5の熱分解温度は、400℃以上500℃以下であって、熱硬化性樹脂5は、例えば400℃以上の雰囲気で数分間放置されると、熱硬化性樹脂5中の水分が膨張して、熱硬化性樹脂5の変質が始まる。そして、熱硬化性樹脂5の変質する状態が続くことで、熱硬化性樹脂5が炭化して破壊される。また、熱硬化性樹脂5の熱伝導率は、0.1W/(m・K)以上0.3W/(m・K)以下に設定されている。
熱硬化性樹脂5は、セラミック枠体6の下面の全面にわたって設けられている。放熱基板2の上面に対向するセラミック枠体6の下面の全てに熱硬化性樹脂5が設けられることで、セラミック枠体6にて囲まれる領域内の気密性を確保することができる。
また、セラミック枠体6の表面には、セラミック粒子間に凹部が多数設けられている。セラミック枠体6は、テープ成形を用いるよりは、粉体プレス成形を用いることで、セラミック枠体6の表面に多数の凹部を設けることができる。そして、溶融状態の熱硬化性樹脂5は、セラミック枠体6を放熱基板2に対して加熱硬化させて接合するときに、熱硬化性樹脂5の一部がセラミック枠体6の凹部内に進入した状態で熱硬化される。このようにアンカー効果によって、セラミック枠体6と熱硬化性樹脂5の接続強度を向上させることができ、セラミック枠体6と放熱基板2との接続状態を良好に維持することができる。
電子部品4が実装されていない状態の放熱基板2に対して、セラミック枠体6を熱硬化性樹脂5を介して接合する。仮に、放熱基板2に電子部品4が実装されていると、電子部品4の方がセラミック枠体6よりも小さいため、電子部品4を放熱基板2の所定位置に実装する精度が求められる。さきに、放熱基板2にセラミック枠体6を実装しておけば、セラミック枠体6をマーカーとすることができ、そのセラミック枠体6で囲まれる領域に電子部品4を実装すればよい。そのため、放熱基板2にセラミック枠体6を設けてから、電子部品4を実装する方が、電子部品4の実装精度が必要以上に求められることがなく、生産性の向上に寄与することができる。
また、放熱基板2にセラミック枠体6を接合する熱硬化性樹脂5の熱分解温度が、放熱基板2に電子部品4を接合する低融点合金3の融点よりも高いため、放熱基板2に対してセラミック枠体6を接合してから、放熱基板2に対して電子部品4を接合しても、熱硬化性樹脂5が融け出すことがなく、セラミック枠体6内の気密性を良好に維持することができる。
熱硬化性樹脂5は、セラミック枠体6の下面の直下に収まるように形成されている。熱
硬化性樹脂5が、セラミック枠体6の下面からはみ出さないように設けられることで、セラミック枠体6で囲まれる領域内には形成されない。電子部品4にて発生する熱は、セラミック枠体6で囲まれる領域には熱硬化性樹脂5が存在せず、放熱基板2の上面の露出する面積が大きいため、セラミック枠体6内にこもる熱が熱硬化性樹脂5に伝わりにくく、放熱基板2から外部に向かって放熱されやすくすることができる。その結果、セラミック枠体6が高温になるのを抑制することができ、放熱基板2に対してセラミック枠体6を良好に固定し続けることができる。
セラミック枠体6は、絶縁性の部材であって、例えば、酸化アルミニウム、窒化アルミニウム、窒化珪素、アルミナまたはムライト等のセラミック材料、あるいはガラスセラミック材料等から成る。または、これらの材料のうち複数の材料を混合した複合系材料から成る。
平面視したときのセラミック枠体6の外周に対応する一辺の長さは、例えば、5mm以上30mm以下に設定されている。また、平面視したときのセラミック枠体6の内側から外側までの厚み幅は、例えば、0.5mm以上5mm以下に設定されている。さらに、セラミック枠体6の上下方向の厚みは、例えば、0.3mm以上1.5mm以下に設定されている。
セラミック枠体6には、多数のフィラーが含有されていても構わない。セラミック枠体6にフィラーが含有されていることによって、セラミック枠体6の硬化前の硬度を調整することができ、セラミック枠体6の寸法を所望の値に近づけることができる。フィラーは、球状であって、フィラーの径は、例えば、0.05μm以上6μm以下に設定されており、熱膨張率は、例えば−5ppm/℃以上5ppm/℃以下である。なお、フィラーは、例えば、酸化珪素、炭化珪素、酸化アルミニウム、窒化アルミニウムまたは水酸化アルミニウム等から成る。
また、セラミック枠体6に含有されるフィラーの比誘電率は、セラミック枠体6を構成する材料の比誘電率よりも小さく設定することができる。このように、セラミック枠体6の比誘電率よりも小さい低誘電率のフィラーとすることで、セラミック枠体6を更に低誘電率化することができ、接続端子7に伝送される信号の伝送効率を向上させることができる。
電子部品4にて発生する熱は、低融点合金3の熱伝導率が大きいため、放熱基板2に効率良く伝わる。そして、熱硬化性樹脂5の熱伝導率が低融点合金3の熱伝導率よりも小さいため、放熱基板2に伝わった熱は熱硬化性樹脂5を介してセラミック枠体6に伝わるよりも、放熱基板2から下方に向かって放散させやすくすることができる。その結果、電子部品4にて発生する熱を効率良く外部に放散させることができる。また、放熱基板2に伝わった熱が熱硬化性樹脂5に伝わりにくいため、熱硬化性樹脂5が熱膨張を起こしにくくすることができ、熱硬化性樹脂5にクラックが発生するのを抑制することができる。その結果、セラミック枠体6と放熱基板2との間の剥離を効果的に抑えることで、セラミック枠体6で囲まれる領域の気密性を良好に維持することができる。
接続端子7は、外部の電子機器等と電子部品4とを電気的に接続するための部材である。接続端子7は、例えば鉄−ニッケル合金、鉄−ニッケル−コバルト合金または銅の導電材料からなる。セラミック枠体6の枠上の一部には、接続端子7が接合材10を介して接合される。接続端子7と電子部品4は、ワイヤを介して電気的に接続される。なお、接合材10は、例えば、銀、銅、金、アルミニウムまたはマグネシウム等のろう材である。あるいは、これらに、ニッケル、カドミウムまたは燐等の添加物を含有させてもよい。
接続端子7は、セラミック枠体6の対向する二辺に設けられている。そして、残りの二辺には接続端子7は設けられていない。そして、セラミック枠体6の対向する二辺に対応するセラミック枠体6の枠上面であって、接続端子7が設けられる箇所には、第1メタライズ層が形成されている。
また、セラミック枠体6の枠下面には、平面透視して第1メタライズ層と重なるように第2メタライズ層が形成されている。そして、セラミック枠体6は、熱硬化性樹脂5を介して放熱基板2に接合されるときの加熱および冷却に起因して、セラミック枠体6に熱応力が加わるが、セラミック枠体6は第1メタライズ層と第2メタライズ層とが上下対称に設けられているため、セラミック枠体6の反りおよび反りの復元が抑制される。また、セラミック枠体6から熱硬化性樹脂5に対して応力が緩和されるため、熱硬化性樹脂5にクラックが入るのを抑制することができ、熱硬化性樹脂5の接合力を良好に維持することができ、電子部品収納用パッケージの製造歩留まりを向上させることができる。
また、セラミック枠体6で囲まれる領域に電子部品4を実装するときは、セラミック枠体6に上下対称に第1メタライズ層と第2メタライズ層を設けたことにより、セラミック枠体6の熱変形を抑制し、熱硬化性樹脂5の機械的な特性の劣化が抑制される。その結果、電子部品収納用パッケージ内に電子部品が実装される際に生じる熱硬化性樹脂のクラックが抑制され、半導体収納用パッケージに電子部品を収納して蓋体で封止された実装構造体を歩留まりよく製造することができる。
電子部品4は、接続端子7との接続がワイヤを介して電気的に接続されることで、仮に、電子部品4が放熱基板2から剥離したとしても、実装構造体1の電気的接続が、電気的にオープンになりにくく、電気的信頼性を良好に維持することができる。
蓋体8は、セラミック枠体6で囲まれる領域に実装された電子部品4を外部から保護する機能を有している。蓋体8は、セラミック枠体6上に設けられ、電子部品4を被覆するようにセラミック枠体6と重なる領域に設けられている。蓋体8の形状は、平面視したときに、四角形状であってセラミック枠体6を囲むような形状である。なお、蓋体8は、例えば、セラミックスまたは樹脂等の絶縁材料、あるいは銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金から成る。
セラミック枠体6上には、セラミック枠体6および接続端子7に対して低融点合金3よりも融点が低い接合樹脂9を介して蓋体8が接合されている。接合樹脂9は、例えばエポキシ樹脂またはポリアミド樹脂等の材料からなる。接合樹脂9は、例えば80℃以上の雰囲気で数分間放置されると、接合樹脂9中の水分が膨張して、接合樹脂9が破壊される。
接合樹脂9は、セラミック枠体6の上面と重なる領域の全面にわたって設けられている。接合樹脂9が、平面透視してセラミック枠体6の上面と重なる領域に設けられることで、蓋体8で覆われる領域内の気密性を良好に維持することができる。
接合樹脂9が低融点合金3の融点よりも低い熱分解温度に設定されていることにより、放熱基板2上にセラミック枠体6を設け、さらに、セラミック枠体6内に電子部品4を実装した状態で、蓋体8をセラミック枠体6に接合するときに、放熱基板2から低融点合金3および熱硬化性樹脂5が変質しにくく、セラミック枠体6または電子部品4が剥離するのを抑制することができる。
また、接合樹脂9のヤング率は、セラミック枠体6のヤング率よりも小さくなる材料が選択される。接合樹脂9のヤング率を、セラミック枠体6のヤング率よりも小さくするこ
とで、セラミック枠体6の熱変形によってセラミック枠体6から受ける応力を、接合樹脂9が変形することにより緩和することができる。
接続端子7は、マイクロ波またはミリ波等の高周波信号を信号線路に伝送させた場合、高周波信号の損失に起因して接続端子7が高温になることがある。そして、接続端子7の熱に起因して、セラミック枠体6が熱膨張を起こそうとする。そこで、接合樹脂9のヤング率を、セラミック枠体6のヤング率よりも小さくすることで、セラミック枠体6から接続端子7に加わる応力を低減することができ、セラミック枠体6にクラックが発生するのを抑制することができる。なお、接合樹脂9のヤング率は、例えば、50GPa以上95GPa以下に設定されている。
本実施形態によれば、放熱基板2に対するセラミック枠体6を接合する熱硬化性樹脂5の熱分解温度を、放熱基板2に対する電子部品4を接合する低融点合金3の融点よりも高くすることで、熱の影響によってセラミック枠体6が放熱基板2から剥離しようとするのを効果的に抑制することができ、セラミック枠体6で囲まれる領域内の気密性を良好に維持することができる。このようにして、気密性を向上させることが可能な実装構造体1を提供することができる。
<実装構造体の製造方法>
ここで、図1に示す実装構造体1の製造方法を説明する。まず、放熱基板2を準備する。放熱基板2は、溶融した金属材料を型枠に鋳込んだ固化させたインゴットに対して、金属加工法を用いることで、所定形状に製作される。そして、型枠から取り出す放熱基板2を作製することができる。
次に、セラミック枠体6を準備する。ここでは、セラミック枠体6の材料が酸化アルミニウム質焼結体から成る場合、まず、酸化アルミニウム、酸化珪素、酸化マグネシウムおよび酸化カルシウム等の原料粉末に有機バインダー、可塑剤または溶剤等を添加混合して泥漿状と成す。次に、セラミック枠体6の型枠を準備する。そして、セラミック枠体6の型枠内に、泥漿状の酸化アルミニウム質の材料を充填し、焼結前のセラミック枠体6を取り出す。
次に、前駆体のセラミック枠体6を約1600℃の温度で焼成することにより、セラミックスからなるセラミック枠体6を作製することができる。
そして、放熱基板2上に、めっき処理を施して鍍金層を形成する。そして、セラミック枠体6上に接続端子7を例えば銀ろう材を用いて接合する。次いで、接続端子7が接合された状態のセラミック枠体6を放熱基板2に対して、例えばシリコーン樹脂からなる熱硬化性樹脂5を介して接合する。さらに、半導体素子からなる電子部品4を、放熱基板2上であってセラミック枠体6で囲まれる実装領域Rに対して、例えば金−錫合金からなる低融点合金3を介して接合する。このとき、熱硬化性樹脂5の熱分解温度が、低融点合金3の融点よりも高いため、電子部品4の実装時に、セラミック枠体6が放熱基板2から剥離することがない。また、電子部品4の実装時に、放熱基板2に反りが発生するのを抑制することができ、放熱基板2に対するセラミック枠体6の剥離を抑制することができる。そして、電子部品4と接続端子7とをワイヤを介して電気的に接続する。
蓋体8は、放熱基板2と同様の方法を用いて、準備することができる。そして、準備した蓋体8をセラミック枠体6上に電子部品4を覆うように、例えばエポキシ樹脂からなる接合樹脂9を介して接合することで、実装構造体1を作製することができる。
<変形例1>
本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。以下、本実施形態の変形例1について説明する。なお、本実施形態の変形例1に係る実装構造体のうち、本実施形態に係る実装構造体と同様な部分については、同一の符号を付して適宜説明を省略する。
上記実施形態では、接続端子7は、矩形状の板体であったが、これに限られない。例えば、図4に示すように、セラミック枠体6の上面と重なる領域に位置する平板部71aと、平板部71aからセラミック枠体6の外方に向かって突出した突出部71bとを有する接続端子71としてもよい。平板部71aは、セラミック枠体6と接続される面積を大きくし、セラミック枠体6との接続性を良好に維持することができる。
突出部71bは、平板部71aと異なり、セラミック枠体6と接続される領域が存在せず、セラミック枠体6から離れて設けられている。突出部71bは、平板部71aに比べて、熱膨張または熱収縮の影響を受けやすく、突出部71bが熱変形を起こすと、その熱変形に起因して平板部71aがセラミック枠体6から剥離しようとする。そこで、突出部71bは、セラミック枠体6からはみ出す部分の大きさを小さくすることで、突出部71bの熱膨張または熱収縮の影響を小さく抑えることができ、接続端子71がセラミック枠体6から剥離するのを有効に抑制することができる。
セラミック枠体6は、板体に矩形状の貫通孔が開いた枠体であって、平面視したときにセラミック枠体6の外周に対応する4つの外辺とセラミック枠体6の内周に対応する4つの内辺とが存在する。セラミック枠体6は、セラミック枠体6の4つの枠部がつながって1つの枠体として形成される。
平板部71aは、矩形状であって隣接した一対の外辺と内辺とで挟まれる領域内に設けられる。すなわち、平板部71aは、セラミック枠体6の四隅に位置するコーナー部に存在しないように設けられている。また、突出部71bは、セラミック枠体6の外辺上に位置する平板部71aの外辺の一部から外方に向かって突出している。また、接続端子71は、セラミック枠体6の隣接しない一対の二辺のそれぞれに設けられている。そのため、セラミック枠体6の内辺とそれに対応する外辺が接続端子71のアライメントとして機能し、セラミック枠体6の上面に対して、接続端子71を精度良く設けることができる。
接続端子71は、平板部71aがセラミック枠体6と接続される領域を大きくし、突出部71bがセラミック枠体6からはみ出す大きさを小さくすることで、接続端子71の熱膨張または熱収縮の影響を低減することができ、接続端子71とセラミック枠体6との接続性を良好に維持することができる。
<変形例2>
以下、本実施形態の変形例2に係る実装構造体のうち、本実施形態に係る実装構造体または変形例1と同様な部分については、同一の符号を付して適宜説明を省略する。
上記実施形態および変形例1では、接続端子7のセラミック枠体6と重ならない領域に位置する部分の大きさ(面積)が、接続端子7のセラミック枠体6と重なる領域に位置する部分の大きさ(面積)に比べて比較的に小さく設定されていたが、これに限られない。例えば、図5に示すように、接続端子72のセラミック枠体62と重なる領域に位置する部分である平板部72bの大きさ(面積)よりも、接続端子72のセラミック枠体6と重ならない領域に位置する部分である突出部72bの大きさ(面積)を大きくしてもよい。
電子部品4が高温になる高出力のパワー系デバイスである場合は、電子部品4から発生する熱がセラミック枠体6内にこもりやすく、放熱基板2で十分に放熱することができず
、接合樹脂9が劣化することによって放熱基板2に対してセラミック枠体6が剥離する虞がある。
そこで、セラミック枠体6内の空間を大きくする。そして、セラミック枠体6内で露出する放熱基板2の上面の面積を大きくすることで、放熱基板2の放熱性を向上させることができる。また、セラミック枠体6に伝わった熱のうち、熱硬化性樹脂5よりも熱伝導率の優れた接続端子72に熱が伝わりやすい。そして、接続端子72に伝わった熱は、平板部72aから突出部72bに向かって伝わる。さらに、突出部72bに伝わった熱は、突出部72を大きくすることで、突出部72bから外部に向かって効果的に放散される。このようにして、電子部品4がパワー系デバイスである場合は、特に突出部72bの放熱性を向上させることで、放熱基板2に対して熱硬化性樹脂5が破壊されてセラミック枠体62が剥離するのを有効に抑制することができる。
1 実装構造体
2 放熱基板
3 低融点合金
4 電子部品
5 熱硬化性樹脂
6 セラミック枠体
7 接続端子
8 蓋体
9 接合樹脂
10 接合材
R 実装領域

Claims (6)

  1. 放熱基板と、
    該放熱基板上に低融点合金を介して実装された電子部品と、
    前記放熱基板上に前記電子部品を取り囲むように設けられ、前記低融点合金の融点よりも高い熱分解温度の熱硬化性樹脂を介して接合されたセラミック枠体と、
    該セラミック枠体上に設けられ、該セラミック枠体の内外を電気的に接続する接続端子と、
    前記セラミック枠体上に設けられ、前記電子部品を被覆するように前記セラミック枠体と重なる領域に設けられた蓋体と、を備えたことを特徴とする実装構造体。
  2. 請求項1に記載の実装構造体であって、
    前記セラミック枠体の上面は、前記接続端子と重なる領域に第1メタライズ層が形成されており、
    前記セラミック枠体の下面は、平面透視して前記第1メタライズ層と重なる領域に第2メタライズ層が形成されていることを特徴とする実装構造体。
  3. 請求項2に記載の実装構造体であって、
    前記接続端子の前記セラミック枠体と重なる領域は、前記接続端子の前記セラミック枠体と重ならない領域よりも小さいことを特徴とする実装構造体。
  4. 請求項2に記載の実装構造体であって、
    前記熱硬化性樹脂は、前記セラミック枠体の前記下面の直下に収まるように形成されていることを特徴とする実装構造体。
  5. 請求項1に記載の実装構造体であって、
    前記低融点合金は、前記熱硬化性樹脂よりも熱伝導率が大きいことを特徴とする実装構造体。
  6. 電子部品の実装領域を有する放熱基板を準備する工程と、
    前記放熱基板上に、前記実装領域を取り囲むように熱硬化性樹脂を介してセラミック枠体を接合する工程と、
    前記実装領域に前記熱硬化性樹脂の熱分解温度よりも低い温度で、低融点合金を介して電子部品を接合する工程と、
    を備えることを特徴とする実装構造体の製造方法。
JP2010188096A 2010-08-25 2010-08-25 実装構造体および実装構造体の製造方法 Pending JP2012049224A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010188096A JP2012049224A (ja) 2010-08-25 2010-08-25 実装構造体および実装構造体の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010188096A JP2012049224A (ja) 2010-08-25 2010-08-25 実装構造体および実装構造体の製造方法

Publications (1)

Publication Number Publication Date
JP2012049224A true JP2012049224A (ja) 2012-03-08

Family

ID=45903792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010188096A Pending JP2012049224A (ja) 2010-08-25 2010-08-25 実装構造体および実装構造体の製造方法

Country Status (1)

Country Link
JP (1) JP2012049224A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026725A (ja) * 2013-07-26 2015-02-05 京セラ株式会社 半導体素子収納用パッケージおよびこれを備えた実装構造体
WO2015163095A1 (ja) * 2014-04-23 2015-10-29 京セラ株式会社 電子素子実装用基板および電子装置
WO2017200011A1 (ja) * 2016-05-20 2017-11-23 京セラ株式会社 電子素子実装用基板および電子装置
US11901268B2 (en) 2019-06-25 2024-02-13 NGK Electronics Devices, Inc. Package with an electrode-attached frame supported by a heat sink, and method for manufacturing power semiconductor module provided therewith
US11978682B2 (en) 2019-06-25 2024-05-07 NGK Electronics Devices, Inc. Package, and method for manufacturing power semiconductor module

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63107055A (ja) * 1986-06-02 1988-05-12 Fujitsu Ltd 集積回路用パッケ−ジ
JPH05166970A (ja) * 1991-12-16 1993-07-02 Hitachi Ltd 半導体装置
JPH09283647A (ja) * 1996-04-16 1997-10-31 Kyocera Corp 半導体素子収納用パッケージ
JP2003282751A (ja) * 2002-03-20 2003-10-03 Sumitomo Metal Electronics Devices Inc 高周波用パッケージならびに高周波用パワーモジュール基板及びその製造方法
JP2008198809A (ja) * 2007-02-14 2008-08-28 Sumitomo Metal Electronics Devices Inc 電子部品収納用パッケージの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63107055A (ja) * 1986-06-02 1988-05-12 Fujitsu Ltd 集積回路用パッケ−ジ
JPH05166970A (ja) * 1991-12-16 1993-07-02 Hitachi Ltd 半導体装置
JPH09283647A (ja) * 1996-04-16 1997-10-31 Kyocera Corp 半導体素子収納用パッケージ
JP2003282751A (ja) * 2002-03-20 2003-10-03 Sumitomo Metal Electronics Devices Inc 高周波用パッケージならびに高周波用パワーモジュール基板及びその製造方法
JP2008198809A (ja) * 2007-02-14 2008-08-28 Sumitomo Metal Electronics Devices Inc 電子部品収納用パッケージの製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026725A (ja) * 2013-07-26 2015-02-05 京セラ株式会社 半導体素子収納用パッケージおよびこれを備えた実装構造体
WO2015163095A1 (ja) * 2014-04-23 2015-10-29 京セラ株式会社 電子素子実装用基板および電子装置
CN105210183A (zh) * 2014-04-23 2015-12-30 京瓷株式会社 电子元件安装用基板以及电子装置
JP6068649B2 (ja) * 2014-04-23 2017-01-25 京セラ株式会社 電子素子実装用基板および電子装置
WO2017200011A1 (ja) * 2016-05-20 2017-11-23 京セラ株式会社 電子素子実装用基板および電子装置
JPWO2017200011A1 (ja) * 2016-05-20 2018-06-21 京セラ株式会社 電子素子実装用基板および電子装置
CN109155288A (zh) * 2016-05-20 2019-01-04 京瓷株式会社 电子元件安装用基板和电子装置
US10580711B2 (en) 2016-05-20 2020-03-03 Kyocera Corporation Electronic device mounting board and electronic package
CN109155288B (zh) * 2016-05-20 2022-02-08 京瓷株式会社 电子元件安装用基板和电子装置
US11901268B2 (en) 2019-06-25 2024-02-13 NGK Electronics Devices, Inc. Package with an electrode-attached frame supported by a heat sink, and method for manufacturing power semiconductor module provided therewith
US11978682B2 (en) 2019-06-25 2024-05-07 NGK Electronics Devices, Inc. Package, and method for manufacturing power semiconductor module

Similar Documents

Publication Publication Date Title
KR102608133B1 (ko) 반도체 장치
US6261868B1 (en) Semiconductor component and method for manufacturing the semiconductor component
KR101907953B1 (ko) 일체형 다이아몬드 열 스프레더를 갖는 전자 장치 컴포넌트
JP5518086B2 (ja) 素子収納用パッケージおよび実装構造体
JP6329238B2 (ja) 素子収納用パッケージおよび実装構造体
JP2012049224A (ja) 実装構造体および実装構造体の製造方法
JP3632960B2 (ja) 半導体装置
JP3816821B2 (ja) 高周波用パワーモジュール基板及びその製造方法
JP2015103619A (ja) 素子収納用パッケージおよび実装構造体
US11521921B2 (en) Semiconductor device package assemblies and methods of manufacture
EP3751603A2 (en) Semiconductor package with a heat sink bonded to a semiconductor chip with a bonding layer and to a molding material with a thermal interface material
JP5361663B2 (ja) 素子収納用パッケージ、並びに実装構造体
JP2007115793A (ja) 高放熱型電子部品収納用パッケージ
US20160071777A1 (en) Semiconductor package and semiconductor device
CN112786456A (zh) 半导体封装件以及相关方法
JP5725886B2 (ja) 素子収納用パッケージおよび実装構造体
JP6760788B2 (ja) 半導体パッケージ、および半導体装置
JP2003229521A (ja) 半導体モジュール及びその製造方法
JP2013157492A (ja) 素子収納用パッケージ、および実装構造体
EP3951866A1 (en) Semiconductor substrate arrangement and method for producing the same
JP6162520B2 (ja) 半導体素子収納用パッケージおよびこれを備えた実装構造体
JP2006013241A (ja) 半導体装置用パッケージ、および半導体装置
JP5334746B2 (ja) 素子収納用パッケージ、並びに実装構造体
JP2006041272A (ja) 半導体装置用パッケージ、および半導体装置
JP2014160697A (ja) 素子収納用パッケージ、並びに実装構造体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130716

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140704

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150127