JP6676079B2 - 半導体装置およびその製造方法 - Google Patents

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Description

この発明は、パワー半導体素子を封止樹脂で封止した半導体装置の封止構造およびその製造方法に関する。
高電圧や大電流に対応する目的で通電経路を素子の縦方向としたタイプの半導体素子は、一般的にパワー半導体素子（たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ、ダイオードなど）と呼ばれている。パワー半導体素子が回路基板上に実装され、封止樹脂によりパッケージングされた半導体装置は、産業機器、自動車、鉄道など、幅広い分野において用いられている。近年、半導体装置を搭載した機器の高性能化に伴い、定格電圧および定格電流の増加、使用温度範囲の拡大（高温化、低温化）、といった半導体装置の高性能化への要求が高まってきている。
半導体装置のパッケージ構造は、ケース構造と呼ばれるものが主流であり、ケース型の半導体装置は、放熱用ベース板上に絶縁基板を介して、パワー半導体素子が実装され、ベース板に対してケースが接着された構造である。半導体装置内部に実装されたパワー半導体素子は、主電極と接続されている。このパワー半導体素子と主電極との接続には、ボンディングワイヤが用いられている。高電圧印加時の絶縁不良防止の目的で、一般的に、半導体装置の封止樹脂としては、シリコーンゲルに代表される絶縁性のゲル状充填剤が用いられる。
従来の半導体装置では、シリコーンゲルの揺動によるボンディングワイヤの破断を防止するために、シリコーンゲルの上面に密着するように挿入される押さえ蓋を有し、押さえ蓋の側面には、外周ケースの内壁と上下動可能に係合する突起が設けられた構造を有する半導体装置が開示されている（例えば、特許文献１）。
また、他に、シリコーンゲル上面を覆い、かつその端部がケースに固定された蓋部を備え、使用が許容される温度範囲において、シリコーンゲルの上面少なくとも８０％以上が蓋部に接する構造を有する半導体装置が開示されている（例えば、特許文献２）。
特開２０００−３１１９７０号公報（第３頁、第１図） 特開２０１４−１３０８７５号公報（第４頁、第１図）
シリコーンゲル中への気体の溶存可能量は、一般的に高温ほど少ない。したがって、半導体装置の使用温度範囲が拡がり、シリコーンゲルがより高温で使用されるようになると、シリコーンゲル中に溶けきれなくなった気体が気泡を形成する。このような気泡が発生した箇所では、シリコーンゲルによる絶縁封止の効果が得られないため、半導体装置の絶縁性能が劣化してしまう。
このシリコーンゲル中の気泡や剥離の発生を抑制するためには、シリコーンゲルの内部応力を圧縮応力になるようにすればよい。なぜならば、引張応力は気泡や剥離を拡大、進展させる駆動力になるからである。
しかしながら、特許文献１に記載の半導体装置においては、押さえ蓋を封止樹脂の上面に密着するように挿入しても、押さえ蓋が外周ケースの内壁に対して上下動が可能であるため、パワー半導体素子が高温で動作する際には封止樹脂が熱膨張して押さえ蓋を容易に押し上げることができるので、気泡の発生を抑止する圧縮応力は発生せず、半導体装置の絶縁性能が劣化してしまう。
一方で、特許文献２に記載の半導体装置においては、蓋部の端部がケースに固定されているために、高温時にはシリコーンゲルが熱膨張して押さえ板を押し上げることができないので、シリコーンゲルの内部応力は圧縮応力となり、気泡の発生は抑止される。しかしながら、低温時では、蓋部の端部がケースに固定されているために、熱収縮しようとするシリコーンゲルが蓋部に引っ張られることで、シリコーンゲルの内部応力が引張応力となる。シリコーンゲルの内部応力が引張応力の状態では、シリコーンゲルに微小な気泡があると、引張応力により気泡が拡大する。
また、シリコーンゲルと絶縁基板の界面や、シリコーンゲルとパワー半導体素子との界面や、ゲルとワイヤとの界面に密着力の弱い部分があった場合に、引張応力により、界面の剥離が生じたり、剥離を進展させたりする。このような気泡や剥離が発生した箇所では、シリコーンゲルによる絶縁封止の効果が得られないため、半導体装置の絶縁性能が劣化してしまう。
さらに、半導体装置の使用電圧がより高電圧になると、気泡や剥離のサイズがより小さくても、絶縁破壊を生じやすくなるため、モジュールの絶縁性能が劣化してしまう。
このように、従来の半導体装置においては、半導体装置の使用温度範囲が拡がり、より高温や低温で使用される場合や、半導体装置の使用電圧が高電圧になった場合に、半導体装置の絶縁性能が劣化してしまうという問題点があった。
この発明は、上記のような問題点を解決するためになされたもので、高温時、低温時や使用電圧が高電圧時においても、気泡の発生やシリコーンゲルと絶縁基板との剥離を抑制することで、絶縁性能が劣化しない半導体装置を得ることを目的としている。
この発明に係る半導体装置は、上面に半導体素子が搭載された絶縁基板と、前記絶縁基板の下面に接合されたベース板と、前記絶縁基板を取り囲み、前記ベース板の前記絶縁基板が接合された面と接するケース部材と、前記ベース板と前記ケース部材とで囲まれた領域に充填され、前記絶縁基板を封止する封止樹脂と、前記封止樹脂の表面と対向し、前記ケース部材と固着された蓋材と、下面が前記封止樹脂の前記表面と密着し、上面が前記蓋材の前記封止樹脂の前記表面と対向する面に固着され、前記絶縁基板の面積の５０％以上の大きさであり、かつ、前記封止樹脂の前記表面の面積の８０％未満の大きさである押さえ板とを備えたことを特徴とする。
この発明によれば、半導体装置内部の封止樹脂と蓋との間に封止樹脂に密着させた押さえ板を設けたことで、ヒートサイクル時における絶縁基板の方向に封止樹脂に対して圧縮応力を発生させることができる。この結果として、ヒートサイクルによる半導体装置の信頼性を向上させることが可能となる。
この発明の実施の形態１における半導体装置を示す断面構造模式図である。 この発明の実施の形態１における半導体装置の低温時を示す断面構造模式図である。 この発明の実施の形態１における半導体装置の高温時を示す断面構造模式図である。 この発明の実施の形態１における半導体装置の他の低温時を示す断面構造模式図である。 この発明の実施の形態１における半導体装置を示す上面構造模式図である。 この発明の実施の形態１における他の半導体装置を示す断面構造模式図である。 この発明の実施の形態１における他の半導体装置を示す上面構造模式図である。 この発明の実施の形態１における半導体装置の製造工程を示す断面構造模式図である。 この発明の実施の形態１における半導体装置の製造工程を示す断面構造模式図である。 この発明の実施の形態１における半導体装置の製造工程を示す断面構造模式図である。 この発明の実施の形態１における半導体装置の製造工程を示す断面構造模式図である。 この発明の実施の形態１における蓋と押さえ板とを示す断面構造模式図である。 この発明の実施の形態１における他の蓋と押さえ板とを示す断面構造模式図である。 この発明の実施の形態１における他の蓋と押さえ板とを示す断面構造模式図である。 従来の半導体装置の断面構造模式図である。
以下に本発明の半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は、以下の既述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
実施の形態１．
図１は、この発明の実施の形態１における半導体装置を示す断面構造模式図である。図において、半導体装置１００は、ベース板１、ケース部材２、接合材３、半導体素子であるパワー半導体素子４、絶縁基板５、ボンディングワイヤ６、端子７、封止樹脂であるシリコーンゲル８、蓋材である蓋９、押さえ板１０、電極パターン５１，５３、絶縁層５２を備える。
絶縁基板５は、絶縁基板５の下面（裏面）側をベース板１に接合材３を用いて接合されている。絶縁基板５は、絶縁層５２と電極パターン５１，５３とを備えている。絶縁基板５は、絶縁層５２の上面（表面）に電極パターン５１、絶縁基板５の下面（裏面）に電極パターン５３が形成されている。絶縁基板５の上面側に形成された電極パターン５１上には、パワー半導体素子４がはんだなどの接合材３で固着されている。ここで、例えば、パワー半導体素子４は大電流を制御するＭＯＳＦＥＴやＩＧＢＴなどの電力制御用半導体素子や還流用のダイオードが用いられる。
また、絶縁基板５は、絶縁基板５の下面側の電極パターン５３がベース板１にはんだなどの接合材３で固着されている。そして、このベース板１が底板となり、ベース板１とベース板１の周囲に配置されたケース部材２とで囲まれた領域（以下、ケースと称す。）が形成される。
半導体装置１００の内部における絶縁性を確保する目的で、封止樹脂であるシリコーンゲル８がケース内部に充填される。シリコーンゲル８は、パワー半導体素子４およびボンディングワイヤ６がシリコーンゲル８内に封入される高さまで、このケース内に充填されている。
パワー半導体素子４には、パワー半導体素子４の電極を外部に電気的に接続するためのボンディングワイヤ６などの配線が接続されている。さらに、このボンディングワイヤ６は端子７と接続されることで、ケース外部と電気的に接続される。端子７は、ケース部材２にインサート成型またはアウトサート成型されている。
蓋９は、ケース部材２の上部側（ベース板１と接する反対側）に配置されている。蓋９によって、半導体装置１００の内部と外部とを分離し、粉じん等が半導体装置１００に内部に浸入することを防いでいる。蓋９は、接着剤（図示ぜず）またはネジ（図示せず）でケース部材２に固定されている。
押さえ板１０は、蓋９のケース内部側である蓋９の下面、蓋９のシリコーンゲル８と対向する面側に接続されて配置される。押さえ板１０は、シリコーンゲル８と接触させて配置される。押さえ板１０は、蓋９から突出して配置されることで押さえ板１０とシリコーンゲル８とを接触させて配置することで、シリコーンゲル８には、押さえ板１０によって、押さえ板１０から絶縁基板５へ向かう方向に圧縮応力を生じる。
以下に、各構成要素の詳細について説明する。
パワー半導体素子４としては、１５０℃以上で動作する半導体材料を用いた半導体素子を適用すると効果が大きい。特に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）系材料またはダイヤモンド（Ｃ）といった材料で形成された、珪素（Ｓｉ）に比べてバンドギャップが大きい、いわゆるワイドバンドギャップ半導体を適用すると効果が大きい。
また、図１では、例示として、一つの封止された半導体装置１００にパワー半導体素子４が２個搭載されているが、パワー半導体素子４の個数としては、これに限定されるものではなく、使用される用途、回路構成に応じて必要な個数のパワー半導体素子４を搭載することができる。
接合材３としては、はんだを用いているが、これに限定されるものではなく、銀や銀合金を用いて、パワー半導体素子４と電極パターン５１とを、電極パターン５３とベース板１とを接合しても良い。
電極パターン５１，５３、ベース板１および端子７は、通常、材料として銅を用いているが、これに限定されるものではなく、必要な放熱特性を有するものであれば良い。例えば、アルミや鉄を用いても良く、これらを複合した材料を用いても良い。また、銅／インバー／銅などの複合材料を用いても良く、ＡｌＳｉＣ、ＣｕＭｏなどの合金を用いても良い。
これら電極パターン５１，５３、ベース板１および端子７に使用される材料の表面は、通常、ニッケルメッキを行うが、これに限定されるものではなく、金や錫メッキを行っても良く、必要な電流と電圧とをパワー半導体素子４に供給できる構造であれば構わない。また、端子７および電極パターン５１の少なくとも一部は、封止樹脂８に埋設するので、端子７および電極パターン５１と封止樹脂８との密着性を向上させるため端子７および電極パターン５１の表面に微小な凹凸を設けても良い。これにより、端子７および電極パターン５１と封止樹脂８との密着性を向上させることが可能となる。
絶縁基板５は、Ａｌ２Ｏ３、ＳｉＯ2、ＡｌＮ、ＢＮ、Ｓｉ３Ｎ４などのセラミックを用いた絶縁層５２の両面に銅やアルミの電極パターン５１，５３を設けたものである。絶縁基板５は、放熱性と絶縁性とを備えることが必要であり、上記材料に限らず、セラミック粉を分散させた樹脂硬化物、あるいはセラミック板を埋め込んだ樹脂硬化物のような絶縁層５２に電極パターン５１，５３を設けたものでも良い。
また、絶縁基板５（絶縁層５２）に使用するセラミック粉は、Ａｌ２Ｏ３、ＳｉＯ2、ＡｌＮ、ＢＮ、Ｓｉ３Ｎ４などが用いられるが、これに限定されるものではなく、ダイヤモンド、ＳｉＣ、Ｂ２Ｏ３、などを用いても良い。さらに、シリコーン樹脂やアクリル樹脂などの樹脂製の粉を用いても良い。
これらの粉形状は、球状を用いることが多いが、これに限定されるものではなく、破砕状、粒状、リン片状、凝集体などを用いても良い。粉体の充填量は、必要な放熱性と絶縁性とが得られる量が充填されていれば良い。絶縁基板５（絶縁層５２）に用いる樹脂は、通常エポキシ樹脂が用いられるが、これに限定されるものではなく、ポリイミド樹脂、シリコーン樹脂、アクリル樹脂などを用いても良く、絶縁性と接着性とを兼ね備えた材料であれば使用可能である。
ボンディングワイヤ６は、アルミニウムまたは金を材料とする断面形状が円形の線体を用いるが、これに限定されるものではなく、例えば、断面形状が方形の銅板を帯状にしたもの（リボン）を用いても良い。図１に示すように、本実施の形態１では、４本のボンディングワイヤ６を用いて、パワー半導体素子４同士、パワー半導体素子４と端子７と、電極パターン５１と端子７とを接続しているが、これに限定されるものではなく、パワー半導体素子４の電流密度などにより、必要な太さ（大きさ）のものを使用し、必要な本数を設けることができる。
また、ボンディングワイヤ６と被接合部との接合は、銅や錫などの金属片を溶融金属、超音波接合等を用いることができるが、必要な電流と電圧をパワー半導体素子４に供給できる方法・構造であれば特に限定されない。
ケース部材２は、熱軟化点が高い樹脂材料を用いることが好ましく、例えばＰＰＳ（Ｐｏｌｙ Ｐｈｎｅｙｌｅｎｅ Ｓｕｌｆｉｄｅ）樹脂があるが、半導体装置１００の使用温度領域内で熱変形せず、絶縁性を有していれば特に限定されない。
ケース部材２の上部には、蓋９が設置されており、蓋９によって、半導体装置１００の内部と外部とを分離し、粉じん等が半導体装置１００の内部に侵入することを防止している。
押さえ板１０は、封止樹脂８と接触させるため、蓋９の下面側（シリコーンゲル８に対向する面側）に設置されており、封止樹脂の材料であるシリコーンゲル８と接触させている。押さえ板１０は、材料として熱可塑性樹脂または熱硬化性樹脂等を用いることができる。例えば、蓋９の部材と同様の材料を用いることで、半導体装置１００の蓋９の作製と同一工程で、押さえ板１０と蓋９とを一括して作製することができる。一括して作製することで作業性を簡易化することができる。押さえ板１０は、蓋９のシリコーンゲル８と対向する面からシリコーンゲル８へ向かって突出している。押さえ板１０は、シリコーンゲル８に対して、常に負圧（引張応力）が発生しないように、シリコーンゲル８と接触させている。押さえ板１０は、蓋９から突出して配置されることで、押さえ板１０の下面と側面の一部がシリコーンゲル８と密着した状態となる。押さえ板１０は、封止樹脂であるシリコーンゲル８の硬化物の表面上に接触される。
シリコーンゲル８は、半導体装置１００内部における絶縁性を確保する目的で、ベース板１とケース部材２とで囲まれる領域内に充填されている。シリコーンゲル８は、パワー半導体素子４とボンディングワイヤ６とがシリコーンゲル８内に封入される高さまで充填されている。
なお、封止樹脂としては、例えばシリコーン樹脂を用いるが、これに限定するものではなく、所望の弾性率と耐熱性を有している樹脂であれば用いることができる。
図２は、この発明の実施の形態１における半導体装置の低温時を示す断面構造模式図である。図３は、この発明の実施の形態１における半導体装置の高温時を示す断面構造模式図である。図４は、この発明の実施の形態１における半導体装置の他の低温時を示す断面構造模式図である。図２，４は、半導体装置の温度が常温以下に低下した場合の半導体装置の内部を示す断面構造模式図である。図３は、半導体装置の温度がシリコーンゲルの硬化温度以上に上昇した場合の半導体装置の内部を示す断面構造模式図である。
半導体装置１００の絶縁封止に用いられるシリコーンゲル８の硬化温度は、通常、６０〜１５０℃である。また、半導体装置１００の絶縁封止に用いられるシリコーンゲル８の線膨脹係数は、通常、３００〜５００ｐｐｍ／Ｋである。一方、半導体装置１００に使用される他の構成部材の線膨脹係数は、３〜２５ｐｐｍ／Ｋであり、シリコーンゲル８の線膨脹係数は、半導体装置１００に使用される他の構成部材と比較して、数十〜百数十倍、大きい値である。
したがって、ケース２内部に充填したシリコーンゲル８を硬化し封止工程を完了させた後、半導体装置１００の温度が常温まで下がると、シリコーンゲル８は他の構成部材よりも大きく熱収縮する。このとき、シリコーンゲル８の表面高さは、シリコーンゲル８の熱収縮により硬化時よりも低くなる（図１参照）。
また、半導体装置１００の温度が常温よりも低くなると、図２に示すように、シリコーンゲル８の表面高さは、さらに低くなる。さらに、図４に示すように、設定温度によっては、シリコーンゲル８の表面高さは、押さえ板１０の周辺部と接する位置になる場合も想定される。
一方、半導体装置１００の温度が硬化温度より高くなると、シリコーンゲル８は他の構成部材よりも大きく熱膨張するため、図３に示すように、シリコーンゲル８の表面高さは、硬化時の位置よりも高くなる。
ここで、温度変化によるシリコーンゲル８の変化量ΔＬ、シリコーンゲル８の表面積をＳ、シリコーンゲル８の体積をＶ、シリコーンゲル８の体積膨張率β、温度変化量ΔＴとすると、ΔＬ＝Ｖ×β×ΔＴ×１／Ｓの関係が成り立つ。蓋９に設置された押さえ板１０をシシリコーンゲル８表面から絶縁基板５方向に向かって、押し込む時の温度から、半導体装置１００の使用温度環境下の最も低い温度との温度差ΔＴｍｉｎにおけるシリコーンゲル８の変化量ΔＬｍｉｎよりも、シリコーンゲル８表面から押し込む量が大きいと、半導体装置１００の使用環境温度下において常に、押さえ板１０がシリコーンゲル８表面に接触することとなり、押さえ板１０下部のシリコーンゲル８の内部応力が圧縮応力となる。
そのため、押さえ板１０のシリコーンゲル８表面から絶縁基板５方向への押し込み量は、ΔＬminよりも大きくすることが好ましい。例えば、半導体装置１００が使用される最低の温度環境が−４０℃の際、室温（２５℃）で押さえ板１０を設置するのであれば、ΔＴｍｉｎは６５℃となり、押し込み量ΔＬｍｉｎが設定される。例えは、体積膨張率βが１３００ｐｐｍ/Kの樹脂が高さ２０ｍｍまで封止された半導体装置の場合においては、ΔLｍｉｎ＝１.７ｍｍとなる。このΔＬｍｉｎよりも大きく押し込むことで、低温時においても押さえ板がゲル中に常にもぐりこむため、圧縮応力をかけることができる。
また、半導体装置１００の使用される最も低い温度−４０℃で押さえ板１０を設置する（押し込む）のであれば、ΔＴｍｉｎは０となるため、押し込み量ΔＬｍｉｎも０となる。すなわち、シリコーンゲル８表面上に押さえ板１０を接触（密着）させた状態にするだけでよく、半導体装置１００の使用環境下において常に押さえ板１０下部のパワー半導体素子４と絶縁基板５とには圧縮応力が付与されることになり、気泡や剥離の成長を抑制でき、絶縁基板５とシリコーンゲル８との剥離が抑制され、パワーモジュールの絶縁劣化を抑制する効果がある。したがって、使用環境温度下において、信頼性の高い半導体装置を得ることができる。
なお、ΔＬｍｉｎ以下の押し込み量であっても、パワー半導体素子４または絶縁基板５とシリコーンゲル８との界面より発生する気泡の抑制、剥離の抑制に効果があることは言うまでもない。
図５は、この発明の実施の形態１における半導体装置を示す上面構造模式図である。図６は、この発明の実施の形態１における他の半導体装置を示す断面構造模式図である。図７は、この発明の実施の形態１における他の半導体装置を示す上面構造模式図である。図５は、押さえ板１０が１枚の場合を示す上面構造模式図である。図６，７は、押さえ板１０が２枚の場合を示す断面構造模式図と上面構造模式図である。
シリコーンゲル８が封止された半導体装置１００では、気泡の発生部位として、ボンディングワイヤ６接合部位、絶縁基板５と接合材３との界面、ケース接着剤界面等が挙げられ、パワー半導体素子４および絶縁基板５における絶縁性を確保することが最も重要となるため、絶縁基板５の上面を覆うように押さえ板１０が設置されることが好ましい。図５に示した上面構造模式図では、押さえ板１０の下部に絶縁基板５が配置された構造となっている。
また、図１では、絶縁基板５が１枚の場合を示したが、絶縁基板５が２枚以上搭載された半導体装置においても適用できることは言うまでもなく、押さえ板１０も１枚だけでなく、分割されて複数枚の押さえ板１０が蓋９に配置されても良い。例えば、図６，７に示す半導体装置２００のように、押さえ板１０を２分割して配置しても、同様の効果を得ることができる。
さらに、本実施の形態による押さえ板１０は、シリコーンゲル８との接触部において平坦な形状を有しているが、押さえ板１０の形状は絶縁基板５の方向に向けて凸型を有した形状であっても構わない。押さえ板１０は、シリコーンゲル８が硬化した後にシリコーンゲル８の表面より絶縁基板５方向に押し込まれるため、シリコーンゲル８の破断強度が低いと、押さえ板１０をシリコーンゲル８に押し込んだ際に、押さえ板１０端部からシリコーンゲル８内部にクラックが生じることが懸念されるため、押さえ板１０端部の角にＲ形状を形成することが好ましい。
次に、本実施の形態１の製造方法について説明する。特に、ここでは、押さえ板１０を備えた蓋９の設置方法について説明する。
図８から図１１は、この発明の実施の形態１における半導体装置の製造方法を示す断面構造模式図である。図１２は、この発明の実施の形態１における蓋と押さえ板とを示す断面構造模式図である。図１３は、この発明の実施の形態１における他の蓋と押さえ板とを示す断面構造模式図である。図１４は、この発明の実施の形態１における他の蓋と押さえ板とを示す断面構造模式図である。図８は、パワー半導体素子４等を実装、配線し封止樹脂で封止完了後の断面形状模式図である。図９は、蓋９に押さえ板１０を配置した断面構造模式図である。図１０は、ケース部材２に蓋９を取り付ける直前の断面構造模式図である。図１１は蓋９取り付け後の半導体装置１００の断面形状模式図である。図１２は、蓋９に押さえ板１０を配置した構造である。図１３は、蓋９に押さえ板として突起物１０１を備えた構造である。図１４は、蓋９に棒１０２を介して、板１０３を備えた構造である。
図８から図１１で示されるプロセス（工程を経ること）により製造することができる。図８は、蓋９付け前の半導体装置１００の準備工程（部材配置工程、樹脂充填工程および樹脂硬化工程）である。この工程において、ベース板１、ケース部材２、絶縁基板５、パワー半導体素子４、ボンディングワイヤ６、シリコーンゲル８を適宜配置することで、蓋９付け前の半導体装置１００が形成される。
具体的には、絶縁基板５の表面側の電極パターン５１には、パワー半導体素子４がはんだなどの接合材３で固着されている。また、絶縁基板５の裏面側の電極パターン５３は、ベース板１とはんだなどの接合材３で固着されている（部材配置工程）。このベース板１が底板となり、ベース板１とケース部材２とで囲まれた領域が形成される。この領域がケースとなる。シリコーンゲル８は、このケース内にパワー半導体素子４とボンディングワイヤ６とがシリコーンゲル８内に封入される高さまで充填する（樹脂充填工程）。ケース内にシリコーンゲル８を封入後、半導体装置１００自身を減圧下に置くことで半導体装置１００内のシリコーンゲル８に内在する気泡を除去する（樹脂硬化工程）。
次に、蓋９へ押さえ板１０を設置工程について説明する。図９は蓋９への押さえ板１０の設置後を示す図である。また、図１２から図１４は押さえ板１０の形状を示す断面構造模式図である。図１２では、押さえ板１０の形状は、板状の形状物が蓋９に配置されている（図９参照）。図１３では、蓋９に絶縁基板５の方向に凸形状の突起物１０１が配置されている。図１４では、蓋９から伸びた棒１０２に板１０３が形成されている。これらのように、パワー半導体素子４を覆う封止樹脂（シリコーンゲル８）を押さえ込める押さえ板１０として機能することができれば、押さえ板１０の形状は特に限定されない。
蓋９への押さえ板１０の設置工程としては、押さえ板１０の部材が蓋９の部材と同様の材質を用いることで、蓋９の作製と同一工程で押さえ板１０を一括成型することで作製することができる。また、蓋９の部材と押さえ板１０の部材とが異なる場合は、蓋９の絶縁基板５と対向する面に凸形状の突起物を接着材等により接着させることで作製できる。さらに、押さえ板１０の高さを任意に調整する必要がある際には、蓋９と押さえ板１０とにそれぞれねじ穴加工を施すことで調整できる。この場合、まず、蓋９側に設けたネジ穴へ外部より内部に向けて蓋９側よりネジを挿入する、その後、蓋９に設置されたネジ凸部へ、押さえ板１０のネジ穴を回しこむことにより、押さえ板１０が所定の高さになるように調整可能となる。
次に、押さえ板１０の形成された蓋９により、シリコーンゲル８を圧縮（密着）する工程（密着工程）について説明する。図１０に示すように、ケース内にシリコーンゲル８が充填され、所定の硬化温度でシリコーンゲル８を硬化した後に、硬化されたシリコーンゲル８の温度を室温もしくはそれ以下の温度にまで低下させる。その後、押さえ板１０が設置された蓋９を押さえ板１０がシリコーンゲル８表面に接触するように設置し、シリコーンゲル８が絶縁基板５方向へ圧縮される方向に押さえ板１０が形成された蓋９を押し、所定の高さで蓋９を固定する。
押さえ板１０のシリコーンゲル８表面上からの押し込み量に関しては、半導体装置１００の使用温度領域において、常に絶縁基板５に対して圧縮応力がかかることが好ましいため、応力がかかっていない状態である半導体装置１００に押さえ板１０を設置する際の温度から、半導体装置１００が使用される最も低い温度領域におけるΔＬｍｉｎ以上の押し込み量であることが好ましい。
例えば、半導体装置１００が使用される最低の温度環境が−４０℃の際、室温（２５℃）で押さえ板１０を設置する場合、ΔＴｍｉｎは６５℃となり、押し込み量ΔＬｍｉｎが設定される。例えば、体積膨張率βが１３００ｐｐｍ/Kの樹脂が高さ２０ｍｍまで封止された半導体装置の場合においては、ΔLｍｉｎ＝１.７ｍｍとなる。このΔＬｍｉｎよりも大きく押し込むことで、低温時においても押さえ板がゲル中に常にもぐりこむため、圧縮応力をかけることができる。
また、半導体装置１００の使用される最も低い温度−４０℃で押さえ板１０を設置する場合、ΔＴｍｉｎは０℃となるため、押し込み量ΔＬｍｉｎも０ｍｍとなる。すなわち、シリコーンゲル８表面上に押さえ板１０を密着させた状態にするだけでよく、半導体装置１００の使用環境温度下において、常に押さえ板１０の下部のパワー半導体素子４と絶縁基板５とには圧縮応力が付与されることになり、信頼性の高い半導体装置を製造することができる。したがって、半導体装置１００の使用環境温度下において、気泡や剥離の成長を抑制でき、絶縁基板５とシリコーンゲル８との剥離が抑制され、パワーモジュールの絶縁劣化を抑制する効果がある。
なお、ΔＬｍｉｎ以下の押し込み量であっても、パワー半導体素子４、絶縁基板５とシリコーンゲル８との界面より発生する気泡の抑制、剥離の抑制に効果があることは言うまでもない。
次に、蓋９とケース部材２との固定工程について説明する。図１１には、蓋９をケースに固定後を示している。押さえ板１０の設置された蓋９の固定方法としては、押さえ板１０が所定の高さで固定されるのであれば特に限定されるものではないが、接着剤により固定する方法や、ねじ締めにより締結させることで作製することができる。
接着剤により蓋９とケース部材２とを固定する場合は、シリンジに未硬化の接着剤を注入して、ディスペンサー等の設備を使用し、蓋９およびケース部材２の必要な箇所へ接着剤を塗布する。その後、蓋９とケース部材２とを接着後、冶具により押さえ込み、蓋９と押さえ板１０とが所定の高さになるように固定する。そして、接着剤を所定の硬化条件で硬化させた後に、押さえ込んだ冶具を除去する。例えば、接着剤としてシリコーン樹脂である信越化学工業社製ＫＥ−１８３３を用いる場合は、１２０℃で１時間の硬化処理を行う。接着剤の硬化後は、治具を室温まで冷却してから、押さえ込んでいた治具を除去すれば、押さえ板１０にてシリコーンゲル８を圧縮させた半導体装置１００が作製できる。
蓋９とケース部材２との接着剤は、半導体装置１００の高温作動時において、シリコーンゲル８の熱膨張に伴う力によって、ケース部材２から固定した蓋９が外れなければ特に限定されるものではないが、ケース部材との接着力が１.５ＭＰａ以上であることが好ましい。
ねじ締めにより蓋９とケース部材２とを固定する場合は、ケース部材２にねじ穴を設け、設けたねじ穴へ、押さえ板１０による押し込み時に、シリコーンゲル８が所定の高さになるようにねじを均等に締めることで作製する。締結するねじの本数は特に限定するものではないが、押さえ板１０のシリコーンゲル８を圧縮する力が均等になるように偶数本であることが好ましい。
このような製造方法により、半導体装置１００を製造することができる。
このような製造方法によって作製された半導体装置１００の特徴について説明する。従来の押さえ板をシリコーンゲルの充填前に半導体装置の所定の位置に設置し、シリコーンゲルを所定の温度にて硬化することで製造した半導体装置では、高温環境下においては、シリコーンゲルが熱膨張するため、押さえ板の下部にて膨張したシリコーンゲルが押さえ板により膨張を押さえ込まれ、押さえ板の下部に対して圧縮応力が加わるため、押さえ板の下部における気泡の発生や剥離を抑制することができる。
ところが、シリコーンゲルの硬化温度以下の低温環境下においては、シリコーンゲルが熱収縮するため、押さえ板の下部にて収縮したシリコーンゲルは、押さえ板を含む密着された全方向に対して引っ張り応力を発生させるため、押さえ板の下部のパワー半導体素子および絶縁基板が存在する半導体装置の底面部においても、上部の蓋方向に対する引っ張り応力が生じ、気泡の発生および剥離を促すことが懸念される。
しかしながら、本実施の形態の製造方法により製造された半導体装置１００では、シリコーンゲル８硬化後に押さえ板１０をシリコーンゲル８表面より押し込み、パワー半導体素子４と絶縁基板５とに圧縮応力を加えており、ΔＬｍｉｎ以上の押し込み量を加えることで、半導体装置１００の使用環境下における最も低い温度領域において、シリコーンゲル８が収縮した場合でも、圧縮応力がかかることとなる。よって、高温環境下におけるシリコーンゲル８の膨張時だけではなく、低温環境下における収縮時においても、押さえ板１０の下部では、パワー半導体素子４と絶縁基板５とから生じる気泡や剥離の成長を抑制することができ、半導体装置１００の絶縁信頼性の向上が可能となる。
以上のように構成された半導体装置１００では、半導体装置１００の高温使用環境下においてシリコーンゲル８が膨張することに伴い、押さえ板１０下部のパワー半導体素子４および絶縁基板５に対して、圧縮応力を付与することを可能にするだけでなく、低温使用環境下でシリコーンゲル８が収縮する際においても、押さえ板１０下部のパワー半導体素子４および絶縁基板５に対し、圧縮応力が付与されているため、半導体装置の絶縁信頼性が向上する。
また、高温時には、シリコーンゲル８が熱膨張によって膨張し、膨張したシリコーンゲル８が押さえ板１０に抑えつけられることにより、押さえ板１０下部ではシリコーンゲル８の内部応力が絶縁基板５に対向する向きに対し、圧縮応力となり、気泡や剥離の成長を抑制することができ、半導体装置の絶縁劣化を抑制する効果がある。
さらに、低温時には、シリコーンゲル８が熱収縮によって収縮するため、絶縁基板５に対向する向きに対する圧縮応力は高温時と比較すると低減するものの、圧縮応力が付与されているため、気泡成長や剥離の成長を抑制でき、信頼性の高い半導体装置を得ることができる。
上述した実施の形態はすべての点で例示であって制限的なものではないと解されるべきである。本発明の範囲は、上述した実施形態の範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
また、上記の実施形態に開示されている複数の構成要素を適宜組み合わせることにより発明を形成してもよい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
［実施例］
本実施例では、試験用の半導体装置１００へ押さえ板１０を搭載し、押さえ板１０の押し込み量、サイズ、を変更させ、ヒートサイクル試験を行った結果を示す。ヒートサイクル試験は、半導体装置１００全体を、温度制御が可能な恒温曹に入れ、恒温曹の温度を−４０℃〜１５０℃の間で繰り返し変化させて実施した。
評価用の半導体装置１００は、ベース板１のサイズが９０×１４０ｍｍであり、絶縁基板５は、５０×６０ｍｍサイズのＳｉ３Ｎ４を用いた基板１枚を用いた。パワー半導体素子４は、１１×１２ｍｍのＩＧＢＴを４個使用した。ボンディングワイヤ６は、ワイヤ径が０.４ｍｍのアルミニウムを使用した。また、シリコーンゲル８は、旭化成ワッカーシリコーン社製ＷＡＣＫＥＲ ＳｉｌＧｅｌ６１２により封止した。ケース部材２、蓋９および押さえ板１０は、ＤＩＣ社製のＰＰＳ樹脂Ｚ２４０により作製した。
上記の部材により構成される半導体装置１００は、シリコーンゲル８中の気泡および剥離の発生を促進させるため、減圧処理は実施せず、大気圧下でシリコーンゲル８を１６０ｇ注入し、３０ｍｉｎ大気圧下で放置した後に、７０℃/１ｈｒで硬化させることで作製した。押さえ板１０は２０ｍｍの厚みのＰＰＳを所定のサイズに切断し、蓋９の裏面へシリコーン接着剤により接着することで作製した。
ヒートサイクル試験の結果は、シリコーンゲル中における気泡の発生と、シリコーンゲルと各種部材との剥離の有無について判断した。気泡の発生した数が目視による観察で、０個で有れば○、１〜４個であれば△、５個以上であれば、×と判断した。また、剥離に関しては、各種部材とシリコーンゲル８との界面で剥離およびクラックが無い場合は○、剥離およびクラックが存在した場合は×とした。
図１５は、従来の半導体装置の断面構造模式図である。図１５において、比較例１である従来の半導体装置３００では、蓋９には、本実施の形態１のような押さえ板１０は設けていない。
表１に試作・評価した押さえ板の押し込み量とヒートサイクル試験との関係を示す。試作したサンプルは、５０×６０ｍｍの押さえ板１０を絶縁基板５直上に設置し、２５℃の温度環境下において種々の押し込み量を種々変化させて試作した。押さえ板１０の押し込み量は、０ｍｍ（比較例１）、１ｍｍ（実施例２）、３ｍｍ（実施例１）の３条件で実施した。
Figure 0006676079
表１より、比較例１の押さえ板１０無しサンプルでは、ヒートサイクル試験２５０ｃｙｃで絶縁基板５の接合材３下部より一部気泡が発生した。これに対して、実施例１，２の押さえ板１０有りサンプルでは、気泡の発生および剥離を抑制することがわかった。また、実施例２の押さえ板１０の押し込み量を１ｍｍに設定したサンプルは、一部気泡が確認された。しかし、実施例１の押さえ板１０の押し込み量を３ｍｍ押し込んだサンプルでは、ヒートサイクル試験１０００ｃｙｃ後も気泡および剥離の発生が見られないことがわかった。
以上の結果より、パワー半導体素子４および絶縁基板５上に押さえ板１０を設置し、シリコーンゲル８へ常に圧縮応力を付与することで、気泡および剥離の発生が抑制されることがわかった。また、押さえ板１０の押し込み量が大きいほど気泡の発生および剥離抑制に効果が高いことがわかった。
表２に試作・評価した押さえ板のサイズ（大きさ）とヒートサイクル試験との関係を示す。試作したサンプルは、押さえ板１０のサイズを種々に変更し、絶縁基板５直上に設置し、２５℃の温度環境下において押し込み量を３ｍｍに設定して押し込んで試作した。押さえ板のサイズは、１０×１５ｍｍ（実施例２）、２５×３０ｍｍ（実施例３）、３０×５０ｍｍ（実施例４）、５０×６０ｍｍ（実施例１）、８４×１２０ｍｍ（実施例５）の４条件に設定し、絶縁基板５の中央に設置した。
Figure 0006676079
表２より、実施例２の押さえ板サイズが１０×１５ｍｍのサンプルでは、気泡の発生、剥離に関して、表１に示した押さえ板１０無しサンプルと同様の結果であった。このことより、押さえ板１０のサイズが絶縁基板５の５%の面積では、パワー半導体素子４および絶縁基板５に対する圧縮による気泡および剥離抑制効果はあまり見られなかった。
実施例３の押さえ板サイズが２５×３０ｍｍのサンプルでは、気泡の発生、剥離に関して、表１に示す押さえ板１０無しサンプルと比較し、気泡および剥離の発生を抑制できることがわかった。しかし、押さえ板１０が設置された部位からの気泡の発生は確認されなったものの、押さえ板１０のサイズが絶縁基板５の２５％の面積では、絶縁基板５外周の上部に押さえ板１０が存在せず、絶縁基板５下部の接合材３より気泡を確認した。
実施例４の押さえ板サイズが３０×５０ｍｍのサンプルでは、気泡の発生、剥離に関して、表１に示す押さえ板１０無しサンプルと比較し、気泡および剥離の発生を抑制できることがわかった。押さえ板１０のサイズが絶縁基板５の５０％の面積では、ヒートサイクル試験１０００ｃｙｃ後も気泡および剥離の発生が見られないことがわかった。
実施例１の押さえ板１０サイズが５０×６０ｍｍのサンプルでは、気泡の発生、剥離に関して、表１に示す押さえ板１０無しサンプルと比較し、気泡および剥離の発生を抑制できることがわかった。押さえ板１０のサイズが絶縁基板５と同面積においても、ヒートサイクル試験１０００ｃｙｃ後も気泡および剥離の発生が見られないことがわかった。
実施例５の押さえ板１０サイズが８４×１２０ｍｍのサンプルでは、気泡の発生、剥離に関して、表１に示す押さえ板１０無しサンプルと比較し、気泡および剥離の発生を抑制できることがわかった。しかし、押さえ板１０が設置された部位からの気泡の発生は確認されなったものの、押さえ板のサイズが半導体装置１００のシリコーンゲル８の最表面の面積の８０％以上（接触領域が８０％以上）では、ヒートサイクル試験２５０ｃｙｃにて、ケース部材２側面との剥離、および押さえ板１０側面からシリコーンゲルのクラックが確認された。押さえ板１０のサイズが半導体装置１００のベース板１サイズの８０％以上であると、高温時に膨張したシリコーンゲル８が、押さえ板１０で覆われていない２０％以下の部位に集中的に集約されるため、シリコーンゲル８の変位量が大きいため、シリコーンゲル８とケース部材２との剥離およびシリコーンゲル８のクラックが生じたものと考えられる。そのため、剥離やクラック抑制のためには、押さえ板１０はシリコーンゲル８との接触領域が８０％未満であることが良いことがわかった。
以上の結果より、絶縁基板５が押さえ板１０に覆われることで、気泡および剥離の発生を抑制することができる。また、押さえ板の面積は、絶縁基板５の面積の５０％以上であり、かつ、シリコーンゲル８の表面と接触面積が８０％未満であることで、剥離やクラックの抑制ができる。
１ ベース板、２ ケース、３ 接合材、４ パワー半導体素子、５ 絶縁基板、６ ボンディングワイヤ、７ 電極端子、８ シリコーンゲル、９ 蓋、１０ 押さえ板、５１,５３ 電極パターン、５２ 絶縁層、１００，２００，３００ 半導体装置、１０１ 突起部、１０２ 棒、１０３ 板。

Claims (8)

  1. 上面に半導体素子が搭載された絶縁基板と、
    前記絶縁基板の下面に接合されたベース板と、
    前記絶縁基板を取り囲み、前記ベース板の前記絶縁基板が接合された面と接するケース部材と、
    前記ベース板と前記ケース部材とで囲まれた領域に充填され、前記絶縁基板を封止する封止樹脂と、
    前記封止樹脂の表面と対向し、前記ケース部材と固着された蓋材と、
    下面が前記封止樹脂の前記表面と密着し、上面が前記蓋材の前記封止樹脂の前記表面と対向する面に固着され、前記絶縁基板の面積の５０％以上の大きさであり、かつ、前記封止樹脂の前記表面の面積の８０％未満の大きさである押さえ板と、
    を備えたことを特徴とする半導体装置。
  2. 前記押さえ板は、前記封止樹脂の硬化物の前記表面上に接触されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記押さえ板は、前記絶縁基板の上部に配置されたことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記押さえ板は、使用が許容される温度範囲内において、前記封止樹脂と常に密着していることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記押さえ板は、複数に分割して配置されたことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記押さえ板は、前記蓋材と異なる材質であることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. ベース板とケース部材とで囲まれた領域に封止樹脂を充填する充填工程と、
    充填した前記封止樹脂を硬化させる硬化工程と、
    硬化させた前記封止樹脂に押さえ板を使用が許容される温度範囲内の最も低い温度において密着させる密着工程と、
    前記押さえ板を所定の高さで固定する固定工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  8. 前記密着工程は、前記押さえ板で前記封止樹脂を前記ベース板側方向へ押さえ付けたことを特徴とする請求項７に記載の半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6848802B2 (ja) 2017-10-11 2021-03-24 三菱電機株式会社 半導体装置
EP3799546A1 (de) * 2019-09-25 2021-03-31 Siemens Aktiengesellschaft Träger für elektrische bauelemente
JP7384146B2 (ja) * 2020-11-26 2023-11-21 三菱電機株式会社 半導体装置および電力変換装置
CN113782504A (zh) * 2021-09-08 2021-12-10 中国矿业大学 一种集成散热器的功率模块简化封装结构及制作方法
CN114242671A (zh) * 2021-11-30 2022-03-25 北京卫星制造厂有限公司 一种igbt电气单元封装件
EP4273918A1 (en) * 2022-05-05 2023-11-08 Infineon Technologies AG A semiconductor package comprising structures configured to withstand a change of the volume of an potting compound

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2804836B2 (ja) * 1990-09-03 1998-09-30 三菱マテリアル株式会社 パッケージ型半導体装置の高強度放熱性構造部材
JPH06342855A (ja) * 1993-06-02 1994-12-13 Hitachi Ltd 中蓋付き半導体パッケージ
JP3518407B2 (ja) 1999-02-25 2004-04-12 株式会社デンソー 半導体装置およびその製造方法
JP2002246515A (ja) * 2001-02-20 2002-08-30 Mitsubishi Electric Corp 半導体装置
JP3788760B2 (ja) * 2001-11-09 2006-06-21 三菱電機株式会社 半導体装置
JP5892796B2 (ja) 2012-01-20 2016-03-23 富士電機株式会社 高圧モジュール
CN104054173B (zh) * 2012-01-25 2017-06-30 三菱电机株式会社 功率用半导体装置
US20140091461A1 (en) * 2012-09-30 2014-04-03 Yuci Shen Die cap for use with flip chip package
JP2014130875A (ja) * 2012-12-28 2014-07-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2014175454A (ja) 2013-03-08 2014-09-22 Mitsubishi Electric Corp 電力用半導体装置および電力用半導体装置の製造方法
JP2015046476A (ja) * 2013-08-28 2015-03-12 三菱電機株式会社 電力用半導体装置およびその製造方法
US20150235871A1 (en) * 2014-02-18 2015-08-20 Shin-Etsu Chemical Co., Ltd. Vacuum laminating apparatus and method for manufacturing semiconductor apparatus

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