CN108604589B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN108604589B
CN108604589B CN201680081182.7A CN201680081182A CN108604589B CN 108604589 B CN108604589 B CN 108604589B CN 201680081182 A CN201680081182 A CN 201680081182A CN 108604589 B CN108604589 B CN 108604589B
Authority
CN
China
Prior art keywords
pressing plate
semiconductor device
insulating substrate
sealing resin
silicone gel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680081182.7A
Other languages
English (en)
Other versions
CN108604589A (zh
Inventor
原田启行
原田耕三
畑中康道
西村隆
田屋昌树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN108604589A publication Critical patent/CN108604589A/zh
Application granted granted Critical
Publication of CN108604589B publication Critical patent/CN108604589B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H01L23/08—Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Dispersion Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

得到通过在高温时、低温时、使用电压为高电压时抑制气泡的发生、硅凝胶和绝缘基板的剥离，能够抑制热循环所致的绝缘性能劣化，确保绝缘性能的半导体装置。其特征在于，具备：绝缘基板(5)，在上表面搭载有半导体元件(4)；基体板(1)，接合到绝缘基板(5)的下表面；壳体部件(2)，包围绝缘基板(5)，与基体板(1)的接合绝缘基板(5)的面相接；密封树脂(8)，填充到由基体板(1)和壳体部件(2)包围的区域，对绝缘基板(5)进行密封；盖部件(9)，与密封树脂(8)的表面相向，与壳体部件(2)粘合；以及按压板(10)，下表面和侧面的一部分与密封树脂(8)的表面密接，上表面从盖部件(9)的与密封树脂(8)的表面相向的面突出地粘合。

Description

半导体装置及其制造方法
技术领域
本发明涉及用密封树脂对功率半导体元件进行密封而成的半导体装置的密封构造及其制造方法。
背景技术
以与高电压、大电流对应为目的使通电路径成为元件的纵向的类型的半导体元件一般被称为功率半导体元件(例如IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)、双极性晶体管、二极管等)。将功率半导体元件安装到电路基板上并利用密封树脂封装而成的半导体装置在工业设备、汽车、铁路等广泛的领域中使用。近年来，伴随搭载有半导体装置的设备的高性能化，额定电压以及额定电流的增加、使用温度范围的扩大(高温化、低温化)这样的向半导体装置的高性能化的要求提高。
关于半导体装置的封装构造，被称为壳体构造的是主流，壳体型的半导体装置是在散热用基体板上隔着绝缘基板安装功率半导体元件并针对基体板粘接壳体的构造。安装于半导体装置内部的功率半导体元件与主电极连接。在该功率半导体元件和主电极的连接中，使用接合线(bonding wire)。以防止施加高电压时的绝缘不良为目的，一般，作为半导体装置的密封树脂，使用以硅凝胶(silicone gel)为代表的绝缘性的凝胶状填充剂。
在以往的半导体装置中，公开了具有如下构造的半导体装置，在该构造中，为了防止硅凝胶的起伏所致的接合线的断裂，具有以与硅凝胶的上表面密接的方式插入的按压盖，并在按压盖的侧面，设置有与外周壳体的内壁可上下活动地卡合的突起(例如专利文献1)。
另外，还公开了具有如下构造的半导体装置，在该构造中，具备覆盖硅凝胶上表面、并且其端部被固定到壳体的盖部，在容许使用的温度范围中，硅凝胶的上表面至少80％以上与盖部相接(例如专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开2000-311970号公报(第3页、第1图)
专利文献2：日本特开2014-130875号公报(第4页、第1图)
发明内容
一般地，温度越高，向硅凝胶中的气体的可溶解量越少。因此，在半导体装置的使用温度范围扩大而更高温下使用硅凝胶时，在硅凝胶中未完全溶解的气体形成气泡。在发生这样的气泡的地方，得不到利用硅凝胶起到的绝缘密封效果，所以半导体装置的绝缘性能劣化。
为了抑制在该硅凝胶中发生气泡、剥离，使硅凝胶的内部应力成为压缩应力即可。其原因为，拉伸应力成为使气泡、剥离扩大、发展的驱动力。
然而，在专利文献1记载的半导体装置中，即使以与密封树脂的上表面密接的方式插入按压盖，由于按压盖能够相对外周壳体的内壁上下活动，所以在功率半导体元件在高温下动作时，密封树脂热膨胀而能够将按压盖容易地顶起，所以不会发生抑制气泡的发生的压缩应力，半导体装置的绝缘性能劣化。
另一方面，在专利文献2记载的半导体装置中，盖部的端部被固定到壳体，所以在高温时硅凝胶热膨胀而无法将按压板顶起，所以硅凝胶的内部应力成为压缩应力，气泡的发生被抑制。然而，在低温时，由于盖部的端部被固定到壳体，所以想要热收缩的硅凝胶被拉伸到盖部，所以硅凝胶的内部应力成为拉伸应力。在硅凝胶的内部应力是拉伸应力的状态下，在硅凝胶中有微小的气泡时，由于拉伸应力而气泡扩大。
另外，在硅凝胶和绝缘基板的界面、硅凝胶和功率半导体元件的界面、凝胶和导线的界面中有密接力弱的部分的情况下，由于拉伸应力，产生界面的剥离、或者使剥离发展。在发生这样的气泡、剥离的地方，得不到利用硅凝胶起到的绝缘密封效果，所以半导体装置的绝缘性能劣化。
进而，在半导体装置的使用电压成为更高电压时，即使气泡、剥离的尺寸更小，仍易于产生绝缘破坏，所以模块的绝缘性能劣化。
这样，在以往的半导体装置中，存在如下问题：在半导体装置的使用温度范围扩大而在更高温、低温下使用的情况、半导体装置的使用电压成为高电压的情况下，半导体装置的绝缘性能劣化。
本发明是为了解决如上述的问题而完成的，其目的在于得到一种即使在高温时、低温时、使用电压为高电压时，通过抑制气泡的发生、硅凝胶和绝缘基板的剥离，绝缘性能不会劣化的半导体装置。
本发明的半导体装置的特征在于，具备：绝缘基板，在上表面搭载有半导体元件；基体板，接合到所述绝缘基板的下表面；壳体部件，包围所述绝缘基板，与所述基体板的接合所述绝缘基板的面相接；密封树脂，填充到由所述基体板和所述壳体部件包围的区域，对所述绝缘基板进行密封；盖部件，与所述密封树脂的表面相向，与所述壳体部件粘合；以及按压板，下表面和侧面的一部分与所述密封树脂的所述表面密接，上表面从所述盖部件的与所述密封树脂的所述表面相向的面突出地粘合。
根据本发明，通过在半导体装置内部的密封树脂与盖之间设置与密封树脂密接的按压板，能够在热循环时在绝缘基板的方向上针对密封树脂产生压缩应力。作为其结果，能够提高热循环下的半导体装置的可靠性。
附图说明
图1是示出本发明的实施方式1中的半导体装置的剖面构造示意图。
图2是示出本发明的实施方式1中的半导体装置的低温时的剖面构造示意图。
图3是示出本发明的实施方式1中的半导体装置的高温时的剖面构造示意图。
图4是示出本发明的实施方式1中的半导体装置的其他低温时的剖面构造示意图。
图5是示出本发明的实施方式1中的半导体装置的俯视构造示意图。
图6是示出本发明的实施方式1中的其他半导体装置的剖面构造示意图。
图7是示出本发明的实施方式1中的其他半导体装置的俯视构造示意图。
图8是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。
图9是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。
图10是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。
图11是示出本发明的实施方式1中的半导体装置的制造工序的剖面构造示意图。
图12是示出本发明的实施方式1中的盖和按压板的剖面构造示意图。
图13是示出本发明的实施方式1中的其他盖和按压板的剖面构造示意图。
图14是示出本发明的实施方式1中的其他盖和按压板的剖面构造示意图。
图15是以往的半导体装置的剖面构造示意图。
(附图标记说明)
1：基体板；2：壳体；3：接合材料；4：功率半导体元件；5：绝缘基板；6：接合线；7：电极端子；8：硅凝胶；9：盖；10：按压板；51、53：电极图案；52：绝缘层；100、200、300：半导体装置；101：突起部；102：棒；103：板。
具体实施方式
以下，根据附图，详细说明本发明的半导体装置的实施方式。此外，本发明不限定于以下的叙述，能够在不脱离本发明的要旨的范围中适宜地变更。
实施方式1.
图1是示出本发明的实施方式1中的半导体装置的剖面构造示意图。在图中，半导体装置100具备基体板1、壳体部件2、接合材料3、作为半导体元件的功率半导体元件4、绝缘基板5、接合线6、端子7、作为密封树脂的硅凝胶8、作为盖部件的盖9、按压板10、电极图案51、53、绝缘层52。
关于绝缘基板5，使用接合材料3将绝缘基板5的下表面(背面)侧接合到基体板1。绝缘基板5具备绝缘层52和电极图案51、53。关于绝缘基板5，在绝缘层52的上表面(表面)形成电极图案51、在绝缘基板5的下表面(背面)形成电极图案53。在形成于绝缘基板5的上表面侧的电极图案51上，用焊料等接合材料3粘合功率半导体元件4。在此，例如，功率半导体元件4使用控制大电流的MOSFET、IGBT等电力控制用半导体元件、回流用的二极管。
另外，关于绝缘基板5，用焊料等接合材料3将绝缘基板5的下表面侧的电极图案53粘合到基体板1。另外，形成由该基体板1成为底板并由基体板1和配置于基体板1的周围的壳体部件2包围的区域(以下称为壳体)。
以确保半导体装置100的内部的绝缘性为目的，在壳体内部填充作为密封树脂的硅凝胶8。在该壳体内将硅凝胶8填充至功率半导体元件4以及接合线6被封入到硅凝胶8内的高度。
对功率半导体元件4，连接用于将功率半导体元件4的电极电连接到外部的接合线6等布线。进而，该接合线6通过与端子7连接，而与壳体外部电连接。端子7针对壳体部件2被内嵌成型(insert molding)或者外嵌成型(outsert molding)。
盖9配置于壳体部件2的上部侧(与基体板1相接的相反侧)。通过盖9，分离半导体装置100的内部和外部，防止粉尘等进入到半导体装置100的内部。将盖9用粘接剂(未图示)或者螺钉(未图示)固定到壳体部件2。
连接到作为盖9的壳体内部侧的盖9的下表面、盖9的与硅凝胶8相向的面侧而配置按压板10。与硅凝胶8接触地配置按压板10。按压板10通过从盖9突出地配置而使按压板10和硅凝胶8接触地配置，从而通过按压板10对硅凝胶8在从按压板10向绝缘基板5的方向上产生压缩应力。
以下，详细说明各构成要素。
作为功率半导体元件4，在应用使用在150℃以上动作的半导体材料的半导体元件时，效果大。特别，在应用由碳化硅(SiC)、氮化镓(GaN)系材料或者金刚石(C)这样的材料形成的、带隙比硅(Si)大的、所谓宽能带隙半导体时，效果大。
另外，在图1中，作为例示，在一个密封的半导体装置100中，搭载2个功率半导体元件4，但作为功率半导体元件4的个数，不限于此，能够根据使用的用途、电路结构，搭载必要的个数的功率半导体元件4。
作为接合材料3，使用焊料，但不限于此，也可以使用银、银合金，接合功率半导体元件4和电极图案51、电极图案53和基体板1。
关于电极图案51、53、基体板1以及端子7，通常，作为材料使用铜，但不限于此，只要是具有必要的散热特性的材料即可。例如，也可以使用铝、铁，也可以使用对他们进行复合而得到的材料。另外，也可以使用铜/殷钢/铜等复合材料，还可以使用AlSiC、CuMo等合金。
在这些电极图案51、53、基体板1以及端子7中使用的材料的表面通常进行镀镍，但不限于此，也可以进行镀金、镀锡，只要是能够对功率半导体元件4供给必要的电流和电压的构造即可。另外，端子7以及电极图案51的至少一部分埋设于密封树脂8，所以也可以为了提高端子7以及电极图案51和密封树脂8的密接性，在端子7以及电极图案51的表面设置微小的凹凸。由此，能够提高端子7以及电极图案51和密封树脂8的密接性。
绝缘基板5是在使用Al2O3、SiO2、AlN、BN、Si3N4等陶瓷的绝缘层52的两面设置铜、铝的电极图案51、53的结构。绝缘基板5需要具备散热性和绝缘性，不限于上述材料，也可以是在如使陶瓷粉分散而成的树脂硬化物、或者埋入有陶瓷板的树脂硬化物那样的绝缘层52设置电极图案51、53的结构。
另外，关于在绝缘基板5(绝缘层52)中使用的陶瓷粉，使用Al2O3、SiO2、AlN、BN、Si3N4等，但不限于此，也可以使用金刚石、SiC、B2O3等。进而，也可以使用硅酮树脂、丙烯酸树脂等树脂制的粉。
这些粉形状使用球状的情形较多，但不限于此，也可以使用碎片状、粒状、鳞片状、凝集体等。关于粉体的填充量，填充可得到必要的散热性和绝缘性的量即可。关于在绝缘基板5(绝缘层52)中使用的树脂，通常使用环氧树脂，但不限于此，也可以使用聚酰亚胺树脂、硅酮树脂、丙烯酸树脂等，只要是兼具绝缘性和粘接性的材料，就能够使用。
关于接合线6，使用以铝或者金为材料的剖面形状为圆形的线体，但不限于此，例如，也可以使用使剖面形状为方形的铜板成为带状而得到的结构(带)。如图1所示，在本实施方式1中，使用4根接合线6，连接功率半导体元件4彼此、功率半导体元件4和端子7、电极图案51和端子7，但不限于此，能够根据功率半导体元件4的电流密度等，使用必要的粗细(大小)的接合线6，并设置必要的根数。
另外，关于接合线6和被接合部的接合，能够使用铜、锡等的金属片的熔融金属、超声波接合等，但只要是能够对功率半导体元件4供给必要的电流和电压的方法/构造，则没有特别限定。
壳体部件2优选使用热软化点高的树脂材料，例如有PPS(Poly PhneyleneSulfide，聚苯硫醚)树脂，但只要在半导体装置100的使用温度区域内不发生热变形，且具有绝缘性，则没有特别限定。
在壳体部件2的上部，设置有盖9，通过盖9，分离半导体装置100的内部和外部，防止粉尘等进入到半导体装置100的内部。
按压板10为了与密封树脂8接触，设置于盖9的下表面侧(与硅凝胶8相向的面侧)，与作为密封树脂的材料的硅凝胶8接触。关于按压板10，作为材料，能够使用热可塑性树脂或者热硬化性树脂等。例如，通过使用与盖9的部件同样的材料，能够在与半导体装置100的盖9的制作相同的工序中，一并制作按压板10和盖9。通过一并制作，能够简化操作。按压板10从盖9的与硅凝胶8相向的面向硅凝胶8突出。按压板10以对硅凝胶8总是不发生负压(拉伸应力)的方式，与硅凝胶8接触。按压板10通过从盖9突出地配置，成为按压板10的下表面和侧面的一部分与硅凝胶8密接的状态。按压板10接触到作为密封树脂的硅凝胶8的硬化物的表面上。
以确保半导体装置100内部中的绝缘性为目的，在由基体板1和壳体部件2包围的区域内，填充硅凝胶8。硅凝胶8被填充至功率半导体元件4和接合线6被封入到硅凝胶8内的高度。
此外，作为密封树脂，使用例如硅酮树脂，但不限定于此，只要是具有期望的弹性模量和耐热性的树脂，就能够使用。
图2是示出本发明的实施方式1中的半导体装置的低温时的剖面构造示意图。图3是示出本发明的实施方式1中的半导体装置的高温时的剖面构造示意图。图4是示出本发明的实施方式1中的半导体装置的其他低温时的剖面构造示意图。图2、4是示出半导体装置的温度降低到常温以下的情况下的半导体装置的内部的剖面构造示意图。图3是示出半导体装置的温度上升到硅凝胶的硬化温度以上的情况下的半导体装置的内部的剖面构造示意图。
在半导体装置100的绝缘密封中使用的硅凝胶8的硬化温度通常是60～150℃。另外，在半导体装置100的绝缘密封中使用的硅凝胶8的线膨胀系数通常是300～500ppm/K。另一方面，在半导体装置100中使用的其他结构部件的线膨胀系数是3～25ppm/K，硅凝胶8的线膨胀系数是比在半导体装置100中使用的其他结构部件大几十～一百几十倍的值。
因此，在使填充到壳体2内部的硅凝胶8硬化而使密封工序完成之后，半导体装置100的温度降低至常温时，硅凝胶8比其他结构部件更大幅热收缩。此时，硅凝胶8的表面高度由于硅凝胶8的热收缩而比硬化时低(参照图1)。
另外，在半导体装置100的温度比常温低时，如图2所示，硅凝胶8的表面高度进一步变低。进而，如图4所示，根据设定温度，还可设想硅凝胶8的表面高度成为与按压板10的周边部相接的位置的情况。
另一方面，在半导体装置100的温度比硬化温度高时，硅凝胶8比其他结构部件更大幅热膨胀，所以如图3所示，硅凝胶8的表面高度比硬化时的位置高。
在此，在将温度变化所致的硅凝胶8的变化量设为ΔL、将硅凝胶8的表面积设为S、将硅凝胶8的体积设为V、将硅凝胶8的体积膨胀率设为β、将温度变化量设为ΔT时，ΔL＝V×β×ΔT×1/S的关系成立。在将按压板10从硅凝胶8表面押入的量比在温度差ΔTmin下的硅凝胶8的变化量ΔLmin大时，在半导体装置100的使用环境温度下，按压板10总是接触到硅凝胶8表面，按压板10下部的硅凝胶8的内部应力成为压缩应力，该温度差ΔTmin是在将设置于盖9的按压板10从硅凝胶8表面向绝缘基板5方向押入时的温度、与半导体装置100的使用温度环境下的最低的温度的温度差。
因此，按压板10的从硅凝胶8表面向绝缘基板5方向的押入量优选大于ΔLmin。例如，在使用半导体装置100的最低的温度环境是-40℃时，如果在室温(25℃)下设置按压板10，则ΔTmin成为65℃，设定押入量ΔLmin。例如，在体积膨胀率β为1300ppm/K的树脂被密封至高度20mm的半导体装置的情况下，成为ΔLmin＝1.7mm。通过比该ΔLmin更大地押入，即使在低温时，由于按压板总是钻入凝胶中，所以能够施加压缩应力。
另外，如果在使用半导体装置100的最低的温度-40℃下设置(押入)按压板10，则ΔTmin成为0，所以押入量ΔLmin也成为0。即，仅成为使按压板10接触(密接)到硅凝胶8表面上的状态即可，在半导体装置100的使用环境下总是对按压板10下部的功率半导体元件4和绝缘基板5赋予压缩应力，而能够抑制气泡、剥离的发展，绝缘基板5和硅凝胶8的剥离被抑制，具有抑制功率模块的绝缘劣化的效果。因此，能够得到在使用环境温度下可靠性高的半导体装置。
此外，即使是ΔLmin以下的押入量，也当然对从功率半导体元件4或者绝缘基板5和硅凝胶8的界面发生的气泡的抑制、剥离的抑制具有效果。
图5是示出本发明的实施方式1中的半导体装置的俯视构造示意图。图6是示出本发明的实施方式1中的其他半导体装置的剖面构造示意图。图7是示出本发明的实施方式1中的其他半导体装置的俯视构造示意图。图5是示出按压板10为1张的情况的俯视构造示意图。图6、7是示出按压板10为2张的情况的剖面构造示意图和俯视构造示意图。
在密封有硅凝胶8的半导体装置100中，作为气泡的发生部位，可以举出接合线6接合部位、绝缘基板5和接合材料3的界面、壳体粘接剂界面等，确保功率半导体元件4以及绝缘基板5中的绝缘性最重要，所以优选以覆盖绝缘基板5的上表面的方式设置按压板10。在图5所示的俯视构造示意图中，成为在按压板10的下部配置有绝缘基板5的构造。
另外，在图1中，示出绝缘基板5为1张的情况，但当然还能够应用于搭载2张以上的绝缘基板5的半导体装置，按压板10也不限于1张，也可以进行分割而将多张按压板10配置到盖9。例如，如图6、7所示的半导体装置200，对按压板10进行2分割而配置，也能够得到同样的效果。
进而，本实施方式所涉及的按压板10在与硅凝胶8的接触部具有平坦的形状，但按压板10的形状也可以是朝向绝缘基板5的方向具有凸型的形状。按压板10在硅凝胶8硬化之后从硅凝胶8的表面被押入到绝缘基板5方向，所以如果硅凝胶8的断裂强度低，则在将按压板10押入到硅凝胶8时，担心从按压板10端部到硅凝胶8内部产生裂纹，所以优选在按压板10端部的角处形成R形状(变圆)。
接下来，说明本实施方式1的制造方法。特别，在此，说明具备按压板10的盖9的设置方法。
图8至图11是示出本发明的实施方式1中的半导体装置的制造方法的剖面构造示意图。图12是示出本发明的实施方式1中的盖和按压板的剖面构造示意图。图13是示出本发明的实施方式1中的其他盖和按压板的剖面构造示意图。图14是示出本发明的实施方式1中的其他盖和按压板的剖面构造示意图。图8是对功率半导体元件4等进行安装、布线并用密封树脂完成密封后的剖面形状示意图。图9是对盖9配置按压板10的剖面构造示意图。图10是刚要对壳体部件2安装盖9之前的剖面构造示意图。图11是安装盖9后的半导体装置100的剖面形状示意图。图12是对盖9配置按压板10的构造。图13是对盖9作为按压板具备突起物101的构造。图14是对盖9隔着棒102具备板103的构造。
能够通过在图8至图11中示出的工艺(经由工序)制造。图8是附加盖9前的半导体装置100的准备工序(部件配置工序、树脂填充工序以及树脂硬化工序)。在该工序中，通过适宜地配置基体板1、壳体部件2、绝缘基板5、功率半导体元件4、接合线6、硅凝胶8，形成附加盖9前的半导体装置100。
具体而言，对绝缘基板5的表面侧的电极图案51，用焊料等接合材料3，粘合功率半导体元件4。另外，用焊料等接合材料3，将绝缘基板5的背面侧的电极图案53与基体板1粘合(部件配置工序)。形成该基体板1成为底板且由基体板1和壳体部件2包围的区域。该区域成为壳体。在该壳体内，直至功率半导体元件4和接合线6被封入到硅凝胶8内的高度，填充硅凝胶8(树脂填充工序)。在壳体内封入硅凝胶8之后，将半导体装置100自身置于减压下，从而去除在半导体装置100内的硅凝胶8中内在的气泡(树脂硬化工序)。
接下来，说明向盖9设置按压板10的工序。图9是示出向盖9设置按压板10后的图。另外，图12至图14是示出按压板10的形状的剖面构造示意图。在图12中，关于按压板10的形状，对盖9配置有板状的形状物(参照图9)。在图13中，对盖9配置有向绝缘基板5的方向成为凸形状的突起物101。在图14中，在从盖9延伸的棒102上形成有板103。这样，只要能够作为押入覆盖功率半导体元件4的密封树脂(硅凝胶8)的按压板10发挥功能，则按压板10的形状没有特别限定。
作为向盖9设置按压板10的工序，通过按压板10的部件使用与盖9的部件同样的材质，能够通过在与盖9的制作相同工序中对按压板10进行一并成型来制作。另外，在盖9的部件和按压板10的部件不同的情况下，能够通过利用粘接材等将凸形状的突起物粘接到盖9的与绝缘基板5相向的面来制作。进而，在需要任意地调整按压板10的高度时，能够通过对盖9和按压板10分别实施螺纹孔加工来调整。在该情况下，首先，从盖9侧向设置于盖9侧的螺纹孔从外部向内部插入螺钉，之后，向设置于盖9的螺纹凸部旋入按压板10的螺纹孔，从而能够以使按压板10成为预定的高度的方式调整。
接下来，说明通过形成有按压板10的盖9，对硅凝胶8进行压缩(密接)的工序(密接工序)。如图10所示，在壳体内填充硅凝胶8，在预定的硬化温度下使硅凝胶8硬化之后，使硬化的硅凝胶8的温度降低至室温或者其以下的温度。之后，以使按压板10接触到硅凝胶8表面的方式，设置设置有按压板10的盖9，向硅凝胶8被压缩到绝缘基板5方向的方向，按压形成有按压板10的盖9，以预定的高度固定盖9。
关于按压板10的从硅凝胶8表面上的押入量，优选在半导体装置100的使用温度区域中，总是针对绝缘基板5施加压缩应力，所以优选为从向处于未施加应力的状态的半导体装置100设置按压板10时的温度到使用半导体装置100的最低的温度区域的ΔLmin以上的押入量。
例如，在使用半导体装置100的最低的温度环境是-40℃时，在室温(25℃)下设置按压板10的情况下，ΔTmin成为65℃，设定押入量ΔLmin。例如，在体积膨胀率β为1300ppm/K的树脂被密封至高度20mm的半导体装置的情况下，成为ΔLmin＝1.7mm。通过比该ΔLmin更大地押入，即使在低温时，也由于按压板总是钻入凝胶中，所以能够施加压缩应力。
另外，在使用半导体装置100的最低的温度-40℃下设置按压板10的情况下，ΔTmin成为0℃，所以押入量ΔLmin也成为0mm。即，仅成为使按压板10密接到硅凝胶8表面上的状态即可，通过在半导体装置100的使用环境温度下，总是对按压板10的下部的功率半导体元件4和绝缘基板5赋予压缩应力，能够制造可靠性高的半导体装置。因此，能够在半导体装置100的使用环境温度下，抑制气泡、剥离的发展，绝缘基板5和硅凝胶8的剥离被抑制，具有抑制功率模块的绝缘劣化的效果。
此外，即使是ΔLmin以下的押入量，也当然对从功率半导体元件4、绝缘基板5和硅凝胶8的界面发生的气泡的抑制、剥离的抑制具有效果。
接下来，说明盖9和壳体部件2的固定工序。图11示出将盖9固定到壳体后。作为设置有按压板10的盖9的固定方法，只要是以预定的高度固定按压板10，则没有特别限定，能够通过利用粘接剂固定的方法、通过螺钉拧紧来连结的方法来制作。
在利用粘接剂固定盖9和壳体部件2的情况下，对注射器注入未硬化的粘接剂，使用分配器等设备，向盖9以及壳体部件2的必要的地方涂敷粘接剂。之后，在粘接盖9和壳体部件2之后，利用夹具押入，以使盖9和按压板10成为预定的高度的方式固定。然后，在使粘接剂在预定的硬化条件下硬化之后，去除押入的夹具。例如，在作为粘接剂使用作为硅酮树脂的信越化学工业公司制KE-1833的情况下，在120℃下进行1小时的硬化处理。在粘接剂硬化之后，使夹具冷却至室温后，去除押入的夹具，则能够制作利用按压板10使硅凝胶8压缩的半导体装置100。
关于盖9和壳体部件2的粘接剂，只要在半导体装置100的高温动作时，固定的盖9不会由于与硅凝胶8的热膨胀相伴的力而从壳体部件2脱落，则没有特别限定，但与壳体部件的粘接力优选为1.5MPa以上。
在通过螺钉拧紧来固定盖9和壳体部件2的情况下，在壳体部件2中设置螺纹孔并向设置的螺纹孔均等地拧紧螺钉，以使得在利用按压板10押入时，硅凝胶8成为预定的高度，由此进行制作。连结的螺钉的根数没有特别限定，但为了使按压板10的压缩硅凝胶8的力变得均等，优选设置偶数根。
通过这样的制造方法，能够制造半导体装置100。
说明通过这样的制造方法制作出的半导体装置100的特征。在填充硅凝胶之前在半导体装置的预定的位置设置以往的按压板并使硅凝胶在预定的温度下硬化从而制造的半导体装置中，在高温环境下，硅凝胶热膨胀，所以在按压板的下部膨胀的硅凝胶通过按压板其膨胀被按压，针对按压板的下部施加压缩应力，所以能够抑制在按压板的下部发生气泡、剥离。
但是，在硅凝胶的硬化温度以下的低温环境下，硅凝胶热收缩，所以在按压板的下部收缩的硅凝胶对包括按压板的密接的全部方向发生拉伸应力，所以在按压板的下部的存在功率半导体元件以及绝缘基板的半导体装置的底面部，也产生针对上部的盖方向的拉伸应力，担心促使发生气泡以及剥离。
然而，在通过本实施方式的制造方法制造的半导体装置100中，在硅凝胶8硬化后从硅凝胶8表面押入按压板10，对功率半导体元件4和绝缘基板5施加压缩应力，通过施加ΔLmin以上的押入量，即使在半导体装置100的使用环境下的最低的温度区域中硅凝胶8收缩的情况下，仍施加压缩应力。因此，不仅是高温环境下的硅凝胶8的膨胀时，而且在低温环境下的收缩时，也能够在按压板10的下部，抑制从功率半导体元件4和绝缘基板5产生的气泡、剥离的发展，能够提高半导体装置100的绝缘可靠性。
在如以上所述构成的半导体装置100中，不仅是伴随在半导体装置100的高温使用环境下硅凝胶8膨胀而能够针对按压板10下部的功率半导体元件4以及绝缘基板5赋予压缩应力，而且在低温使用环境下硅凝胶8收缩时，也针对按压板10下部的功率半导体元件4以及绝缘基板5赋予压缩应力，所以半导体装置的绝缘可靠性提高。
另外，在高温时，硅凝胶8由于热膨胀而膨胀，膨胀的硅凝胶8被按压板10按压，从而在按压板10下部，硅凝胶8的内部应力对与绝缘基板5相向的朝向成为压缩应力，能够抑制气泡、剥离的发展，具有抑制半导体装置的绝缘劣化的效果。
进而，在低温时，硅凝胶8由于热收缩而收缩，所以虽然对与绝缘基板5相向的朝向的压缩应力比高温时降低，但由于被赋予压缩应力，所以能够抑制气泡的生长、剥离的发展，能够得到可靠性高的半导体装置。
上述实施方式在所有方面是例示而不应被解释为是限制性的。本发明的范围并非由上述实施方式的范围示出，而是由权利要求书示出，包括与权利要求书均等的意义以及范围内的所有变更。
另外，也可以通过适当组合在上述实施方式中公开的多个构成要素来形成发明。
本次公开的实施方式在所有方面是例示，而不应被认为是限制性的。本发明的范围并非由上述说明示出，而是由权利要求书示出，意图包括与权利要求书均等的意义以及范围内的所有变更。
[实施例]
在本实施例中，示出向试验用的半导体装置100搭载按压板10，使按压板10的押入量、尺寸变更，进行热循环试验而得到的结果。将半导体装置100整体放入到能够控制温度的恒温槽，使恒温槽的温度在-40℃～150℃之间反复变化，来实施热循环试验。
关于评价用的半导体装置100，基体板1的尺寸是90×140mm，绝缘基板5使用50×60mm尺寸的使用Si3N4的1张基板。功率半导体元件4使用4个11×12mm的IGBT。接合线6使用导线径是0.4mm的铝。另外，硅凝胶8利用旭化成Wacker Silicone公司制WACKER SilGel612密封。壳体部件2、盖9以及按压板10利用DIC公司制的PPS树脂Z240制作。
为了促进在硅凝胶8中发生气泡以及剥离，不实施减压处理，在大气压下将硅凝胶8注入160g，在大气压下放置30min之后，在70℃/1hr下硬化，从而制作出由上述部件构成的半导体装置100。将20mm的厚度的PPS切断成预定的尺寸，利用硅酮粘接剂粘接到盖9的背面，从而制作出按压板10。
关于热循环试验的结果，判断在硅凝胶中的气泡的发生、硅凝胶和各种部件有无剥离。目视观察发生气泡的数量，如果是0个则判断为○，如果是1～4个则判断为△，如果是5个以上则判断为×。另外，关于剥离，在各种部件和硅凝胶8的界面中无剥离以及裂纹的情况下，设为○，在存在剥离以及裂纹的情况下，设为×。
图15是以往的半导体装置的剖面构造示意图。在图15中，在作为比较例1的以往的半导体装置300中，对盖9未设置如本实施方式1的按压板10。
表1示出试作/评价的按压板的押入量和热循环试验的关系。试作的样品是将50×60mm的按压板10设置到绝缘基板5正上方并在25℃的温度环境下使各种押入量进行各种变化而试作的。关于按压板10的押入量，在0mm(比较例1)、1mm(实施例2)、3mm(实施例1)这3个条件下实施。
[表1]
Figure GDA0003235349530000171
根据表1可知，在比较例1的无按压板10的样品中，在热循环试验250cyc中，从绝缘基板5的接合材料3下部发生一部分的气泡。相对于此，在实施例1、2的有按压板10的样品中，抑制气泡的发生以及剥离。另外，关于实施例2的将按压板10的押入量设定为1mm的样品，确认一部分的气泡。但是，可知在实施例1的使按压板10的押入量成为3mm的样品中，在热循环试验1000cyc后也未观察到气泡以及剥离的发生。
根据以上的结果可知，通过在功率半导体元件4以及绝缘基板5之上设置按压板10，并向硅凝胶8总是赋予压缩应力，抑制气泡以及剥离的发生。另外，可知按压板10的押入量越大，气泡的发生以及剥离的抑制效果越高。
表2示出试作/评价的按压板的尺寸(大小)和热循环试验的关系。试作的样品是对按压板10的尺寸进行各种变更并设置到绝缘基板5正上方，在25℃的温度环境下将押入量设定为3mm并押入而试作的。按压板的尺寸设定为10×15mm(实施例2)、25×30mm(实施例3)、30×50mm(实施例4)、50×60mm(实施例1)、84×120mm(实施例5)这4个条件，设置于绝缘基板5的中央。
[表2]
Figure GDA0003235349530000181
根据表2，在实施例2的按压板尺寸是10×15mm的样品中，关于气泡的发生、剥离，成为与表1所示的无按压板10的样品同样的结果。由此，在按压板10的尺寸是绝缘基板5的5％的面积时，不怎么看到对功率半导体元件4以及绝缘基板5的压缩所起到的气泡以及剥离抑制效果。
可知在实施例3的按压板尺寸是25×30mm的样品中，关于气泡的发生、剥离，相比于表1所示的无按压板10的样品，能够抑制气泡以及剥离的发生。但是，虽然未确认从设置有按压板10的部位发生气泡，但在按压板10的尺寸是绝缘基板5的25％的面积时，在绝缘基板5外周的上部不存在按压板10，从绝缘基板5下部的接合材料3确认到气泡。
可知在实施例4的按压板尺寸是30×50mm的样品中，关于气泡的发生、剥离，相比于表1所示的无按压板10的样品，能够抑制气泡以及剥离的发生。可知在按压板10的尺寸是绝缘基板5的50％的面积时，在热循环试验1000cyc后也未观察到气泡以及剥离的发生。
可知在实施例1的按压板10尺寸是50×60mm的样品中，关于气泡的发生、剥离，相比于表1所示的无按压板10的样品，能够抑制气泡以及剥离的发生。可知按压板10的尺寸与绝缘基板5相同的面积时，也在热循环试验1000cyc后未观察到气泡以及剥离的发生。
可知在实施例5的按压板10尺寸是84×120mm的样品中，关于气泡的发生、剥离，相比于表1所示的无按压板10的样品，能够抑制气泡以及剥离的发生。但是，虽然未确认从设置有按压板10的部位发生气泡，但在按压板的尺寸是半导体装置100的硅凝胶8的最表面的面积的80％以上(接触区域是80％以上)时，在热循环试验250cyc中，确认到与壳体部件2侧面的剥离、以及从按压板10侧面起的硅凝胶的裂纹。认为在按压板10的尺寸是半导体装置100的基体板1尺寸的80％以上时，在高温时膨胀的硅凝胶8集中汇集到未用按压板10覆盖的20％以下的部位，所以硅凝胶8的变位量大，所以产生硅凝胶8和壳体部件2的剥离以及硅凝胶8的裂纹。因此，可知为了抑制剥离、裂纹，按压板10的与硅凝胶8的接触区域最好小于80％。
根据以上的结果，通过绝缘基板5被按压板10覆盖，能够抑制发生气泡以及剥离。另外，通过按压板的面积是绝缘基板5的面积的50％以上、并且与硅凝胶8的表面的接触面积小于80％，能够抑制剥离、裂纹。

Claims (19)

1.一种半导体装置，其特征在于，具备：
绝缘基板，在上表面搭载有半导体元件；
基体板，接合到所述绝缘基板的下表面；
壳体部件，包围所述绝缘基板，与所述基体板的接合有所述绝缘基板的面相接；
密封树脂，填充到由所述基体板和所述壳体部件包围的区域，对所述绝缘基板进行密封；
盖部件，与所述密封树脂的表面相向，与所述壳体部件粘合；以及
按压板，该按压板的下表面与所述密封树脂的所述表面密接，上表面粘合到所述盖部件的与所述密封树脂的所述表面相向的面，该按压板具有所述绝缘基板的面积的50％以上的大小，并且与所述表面的接触区域小于所述表面的面积的80％，
在所述半导体装置的使用环境下，通过所述按压板对所述密封树脂在从所述按压板向所述绝缘基板的方向上产生压缩应力。
2.根据权利要求1所述的半导体装置，其特征在于，
所述按压板接触到所述密封树脂的硬化物的所述表面上。
3.根据权利要求1或者2所述的半导体装置，其特征在于，
所述按压板配置于所述绝缘基板的上部。
4.根据权利要求1或者2所述的半导体装置，其特征在于，
所述按压板在容许使用的温度范围内总是与所述密封树脂密接。
5.根据权利要求3所述的半导体装置，其特征在于，
所述按压板在容许使用的温度范围内总是与所述密封树脂密接。
6.根据权利要求1或者2所述的半导体装置，其特征在于，
所述按压板是分割成多个而配置的。
7.根据权利要求3所述的半导体装置，其特征在于，
所述按压板是分割成多个而配置的。
8.根据权利要求4所述的半导体装置，其特征在于，
所述按压板是分割成多个而配置的。
9.根据权利要求5所述的半导体装置，其特征在于，
所述按压板是分割成多个而配置的。
10.根据权利要求1或者2所述的半导体装置，其特征在于，
所述按压板是与所述盖部件不同的材质。
11.根据权利要求3所述的半导体装置，其特征在于，
所述按压板是与所述盖部件不同的材质。
12.根据权利要求4所述的半导体装置，其特征在于，
所述按压板是与所述盖部件不同的材质。
13.根据权利要求5所述的半导体装置，其特征在于，
所述按压板是与所述盖部件不同的材质。
14.根据权利要求6所述的半导体装置，其特征在于，
所述按压板是与所述盖部件不同的材质。
15.根据权利要求7所述的半导体装置，其特征在于，
所述按压板是与所述盖部件不同的材质。
16.根据权利要求8所述的半导体装置，其特征在于，
所述按压板是与所述盖部件不同的材质。
17.根据权利要求9所述的半导体装置，其特征在于，
所述按压板是与所述盖部件不同的材质。
18.一种半导体装置的制造方法，其特征在于，具备：
填充工序，向由接合到绝缘基板的下表面的基体板和壳体部件包围的区域填充密封树脂；
硬化工序，使填充的所述密封树脂硬化；
密接工序，在容许使用的温度范围内的最低的温度下，使按压板密接到硬化的所述密封树脂；以及
固定工序，以预定的高度固定所述按压板，
所述按压板的面积是所述绝缘基板的面积的50％以上，并且所述按压板与所述密封树脂的表面的接触区域小于所述密封树脂的表面的面积的80％。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
在所述密接工序中，用所述按压板将所述密封树脂向所述基体板侧方向按压。
CN201680081182.7A 2016-02-16 2016-12-14 半导体装置及其制造方法 Active CN108604589B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016027058 2016-02-16
JP2016-027058 2016-02-16
PCT/JP2016/087228 WO2017141532A1 (ja) 2016-02-16 2016-12-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN108604589A CN108604589A (zh) 2018-09-28
CN108604589B true CN108604589B (zh) 2022-03-15

Family

ID=59625702

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680081182.7A Active CN108604589B (zh) 2016-02-16 2016-12-14 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US10720368B2 (zh)
JP (1) JP6676079B2 (zh)
CN (1) CN108604589B (zh)
DE (1) DE112016006433T5 (zh)
WO (1) WO2017141532A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6848802B2 (ja) 2017-10-11 2021-03-24 三菱電機株式会社 半導体装置
EP3799546A1 (de) * 2019-09-25 2021-03-31 Siemens Aktiengesellschaft Träger für elektrische bauelemente
JP7384146B2 (ja) * 2020-11-26 2023-11-21 三菱電機株式会社 半導体装置および電力変換装置
CN113782504A (zh) * 2021-09-08 2021-12-10 中国矿业大学 一种集成散热器的功率模块简化封装结构及制作方法
CN114242671A (zh) * 2021-11-30 2022-03-25 北京卫星制造厂有限公司 一种igbt电气单元封装件
EP4273918A1 (en) * 2022-05-05 2023-11-08 Infineon Technologies AG A semiconductor package comprising structures configured to withstand a change of the volume of an potting compound

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2804836B2 (ja) * 1990-09-03 1998-09-30 三菱マテリアル株式会社 パッケージ型半導体装置の高強度放熱性構造部材
JPH06342855A (ja) * 1993-06-02 1994-12-13 Hitachi Ltd 中蓋付き半導体パッケージ
JP3518407B2 (ja) * 1999-02-25 2004-04-12 株式会社デンソー 半導体装置およびその製造方法
JP2002246515A (ja) * 2001-02-20 2002-08-30 Mitsubishi Electric Corp 半導体装置
JP3788760B2 (ja) * 2001-11-09 2006-06-21 三菱電機株式会社 半導体装置
JP5892796B2 (ja) * 2012-01-20 2016-03-23 富士電機株式会社 高圧モジュール
JP5832557B2 (ja) * 2012-01-25 2015-12-16 三菱電機株式会社 電力用半導体装置
US20140091461A1 (en) * 2012-09-30 2014-04-03 Yuci Shen Die cap for use with flip chip package
JP2014130875A (ja) * 2012-12-28 2014-07-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2014175454A (ja) * 2013-03-08 2014-09-22 Mitsubishi Electric Corp 電力用半導体装置および電力用半導体装置の製造方法
JP2015046476A (ja) * 2013-08-28 2015-03-12 三菱電機株式会社 電力用半導体装置およびその製造方法
US20150235871A1 (en) * 2014-02-18 2015-08-20 Shin-Etsu Chemical Co., Ltd. Vacuum laminating apparatus and method for manufacturing semiconductor apparatus

Also Published As

Publication number Publication date
CN108604589A (zh) 2018-09-28
JPWO2017141532A1 (ja) 2018-10-25
JP6676079B2 (ja) 2020-04-08
US10720368B2 (en) 2020-07-21
DE112016006433T5 (de) 2018-11-15
US20190371686A1 (en) 2019-12-05
WO2017141532A1 (ja) 2017-08-24

Similar Documents

Publication Publication Date Title
CN108604589B (zh) 半导体装置及其制造方法
US9082707B2 (en) Semiconductor device and method for manufacturing semiconductor device
US9153512B2 (en) Semiconductor device with an insulating terminal table
JP5570476B2 (ja) 半導体装置および半導体装置の製造方法
CN108292655B (zh) 功率模块
JP6045749B2 (ja) 半導体装置
JP2014130875A (ja) 半導体装置およびその製造方法
US8841166B2 (en) Manufacturing method of semiconductor device, and semiconductor device
JP6057926B2 (ja) 半導体装置
CN108431950B (zh) 半导体装置及其制造方法
JP6041795B2 (ja) 半導体装置
JP5812712B2 (ja) 半導体装置および半導体装置の製造方法
CN107431067B (zh) 功率模块
JP2015170785A (ja) 絶縁基板および電力用半導体装置
JP5328740B2 (ja) 半導体装置および半導体装置の製造方法
JP2004228286A (ja) 電力用半導体装置
WO2023073831A1 (ja) 半導体装置及び半導体装置の製造方法
US20220077017A1 (en) Semiconductor module and semiconductor module manufacturing method
JP2022064191A (ja) 半導体モジュール
CN114765138A (zh) 半导体装置
JP2020113611A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant