JP2018200953A - 電子装置 - Google Patents

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知宏 西山
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Abstract

【課題】電子装置の性能を向上させる。
【解決手段】電子装置ＥＡ１は、第１パワートランジスタを備える半導体装置（半導体部品）ＰＡＣ１に接続されるバスバー（導体板）ＢＳＰと、第２パワートランジスタを備える半導体装置（半導体部品）ＰＡＣ２に接続されるバスバー（導体板）ＢＳＮと、を有している。バスバーＢＳＰおよびバスバーＢＳＮのそれぞれは、絶縁板ＩＦ１を介して互いに対向し、かつ、基板ＷＢの上面（主面）ＷＢｔに交差するＺ方向に沿って延びる部分ＢＰ１を備えている。また、バスバーＢＳＰは、部分ＢＰ１と端子（露出部）ＰＴＥとの間に位置し、バスバーＢＳＮから離れるＸ方向に延びる部分ＢＰ２と、部分ＢＰ２と端子ＰＴＥとの間に位置し、Ｘ方向に沿って延びる部分ＢＰ３と、を備えている。Ｚ方向における部分ＢＰ３の延在距離Ｄ３は、Ｘ方向における部分ＢＰ２の延在距離Ｄ２より短い。
【選択図】図１６

Description

本発明は、電子装置（半導体モジュール）に関し、例えば、パワートランジスタを備える複数の半導体部品が基板に搭載された電子装置に適用して有効な技術に関する。
パワートランジスタを備える複数の半導体チップが基板上に搭載された電子装置がある（特開２０１６−６６９７４号公報（特許文献１）、特開２００２−２０３９４１号公報（特許文献２）、および特開２００６−８６４３８号公報（特許文献３）参照）。複数の半導体チップのそれぞれが備えるパワートランジスタは、例えば電力変換回路の一部を構成するスイッチング素子として利用される。また、正の端子に接続される金属板と負の端子に接続される金属板を近距離で互いに対向させることにより、各金属板間に生じる相互インダクタンスを利用して各金属板の寄生インダクタンスを低減させる技術がある。
特開２０１６−６６９７４号公報 特開２００２−２０３９４１号公報 特開２００６−８６４３８号公報
空気調節装置や自動車、あるいは各種産業機器などを駆動する電力供給システムには、インバータ回路などの電力変換回路が組み込まれる。この電力変換回路の構成例として、スイッチ素子として動作するトランジスタ（パワートランジスタ）を有する複数の半導体チップが一つの基板に搭載され、互いに電気的に接続された電子装置（電力変換装置、半導体モジュール）がある。
上記のようなモジュール化された電子装置の性能の指標には、例えば、電力変換効率などの電気的特性、絶縁耐圧などの電気的信頼性、あるいはモジュールの実装面積などがある。本願発明者は、上記のようなモジュール化された電子装置の性能向上に向けた取り組みを行い、上記したような性能指標を改善する余地があることが判った。
例えば、電子装置の電気的特性を改善する観点からは、電力変換回路を構成する半導体部品にハイサイド側の電位を供給する伝送経路と、ロウサイド側の電位を供給する伝送経路の距離を近づけることにより、相互インダクタンスを利用して各伝送経路の寄生インダクタンスの影響を低減することが好ましい。しかし、電力変換装置などのパワーモジュールの場合、ハイサイド側の伝送経路とロウサイド側の伝送経路の電位差は、例えば数百ボルト程度になる場合もある。このため、ハイサイド側とロウサイド側の絶縁耐圧を向上させる必要がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による電子装置は、第１パワートランジスタを備える第１半導体部品に接続される第１導体棒と、第２パワートランジスタを備える第２半導体部品に接続される第２導体棒と、を有している。上記第１導体棒および上記第２導体棒のそれぞれは、絶縁材を介して互いに対向し、かつ、基板の第１主面に交差する第１方向に沿って延びる第１部分を備えている。また、上記第１導体棒は、上記第１部分と露出部との間に位置し、上記第２導体棒から離れる第２方向に延びる第２部分と、上記第２部分と上記露出部との間に位置し、上記第２方向に沿って延びる第３部分と、を備えている。上記第１方向における上記第３部分の延在距離は、上記第２方向における上記第２部分の延在距離より短い。
上記一実施の形態によれば、電子装置の性能を向上させることができる。
３相誘導モータに接続されたインバータ回路の構成例を示す回路図である。 電子装置の外観を示す斜視図である。 図２に示す電子装置の内部構造を示す平面図である。 図２のＡ−Ａ線に沿った断面図である。 図３に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である。 図５に示す半導体チップの裏面を示す平面図である。 図５および図６に示す半導体チップが有するトランジスタの構造例を示す断面図である。 図３に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。 図８に示す半導体チップの裏面を示す平面図である。 図８および図９に示す半導体チップが有するダイオードの構造例を示す断面図である。 図３に示す半導体装置の一方の主面側の形状例を示す平面図である。 図１１に示す半導体装置の反対側の主面の形状例を示す平面図である。 図１１および図１２に示す半導体装置の内部構造を示す平面図である。 図１１のＡ−Ａ線に沿った断面図である。 図４に示す電子装置の等価回路を示す説明図である。 図３に示す半導体装置に接続されるバスバーの周辺を拡大して示す拡大断面図である。 図１６に示すバスバーおよび半導体装置を側面から視た側面図である。 図１６に示すバスバーおよび半導体装置を図１７とは反対側の側面から視た側面図である。 図１４に示す半導体装置の組立てフローを示す説明図である。 図１９に続く半導体装置の組立てフローを示す説明図である。 図２０に続く半導体装置の組立てフローを示す説明図である。 図２０に示す封止工程において、半導体チップを封止する封止体が形成された状態を示す拡大断面図である。 図４に示す電子装置の組立てフローを示す説明図である。 図２３に続く電子装置の組立てフローを示す説明図である。 図１５とは別の電子装置の回路構成例を示す回路図である。 図２５に示す電子装置の内部構造を示す平面図である。 図２６のＡ−Ａ線に沿った断面図である。 図２７に示す半導体装置に接続されるバスバーの周辺を拡大して示す拡大断面図である。 図２７に示すロウサイドのバスバーと半導体装置の接続部分の変形例を示す拡大断面図である。 図２７に示すハイサイドのバスバーと半導体装置の接続部分の変形例を示す拡大断面図である。 図１６に対する変形例である電子装置の拡大断面図である。 図１６の示す電子装置の拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。
また、本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、かつ、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。スイッチング素子を構成する「パワートランジスタ」として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とが例示できる。本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。また、パワートランジスタを備える半導体チップの事を、パワー半導体チップと呼ぶ場合がある。
（実施の形態１）
本実施の形態では、複数の半導体装置が基板に搭載された電子装置の例として、インバータ回路（電力変換回路）を備える半導体モジュールである、電力変換装置を取り上げて説明する。
インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。これがインバータ回路の原理である。ここで、交流電力といっても、単相交流電力や３相交流電力に代表されるように様々な形態がある。本実施の形態では、直流電力を３相の交流電力に変換する３相インバータ回路を例に挙げて説明する。また、本実施の形態では、３相インバータ回路のうちの１相分を構成する電子部品を取り上げて説明する。ただし、本実施の形態における技術的思想は、３相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路などにも幅広く適用することができる。
＜インバータ回路の構成例＞
図１は、３相誘導モータに接続されたインバータ回路の構成例を示す回路図である。図１において、３相誘導モータであるモータＭＴおよびインバータ回路ＰＷＣを有している。モータＭＴは、位相の異なる３相の電流により駆動するように構成されている。モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの周囲に回転磁界を発生させる。この場合、ロータＲＴの周囲を磁界が回転する。このことは、導体であるロータＲＴを横切る磁束の向きが回転することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れることにより生じる力がロータＲＴに作用してロータＲＴが回転する。図１に示す回路では、直流から交流を作り出すインバータ回路ＰＷＣを利用することにより、誘導モータに交流電力を供給している。図１に示すインバータ回路ＰＷＣは、３種類（Ｕ相、Ｖ相、Ｗ相）の交流電力を生成し、モータＭＴに供給している。
以下に、インバータ回路ＰＷＣの構成例について説明する。図１に示すように、本実施の形態におけるインバータ回路ＰＷＣには、３相に対応してトランジスタＴｒとダイオードＦＷＤが設けられている。本実施の形態におけるインバータ回路ＰＷＣが備えるスイッチ素子は、トランジスタＴｒとダイオードＦＷＤを逆並列接続した構成要素により構成される。言い換えれば、図１に示すレグＬＧ１の上アームおよび下アーム、レグＬＧ２の上アームおよび下アーム、レグＬＧ３の上アームおよび下アームのそれぞれは、トランジスタＴｒとダイオードＦＷＤを逆並列接続した構成要素により構成されている。
トランジスタＴｒは、スイッチング素子として動作する、パワートランジスタであって、本実施の形態の例では、ＩＧＢＴである。インバータ回路ＰＷＣでは、相対的に高い電位が供給されるハイサイド用の端子（例えば正の電位が供給される正電位端子）ＨＴとモータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間に各上アームのトランジスタＴｒとダイオードＦＷＤが逆並列に接続されている。また、モータＭＴの各相より相対的に低い電位が供給されるロウサイド用の端子（例えば負の電位が供給される負電位端子）ＬＴと、モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間に各下アームのトランジスタＴｒとダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのトランジスタＴｒと２つのダイオードＦＷＤが設けられている。言い換えれば、レグＬＧ１、ＬＧ２、およびＬＧ３のそれぞれは、ハイサイド用のスイッチング素子として動作するパワートランジスタであるトランジスタＴｒ、およびロウサイド用のスイッチング素子として動作するパワートランジスタであるトランジスタＴｒを備えている。このため、３相で６つのトランジスタＴｒと６つのダイオードＦＷＤが設けられている。そして、個々のトランジスタＴｒのゲート電極には、ゲート駆動回路（ゲート制御回路）ＧＣが接続されており、このゲート駆動回路ＧＣによって、トランジスタＴｒのスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＰＷＣにおいて、ゲート駆動回路ＧＣでトランジスタＴｒのスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力をモータＭＴに供給するようになっている。図１に示す例では、レグＬＧ１、ＬＧ２、およびＬＧ３のそれぞれに対して、一個ずつゲート駆動回路ＧＣが接続されている。ただし、変形例として、レグＬＧ１、ＬＧ２、およびＬＧ３のそれぞれが、同じゲート駆動回路ＧＣにより駆動されても良い。また例えば、６個のトランジスタＴｒがそれぞれ別のゲート駆動回路ＧＣにより駆動される場合もある。また、詳細は後述するが、本実施の形態の電子装置ＥＡ１は、図１に示すレグＬＧ１、ＬＧ２、およびＬＧ３のうちの何れかひとつに対応している。
インバータ回路ＰＷＣには、スイッチング素子として、ＩＧＢＴであるトランジスタＴｒが使用され、トランジスタＴｒと逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点からは、スイッチング素子としてのトランジスタＴｒがあれば、ダイオードＦＷＤがない構成も考えられる。しかし、インバータ回路ＰＷＣに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要がある。
負荷（図１に示す例ではモータＭＴ）がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため、ダイオードＦＷＤは不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れる状態（モード）がある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＰＷＣへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴであるトランジスタＴｒ単体では、この還流電流を流し得る機能をもたないので、トランジスタＴｒと逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＰＷＣにおいて、モータ制御のように負荷にインダクタンスを含む場合、トランジスタＴｒをターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、トランジスタＴｒ単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、トランジスタＴｒと逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路ＰＷＣにおいては、スイッチング素子であるトランジスタＴｒと逆並列にダイオードＦＷＤを設ける必要性がある。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
また、インバータ回路ＰＷＣの場合、例えば、図１に示すように、ハイサイド用の端子ＨＴとロウサイド用の端子ＬＴとの間に、容量素子ＣＡＰが接続されている。この容量素子ＣＡＰは、例えば、インバータ回路ＰＷＣでのサージ電圧の低減や、システム電圧の安定化を図る機能を有している。図１に示す例では、容量素子ＣＡＰは、インバータ回路ＰＷＣの外部に設けられているが、容量素子ＣＡＰはインバータ回路ＰＷＣの内部に設けられていても良い。
また。図１に示すように、本実施の形態のインバータ回路ＰＷＣは、３相分に相当する６個のスイッチング素子を含む出力部ＰＷ１と、出力部ＰＷ１の６個のパワートランジスタの駆動を制御する、制御部ＰＷ２と、を有している。制御部ＰＷ２は、上記した３個のゲート駆動回路ＧＣの他、ゲート駆動回路ＧＣに含まれるハイサイド用の駆動回路およびロウサイド用の駆動回路のそれぞれの動作を制御する制御回路（ロジック回路、演算回路）ＣＮＴを有している。また、図１では図示を省略したが、制御部ＰＷ２は、上記の他、インバータ回路ＰＷＣの動作を制御する種々の制御回路を含んでいても良い。例えば、ゲート駆動回路ＧＣから出力されるゲート駆動信号や、ゲート駆動回路ＧＣに入力される信号などのノイズを低減させるノイズフィルタ回路が、制御部ＰＷ２に形成されていても良い。また例えば、出力部ＰＷ１を構成する電子部品の温度などを測定し、測定された電気信号のノイズフィルタリング、あるいは増幅を行う回路が、制御部ＰＷ２に形成されていても良い。
＜電子装置＞
次に、図１に示すインバータ回路ＰＷＣを構成する電子装置の例について説明する。以下で説明する電子装置ＥＡ１は、図１に示すレグＬＧ１、ＬＧ２、およびＬＧ３のうちのいずれか一つに対応した回路を備えた半導体モジュールである。図１に示すように、３個の電子装置ＥＡ１を用いて３相のインバータ回路ＰＷＣを構成することができる。また、１個の電子装置ＥＡ１を用いて単相のインバータ回路を構成することができる。また、以下の説明では、一例として、図１に示すＵ相に接続されたレグＬＧ１に対応した電子装置ＥＡ１を取り上げて説明する。このため、以下の説明では、モータＭＴに接続される端子として、Ｕ相に接続される端子ＵＴＥを用いて説明する。しかし、図１に示す３個の電子装置ＥＡ１のそれぞれは同一構造なので、以下で説明する「Ｕ相に接続される端子ＵＴＥ」の部分を「Ｖ相に接続される端子ＶＴＥ」または「Ｗ相に接続される端子ＷＴＥ」に置き換えることにより、レグＬＧ２やレグＬＧ３に対応する電子装置ＥＡ１の説明になる。
図２は、本実施の形態の電子装置の外観を示す斜視図である。図３は、図２に示す電子装置の内部構造を示す平面図である。図３では、基板ＷＢ上に搭載されている半導体装置ＰＡＣ１、ＰＡＣ２の封止体、およびバスバーＢＳＰとバスバーＢＳＮとの間に介在する絶縁板ＩＦ１にドットパターンを付している。また、図４は、図２のＡ−Ａ線に沿った断面図である。図４では、基板ＷＢなどの部材に設けられた貫通孔の部分に点線を付している。また、図４に示す端子ＵＴＥは、図２のＡ−Ａ線に沿った断面以外の断面に配置されるバスバーＢＳＵを経由して導体パターンＭＰ１に接続される。図４では、異なる断面に設けられたバスバーＢＳＵの輪郭を、二点鎖線で示している。
図２に示すように、本実施の形態の電子装置ＥＡ１は、筐体ＣＡＳと、筐体ＣＡＳから露出する複数の外部端子とを有している。図４に示すように、筐体ＣＡＳは、半導体装置（半導体部品、半導体パッケージ）ＰＡＣ１、ＰＡＣ２が搭載された基板ＷＢが収容される収容部（空間、凹部）ＰＫＴを有している。筐体ＣＡＳは、基板ＷＢを覆うカバー部材であって、基板ＷＢの上面ＷＢｔは、筐体ＣＡＳに覆われている。図４に示す例では、基板ＷＢの下面ＷＢｂは、筐体ＣＡＳから露出している。
筐体ＣＡＳおよび基板ＷＢのそれぞれは、互いに重なるように設けられた貫通孔ＴＨ１を有し、貫通孔ＴＨ１に図示しないボルトなどの締結治具を挿入することにより、筐体ＣＡＳと基板ＷＢとを、図示しない実装基板に固定することができる。本実施の形態の例では、筐体ＣＡＳは長方形の平面形状であり、Ｘ方向に沿って長辺、Ｘ方向に直交するＹ方向に沿って短辺を有している。
また、筐体ＣＡＳから露出する複数の外部端子には、以下の端子が含まれる。すなわち、電子装置ＥＡ１は、端子ＰＴＥおよび端子ＮＴＥを有している。また、電子装置ＥＡ１は、図１に示すＵ相に接続される出力端子である端子ＵＴＥを有している。端子ＰＴＥは、図１に示す端子ＨＴに接続されている。また端子ＮＴＥは、図１に示す端子ＬＴに接続されている。また、電子装置ＥＡ１は、半導体装置との間で信号を伝送する複数の信号端子ＳＧＴＥを有している。複数の信号端子ＳＧＴＥには、半導体装置にゲート信号を伝送する端子ＧＴＥ１、ＧＴＥ２が含まれている。また、複数の信号端子ＳＧＴＥには、例えば温度や電圧、あるいは電流など、半導体装置の動作状態を監視するための信号が出力される、モニタリング端子ＭＴＥが含まれている。本実施の形態の例では信号端子ＳＧＴＥは、出力端子である。しかし、半導体装置に信号を入力する入力端子である信号端子ＳＧＴＥが設けられていても良い。
複数の外部端子の配列方法には種々の変形例があるが、本実施の形態の例では、複数の外部端子は以下のように配列されている。すなわち、端子ＰＴＥ、端子ＮＴＥ、および端子ＵＴＥは、筐体ＣＡＳの二つの長辺の間に、筐体ＣＡＳの一方の長辺に沿ってＸ方向に配列されている。また、複数の信号端子ＳＧＴＥは、筐体ＣＡＳの一方の短辺に沿ってＹ方向に配列されている。
また、電子装置ＥＡ１の端子ＵＴＥ、端子ＰＴＥおよび端子ＮＴＥのそれぞれは、以下の構造になっている。図４に示すように、筐体ＣＡＳは、基板ＷＢの上方においてＸ方向に沿って配列される凹部（外部端子部）ＵＴＣ、凹部（外部端子部）ＮＴＣ、および凹部（外部端子部）ＰＴＣを有している。凹部ＵＴＣ、ＮＴＣ、ＰＴＣのそれぞれには、ナットＮＵＴが収容されている。また、筐体ＣＡＳの収容部ＰＫＴ内に収容された複数の半導体装置ＰＡＣ１、ＰＡＣ２と、外部機器（例えば、図１に示すモータＭＴ）とを電気的に接続するための導電性部材であるバスバーＢＳＰ、ＢＳＮ、およびＢＳＵのそれぞれの一部分（露出部）は、筐体ＣＡＳの外部に露出している。
このバスバーＢＳＰ、ＢＳＮ、およびＢＳＵのそれぞれが有する筐体ＣＡＳからの露出部は、凹部ＰＴＣ、ＮＴＣ、ＵＴＣに収容されたナットＮＵＴを覆っている。また、バスバーＢＳＰ、ＢＳＮ、およびＢＳＵのそれぞれが有する筐体ＣＡＳからの露出部には貫通孔ＴＨ２が形成されている。図示しないボルトなどの締結治具を貫通孔ＴＨ２に挿入し、凹部ＰＴＣ、ＮＴＣ、ＵＴＣに収容されたナットＮＵＴと締結することにより、バスバーＢＳＰ、ＢＳＮ、およびＢＳＵのそれぞれが有する筐体ＣＡＳからの露出部である端子ＰＴＥ、端子ＮＴＥ、および端子ＵＴＥは、ナットＮＵＴに固定される。
本願では、バスバーＢＳＰ、ＢＳＮ、およびＢＳＵのうち、筐体ＣＡＳの外部に露出した部分（すなわち露出部）を外部端子として定義する。したがって、図３に示す複数の外部端子のそれぞれは、筐体ＣＡＳで覆われた部分から筐体ＣＡＳの外側に導出された導電性部材であるが、筐体ＣＡＳで覆われている部分は、外部端子には含まれない。
また、電子装置ＥＡ１は、基板ＷＢを有する。基板ＷＢは、上面（表面、面）ＷＢｔと、上面ＷＢｔの反対側に位置する下面（裏面、面）ＷＢｂとを有している。基板ＷＢの上面ＷＢｔは、一対の長辺と、一対の長辺と交差する一対の短辺から構成される概矩形形状をしている。図３に示す例では、基板ＷＢの上面ＷＢｔは、Ｘ方向に延びる二つの長辺と、Ｙ方向に延びる二つの短辺とを有している。基板ＷＢの上面ＷＢｔには、複数の導体パターンＭＰ１が形成されている。半導体装置（半導体部品）ＰＡＣ１、ＰＡＣ２は、基板ＷＢの上面ＷＢｔに形成された導体パターンＭＰ１上に搭載されている。
上記したように、本実施の形態の電子装置ＥＡ１は、図１に示すレグＬＧ１に対応した回路を備えた半導体モジュールである。したがって、電子装置ＥＡ１は、図１に示すレグＬＧ１の上アームに相当するトランジスタＴｒを備える半導体装置ＰＡＣ１と、レグＬＧ１の下アームに相当するトランジスタＴｒを備える半導体装置ＰＡＣ２と、をそれぞれ１個有している。半導体装置ＰＡＣ１と半導体装置ＰＡＣ２は、Ｘ方向に沿って互いに隣り合うように搭載されている。
詳細は後述するが、電子装置ＥＡ１が有する２つの半導体装置は、互いに同様の構造を備えている。言い換えれば、電子装置ＥＡ１に含まれる２つの半導体装置は、互いに同種類の電子部品である。詳細は後述するが、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは、導体パターンＭＰ１上に搭載される向きが相違する。また、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは、上記したように導体パターンＭＰ１上に搭載される向きが相違することに伴って、リードＬＤの屈曲方向が互いに異なっている。ただし、上記した相違点を除き、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２は同じ構造を備える。例えば、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とのそれぞれは、図１に示すトランジスタＴｒおよびダイオードＦＷＤを備えている。
また、半導体装置ＰＡＣ１にはバスバーＢＳＰが接続され、半導体装置ＰＡＣ２にはバスバーＢＳＮが接続されている。また、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、導体パターンＭＰ１を介してバスバーＢＳＵと電気的に接続されている。バスバーＢＳＰおよびバスバーＢＳＮの構造およびレイアウトの詳細については後述する。
また、図３に示すように、半導体装置ＰＡＣ１は、端子ＧＴＥ１およびモニタリング端子ＭＴＥに接続され、半導体装置ＰＡＣ２は、端子ＧＴＥ２およびモニタリング端子ＭＴＥに接続されている。半導体装置ＰＡＣ１および半導体装置ＰＡＣ２からは、それぞれ複数のリードＬＤが導出されている。複数のリードＬＤのそれぞれは、基板ＷＢの上面ＷＢｔに形成された配線パターンである導体パターンＭＰ２を介して信号端子ＳＧＴＥに接続されている。
また、基板ＷＢの上面ＷＢｔには、導体パターン（金属パターン）ＭＰ１が形成されている。半導体装置ＰＡＣ１および半導体装置ＰＡＣ２は、一つの導体パターンＭＰ１上に搭載されている。言い換えれば、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは、導体パターンＭＰ１を介して電気的に接続されている。導体パターンＭＰ１は、バスバーＢＳＵを介して端子ＵＴＥに接続されている。
＜半導体チップの構造＞
次に、電子装置ＥＡ１が備える各部材の詳細な構造について順に説明する。まず、図１に示すインバータ回路ＰＷＣを構成するトランジスタＴｒとダイオードＦＷＤの構造について図面を参照しながら説明する。図５は、図１に示すトランジスタが形成された半導体チップの表面側の形状を示す平面図である。図６は、図５に示す半導体チップの裏面を示す平面図である。図７は、図５および図６に示す半導体チップが有するトランジスタの構造例を示す断面図である。
図３に示す電子装置ＥＡ１の場合、図１に示すインバータ回路ＰＷＣを構成するトランジスタＴｒとダイオードＦＷＤとは、互いに独立した半導体チップに形成されている。以下では、トランジスタＴｒが形成された半導体チップについて説明した後、ダイオードＦＷＤが形成された半導体チップについて説明する。
図５および図６に示すように、本実施の形態１における半導体チップＣＨＰ１は、表面（面、上面、主面）ＣＨＰｔ（図５参照）、および表面ＣＨＰｔの反対側の裏面（面、下面、主面）ＣＨＰｂ（図６参照）を有している。半導体チップＣＨＰ１の表面ＣＨＰｔおよび裏面ＣＨＰｂは、それぞれ概四角形である。表面ＣＨＰｔの面積と裏面ＣＨＰｂの面積とは、例えば等しい。
また、図５に示すように、半導体チップＣＨＰ１は、表面ＣＨＰｔに形成されたゲート電極（ゲート電極パッド、表面電極）ＧＰ、および表面ＣＨＰｔに形成されたエミッタ電極（エミッタ電極パッド、表面電極）ＥＰを有している。図５に示す例では、表面ＣＨＰｔには、一つのゲート電極ＧＰと、複数の（図５では４個の）エミッタ電極ＥＰとが露出している。複数のエミッタ電極ＥＰのそれぞれの露出面積は、ゲート電極ＧＰの露出面積より大きい。詳細は後述するが、エミッタ電極ＥＰは、インバータ回路ＰＷＣ（図１参照）の出力端子、または端子ＬＴ（図１参照）に接続される。このため、エミッタ電極ＥＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。また、複数のエミッタ電極ＥＰは、互いに電気的に接続されている。また、図５に対する変形例として、複数のエミッタ電極ＥＰに代えて、一つの大面積のエミッタ電極ＥＰが設けられていても良い。
また、図５に示す例では、表面ＣＨＰｔにおいて、センシング電極ＥＳＰが露出している。センシング電極ＥＳＰは、エミッタ電極ＥＰと一体に形成されている。センシング電極ＥＳＰからエミッタ電極ＥＰの電圧などを検知することができる。図５に示すように、センシング電極ＥＳＰが露出する開口部と、エミッタ電極ＥＰが露出する開口部とが離間している場合、センシング電極ＥＳＰにエミッタ電極ＥＰを接続するための導電性部材のブリード減少を抑制できる点で好ましい。ただし、図５に対する変形例としては、センシング電極ＥＳＰの開口部とエミッタ電極ＥＰの開口部とを分けない場合もある。
また、図６に示すように、半導体チップＣＨＰ１は、裏面ＣＨＰｂに形成されたコレクタ電極（コレクタ電極パッド、裏面電極）ＣＰを有している。半導体チップＣＨＰ１の裏面ＣＨＰｂ全体にわたって、コレクタ電極ＣＰが形成されている。図５と図６を比較して判るように、コレクタ電極ＣＰの露出面積は、エミッタ電極ＥＰの露出面積よりもさらに大きい。詳細は後述するが、コレクタ電極ＣＰは、インバータ回路ＰＷＣ（図１参照）の出力端子、または端子ＨＴ（図１参照）に接続される。このため、コレクタ電極ＣＰの露出面積を大きくすることで、大電流が流れる伝送経路のインピーダンスを低減できる。
なお、図５および図６では、半導体チップＣＨＰ１の基本構成について説明したが、種々の変形例がある。例えば、図５に示す電極に加え、温度検出用の電極、電圧検知用の電極、あるいは電流検知用の電極など、半導体チップＣＨＰ１の動作状態の監視用、あるいは半導体チップＣＨＰ１の検査用の電極などが設けられていても良い。これらの電極を設ける場合、ゲート電極ＧＰと同様に、半導体チップＣＨＰ１の表面ＣＨＰｔにおいて露出する。また、これらの電極は信号伝送用の電極に相当する。各エミッタ電極ＥＰの露出面積（図５に示す複数の露出面のそれぞれ）は、信号伝送用の電極の露出面積より大きい。
また、半導体チップＣＨＰ１が備えるトランジスタＴｒは、例えば、図７に示すような構造を持っている。半導体チップＣＨＰ１の裏面ＣＨＰｂに形成されたコレクタ電極ＣＰ上には、ｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。
このように構成されたトランジスタＴｒにおいて、ゲート電極ＧＥは、図５に示すゲート電極ＧＰを介して、ゲート端子ＧＴ（詳細は後述する）と接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＰを介して、エミッタ端子ＥＴ（詳細は後述する）と電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップＣＨＰ１の裏面ＣＨＰｂに形成されているコレクタ電極ＣＰと電気的に接続されている。
このように構成されているトランジスタＴｒは、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、トランジスタＴｒがターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
また、トランジスタＴｒのゲート電極は、図１に示すゲート駆動回路ＧＣに接続されている。このとき、ゲート駆動回路ＧＣからの信号がゲート端子ＧＴ（図７参照）を介してトランジスタＴｒのゲート電極ＧＥ（図７参照）に印加されることにより、ゲート駆動回路ＧＣからトランジスタＴｒのスイッチング動作を制御することができるようになっている。
次に、図１に示すダイオードＦＷＤが形成された半導体チップについて説明する。図８は、図１に示すダイオードが形成された半導体チップの表面側の形状を示す平面図である。図９は、図８に示す半導体チップの裏面を示す平面図である。また、図１０は、図８および図９に示す半導体チップが有するダイオードの構造例を示す断面図である。
図８および図９に示すように、本実施の形態１における半導体チップＣＨＰ２は、表面（面、上面、主面）ＣＨＰｔ（図８参照）、および表面ＣＨＰｔの反対側の裏面（面、下面、主面）ＣＨＰｂ（図９参照）を有している。半導体チップＣＨＰ２の表面ＣＨＰｔおよび裏面ＣＨＰｂは、それぞれ概四角形である。表面ＣＨＰｔの面積と裏面ＣＨＰｂの面積とは、例えば等しい。また、図５と図８を比較して判るように、半導体チップＣＨＰ１（図５参照）の表面ＣＨＰｔの面積は、半導体チップＣＨＰ２（図８参照）の表面ＣＨＰｔの面積より大きい。
また、図８に示すように、半導体チップＣＨＰ２は、表面ＣＨＰｔに形成されたアノード電極（アノード電極パッド、表面電極）ＡＤＰを有している。また、図９に示すように、半導体チップＣＨＰ２は、裏面ＣＨＰｂに形成されたカソード電極（カソード電極パッド、裏面電極）ＣＤＰを有している。半導体チップＣＨＰ２の裏面ＣＨＰｂ全体にわたって、カソード電極ＣＤＰが形成されている。
また、半導体チップＣＨＰ２が備えるダイオードＦＷＤは、例えば、図１０に示すような構造を持っている。図１０に示すように、半導体チップＣＨＰ２の裏面ＣＨＰｂに形成されたカソード電極ＣＤＰ上には、ｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、互いに離間したｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３の間には、ｐ−型半導体領域ＰＲ４が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＰが形成されている。アノード電極ＡＤＰは、例えば、アルミニウム−シリコンから構成されている。
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＰに正電圧を印加し、カソード電極ＣＤＰに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３との間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＰに負電圧を印加し、カソード電極ＣＤＰに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３との間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
＜半導体装置の構成＞
次に、図１に示すインバータ回路ＰＷＣを構成するスイッチである半導体装置の構成について図面を参照しながら説明する。上述したように、図３に示す電子装置ＥＡ１は、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とを有している。しかし、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２は、同様の構成を備えている。このため、以下では、同様の構成の半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とを、半導体装置（半導体部品）ＰＡＣとして説明する。また、詳細は後述するが、本実施の形態のＥＡ１では、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とは構成部材の上下が反転した状態でそれぞれ導体パターンＭＰ１上に搭載される。しかし、以下の説明において、半導体装置ＰＡＣの各構成部材の上下について説明する場合、搭載時の向きに関わらず、図７に示す半導体チップＣＨＰ１の裏面ＣＨＰｂから表面ＣＨＰｔに向かう方向を上方向、表面ＣＨＰｔから裏面ＣＨＰｂに向かう方向を下方向と定義して説明する。また、各部材の面において、上面、あるいは下面として説明した場合にも同様である。
本実施の形態１における半導体装置ＰＡＣは、図１に示すインバータ回路ＰＷＣの構成要素となる１つのトランジスタＴｒと１つのダイオードＦＷＤとを１パッケージ化したものである。すなわち、本実施の形態１における半導体装置ＰＡＣを２つ使用することにより、３相のインバータ回路ＰＷＣの一つのレグＬＧ１に対応した電子装置（半導体モジュール、パワーモジュール）ＥＡ１（図３参照）が構成される。
図１１は、図３に示す半導体装置の一方の主面側の形状例を示す平面図である。図１２は、図１１に示す半導体装置の反対側の主面の形状例を示す平面図である。また、図１３は、図１１および図１２に示す半導体装置の内部構造を示す平面図である。図１４は、図１１のＡ−Ａ線に沿った断面図である。図１３では、ダイパッドＤＰ、半導体チップＣＨＰ１、ＣＨＰ２、エミッタ電極ＥＰ、ゲート電極ＧＰ、センシング電極ＥＳＰ、およびアノード電極ＡＤＰの平面的な位置関係を明示するため、これらの輪郭を点線または実線で示している。また、図１３では、見易さのため、図１４に示す金属板ＭＰＬ１、ＭＰＬ２の図示は省略している。
図１１および図１２に示すように、半導体装置ＰＡＣは、主面（上面、表面）ＭＲｔ（図１１参照）、主面ＭＲｔの反対側の主面（下面、裏面）ＭＲｂ（図１２参照）、および厚さ方向において主面ＭＲｔと主面ＭＲｂとの間に位置する側面ＭＲｓ、を備える封止体（樹脂体）ＭＲを有している。平面視において、封止体ＭＲは長方形から成る。図１１に示す例では、互いに対向する長辺ＬＳ１および長辺ＬＳ２と、長辺ＬＳ１、ＬＳ２と交差し、互いに対向する短辺ＳＳ３および短辺ＳＳ４と、を有している。
封止体ＭＲは半導体チップＣＨＰ１（図１４参照）および半導体チップＣＨＰ２（図１４参照）を一括して封止する樹脂であって、例えば、エポキシ系の樹脂材料を主成分として含んでいる。また、半導体装置ＰＡＣが備える複数の端子は、封止体ＭＲから露出している。図１１に示すように、封止体ＭＲの主面ＭＲｔからは、エミッタ端子（パッケージ端子、表面端子）ＥＴが露出している。エミッタ端子ＥＴは、既に説明した図７に示す、半導体チップＣＨＰ１のエミッタ電極ＥＰに接続される端子（パッケージ端子）である。また、図１２に示すように、封止体ＭＲの主面ＭＲｂからは、コレクタ端子（パッケージ端子、裏面端子）ＣＴが露出している。コレクタ端子ＣＴは、図７に示す、半導体チップＣＨＰ１のコレクタ電極ＣＰに接続される端子（パッケージ端子）である。
また、図１１に示すように、封止体ＭＲの側面ＭＲｓからは、ゲート端子ＧＴが露出している。ゲート端子ＧＴは、図７に示すように、半導体チップＣＨＰ１のゲート電極ＧＥに接続される端子（パッケージ端子）である。また、図１２に示すように、封止体ＭＲの側面ＭＲｓからは、信号端子ＳＴが露出している。信号端子ＳＴは、半導体装置の動作状態を監視するための信号を伝送する端子である。なお、図１１に示すゲート端子ＧＴは、図７に示すゲート電極ＧＥにゲート信号を伝送する信号端子の一種である。このような信号伝送経路を構成する端子であるゲート端子ＧＴおよび信号端子ＳＴとしては、封止体ＭＲの内部から外部に向かって導出される、リードＬＤが用いられている。リードＬＤは、図１４に示すように、封止体ＭＲの側面ＭＲｓから封止体ＭＲの外側に向かって突出している。
リードＬＤは、封止体ＭＲの内外の境界の部分における断面積が、エミッタ端子ＥＴやコレクタ端子ＣＴの封止体ＭＲからの露出面積と比較して小さい。このため、信号端子ＳＴの数が増加しても半導体装置ＰＡＣの大型化を抑制できるという点で有利である。一方、エミッタ端子ＥＴやコレクタ端子ＣＴのように、封止体ＭＲからの露出面積が大きい場合、伝送経路の断面積を大きくできるので、伝送経路の抵抗成分やインダクタンス成分を低減できる点で有利である。エミッタ端子ＥＴやコレクタ端子ＣＴには大電流が流れるため、できるだけ抵抗成分やインダクタンス成分を低減することが好ましい。一方、ゲート端子ＧＴや信号端子ＳＴに流れる電流は相対的に低い。したがって、相対的に大きい電流が流れるエミッタ端子ＥＴやコレクタ端子ＣＴは封止体ＭＲからの露出面積を大きくすることが好ましい。また、基板ＷＢ（図３参照）の導体パターンＭＰ１（図３参照）に搭載される側の面は、半導体装置ＰＡＣ１、ＰＡＣ２の主な放熱経路になる。このため、放熱特性を向上させる観点から、金属パターンＭＰ１に接続されるエミッタ端子やコレクタ端子の露出面積を大きくすることが好ましい。
次に、半導体装置ＰＡＣの内部構造について説明する。図１３および図１４に示すように、封止体ＭＲの内部には、矩形形状のダイパッド（チップ搭載部、金属プレート、タブ、ヒートスプレッダ）ＤＰが配置されている。このダイパッドＤＰは、放熱効率を高めるためのヒートスプレッダとしても機能し、例えば、熱伝導率の高い銅を主成分とする金属材料から構成されている。ここで、「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「銅を主成分とする材料」とは、部材の材料が銅を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するためである。
また、図１３に示すように、ダイパッドＤＰの投影面積は、半導体チップＣＨＰ１の表面ＣＨＰｔの面積および半導体チップＣＨＰ２の表面ＣＨＰｔの面積の合計より大きい。このため、一つのダイパッドＤＰ上に半導体チップＣＨＰ１および半導体チップＣＨＰ２の両方を搭載することができる。
図１４に示すように、ダイパッドＤＰ上には、例えば、半田や導電性樹脂からなる導電性接着材（ダイボンド材、導電性部材、接続部材、接合材）ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１、および、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されている面をダイパッドＤＰの上面と定義し、この上面と反対側の面を下面と定義する。この場合、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、ダイパッドＤＰの上面上に搭載されている。
ダイオードが形成された半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面に形成されたカソード電極ＣＤＰが、導電性接着材ＡＤＨ１を介して、ダイパッドＤＰの上面に向かい合うように搭載されている。この場合、半導体チップＣＨＰ２の表面ＣＨＰｔに形成されているアノード電極ＡＤＰは、クリップＣＬＰと向かい合っている。一方、ＩＧＢＴが形成された半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面ＣＨＰｂに形成されたコレクタ電極ＣＰが、導電性接着材ＡＤＨ１を介して、ダイパッドＤＰの第１面に向かい合うように搭載される。この場合、半導体チップＣＨＰ１の表面ＣＨＰｔに形成されているエミッタ電極ＥＰおよびゲート電極ＧＰは、クリップＣＬＰと向かい合っている。このように、半導体チップＣＨＰ１のコレクタ電極ＣＰと半導体チップＣＨＰ２のカソード電極ＣＤＰとは、導電性接着材ＡＤＨ１およびダイパッドＤＰを介して電気的に接続されている。
また、図１４に示すように、ダイパッドＤＰの下面は、封止体ＭＲの主面ＭＲｂから露出しており、この露出しているダイパッドＤＰの下面がコレクタ端子ＣＴになっている。このため、半導体チップＣＨＰ１のコレクタ電極ＣＰと半導体チップＣＨＰ２のカソード電極ＣＤＰとは、導電性接着材ＡＤＨ１を介してコレクタ端子ＣＴと電気的に接続されている。
また、図３に示す半導体装置ＰＡＣ１を基板ＷＢに実装した時に、ダイパッドＤＰ（図１４参照）の下面は、基板ＷＢ上に形成された導体パターンＭＰ１と電気的に接続される面である。半導体装置ＰＡＣのように、コレクタ端子ＣＴであるダイパッドＤＰを封止体ＭＲの主面ＭＲｂにおいて露出させた場合、上記したように、コレクタ端子ＣＴの露出面積を大きくすることができる。これにより、コレクタ端子ＣＴを経由する伝送経路の抵抗成分およびインダクタンス成分を低減することができる。また、コレクタ端子ＣＴの露出面積を大きくすることにより、放熱経路における熱抵抗を低減できる。
また、図１４に示すように、ダイパッドＤＰの厚さは、ゲート端子ＧＴや信号端子ＳＴ（図１２参照）の厚さより厚い。この場合、ダイパッドＤＰの熱容量を大きくすることができるので、ダイパッドＤＰを経由する放熱パスの放熱効率を向上させることができる。
また、図１４に示すように、半導体チップＣＨＰ１のエミッタ電極ＥＰ、および、半導体チップＣＨＰ２のアノード電極ＡＤＰ上には、導電性部材であるクリップ（導電性部材、金属プレート、電極接続部材）ＣＬＰが配置されている。本実施の形態の例ではクリップＣＬＰは、リードＬＤＣと一体に形成された導電性部材のうち、封止体ＭＲの主面ＭＲｔにおいて露出する一部分である。リードＬＤＣは、クリップＣＬＰと見做すこともできる。ただし、本実施の形態では、封止体ＭＲの主面ＭＲｔから露出する露出面はエミッタ端子ＥＴとして利用され、封止体ＭＲの側面ＭＲｓから露出するリードＬＤＣはエミッタ端子ＥＴとしては利用されないので、エミッタ端子ＥＴとリードＬＤＣを区別している。
また、図１４に示す例では、半導体チップＣＨＰ１のエミッタ電極ＥＰは、エミッタ電極ＥＰ側から順に積層された導電性接着材ＡＤＨ２、金属板ＭＰＬ１、および導電性接着材ＡＤＨ３を介してクリップＣＬＰと電気的に接続されている。また、半導体チップＣＨＰ２のアノード電極ＡＤＰは、アノード電極ＡＤＰ側から順に積層された導電性接着材ＡＤＨ２、金属板ＭＰＬ２、および導電性接着材ＡＤＨ３を介してクリップＣＬＰと電気的に接続されている。
また、図１４に示すように、クリップＣＬＰの上面は、封止体ＭＲの主面ＭＲｔから露出しており、この露出しているクリップＣＬＰの上面がエミッタ端子ＥＴになっている。このため、半導体チップＣＨＰ１のエミッタ電極ＥＰと半導体チップＣＨＰ２のアノード電極ＡＤＰとは、エミッタ端子ＥＴと電気的に接続されている。このように、エミッタ端子ＥＴであるクリップＣＬＰを封止体ＭＲの主面ＭＲｔにおいて露出させた場合、上記したように、エミッタ端子ＥＴの露出面積を大きくすることができる。これにより、エミッタ端子ＥＴを経由する伝送経路の抵抗成分およびインダクタンス成分を低減することができる。
なお、クリップＣＬＰは、例えば銅（Ｃｕ）を含む金属材料から成る。また、図示は省略しているが、クリップＣＬＰの表面が例えば錫めっきなどにより形成された金属膜で覆われていても良い。この場合、銅の酸化による実装不具合を回避できる。
また、図１４に示す例では、クリップＣＬＰはリードＬＤＣと一体に形成されているので、クリップＣＬＰの厚さは、ゲート端子ＧＴや信号端子ＳＴの厚さと同じである。ただし、後述するように、本実施の形態では、クリップＣＬＰを封止体ＭＲで覆った後、研磨することにより、クリップＣＬＰの一部分を封止体ＭＲから露出させる。この場合、クリップＣＬＰの一部分が研磨されるので、クリップＣＬＰのうち、露出面を持つ部分の厚さは、クリップＣＬＰの他の部分（例えば図１４に示すリードＬＤＣの部分）の厚さより薄い。一方、ゲート電極ＧＰとゲート端子ＧＴとを接続するワイヤＢＷのループ高さを確保するためには、クリップＣＬＰと半導体チップＣＨＰ１との間、およびクリップＣＬＰと半導体チップＣＨＰ２との間が広くなる。そこで、図１４に示す半導体装置ＰＡＣの場合、クリップＣＬＰと半導体チップＣＨＰ１との間に金属板ＭＰＬ１が配置され、クリップＣＬＰと半導体チップＣＨＰ２との間には金属板ＭＰＬ２が配置されている。金属板ＭＰＬ１は、導電性接着材ＡＤＨ２を介して半導体チップＣＨＰ１と接着され、導電性接着材ＡＤＨ３を介してクリップＣＬＰと接着されている。また、金属板ＭＰＬ２は、導電性接着材ＡＤＨ２を介して半導体チップＣＨＰ２と接着され、導電性接着材ＡＤＨ３を介してクリップＣＬＰと接着されている。
なお、クリップＣＬＰの実施態様は、図１４に示す態様以外に種々の変形例がある。例えば、クリップＣＬＰとリードＬＤＣとが別部材として分離して形成されている場合には、クリップＣＬＰの形状の設計上の自由度は高くなる。このため、例えば、図１４に示すクリップＣＬＰ、導電性接着材ＡＤＨ３、および金属板ＭＰＬ１、ＭＰＬ２のそれぞれを一体化した金属部材としてクリップＣＬＰを構成することもできる。この場合、クリップＣＬＰは図１４に示す導電性接着材ＡＤＨ２を介して半導体チップＣＨＰ１および半導体チップＣＨＰ２に接続される。また、クリップＣＬＰの一部分を屈曲させることにより、図１４に示す金属板ＭＰＬ１、ＭＰＬ２および導電性接着材ＡＤＨ３を省略することもできる。
また、リードＬＤＣは、一部分が封止体ＭＲの側面ＭＲｓから外側に突出しているが、封止体ＭＲの外側の部分は他の部材に接続されていない。言い換えれば、リードＬＤＣは端子（パッケージ端子）としての機能は有していない。したがって、本実施の形態に対する変形例としては、リードＬＤＣが無くても良い。ただし、半導体装置の製造工程において、多品種の製品を製造する場合には、リードフレームの汎用性が高く、複数種類の製品に共通のリードフレームを利用できる方が好ましい。したがって、図１３および図１４に示すように、リードＬＤＣがある場合、リードフレームの汎用性が向上するという利点がある。
また、半導体装置ＰＡＣの場合、リードＬＤＣは端子として機能しないので、クリップＣＬＰがリードＬＤＣとは分離された部材として形成される場合には、リードＬＤＣは無くても良い。ただし、半導体装置ＰＡＣの製造工程において、本実施の形態のように、クリップＣＬＰとリードＬＤＣとが一体に形成されている場合、クリップＣＬＰと半導体チップＣＨＰ１、ＣＨＰ２の位置合わせが容易である。
また、スイッチ素子である半導体装置ＰＡＣのオン抵抗を低減する観点からは、ダイパッドＤＰに接続される導電性接着材ＡＤＨ１や、クリップＣＬＰと半導体チップＣＨＰ１、ＣＨＰ２の電極とを電気的に接続する導電性接着材ＡＤＨ２、ＡＤＨ３には電気伝導率が高い材料を用いることが好ましい。電気伝導率が高い材料としては、半田の他、複数（多数）の導電性粒子を樹脂中に含有する導電性樹脂が例示できる。また、例えば銀（Ａｇ）粒子などの複数（多数）の導電性粒子が焼結された、焼結金属膜を用いても良い。
ただし、半導体装置ＰＡＣは、製品として完成した後、図３に示すように、基板ＷＢ上に実装される。この場合、半導体装置ＰＡＣ１、ＰＡＣ２と基板ＷＢの接続に用いる接続部材にも、半田や導電性樹脂など、電気伝導率が高い材料を用いることが好ましい。この場合、図１４に示す導電性接着材ＡＤＨ１や導電性接着材ＡＤＨ２、ＡＤＨ３は、半導体装置ＰＡＣを実装する際の処理温度に対する耐熱性を備えている必要がある。
例えば、半導体装置ＰＡＣが半田を用いて実装される場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要である。半導体装置ＰＡＣと基板ＷＢ（図３参照）との接続に使用される半田と、上述した半導体装置ＰＡＣの内部で使用される半田が同じ材料である場合、半導体装置ＰＡＣの実装時の加熱処理（リフロー）によって、半導体装置ＰＡＣの内部の半田が溶融する懸念がある。
したがって、半導体装置ＰＡＣの内部、および半導体装置ＰＡＣの実装時に半田を使用する場合、半導体装置ＰＡＣの内部には実装時に用いる半田よりも融点が高い高融点半田が使用されることが好ましい。
一方、半導体装置ＰＡＣの実装時に導電性樹脂を用いる場合、導電性樹脂の樹脂成分を硬化させるための加熱処理（キュアベイク）が必要になる。しかし、一般に、樹脂の硬化温度は、半田の融点よりも低いので、この場合には、導電性接着材ＡＤＨ１や導電性接着材ＡＤＨ２は、半田であっても良いし、導電性樹脂であっても良い。
また、半導体装置ＰＡＣの実装時に半田を用いる場合であっても、樹脂の耐熱温度が半田の融点よりも高いものであれば、導電性接着材ＡＤＨ１や導電性接着材ＡＤＨ２として、導電性樹脂を用いることができる。
また、図１３および図１４に示すように、半導体チップＣＨＰ１の表面には、ゲート電極ＧＰが形成されており、ゲート電極ＧＰは、導電性部材であるワイヤＢＷによって、ゲート端子ＧＴと電気的に接続されている。ワイヤＢＷは、例えば、金、銅もしくはアルミニウムを主成分とする導電部材から構成されている。
平面視において、半導体チップＣＨＰ１は、半導体チップＣＨＰ２とゲート端子ＧＴとの間に位置するようにダイパッドＤＰ上に搭載されている。また、半導体チップＣＨＰ１は、ゲート電極ＧＰが、エミッタ電極ＥＰとゲート端子ＧＴとの間に位置するようにダイパッドＤＰ上に搭載されている。これにより、ゲート電極ＧＰとゲート端子ＧＴとを接続するワイヤＢＷの長さを短くすることができる。
また、図１３に示す例では、信号端子ＳＴは、ワイヤＢＷを介してエミッタ用のセンシング電極ＥＳＰと電気的に接続されている。この場合、信号端子ＳＴは、半導体チップＣＨＰ１のトランジスタＴｒ（後述する図１５参照）に大電流を流す検査において、エミッタ電極ＥＰの電圧を測定して出力する検査用の端子として利用できる。信号端子ＳＴは、図３に示すモニタリング端子ＭＴＥに接続され、検出した信号を外部に出力する。
また、図１４に示すように、複数のワイヤＢＷのそれぞれは封止体ＭＲにより封止されている。半導体装置ＰＡＣを構成する各部材のうち、特に変形や損傷が生じやすいワイヤＢＷを封止体ＭＲにより保護した状態で電子装置ＥＡ１（図３）に実装する場合、電子装置ＥＡ１への実装時の各部材のハンドリング性が向上する。これにより、電子装置ＥＡ１の組立て効率を向上させることができる。また、図１４に示すように、半導体装置ＰＡＣを構成する部品のうち、半導体チップＣＨＰ１、半導体チップＣＨＰ２、ダイパッドＤＰの一部、クリップＣＬＰの一部、複数のリードＬＤのそれぞれの一部、およびワイヤＢＷが、例えば、樹脂によって封止されている。
また、図１４に示すように、クリップＣＬＰ、ダイパッドＤＰ、リードＬＤ、およびリードＬＤＣのそれぞれにおいて、封止体ＭＲから露出している部分は金属膜ＳＤＦに覆われている。金属膜ＳＤＦは、例えば半田などの金属材料からなり、メッキ法により形成されている。半導体装置ＰＡＣを図３に示す導体パターンＭＰ１上に搭載する際に、半田を介して実装する場合、金属膜ＳＤＦで露出面が覆われていることにより半田の濡れ性が向上する。クリップＣＬＰやリードＬＤ、ＬＤＣの場合も同様である。特にダイパッドＤＰやクリップＣＬＰが銅を主成分とする金属材料により形成されている場合、金属膜ＳＤＦで覆うことにより濡れ性を大きく向上させることができる。
＜各部品の接続構造＞
次に、図４に示す電子装置ＥＡ１が備える部品の接続構造について説明する。図１５は、図４に示す電子装置の等価回路を示す説明図である。図１６は、図３に示す半導体装置に接続されるバスバーの周辺を拡大して示す拡大断面図である。また、図１７および図１８は、図１６に示すバスバーおよび半導体装置を側面から視た側面図である。図１７は、図１６に示すバスバーＢＳＰ側から絶縁板ＩＦ１を見た側面図である。また、図１８は、図１６に示すバスバーＢＳＮ側から絶縁板ＩＦ１を見た側面図である。
図３に示すように、電子装置ＥＡ１は、基板ＷＢの上面ＷＢｔに形成された導体パターンＭＰ１を有する。また、電子装置ＥＡ１は、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２を有している。
また、図１５に示すように、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、トランジスタＴｒを備える半導体チップＣＨＰ１と、ダイオードＦＷＤを備える半導体チップＣＨＰ２と、を有している。半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、半導体チップＣＨＰ１のエミッタ電極ＥＰおよび半導体チップＣＨＰ２のアノード電極ＡＤＰに接続されたエミッタ端子ＥＴと、半導体チップＣＨＰ１のコレクタ電極ＣＰおよび半導体チップＣＨＰ２のカソード電極ＣＤＰに接続されたコレクタ端子ＣＴと、を有している。半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、ワイヤＢＷ（図１４参照）を介して半導体チップＣＨＰ１のゲート電極ＧＰ（図１４参照）に接続されたゲート端子ＧＴを有している。
図１５に示す半導体装置ＰＡＣ１の半導体チップＣＨＰ１のコレクタ電極ＣＰは、コレクタ端子ＣＴを介して端子ＰＴＥに電気的に接続されている。また、半導体装置ＰＡＣ２の半導体チップＣＨＰ１のエミッタ電極ＥＰは、エミッタ端子ＥＴを介して端子ＮＴＥに電気的に接続されている。図１６に示すバスバーＢＳＰは、図１５に示す半導体装置ＰＡＣ１のコレクタ電極ＣＰと端子ＮＴＥとを電気的に接続する伝送経路に相当する。図１６に示すバスバーＢＳＮは、図１５に示す半導体装置ＰＡＣ２のエミッタ電極ＥＰと端子ＮＴＥとを電気的に接続する伝送経路に相当する。
また、図１５に示す半導体装置ＰＡＣ１の半導体チップＣＨＰ１のエミッタ電極ＥＰは、エミッタ端子ＥＴおよび導体パターンＭＰ１を介して端子ＵＴＥに電気的に接続されている。また、半導体装置ＰＡＣ２の半導体チップＣＨＰ１のコレクタ電極ＣＰは、コレクタ端子ＣＴおよび導体パターンＭＰ１を介して端子ＵＴＥに電気的に接続されている。図３および図４に示すバスバーＢＳＵは、図１５に示す導体パターンＭＰ１と端子ＵＴＥとを電気的に接続する伝送経路に相当する。
また、半導体装置ＰＡＣ２のコレクタ端子ＣＴと、半導体装置ＰＡＣ１のエミッタ端子ＥＴとは、導体パターンＭＰ１を介して互いに電気的に接続されている。言い換えれば、半導体装置ＰＡＣ２のコレクタ電極ＣＰと、半導体装置ＰＡＣ１のエミッタ電極ＥＰとは、導体パターンＭＰ１を介して互いに電気的に接続されている。図１を用いて説明したインバータ回路ＰＷＣを動作させる時、半導体装置ＰＡＣ１は、ハイサイド用のスイッチとして動作し、半導体装置ＰＡＣ２は、ロウサイド用のスイッチとして動作する。
また、図１５に示す半導体装置ＰＡＣ１のゲート端子ＧＴは、封止体ＭＲ（図１４参照）の外部に屈曲部を有し、基板ＷＢ上に形成された導体パターンＭＰ２（図３参照）を介して端子ＧＴＥ１に接続されている。言い換えれば、半導体装置ＰＡＣ１の半導体チップＣＨＰ１のゲート電極ＧＰ（図１４参照）は、基板ＷＢ上に形成された導体パターンＭＰ２（図３参照）を介して端子ＧＴＥ１に接続されている。
同様に、図１５に示す半導体装置ＰＡＣ２のゲート端子ＧＴは、封止体ＭＲ（図１４参照）の外部に屈曲部を有し、基板ＷＢ上に形成された導体パターンＭＰ２（図３参照）を介して端子ＧＴＥ２に接続されている。言い換えれば、半導体装置ＰＡＣ２の半導体チップＣＨＰ１のゲート電極ＧＰ（図１４参照）は、基板ＷＢ上に形成された導体パターンＭＰ２を介して端子ＧＴＥ２に接続されている。
また、図１６に示すように、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれは、基板ＷＢの上面ＷＢｔと対向する基板側主面と上記基板側主面の反対側に位置する反対側主面とを有し、バスバーＢＳＰは半導体装置ＰＡＣ１の上記反対側主面に接合され、バスバーＢＳＮは半導体装置ＰＡＣ２の上記反対側主面に接合されている。
詳しくは、図１６に示す半導体装置ＰＡＣ１の封止体ＭＲ（図１４参照）の主面ＭＲｔは、基板ＷＢの上面ＷＢｔと対向している。半導体装置ＰＡＣ１の封止体ＭＲの主面ＭＲｔから露出するクリップＣＬＰは、接続部材ＢＮＤ１を介して導体パターンＭＰ１に接合されている。また、半導体装置ＰＡＣ１の封止体ＭＲの主面ＭＲｂから露出するダイパッドＤＰは、接続部材（導電性部材、導電性接着材、接合材）ＢＮＤ３を介してバスバーＢＳＰの接合部ＢＰＣに接合されている。半導体装置ＰＡＣ１のダイパッドＤＰは、バスバーＢＳＰを介して端子ＰＴＥと電気的に接続されている。
また、図１６に示す半導体装置ＰＡＣ２の封止体ＭＲ（図１４参照）の主面ＭＲｂは、基板ＷＢの上面ＷＢｔと対向している。半導体装置ＰＡＣ２の封止体ＭＲの主面ＭＲｂから露出するダイパッドＤＰは、接続部材（導電性部材、導電性接着材、接合材）ＢＮＤ２を介して導体パターンＭＰ１に接合されている。半導体装置ＰＡＣ２の封止体ＭＲの主面ＭＲｔから露出するクリップＣＬＰは、接続部材（導電性部材、導電性接着材、クリップボンド材、接合材）ＢＮＤ４を介してバスバーＢＳＮの接合部ＢＰＣに接合されている。半導体装置ＰＡＣ２のクリップＣＬＰは、バスバーＢＳＮを介して端子ＮＴＥと電気的に接続されている。
図１６に示す接続部材ＢＮＤ１、ＢＮＤ２、ＢＮＤ３、およびＢＮＤ４のそれぞれは、図１４を用いて説明した導電性接着材ＡＤＨ１や導電性接着材ＡＤＨ２と同様に、半田または導電性樹脂などの導電性材料である。
また、図３および図４に示すバスバーＢＳＵは、導体パターンＭＰ１に電気的に接続されている。図３では図示は省略したが、バスバーＢＳＵは、図１６に示す接続部材ＢＮＤ１と同じ導電性材料を介して導体パターンＭＰ１に接合されている。半導体装置ＰＡＣ１のクリップＣＬＰおよび半導体装置ＰＡＣ２のダイパッドＤＰは、導体パターンＭＰ１およびバスバーＢＳＵを介して端子ＵＴＥと電気的に接続されている。
バスバーＢＳＮ、バスバーＢＳＰ、および図３に示すバスバーＢＳＵは、半導体装置の端子と電子装置の外部端子とを電気的に接続する経路中に配置される棒状（板状）の導電性部材であって、伝送経路中における伝送ロスを低減するように構成されている。例えば、バスバーＢＳＮ、バスバーＢＳＰ、および図３に示すバスバーＢＳＵは、電気伝導率が高い材料により構成されている。電気伝導率が高い材料としては例えば、銅（Ｃｕ）を主成分とする金属材料、あるいはアルミニウム（Ａｌ）を主成分とする金属材料などを例示することができる。また、例えば、バスバーＢＳＮおよびバスバーＢＳＰは、例えば図３に示すリードＬＤなどの部材と比較して、伝送経路の断面積が大きくなっている。
＜バスバーのレイアウト＞
次に、図４に示すバスバーのレイアウトについて説明する。以下の説明において、例えば「Ｚ方向におけるバスバーＢＳＰの部分ＢＰ１の延在距離Ｄ１」のように、電子装置ＥＡ１の構成部材の一部分の延在距離について説明する場合、延在距離は以下の定義により規定される。例えば、バスバーＢＳＰの場合、Ｘ方向またはＺ方向に沿って延びる延在部（部分ＢＰ１、ＢＰ２、ＢＰ３、および接合部ＢＰＣ）と、二つの延在部の間にある屈曲部を有している。以下の説明において、延在距離という時には、屈曲部の長さが含まれない延在部の長さを示している。例えば、「Ｚ方向におけるバスバーＢＳＰの部分ＢＰ１の延在距離Ｄ１」には、部分ＢＰ２の板厚分と、接合部ＢＰＣの板厚分が含まれず、部分ＢＰ１がＺ方向に延びている長さがこれに相当する。また、バスバーＢＳＮの部分ＢＰ１は、バスバーＢＳＰの部分ＢＰ１と対向する部分という定義により規定されるので、「Ｚ方向におけるバスバーＢＳＮの部分ＢＰ１の延在距離Ｄ１」は、「Ｚ方向におけるバスバーＢＳＰの部分ＢＰ１の延在距離Ｄ１」と等しい。
電子装置ＥＡ１のように、インバータ回路を備えた電子装置に対する様々な性能向上要求の中には、スイッチとして動作するトランジスタと外部端子とを接続する伝送経路のインダクタンスやインピーダンスを低減する要求が含まれる。特に、図１５に示す各伝送経路のうち、相対的に高い電位が供給される端子ＰＴＥとトランジスタＴｒとを接続する経路、および相対的に低い電位が供給される端子ＮＴＥとトランジスタＴｒとを接続する経路は、インダクタンスを低減することにより、入力電圧の損失を低減することができる。また、上記の経路のインダクタンスを低減することにより、サージノイズが低減される。この場合、サージノイズを低減するためにサージフィルタなどの別部品を搭載しなくて良いので、部品点数削減の観点、あるいは装置の小型化の観点で好ましい。
したがって、電子装置ＥＡ１のように、半導体部品と外部端子とをバスバーで接続する構造を有するモジュールの場合、バスバーに生じる寄生インダクタンスをできる限り小さくすることが好ましい。バスバーに生じる寄生インダクタンスを低減する方法としては、まず、バスバーの延在距離（配線経路距離）を短くすることが好ましい。また、図１６に示すように、ハイサイド側のバスバーＢＳＰの一部分と、ロウサイド側のバスバーＢＳＮが互いに対向した状態で並走している部分では、バスバーＢＳＰとバスバーＢＳＮとの間に相互インダクタンスが生じる。この場合、相互インダクタンスの影響により、バスバーＢＳＰ、ＢＳＮに生じる寄生インダクタンスを低減することができる。このように相互インダクタンスを利用して、バスバーＢＳＰ、ＢＳＮに生じる寄生インダクタンスを低減する方法の場合、バスバーＢＳＰとバスバーＢＳＮとが互いに対向している部分の面積が大きい程、寄生インダクタンスの低減効果が大きい。また、バスバーＢＳＰとバスバーＢＳＮとの離間距離が小さい方が、相互インダクタンスの影響を大きくできるので、寄生インダクタンスの低減効果が大きい。
したがって、バスバーＢＳＰ、ＢＳＮのレイアウトを検討する場合、電力変換効率を向上させる観点からは、バスバーＢＳＰ、ＢＳＮの延在距離（配線経路距離）を短く、かつ、近距離で互いに対向した状態で並走する部分の面積を大きくすることが好ましい。
上記の通り、電子装置ＥＡ１の場合、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２のそれぞれは、上下が反転した状態で基板ＷＢ上に搭載されている。言い換えれば、半導体装置ＰＡＣ１の半導体チップＣＨＰ１（図１４参照）の表面電極（図１４に示すエミッタ電極ＥＰ）は、基板ＷＢと半導体装置ＰＡＣ１の半導体チップＣＨＰ１の裏面電極（図１４に示すコレクタ電極ＣＰ）との間にある。また、半導体装置ＰＡＣ２の半導体チップＣＨＰ１の裏面電極は、基板ＷＢと半導体装置ＰＡＣ２の半導体チップＣＨＰ１の表面電極との間にある。
このため、電子装置ＥＡ１の場合、バスバーＢＳＰおよびバスバーＢＳＮのそれぞれは、基板ＷＢ上の導体パターンＭＰ１まで到達せず、バスバーＢＳＰおよびバスバーＢＳＮと基板ＷＢとの間には、半導体装置ＰＡＣ１、またはＰＡＣ２がある。これにより、バスバーＢＳＰ、ＢＳＮによる伝送経路距離を短くすることができる。
また、電子装置ＥＡ１のようなパワーモジュールの場合、バスバーＢＳＰに供給される電位（ハイサイド電位）とバスバーＢＳＮに供給される電位（ロウサイド電位）の電位差が非常に大きく、例えば、数百ボルトになる。このため、バスバーＢＳＰとバスバーＢＳＮの絶縁性を確保する必要がある。バスバーＢＳＰとバスバーＢＳＮの絶縁耐圧を向上させる観点からは、バスバーＢＳＰとバスバーＢＳＮとの間に、例えば図１６に示す絶縁板（絶縁材）ＩＦ１のような絶縁材料を介在させる方法が有効である。
一方、筐体ＣＡＳの外部においては、例えば図１６に端子ＰＴＥ、ＮＴＥとして示すように、バスバーＢＳＰとバスバーＢＳＮとの間に絶縁部材が配置されていない。これにより、電子装置ＥＡ１を実装した時に、実装の自由度を向上させることができる。したがって、筐体ＣＡＳの外部に露出する端子ＰＴＥ、ＮＴＥの場合、端子ＰＴＥと端子ＮＴＥとの離間距離を大きくすることにより、絶縁耐圧を向上させる方法が採用される。特に、端子ＰＴＥと端子ＮＴＥとの間で放電が発生する場合、端子ＰＴＥと端子ＮＴＥとの間にある筐体ＣＡＳの表面（外部への露出面）に沿って放電するので、端子ＰＴＥと端子ＮＴＥとの間の沿面距離を長くすることにより絶縁耐圧を向上させることができる。本実施の場合、端子ＰＴＥと端子ＮＴＥとの離間距離は、バスバーＢＳＰとバスバーＢＳＮとの離間距離が最も小さい部分ＢＰ１における離間距離ＧＤ１より大きく、例えば８．８ｍｍである。また、端子ＰＴＥに形成された貫通孔と、端子ＮＴＥに形成された貫通孔の中心間距離は、２３ｍｍである。
このように、バスバーＢＳＰ、ＢＳＮは、近距離で互いに対向した状態で並走する部分を有しつつ、かつ、筐体ＣＡＳの外部において、沿面距離を大きくする必要がある。このため、図１６に示す部分ＢＰ２として示すように、バスバーＢＳＰ、ＢＳＮのうちの少なくとも一方は、バスバーＢＳＰとバスバーＢＳＮとの離間距離が大きくなる方向に延びる部分ＢＰ２を有している。図１６に示す例では、バスバーＢＳＰは、バスバーＢＳＮから離れるＸ方向に沿って延びる部分ＢＰ２を有している。
また、絶縁耐圧を考慮すると、バスバーＢＳＰの部分ＢＰ２とバスバーＢＳＮとの間には、絶縁材料が介在している必要があるので、バスバーＢＳＰは、部分ＢＰ２と端子（露出部）ＰＴＥとの間に位置し、Ｚ方向に沿って延びる部分ＢＰ３を有している。このように、バスバーＢＳＰが部分ＢＰ３を有していることにより、バスバーＢＳＮの露出部（端子ＮＴＥ）とバスバーＢＳＰの露出部（端子ＰＴＥ）との離間距離を十分に大きくすることができる。
ここで、上記したように、バスバーＢＳＰ、ＢＳＮの延在距離（配線経路距離）を短く、かつ、近距離で互いに対向した状態で並走する部分ＢＰ１の面積を大きくすることが好ましい。この観点から、バスバーＢＳＰの部分ＢＰ３のＺ方向における延在距離Ｄ３は、出来る限り短くすることが好ましい。部分ＢＰ３のＺ方向における延在距離Ｄ３を短くすることにより、バスバーＢＳＰの部分ＢＰ１のＺ方向における延在距離Ｄ１を大きくすることができる。そして延在距離Ｄ１を大きくすることにより、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１とが互いに対向する領域の面積を大きくすることができる。
図１６に示す電子装置ＥＡ１が備えるバスバーＢＳＰとバスバーＢＳＮの構造は、以下のように表現できる。すなわち、バスバーＢＳＰは、半導体装置（半導体部品）ＰＡＣ１のエミッタ端子ＥＴに接合される接合部ＢＰＣ、および筐体ＣＡＳの凹部ＰＴＣ上において筐体ＣＡＳの外部に露出する露出部（端子ＰＴＥ）を有する。バスバーＢＳＮは、半導体装置（半導体部品）ＰＡＣ２のコレクタ端子ＣＴに接合される接合部ＢＰＣ、および筐体ＣＡＳの凹部ＮＴＣ上において筐体ＣＡＳの外部に露出する露出部（端子ＮＴＥ）を有する。また、バスバーＢＳＰおよびバスバーＢＳＮのそれぞれは、絶縁板ＩＦ１を介して互いに対向し、かつ、基板ＷＢの上面ＷＢｔに交差するＺ方向に沿って延びる部分ＢＰ１を備えている。バスバーＢＳＰは、部分ＢＰ１と端子ＰＴＥとの間に位置し、バスバーＢＳＮから離れるＸ方向に延びる部分ＢＰ２と、部分ＢＰ２と端子ＰＴＥとの間に位置し、Ｚ方向に沿って延びる部分ＢＰ３と、を備えている。バスバーＢＳＰおよびバスバーＢＳＮの部分ＢＰ１、バスバーＢＳＰの部分ＢＰ２、およびバスバーＢＳＰの部分ＢＰ３のそれぞれは、筐体ＣＡＳの収容部ＰＫＴ内に配置されている。Ｚ方向における部分ＢＰ３の延在距離Ｄ３は、Ｘ方向における部分ＢＰ２の延在距離Ｄ２より短い。
上記の通り、電子装置ＥＡ１の場合、バスバーＢＳＰの部分ＢＰ３の延在距離Ｄ３が部分ＢＰ２の延在距離Ｄ２より短い。図１６に示す例では、延在距離Ｄ３は、例えば５．０ｍｍであり、延在距離Ｄ２は、例えば６．６ｍｍである。筐体ＣＡＳの厚さ（Ｚ方向の高さ）を一定とすると、延在距離Ｄ３をできる限り小さくすることにより、バスバーＢＳＰの部分ＢＰ１の延在距離Ｄ１を長くすることができる。図１６に示す例では、Ｚ方向におけるバスバーＢＳＰの部分ＢＰ１およびバスバーＢＳＮの部分ＢＰ１のそれぞれの延在距離Ｄ１は互いに等しく、それぞれ１４．８ｍｍである。つまり、図１６に示す例では、延在距離Ｄ１は、部分ＢＰ３の延在距離Ｄ３より長い。また、図１６に示す例では、延在距離Ｄ１は、部分ＢＰ２の延在距離Ｄ２より長い。
また、延在距離Ｄ３は、出来る限り短くすることが好ましいが、部分ＢＰ２が筐体ＣＡＳに確実に覆われるようにするため、ある程度の長さが必要である。一方、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１との間には、絶縁板（絶縁材）ＩＦ１が介在しているので、互いに対向する部分ＢＰ１の離間距離ＧＤ１を小さくしても絶縁耐性を確保できる。したがって、図１６に示す例では、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１との離間距離ＧＤ１は、Ｚ方向におけるバスバーＢＳＰの部分ＢＰ３の延在距離Ｄ３より短い。図１６に示す例では、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１とは一定間隔で配置されており、離間距離ＧＤ１の値は、例えば１．０ｍｍである。バスバーＢＳＰおよびバスバーＢＳＮのそれぞれの板厚（厚さ）は、それぞれ１．２ｍｍであり、離間距離ＧＤ１の値は、バスバーＢＳＰおよびバスバーＢＳＮのそれぞれの板厚より小さい。離間距離ＧＤ１を短くすることにより、バスバーＢＳＰとバスバーＢＳＮに生じる相互インダクタンスの影響が大きくなり、寄生インダクタンスを低減させる効果が大きくなる。
電子装置ＥＡ１の場合、バスバーＢＳＰ、ＢＳＮのうち、バスバーＢＳＰにはＸ方向に延びる部分ＢＰ２が設けられているが、バスバーＢＳＮには、バスバーＢＳＰの部分ＢＰ２に対応する部分が設けられていない。また、バスバーＢＳＰの部分ＢＰ２を筐体ＣＡＳで覆うため、バスバーＢＳＰの部分ＢＰ２は、端子ＮＴＥや端子ＰＴＥよりも低い位置にある。したがって、バスバーＢＳＮは、部分ＢＰ１と露出部である端子ＮＴＥとの間に配置され、Ｚ方向に沿って延びる部分ＢＰ４を有している。バスバーＢＳＮの部分ＢＰ４は、バスバーＢＳＰの部分ＢＰ１とは対向しない。また、バスバーＢＳＮの部分ＢＰ４は、筐体ＣＡＳの一部分を介してバスバーＢＳＰの部分ＢＰ３と対向している。バスバーＢＳＮの部分ＢＰ４は、Ｚ方向に延び、Ｚ方向における部分ＢＰ４の延在距離Ｄ４は、バスバーＢＳＰの部分ＢＰ３のＺ方向における延在距離Ｄ３と、バスバーＢＳＰの部分ＢＰ２の板厚の和に等しい。図１６に示す例では、延在距離Ｄ４の値は、例えば６．２ｍｍである。
なお、本実施の形態の例では、バスバーＢＳＰのみに部分ＢＰ２が形成されている例を取り上げて説明した。しかし、部分ＢＰ２は、端子ＮＴＥと端子ＰＴＥとの離間距離が絶縁耐圧の観点から十分な長さにするために設けられた部分である。したがって、バスバーＢＳＰおよびバスバーＢＳＮのうち、少なくとも一方に部分ＢＰ２が設けられていれば良い。したがって、電子装置ＥＡ１に対する変形例としては、バスバーＢＳＰに部分ＢＰ２が無く、バスバーＢＳＮに部分ＢＰ２が設けられていても良い。あるいは、バスバーＢＳＰおよびバスバーＢＳＮの両方に部分ＢＰ２が設けられていても良い。この場合、図１６に示す部分ＢＰ２の延在距離Ｄ２は、例えば図１６に示す例の半分程度にできるので、延在距離Ｄ２が延在距離Ｄ３より短くなる場合もある。
また、収容部ＰＫＴ内においてバスバーＢＳＰとバスバーＢＳＮの絶縁を確保するため、絶縁板ＩＦ１は、Ｚ方向において、バスバーＢＳＰの部分ＢＰ１およびバスバーＢＳＮの部分ＢＰ１より長く伸びている。絶縁板ＩＦ１は、Ｚ方向に沿って延びている。絶縁板ＩＦ１の一部分（上端部分）は、バスバーＢＳＰの部分ＢＰ２より高い位置にある。また、絶縁板ＩＦ１の一部分（下端部分）は、バスバーＢＳＰの接合部ＢＰＣおよびバスバーＢＳＮの接合部ＢＰＣより低い位置にある。
基板ＷＢ上に２個の半導体装置ＰＡＣ１、ＰＡＣ２が搭載されている電子装置ＥＡ１の場合、図３を見て判るように基板ＷＢ上のレイアウトに余裕がある。このため、絶縁板ＩＦ１を境界にして、端子ＰＴＥに接続されるバスバーＢＳＰおよび半導体装置ＰＡＣ１と、端子ＮＴＥに接続されるバスバーＢＳＮおよび半導体装置ＰＡＣ２とを区画することができる。Ｚ方向において、端子ＰＴＥは半導体装置ＰＡＣ１とは重畳する。また、Ｚ方向において、端子ＮＴＥは半導体装置ＰＡＣ１とは重畳する。Ｚ方向において、バスバーＢＳＰの部分ＢＰ２と接合部ＢＰＣは重畳する。
図３および図１６に示すように、半導体装置ＰＡＣ１は、半導体装置ＰＡＣ２に対向する側面ＭＲｓ１を有している。また、半導体装置ＰＡＣ２は、半導体装置ＰＡＣ１の側面ＭＲｓ１と対向する側面ＭＲｓ２を有している。また図３に示すように、平面視において、バスバーＢＳＰの部分ＢＰ１、バスバーＢＳＮの部分ＢＰ１、および絶縁板ＩＦ１のそれぞれは、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２との間にある。また、図１６に示すように、断面視（側面視と言い換えることもできる）において、バスバーＢＳＰおよびバスバーＢＳＮのそれぞれは、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２との間には無く、絶縁板ＩＦ１の一部分（下端部分）は、半導体装置ＰＡＣ１の側面ＭＲｓ１と半導体装置ＰＡＣ２の側面ＭＲｓ２との間にある。
詳細は後述するが、一つの基板ＷＢ上に搭載される半導体部品の数が多くなると、レイアウトの制約により、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２との間に絶縁板ＩＦ１を配置することが難しい場合もある。しかし、電子装置ＥＡ１のように、基板ＷＢのように半導体装置ＰＡＣ１、ＰＡＣ２のレイアウトの自由度が高い場合には、絶縁板ＩＦ１の一部分（下端部分）が、半導体装置ＰＡＣ１の側面ＭＲｓ１と半導体装置ＰＡＣ２の側面ＭＲｓ２との間にあることが好ましい。この構成により、高い絶縁耐圧特性が得られる。
また、上記したように、相互インダクタンスを利用して、バスバーＢＳＰ、ＢＳＮに生じる寄生インダクタンスを低減する方法の場合、バスバーＢＳＰとバスバーＢＳＮとが互いに対向している部分の面積が大きい程、寄生インダクタンスの低減効果が大きい。このため、本実施の形態の電子装置ＥＡ１の場合、バスバーＢＳＰの部分ＢＰ１およびバスバーＢＳＮの部分ＢＰ１の幅を他の部分よりも広くすることにより、対向面積の増大を図っている。
詳しくは、図１７に示すように、バスバーＢＳＰの部分ＢＰ１はＺ方向およびＸ方向（図１６参照）のそれぞれと交差するＹ方向に延在する。また、Ｙ方向における部分ＢＰ１の延在距離（幅）Ｄ１Ｗは、Ｚ方向における部分ＢＰ１の延在距離Ｄ１より長い。またＹ方向における部分ＢＰ１の延在距離Ｄ１Ｗは、Ｙ方向における部分ＢＰ３の延在距離（幅）Ｄ３Ｗより長い。同様に、図１８に示すように、バスバーＢＳＮの部分ＢＰ１はＺ方向およびＸ方向（図１６参照）のそれぞれと交差するＹ方向に延在する。また、Ｙ方向における部分ＢＰ１の延在距離（幅）Ｄ１Ｗは、Ｚ方向における部分ＢＰ１の延在距離Ｄ１より長い。またＹ方向における部分ＢＰ１の延在距離Ｄ１Ｗは、Ｙ方向における部分ＢＰ４の延在距離（幅）Ｄ４Ｗより長い。
図１７および図１８に示す部分ＢＰ１の形状は、以下のように表現することができる。すなわち、図１７に示すバスバーＢＳＰの部分ＢＰ１は、側面視において、部分ＢＰ２と接合部ＢＰＣとの間に位置する中央部と、中央部の両隣にある張り出し部ＢＰｆを有している。同様に、図１８に示すバスバーＢＳＮの部分ＢＰ１は、側面視において、部分ＢＰ４と接合部ＢＰＣとの間に位置する中央部と、中央部の両隣にある張り出し部ＢＰｆを有している。
上記したように、バスバーに生じる寄生インダクタンスは、バスバーの延在距離（配線経路距離）を短くすることにより低減できるので、Ｚ方向における部分ＢＰ１の延在距離Ｄ１が極端に長くなると、却って寄生インダクタンスが大きくなる場合がある。しかし、図１７および図１８に示すＹ方向の延在距離Ｄ１Ｗを大きくしても、寄生インダクタンスは増加しない。したがって、図４に示す収容部ＰＫＴに収容可能な範囲内において、図１７および図１８に示す張り出し部ＢＰｆの面積を大きくすることにより、寄生インダクタンスの増加を抑制（Ｚ方向における部分ＢＰ１の延在距離Ｄ１が長くなるのを抑制）し、かつ相互インダクタンスの影響を大きくすることができる。
図１７および図１８に示す例では、各張り出し部ＢＰｆのＹ方向における長さ（幅、延在距離）は、図１７に示すＹ方向における部分ＢＰ３の延在距離Ｄ３Ｗや図１８に示すＹ方向における部分ＢＰ４の延在距離Ｄ４Ｗより大きい。
＜半導体装置の製造方法＞
次に、図３に示す電子装置ＥＡ１に搭載される、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２の製造方法について説明する。ただし、上記したように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２は、同様の構成を備えている。このため、以下では、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２の製造方法の説明において、互いに共通する部分は、半導体装置ＰＡＣとして説明する。図１９、図２０および図２１は、図１３および図１４に示す半導体装置の組立てフローを示す説明図である。なお、図１９〜図２１では、各ステップの近くに、各ステップの概要を示す平面図を付している。以下の説明では、原則として図１９〜図２１に記載された平面図、および既に説明した図（例えば図１３や図１４など）を参照して説明する。
＜基材準備＞
まず、図１９に示すステップＳ１（基材準備工程）では、半導体チップを搭載するための基材であるダイパッドＤＰを準備する。なお、本実施の形態に対する変形例として、ダイパッドＤＰがリードフレームＬＦ（ステップＳ４の平面図参照）と一体に形成されている場合、ステップＳ１では、ダイパッドＤＰおよび複数のリードＬＤとが一体に形成されたリードフレームＬＦを準備しても良い。
図１４に示すように、本実施の形態のダイパッドＤＰの厚さは、リードＬＤやリードＬＤＣの厚さよりも厚い。この場合、ダイパッドＤＰを経由する放熱パスの放熱効率を向上させることができる。しかし、ダイパッドＤＰの厚さがリードＬＤよりも厚いので、ダイパッドＤＰはリードフレームＬＦ（図１９参照）とは独立した部材として製造される。このため、本実施の形態の場合、ステップＳ１では、チップ搭載部であるダイパッドＤＰを準備する。ダイパッドＤＰは、例えば銅を主成分とする金属材料で形成されている。
＜チップ搭載＞
次に、図１９に示すステップＳ２（チップ搭載工程）では、ダイパッドＤＰ上に半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載する。図１４に示すように、本工程では、半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面ＣＨＰｂに形成されたコレクタ電極ＣＰとダイパッドＤＰとが対向するように導電性接着材ＡＤＨ１を介して搭載される。なお、導電性接着剤ＡＤＨ１は、例えば高融点はんだ等が挙げられる。また、半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面ＣＨＰｂに形成されたカソード電極ＣＤＰとダイパッドＤＰとが対向するように導電性接着材ＡＤＨ１を介して搭載される。
本工程では、ダイパッドＤＰ上において、半導体チップＣＨＰ１が搭載される予定領域（チップ搭載領域）と半導体チップＣＨＰ２が搭載される予定領域（チップ搭載領域）とのそれぞれに、ペースト状の導電性接着材ＡＤＨ１を配置する。その後、半導体チップＣＨＰ１および半導体チップＣＨＰ２のそれぞれの裏面ＣＨＰｂ（図６および図９参照）側を導電性接着材ＡＤＨ１に押し付けて半導体チップＣＨＰ１および半導体チップＣＨＰ２のそれぞれをダイパッドＤＰ上に搭載する。
なお、図１４に示す導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３のそれぞれに、半田を用いる場合には、ステップＳ２では加熱処理（リフロー）を行わず、ステップＳ４として示すクリップ搭載工程の後でリフローを行う。一方、導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３のそれぞれに、例えば銀（Ａｇ）などの金属粒子が熱硬化性樹脂中に含有された導電性樹脂を用いる場合には、ステップＳ２において、導電性接着材ＡＤＨ１を硬化させる温度での加熱処理（キュアベイク）を行っても良い。また、導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３のそれぞれに、導電性樹脂を用いる場合であっても、ステップＳ４として示すクリップ搭載工程の後でキュアベイクを実施しても良い。
導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３の順に融点が高い半田を用いる場合には、本工程でリフローを実施することもできる。ただし、リフローを実施した後は、洗浄処理を行い、フラックス成分の残差を除去する必要がある。したがって、製造効率を向上させる観点からは、リフローの回数は少なくする方が良い。
＜金属板搭載＞
次に、図１９に示すステップＳ３（金属板搭載工程）では、半導体チップＣＨＰ１上に金属板ＭＰＬ１を、半導体チップＣＨＰ２上に金属板ＭＰＬ２を、それぞれ搭載する。詳しくは、金属板ＭＰＬ１は、半導体チップＣＨＰ１のエミッタ電極ＥＰ上に導電性接着材ＡＤＨ２（図１４参照）を介して搭載される。また、金属板ＭＰＬ２は、半導体チップＣＨＰ２のアノード電極ＡＤＰ上に導電性接着材ＡＤＨ２を介して搭載される。
本工程では、半導体チップＣＨＰ１のエミッタ電極ＥＰ上、および半導体チップＣＨＰ２のアノード電極ＡＤＰ上にそれぞれペースト状の導電性接着材ＡＤＨ２を配置する。その後、金属板ＭＰＬ１、ＭＰＬ２それぞれの一方の面を導電性接着材ＡＤＨ２に押し付けて、金属板ＭＰＬ１、ＭＰＬ２を搭載する。
図１４に示す導電性接着材ＡＤＨ１、ＡＤＨ２、ＡＤＨ３のそれぞれに、用いる材料に応じて、加熱処理（リフローまたはキュアベイク）を実施するタイミングが異なることは、既に説明した。本工程でも同様なので重複する説明は省略する。
また、本工程は、クリップＣＬＰをリードフレームＬＦと一体に形成することに伴って実施する工程である。クリップＣＬＰがリードフレームＬＦとは別体として形成されている場合には本工程は省略できる。また、クリップＣＬＰの一部分に曲げ加工が施され、金属板ＭＰＬ１およびＭＰＬ２を使用しない場合には、本工程を省略することができる。
＜クリップ搭載＞
次に、図１９に示すステップＳ４（クリップ搭載工程）では、半導体チップＣＨＰ１および半導体チップＣＨＰ２上にクリップＣＬＰを搭載する。詳しくは、クリップＣＬＰは、金属板ＭＰＬ１上および金属板ＭＰＬ２上に導電性接着材ＡＤＨ３（図１４参照）を介して搭載される。
本工程では、まず、金属板ＭＰＬ１および金属板ＭＰＬ２のそれぞれの上面上に、ペースト状の導電性接着材ＡＤＨ３を配置する。その後、クリップＣＬＰと複数のリードＬＤとが一体に形成されたリードフレームＬＦを準備して、クリップＣＬＰの下面が半導体チップＣＨＰ１および半導体チップＣＨＰ２の表面ＣＨＰｔ（図５および図８参照）を覆うように位置合わせをする。本実施の形態のように、クリップＣＬＰがリードフレームＬＦと一体に形成されている場合、リードフレームＬＦとダイパッドＤＰ（または、リードフレームと半導体チップ）との位置合わせを行うことにより、複数のリードＬＤおよびクリップＣＬＰの位置合わせを容易に行うことができる。
そして、クリップＣＬＰの下面を導電性接着材ＡＤＨ３に押し付けてクリップＣＬＰを半導体チップＣＨＰ１および半導体チップＣＨＰ２上に搭載する。
また、クリップＣＬＰは、複数のリードＬＤを有するリードフレームＬＦと一体に形成されている。このため、本工程では、ダイパッドＤＰの周囲に複数のリードＬＤが配置される。本工程は、リードフレーム搭載工程と見做すこともできる。なお、クリップＣＬＰおよびダイパッドＤＰの両方がリードフレームＬＦとは別体で形成されている場合には、リードフレームＬＦは、ダイパッドＤＰまたはクリップＣＬＰのうちのいずれか一方と予め接着固定されていることが好ましい。
＜ワイヤボンド＞
次に、図２０に示すステップＳ５（ワイヤボンド工程）では、半導体チップＣＨＰ１のゲート電極ＧＰとゲート端子ＧＴであるリードＬＤとをワイヤＢＷを介して電気的に接続する。また、本工程では、図１３に示すエミッタ用のセンシング電極ＥＳＰと信号端子ＳＴであるリードＬＤとをワイヤＢＷを介して電気的に接続する。
本工程では、例えば、ワイヤＢＷの一方の端部を半導体チップＣＨＰ１の電極（ゲート電極ＧＰまたはエミッタ電極ＥＰ）に接続した後、ワイヤループを形成する。その後ワイヤＢＷをリードＬＤの一部分（ボンディング領域）に接続した後、ワイヤを切断すると、図１４に示すワイヤＢＷが得られる。
なお、半導体チップＣＨＰ１の電極とリードＬＤとを電気的に接続する方法には、種々の変形例がある。例えば、ワイヤＢＷに変えて、帯状に延びる金属リボンを介して接続しても良い。
＜封止＞
次に、図２０に示すステップＳ６（封止工程）では、半導体チップＣＨＰ１、半導体チップＣＨＰ２およびワイヤＢＷを樹脂で封止する。図２２は、図２０に示す封止工程において、半導体チップを封止する封止体が形成された状態を示す拡大断面図である。
本実施の形態では、封止工程において、例えばトランスファモールド方式により封止体ＭＲを形成する。トランスファモールド方式では、図示しない成形型内にリードフレームＬＦが固定された状態で成形型のキャビティ内に樹脂を圧入する。封止体ＭＲを構成する樹脂は、例えばエポキシ系の熱硬化性樹脂を主成分とし、例えばシリカなどのフィラ粒子を含んでいる。成形金型のキャビティ内に樹脂を充填すると、図２０および図２２に示す封止体ＭＲの形状が得られる。成形金型内で樹脂を加熱して、樹脂の一部がある程度硬化すれば、成形金型からリードフレームＬＦを取り出すことができる。また、リードフレームＬＦを成形金型から取り出した後、加熱炉（ベイク炉）でさらに加熱して樹脂を本硬化状態（熱硬化性樹脂成分の全体が硬化した状態）にすると、図２２に示す封止体ＭＲが得られる。
本工程後、図２０に示す研磨工程を実施する前には、図２２に示すように、クリップＣＬＰは封止体ＭＲにより封止されている。封止体ＭＲの主面ＭＲｔ２は、図１４に示す主面ＭＲｔとは異なる面である。一方、ダイパッドＤＰは、封止体ＭＲの主面ＭＲｂから露出している。本実施の形態に対する変形例としては、封止工程においてクリップＣＬＰが封止体ＭＲから露出するように封止体ＭＲを形成することもできる。
本実施の形態のように、封止工程においてクリップＣＬＰが封止体ＭＲにより封止される場合、上記したワイヤループの頂点とクリップＣＬＰの上面の高低差が小さい場合でも、ワイヤＢＷのワイヤループの頂点とキャビティとを十分に離間させることができる。このため、封止工程におけるワイヤＢＷの変形を抑制できる。ただし、ワイヤＢＷを使用しない場合、あるいは、例えば上記した高低差が十分に確保され、ワイヤＢＷが変形する可能性が低い場合には、本工程において、クリップＣＬＰの上面を露出させても良い。
また、封止体ＭＲの主面ＭＲｂ側については、上記のような理由がない。したがって、本工程では、図２２に示すようにダイパッドＤＰの下面が封止体ＭＲの主面ＭＲｂから露出するように、封止体ＭＲを形成する。
＜研磨＞
次に、図２０に示すステップＳ７（研磨工程）では、封止体ＭＲの主面ＭＲｂ（図２２参照）の反対側に位置する主面（上面）ＭＲｔ２を研磨しクリップＣＬＰの上面を封止体ＭＲの主面ＭＲｔから露出させる。
本工程では、図２２に示す封止体ＭＲの主面ＭＲｔ２側を例えば、砥石を用いて機械的に研磨する。なお、研磨方法には種々の変形例があり、機械的に研磨する方法の他、化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）を行ってもよい。本工程により、図１４に示すように、クリップＣＬＰの上面が封止体ＭＲの主面ＭＲｔにおいて露出する。
なお、上記したように、封止工程において、クリップＣＬＰの上面が封止体ＭＲから露出するように封止体ＭＲが形成されている場合には、本工程は省略できる。
＜めっき＞
次に、図２１に示すステップＳ８（めっき工程）では、図１４に示すように、封止体ＭＲから露出するクリップＣＬＰの上面、ダイパッドＤＰの下面、リードＬＤおよびリードＬＤＣの封止体ＭＲからの露出部分に金属膜を形成する。
本工程では、リードフレームＬＦ（図２１参照）を例えば半田材料を含む電解液であるメッキ液（図示は省略）に浸し、リードフレームＬＦをカソード電極として電流を流す。これにより、リードフレームＬＦのうち、樹脂である封止体ＭＲから露出する金属部分に選択的に金属膜ＳＤＦが形成される。
本工程で形成された金属膜ＳＤＦは、半導体装置ＰＡＣを、例えば図１６に示す電子装置ＥＡ１に搭載する際の接続部材ＢＮＤ１として半田を用いる場合、半田の濡れ性を向上させる機能を有する。接続部材ＢＮＤ１が半田である場合には、金属膜ＳＤＦと接続部材ＢＮＤ１とは、互いに溶融し、一体化する。また、接続部材ＢＮＤ１が導電性樹脂である場合には、金属膜ＳＤＦは、形成されていなくても良い。
＜個片化＞
次に、図２１に示すステップＳ９（個片化工程）では、リードフレームＬＦの枠部ＬＦＦから封止体ＭＲ毎のパッケージを切り離す。なお、図１９〜図２１では、一つのリードフレームに一つのパッケージＰＫＧ（図２１参照）が形成される例を示している。もちろん実際に図１９〜図２１に示す態様で半導体装置ＰＡＣを製造することもできる。しかし、製造効率を向上させる観点から、一つのリードフレームＬＦから複数個のパッケージＰＫＧを取得する場合が多い。この場合、リードフレームの枠部ＬＦＦからパッケージＰＫＧを切り離すことにより複数のパッケージＰＫＧが互いに分離され、個片化される。
本工程では、複数のリードＬＤ、ＬＤＣのそれぞれの枠部ＬＦＦ側の一部分を切断する。また、本工程では、複数のリードＬＤおよび複数のリードＬＤＣを互いに連結し、かつ、枠部ＬＦＦに接続されているタイバーＴＢを切断する。これにより、パッケージＰＫＧは枠部ＬＦＦから分離され、かつ複数のリードＬＤおよび複数のリードＬＤＣのそれぞれは、互いに分離される。
なお、図２１では、個片化工程とリード成形工程とを分けて示しているが、個片化工程とリード成形工程を一括して行っても良い。
＜リード成形＞
次に、図２１に示すステップＳ１０（リード成形工程）では、複数のリードＬＤに対して曲げ加工を施し、半導体装置ＰＡＣ１のリードＬＤの形状、または半導体装置ＰＡＣ２のリードＬＤの形状を得る。リードＬＤの曲げ方向は、以下の通りである。
すなわち、図１４に示す半導体装置ＰＡＣ１のリードＬＤは、半導体装置ＰＡＣ１の厚さ方向において、リードＬＤの先端が封止体ＭＲの主面ＭＲｂより主面ＭＲｔに近くなるように折り曲げられる。また、半導体装置ＰＡＣ２のリードＬＤは、半導体装置ＰＡＣ２の厚さ方向において、リードＬＤの先端が封止体ＭＲの主面ＭＲｔより主面ＭＲｂに近くなるように折り曲げられる。
また、本実施の形態では、複数のリードＬＤのうち、使用しないリードＬＤは封止体ＭＲの側面ＭＲｓの近傍で切断される。また、本実施の形態では複数のリードＬＤＣは半導体装置ＰＡＣの端子として使用されない。このため、複数のリードＬＤＣは、封止体ＭＲの側面ＭＲｓの近傍で切断される。
＜検査＞
次に、図２１に示すステップＳ１１（検査工程）では、半導体装置ＰＡＣに対して外観検査や電気的試験など必要な試験が実施される。検査の結果、合格と判定されたものは、図３に示す電子装置ＥＡ１に実装される。あるいは、電子装置ＥＡ１を別の場所で組み立てる場合には、合格と判定された半導体装置ＰＡＣは、製品として出荷される。
＜電子装置の製造方法＞
次に、図４に示す電子装置の製造方法について説明する。図２３および図２４は、図４に示す電子装置の組立てフローを示す説明図である。なお、図２３および図２４では、各ステップの近くに、各ステップの概要を示す平面図を付している。以下の説明では、原則として図２３および図２４に記載された図、および既に説明した図（例えば図３や図４など）を参照して説明する。
＜基板準備＞
まず、図２３に示すステップＣＳ１（基板準備工程）では、基板ＷＢを準備する。本工程で準備する基板ＷＢには本電子装置固定のための貫通孔ＴＨ１が形成されている。また、基板ＷＢの上面ＷＢｔには、導体パターンＭＰ１および導体パターンＭＰ２を含む、複数の導体パターンが形成されている。
＜半導体部品搭載＞
次に、図２３に示すステップＣＳ２（半導体部品搭載工程）では、基板ＷＢの導体パターンＭＰ１上に半導体装置ＰＡＣ１および半導体装置ＰＡＣ２を搭載する。図１６に示すように、半導体装置ＰＡＣ１は、基板ＷＢ上の導体パターンＭＰ１と半導体装置ＰＡＣ１のエミッタ端子ＥＴ（クリップＣＬＰ）とが対向した状態で接続部材ＢＮＤ１を介して導体パターンＭＰ１上に搭載される。また、半導体装置ＰＡＣ２は、基板ＷＢ上の導体パターンＭＰ１と半導体装置ＰＡＣ２のコレクタ端子ＣＴ（ダイパッドＤＰ）とが対向した状態で接続部材ＢＮＤ２を介して導体パターンＭＰ１上に搭載される。
本工程では、まず、導体パターンＭＰ１の半導体部品搭載領域（半導体装置ＰＡＣ１、ＰＡＣ２が搭載される予定領域）に、接続部材ＢＮＤ１、ＢＮＤ２の原料であるペースト状のボンド材を塗布する。接続部材ＢＮＤ１、ＢＮＤ２の原料は、半田ペーストや導電性樹脂ペースト（導電性粒子を含有する樹脂ペースト）である。また同様のボンド材は、図３に示す複数の導体パターンＭＰ２のそれぞれの一部分（リードＬＤが接続されるリード接続部）上にも塗布される。
その後、図１６に示す半導体装置ＰＡＣ１の主面ＭＲｔ側において封止体ＭＲ（図１４参照）から露出するエミッタ端子ＥＴをボンド材（接続部材ＢＮＤ１の原料）に押し付けて、半導体装置ＰＡＣ１を導体パターンＭＰ１上に搭載する。また、半導体装置ＰＡＣ２の主面ＭＲｂ側において封止体ＭＲ（図１４参照）から露出するコレクタ端子ＣＴをボンド材（接続部材ＢＮＤ２の原料）に押し付けて、半導体装置ＰＡＣ２を導体パターンＭＰ１上に搭載する。
なお、図１６に示す接続部材ＢＮＤ１、ＢＮＤ２、ＢＮＤ３、ＢＮＤ４のそれぞれに、半田を用いる場合には、ステップＣＳ２では加熱処理（リフロー）を行わず、ステップＣＳ４の加熱処理工程においてリフローを行う。一方、接続部材ＢＮＤ１、ＢＮＤ２、ＢＮＤ３、ＢＮＤ４のそれぞれに、例えば銀（Ａｇ）などの金属粒子が熱硬化性樹脂中に含有された導電性樹脂を用いる場合には、ステップＣＳ２において、接続部材ＢＮＤ１、ＢＮＤ２を硬化させる温度での加熱処理（キュアベイク）を行っても良い。また、接続部材ＢＮＤ１、ＢＮＤ２、ＢＮＤ３、ＢＮＤ４のそれぞれに、導電性樹脂を用いる場合であっても、ステップＣＳ４の加熱処理工程において、キュアベイクを実施しても良い。
＜バスバー搭載＞
次に、図２３に示すステップＣＳ３（バスバー搭載工程）では、バスバーＢＳＰ、ＢＳＮおよびＢＳＵのそれぞれが、搭載される。また、本工程では、図３に示す複数の信号端子ＳＧＴＥのそれぞれが、基板ＷＢ上の導体パターンＭＰ２上に搭載される。また、本工程では、バスバーＢＳＰとバスバーＢＳＮとの間に配置される絶縁板ＩＦ１も基板ＷＢ上に搭載される。
図１６に示すように、バスバーＢＳＰは、接続部材ＢＮＤ３を介して半導体装置ＰＡＣ１のコネクタ端子ＣＴ（ダイパッドＤＰ）上に搭載される。また、バスバーＢＳＮは、接続部材ＢＮＤ４を介して半導体装置ＰＡＣ２のエミッタ端子ＥＴ（クリップＣＬＰ）上に搭載される。また、本実施の形態では、絶縁板ＩＦ１には、バスバーＢＳＰおよびバスバーＢＳＮが貼り付けられ、固定されている。したがって、絶縁板ＩＦ１は、バスバーＢＳＰおよびバスバーＢＳＮを介して基板ＷＢ上に固定される。バスバーＢＳＰ、ＢＳＮおよび絶縁板ＩＦ１が互いに貼り合せられ、固定されている場合、バスバーＢＳＰ、ＢＳＮの位置合わせがし易い。
また、図４に示すようにバスバーＢＳＵは、図示しない接続部材（接続部材ＢＮＤ１と同様の導電性接続部材）を介して基板ＷＢの導体パターンＭＰ１上に搭載される。また、図３に示す複数の信号端子ＳＧＴＥのそれぞれは、図示しない接続部材（接続部材ＢＮＤ１と同様の導電性接続部材）を介して基板ＷＢの導体パターンＭＰ２の一部分（信号端子ＳＧＴＥを搭載する端子接続部）上に搭載される。
図３に示すバスバーＢＳＰ、ＢＳＮ、ＢＳＵ、および複数の信号端子ＳＧＴＥのそれぞれを搭載する接続部材（図１６に示す接続部材ＢＮＤ３、ＢＮＤ４を含む）のそれぞれは、図１６に示す接続部材ＢＮＤ１と同様の導電性接続部材である。したがって、本工程では、各部材の搭載場所に、接続部材の原料であるペースト材を塗布した後、各部材を搭載する。
本工程において、バスバーＢＳＰ、ＢＳＮ、およびＢＳＵのそれぞれには予め曲げ加工が施され、成形されている。例えば、バスバーＢＳＰの場合、図１６に示す接合部ＢＰＣと部分ＢＰ１との間には屈曲部がある。また、部分ＢＰ２と部分ＢＰ１との間には屈曲部がある。また、部分ＢＰ３と部分ＢＰ２との間には屈曲部がある。ただし、端子ＰＴＥと部分ＢＰ３との間は、本工程の段階では図２４に示すように屈曲していない。同様に、図１６に示すバスバーＢＳＮの場合、接合部ＢＰＣと部分ＢＰ１との間には屈曲部があるが、本工程の段階では、端子ＮＴＥと部分ＢＰ４との間は屈曲していない。同様に、図４に示すバスバーＢＳＵの場合、端子ＵＴＥに相当する部分は、本工程の段階では屈曲していない。これは、図２４に示す筐体固定工程において、バスバーＢＳＰ、ＢＳＮ、ＢＳＵを筐体ＣＡＳの貫通孔に挿入し易くするためである。
＜加熱処理＞
次に、図２３に示すステップＣＳ４（加熱処理工程）では、半導体装置ＰＡＣ１、ＰＡＣ２、バスバーＢＳＰ、ＢＳＮ、ＢＳＵ、および複数の信号端子ＳＧＴＥのそれぞれを搭載する接続部材に対して加熱処理を施す。
上記接続部材が半田である場合、半田の溶融温度までリフロー加熱した後、冷却することにより、接続部材のそれぞれが固まって、各部材が固定される。また、上記接続部材が導電性樹脂である場合、導電性樹脂に含まれる樹脂成分が硬化する温度までキュアベイク加熱を行う。これにより、導電性樹脂が硬化して、各部材が固定される。
＜洗浄＞
次に、図２４に示すステップＣＳ５（洗浄工程）では、加熱処理工程で上記した接続部材の周辺のフラックス残渣などを洗浄して除去する。なお、接続部材ＢＮＤ１、ＢＮＤ２、ＢＮＤ３、ＢＮＤ４のそれぞれに、導電性樹脂を用いる場合には、図２４に示す洗浄工程は省略しても良い。
＜筐体固定＞
次に、図２４に示すステップＣＳ６（筐体固定工程）では、図４に示すように、基板ＷＢの上方を覆うように筐体ＣＡＳを配置して、筐体ＣＡＳの収容部ＰＫＴ内に基板ＷＢおよび基板ＷＢ上に搭載された半導体装置ＰＡＣ１、ＰＡＣ２を収容する。
本工程では、基板ＷＢの上面ＷＢｔの周縁部および２つの貫通孔周囲に、例えば図示しない接着材を塗布した状態で筐体ＣＡＳを基板ＷＢに向かって押し付ける。これにより、基板ＷＢと筐体ＣＡＳとが接着固定される。これにより、電子装置ＥＡ１が設置される電子装置設置面等と筐体ＣＡＳ内部の電子部品等との沿面距離、言い換えれば絶縁耐圧が確保される。この時、筐体ＣＡＳには複数の貫通孔が形成されており、この複数の貫通孔に図２に示すバスバーＢＳＰ、ＢＳＮ、ＢＳＵ、および複数の信号端子ＳＧＴＥの一部分（露出部）が挿入される。これにより、図２４に示すように、筐体ＣＡＳからバスバーＢＳＰ、ＢＳＮ、ＢＳＵ、および複数の信号端子ＳＧＴＥの一部分（露出部）が突出した構造物が得られる。
なお、筐体ＣＡＳは、凹部（外部端子部）ＵＴＣ、凹部（外部端子部）ＮＴＣ、および凹部（外部端子部）ＰＴＣを有している。図２４では、図示を省略したが、次の外部端子成形工程の前には、凹部ＵＴＣ、ＮＴＣ、およびＰＴＣのそれぞれに図４に示すナットＮＵＴが挿入される。
＜外部端子成形＞
次に、図２４に示すステップＣＳ７（外部端子成形工程）では、筐体ＣＡＳから露出するバスバーＢＳＰ、ＢＳＮ、およびＢＳＵの一部分（露出部）のそれぞれに曲げ加工を施す。これにより、凹部ＵＴＣは端子ＵＴＥに、凹部ＮＴＣは端子ＮＴＥに、凹部ＰＴＣは端子ＰＴＥに、それぞれ覆われる。
＜検査＞
次に、図２４に示すステップＣＳ８（検査工程）では、電子装置ＥＡ１に対して外観検査や電気的試験など必要な試験が実施される。検査の結果、合格と判定されたものは、製品として出荷される。
（実施の形態２）
次に、実施の形態２として、図１を用いて説明したレグＬＧ１が、複数の上アームと、複数の下アームとから構成されるインバータ回路に組み込まれる電子装置ＥＡ２を取り上げて説明する。図２５は、本実施の形態２の電子装置の回路構成例を示す回路図である。図２５では、図１に示すインバータ回路ＰＷＣのレグＬＧ１〜レグＬＧ３のうち、レグＬＧ１に着目して、レグＬＧ１を単位レグＬＧ１Ａと単位レグＬＧ１Ｂから構成する例を示している。なお、本実施の形態２では、上記実施の形態１との相違点を中心に説明し、上記実施の形態１と重複する説明は原則として省略する。
例えば、図１に示すインバータ回路ＰＷＣのように、一般的なインバータ回路において、レグＬＧ１〜レグＬＧ３は、それぞれ、１つの上アームと１つの下アームから構成されている。しかし、インバータ回路に流れる電流値によっては、上アームと下アームに流れる電流許容量を超える場合がある。そこで、本実施の形態のように、上アームおよび下アームをそれぞれ複数個ずつ有する構成とすることにより、インバータ回路に流れる電流の許容量を増加させることができる。
図２５に示す電子装置ＥＡ２が備える回路は、図１に示すレグＬＧ１に相当する部分を構成するが、レグＬＧ１に単位レグＬＧ１Ａと単位レグＬＧ１Ｂとが含まれている点で、相違する。電子装置ＥＡ２の場合、単位レグＬＧ１Ａと単位レグＬＧ１Ｂとが並列接続されているので、レグＬＧ１に大電流が流れても単位レグＬＧ１Ａと単位レグＬＧ１Ｂとに電流を分散させることができる。つまり、電子装置ＥＡ２は、図１５に示す電子装置ＥＡ１と比較して大電流を流すことが可能な構成になっている。
＜電子装置の実装態様＞
次に、図２５に示す回路に対応する電子装置の構造例について説明する。なお、図２６に示す電子装置ＥＡ２の外観は、図２に示す電子装置ＥＡ１の外観と同様なので図示は省略する。図２６は、図２５に示す電子装置の内部構造を示す平面図である。図２７は、図２６のＡ−Ａ線に沿った断面図である。また、図２８は、図２７に示す半導体装置に接続されるバスバーの周辺を拡大して示す拡大断面図である。
また、図２６に示すように、基板ＷＢの上面ＷＢｔ上には、半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、およびＰＡＣ２Ｂが搭載されている。この４つの半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、およびＰＡＣ２Ｂのそれぞれは、同様な構造になっており、それぞれ、図２５に示すトランジスタＴｒとダイオードＦＷＤを備えている。また、半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、およびＰＡＣ２Ｂのそれぞれは、パワートランジスタであるトランジスタＴｒのコレクタ電極ＣＰと電気的に接続されるコレクタ端子ＣＴ、トランジスタＴｒのエミッタ電極ＥＰと電気的に接続されるエミッタ端子ＥＴ、およびトランジスタＴｒのゲート電極と電気的に接続されるゲート端子ＧＴを有する。半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ２Ａは、図２５に示す単位レグＬＧ１Ａを構成し、半導体装置ＰＡＣ１Ｂおよび半導体装置ＰＡＣ２Ｂは、図２５に示す単位レグＬＧ１Ｂを構成する。
半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ１Ｂは、Ｘ方向に互いに隣り合うように配列されている。また、図２７に示すように、半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ１Ｂのコレクタ端子ＣＴ（図２８参照）は、バスバーＢＳＰを介して互いに電気的に接続され、かつ、端子ＰＴＥと電気的に接続されている。言い換えれば、バスバーＢＳＰは、半導体装置ＰＡＣ１Ａのコレクタ端子ＣＴに接続される接合部ＢＰＣと、半導体装置ＰＡＣ１Ｂのコレクタ端子ＣＴに接続される接合部ＢＰＣと、を有している。
一方、半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ１Ｂのエミッタ端子ＥＴ（図２５参照）は、導体パターンＭＰ１を介して互いに電気的に接続され、かつ、導体パターンＭＰ１およびバスバーＢＳＵを介して端子ＵＴＥと電気的に接続されている。
半導体装置ＰＡＣ２Ａおよび半導体装置ＰＡＣ２Ｂは、Ｘ方向に互いに隣り合うように配列されている。また、図２７に示すように、半導体装置ＰＡＣ２Ａおよび半導体装置ＰＡＣ２Ｂのエミッタ端子ＥＴ（図２８参照）は、バスバーＢＳＮを介して互いに電気的に接続され、かつ、端子ＮＴＥと電気的に接続されている。言い換えれば、バスバーＢＳＮは、半導体装置ＰＡＣ２Ａのエミッタ端子ＥＴに接続される接合部ＢＰＣと、半導体装置ＰＡＣ２Ｂのエミッタ端子ＥＴに接続される接合部ＢＰＣと、を有している。
一方、半導体装置ＰＡＣ２Ａおよび半導体装置ＰＡＣ２Ｂのコレクタ端子ＣＴ（図２５参照）は、導体パターンＭＰ１を介して互いに電気的に接続され、かつ、導体パターンＭＰ１およびバスバーＢＳＵを介して端子ＵＴＥと電気的に接続されている。
また、図２６に示すように、半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、およびＰＡＣ２Ｂのそれぞれが有する複数のリードＬＤは、基板ＷＢの上面ＷＢｔに形成された複数の導体パターンＭＰ２に接続されている。複数の導体パターンＭＰ２のそれぞれは、信号端子ＳＧＴＥに接続されている。図２に示す電子装置ＥＡ１と同様に、複数の信号端子ＳＧＴＥには、半導体装置にゲート信号を伝送する端子ＧＴＥ１、ＧＴＥ２が含まれている。また、複数の信号端子ＳＧＴＥには、例えば温度や電圧、あるいは電流など、半導体装置の動作状態を監視するための信号が出力される、モニタリング端子ＭＴＥが含まれている。
また、電子装置ＥＡ２が備える、半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、およびＰＡＣ２Ｂのそれぞれは、基板ＷＢの上面ＷＢｔと対向する基板側主面と上記基板側主面の反対側に位置する反対側主面とを有している。バスバーＢＳＰは半導体装置ＰＡＣ１ＡおよびＰＡＣ１Ｂの上記反対側主面に接合され、バスバーＢＳＮは半導体装置ＰＡＣ２ＡおよびＰＡＣ２Ｂの上記反対側主面に接合されている。
詳しくは、図２８に示す半導体装置ＰＡＣ１ＡおよびＰＡＣ１Ｂの封止体ＭＲ（図１４参照）の主面ＭＲｔは、基板ＷＢの上面ＷＢｔと対向している。半導体装置ＰＡＣ１ＡおよびＰＡＣ１Ｂの封止体ＭＲの主面ＭＲｔから露出するクリップＣＬＰの露出面は、上記基板側主面に相当する。基板側主面に相当するクリップＣＬＰの露出面は、接続部材ＢＮＤ１を介して導体パターンＭＰ１に接合されている。
また、半導体装置ＰＡＣ１ＡおよびＰＡＣ１Ｂの封止体ＭＲの主面ＭＲｂ（図１４参照）から露出するダイパッドＤＰの露出面は、上記反対側主面に相当する。反対側主面に相当するダイパッドＤＰの露出面は、接続部材ＢＮＤ３を介してバスバーＢＳＰの接合部ＢＰＣに接合されている。半導体装置ＰＡＣ１Ａ、ＰＡＣ１ＢのダイパッドＤＰは、バスバーＢＳＰを介して端子ＰＴＥと電気的に接続されている。
また、半導体装置ＰＡＣ２ＡおよびＰＡＣ２Ｂの封止体ＭＲの主面ＭＲｂから露出するダイパッドＤＰの露出面は、上記基板主面に相当する。基板側主面に相当するダイパッドＤＰの露出面は、接続部材ＢＮＤ２を介して導体パターンＭＰ１に接合されている。また、半導体装置ＰＡＣ２ＡおよびＰＡＣ２Ｂの封止体ＭＲの主面ＭＲｔ（図１４参照）から露出するクリップＣＬＰの露出面は、上記反対側主面に相当する。反対側主面に相当するクリップＣＬＰの露出面は、接続部材ＢＮＤ４を介してバスバーＢＳＮの接合部ＢＰＣに接合されている。半導体装置ＰＡＣ２Ａ、ＰＡＣ２ＢのクリップＣＬＰは、バスバーＢＳＮを介して端子ＮＴＥと電気的に接続されている。例えば、図２８に示すように、Ｚ方向における部分ＢＰ３の延在距離Ｄ３は、Ｘ方向における部分ＢＰ２の延在距離Ｄ２より短い。
電子装置ＥＡ２のように、筐体ＣＡＳの収容部ＰＫＴ内に４個の半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、ＰＡＣ２Ｂを収容する場合でも、図２に示す電子装置ＥＡ１と同じ外形寸法にすることは可能である。ただし、半導体装置ＰＡＣ１Ａ、ＰＡＣ１Ｂ、ＰＡＣ２Ａ、ＰＡＣ２Ｂは基板ＷＢ上に積層されず、それぞれが基板ＷＢ上に並べて配置されるので、バスバーＢＳＰおよびバスバーＢＳＮのレイアウトを含め、レイアウトの制約は大きい。
そこで、本実施の形態では、電子装置ＥＡ２において、筐体ＣＡＳの外形サイズの増大を抑制しつつ、バスバーＢＳＰ、ＢＳＮの寄生インダクタンスを低減する技術について説明する。バスバーＢＳＰ、ＢＳＮの寄生インダクタンスを低減するための基本的な思想は、上記実施の形態１で説明したものと同じである。すなわち、バスバーＢＳＰ、ＢＳＮのレイアウトを検討する場合、電力変換効率を向上させる観点からは、バスバーＢＳＰ、ＢＳＮの延在距離（配線経路距離）を短く、かつ、近距離で互いに対向した状態で並走する部分の面積を大きくすることが好ましい。また、バスバーＢＳＰとバスバーＢＳＮとの間での絶縁耐圧を確保することが必要である。
まず、図２６および図２７に示すように、電子装置ＥＡ２の場合、バスバーＢＳＰの部分ＢＰ１、バスバーＢＳＮの部分ＢＰ１、および絶縁板ＩＦのそれぞれが、半導体装置ＰＡＣ１Ａと重畳する位置に配置されている点で、図４に示す電子装置ＥＡ１と相違する。図２７に示すように、半導体装置ＰＡＣ１Ｂから筐体ＣＡＳの側壁までの距離の制約により、電子装置ＥＡ２は、バスバーＢＳＰが半導体装置ＰＡＣ１Ａと重畳する構造になっている。
この場合、バスバーＢＳＰとバスバーＢＳＮのそれぞれが近距離で互いに対向した状態で並走する部分ＢＰ１を有するように構成すると、図２８に示すように絶縁板ＩＦ１およびバスバーＢＳＮが半導体装置ＰＡＣ１Ａと重畳する。これにより、バスバーＢＳＰとバスバーＢＳＮとの間に生じる相互インダクタンスの影響を増大させ、寄生インダクタンスを低減できる。しかし、バスバーＢＳＮが半導体装置ＰＡＣ１Ａと重畳している場合、図１６に示す電子装置ＥＡ１と比較して、バスバーＢＳＮと半導体装置ＰＡＣ１Ａの距離が近い。
したがって、電子装置ＥＡ２の絶縁耐圧特性を考慮すると、端子ＰＴＥに接続される伝送経路と、端子ＮＴＥに接続される伝送経路との間に確実に絶縁板ＩＦ１を介在させ、かつ、必要な沿面距離を確保することが重要である。特に、半導体装置ＰＡＣ１Ａのコレクタ端子ＣＴの一部が、バスバーＢＳＰに覆われず、封止体ＭＲ（図１４参照）の外部に露出している場合、露出部分とバスバーＢＳＮの沿面距離が短く成り易い。
電子装置ＥＡ２の場合、上記したコレクタ端子ＣＴの露出部分において絶縁耐圧特性を向上させる観点から、以下の構造を採用している。すなわち、図２８に示すように、バスバーＢＳＮは、部分ＢＰ１と接合部ＢＰＣとの間に位置し、バスバーＢＳＰから離れる方向（図２８ではＸ方向）に延びる部分ＢＰ５と、部分ＢＰ５と接合部ＢＰＣとの間に位置し、Ｚ方向に沿って延びる部分ＢＰ６と、を備えている。また、絶縁板ＩＦ１の一部分（先端部分）は、バスバーＢＳＮの部分ＢＰ５より低い位置にある。
詳しくは、絶縁板ＩＦ１は、半導体装置ＰＡＣ１Ａのコレクタ端子ＣＴのうち、バスバーＢＳＰから露出する部分を覆っている。また、絶縁板ＩＦ１は、バスバーＢＳＮの部分ＢＰ１と半導体装置ＰＡＣ１との間に介在する。また、絶縁板ＩＦ１は、バスバーＢＳＮの部分ＢＰ５の下面（半導体装置ＰＡＣ１Ａと対向する面）の少なくとも一部分を覆っている。これにより、端子ＰＴＥに接続される伝送経路と、端子ＮＴＥに接続される伝送経路との間に確実に絶縁板ＩＦ１を介在させる事ができるので、必要な沿面距離を確保することができる。
電子装置ＥＡ２の場合、上記の通り、端子ＰＴＥに接続される伝送経路と、端子ＮＴＥに接続される伝送経路の沿面距離を長くするため、バスバーＢＳＮが、部分ＢＰ５および部分ＢＰ６から成る段差部を備えている。このため、図１６に示す電子装置ＥＡ１と比較すると、バスバーＢＳＰおよびバスバーＢＳＮのそれぞれの部分ＢＰ１のＺ方向における延在距離Ｄ１の長さが短い。しかし、本実施の形態のようにバスバーＢＳＮの部分ＢＰ１が半導体装置ＰＡＣ１Ａと重畳するような場合には、絶縁耐圧特性の向上を優先させて、上記段差部が設けられていることが好ましい。
ただし、電子装置ＥＡ２の場合、図１６に示す電子装置ＥＡ１と同様に、Ｚ方向における部分ＢＰ３の延在距離Ｄ３を短くすることにより、部分ＢＰ１の延在距離Ｄ１の長さが長くなるように構成されている。図２８に示す例では、延在距離Ｄ３は、例えば５．０ｍｍであり、延在距離Ｄ２は、例えば６．６ｍｍである。筐体ＣＡＳの厚さ（Ｚ方向の高さ）を一定とすると、延在距離Ｄ３をできる限り小さくすることにより、バスバーＢＳＰの部分ＢＰ１の延在距離Ｄ１を長くすることができる。図２８に示す例では、Ｚ方向におけるバスバーＢＳＰの部分ＢＰ１およびバスバーＢＳＮの部分ＢＰ１のそれぞれの延在距離Ｄ１は互いに等しく、それぞれ１１．８ｍｍである。つまり、図２８に示す例では、延在距離Ｄ１は、部分ＢＰ３の延在距離Ｄ３より長い。また、図２８に示す例では、延在距離Ｄ１は、部分ＢＰ２の延在距離Ｄ２より長い。
また、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１との間には、絶縁板ＩＦ１が介在しているので、互いに対向する部分ＢＰ１の離間距離ＧＤ１を小さくしても絶縁耐性を確保できる。したがって、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１との離間距離ＧＤ１は、Ｚ方向におけるバスバーＢＳＰの部分ＢＰ３の延在距離Ｄ３より短い。図２８に示す例では、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１とは一定間隔で配置されており、離間距離ＧＤ１の値は、例えば１．０ｍｍである。バスバーＢＳＰおよびバスバーＢＳＮのそれぞれの板厚（厚さ）は、それぞれ１．２ｍｍであり、離間距離ＧＤ１の値は、バスバーＢＳＰおよびバスバーＢＳＮのそれぞれの板厚より小さい。
一方、半導体装置ＰＡＣ１Ａの近傍では、絶縁耐圧特性を向上させる観点から、バスバーＢＳＮとバスバーＢＳＰとの離間距離が長くなっている。図２８に示す例では、バスバーＢＳＮの部分ＢＰ６とバスバーＢＳＰとの離間距離ＧＤ２は、７．９ｍｍである。なお、半導体装置ＰＡＣ１Ａと半導体装置ＰＡＣ２Ａとの離間距離は、３．０ｍｍである。
また、電子装置ＥＡ２は、上記したように、基板ＷＢ上におけるレイアウトの制約により、バスバーＢＳＮの一部分（部分ＢＰ１）が半導体装置ＰＡＣ１Ａと重畳する構造になっている。しかし、可能な限り、絶縁板ＩＦ１を境界にして、端子ＰＴＥに接続される伝送経路と端子ＮＴＥに接続される伝送経路とを区画することが好ましい。図２７に示すように、電子装置ＥＡ２の場合、Ｚ方向において、端子ＰＴＥは半導体装置ＰＡＣ１Ａおよび半導体装置ＰＡＣ１Ｂのうち、少なくとも一方とは重畳する。図２７に示す例では、端子ＰＴＥは半導体装置ＰＡＣ１Ｂと重畳する。また、Ｚ方向において、端子ＮＴＥは半導体装置ＰＡＣ２Ａおよび半導体装置ＰＡＣ２Ｂのうち、少なくとも一方とは重畳する。図２７に示す例では、端子ＮＴＥは半導体装置ＰＡＣ２Ａと重畳する。なお、電子装置ＥＡ２の場合、レイアウトの制約により全ての半導体装置を接続される端子の直下に配置することは難しい。例えば、Ｚ方向において、半導体装置ＰＡＣ２Ｂは、端子ＵＴＥと重畳している。
また、上記したように、電子装置ＥＡ２は、図１６に示す電子装置ＥＡ１と比較してＺ方向における部分ＢＰ１の延在距離Ｄ１が短い。したがって、相互インダクタンスの影響を大きくする観点から、図１７および図１８を用いて説明した構造を適用することが好ましい。すなわち、図１７に示すように、バスバーＢＳＰの部分ＢＰ１はＺ方向およびＸ方向（図２８参照）のそれぞれと交差するＹ方向に延在する。また、Ｙ方向における部分ＢＰ１の延在距離（幅）Ｄ１Ｗは、Ｚ方向における部分ＢＰ１の延在距離Ｄ１より長い。またＹ方向における部分ＢＰ１の延在距離Ｄ１Ｗは、Ｙ方向における部分ＢＰ３の延在距離（幅）Ｄ３Ｗより長い。同様に、図１８に示すように、バスバーＢＳＮの部分ＢＰ１はＺ方向およびＸ方向（図２８参照）のそれぞれと交差するＹ方向に延在する。また、Ｙ方向における部分ＢＰ１の延在距離（幅）Ｄ１Ｗは、Ｚ方向における部分ＢＰ１の延在距離Ｄ１より長い。またＹ方向における部分ＢＰ１の延在距離Ｄ１Ｗは、Ｙ方向における部分ＢＰ４の延在距離（幅）Ｄ４Ｗより長い。
言い換えれば、以下のように表現することができる。すなわち、図１７に示すバスバーＢＳＰの部分ＢＰ１は、側面視において、部分ＢＰ２と接合部ＢＰＣとの間に位置する中央部と、中央部の両隣にある張り出し部ＢＰｆを有している。同様に、図１８に示すバスバーＢＳＮの部分ＢＰ１は、側面視において、部分ＢＰ４と接合部ＢＰＣとの間に位置する中央部と、中央部の両隣にある張り出し部ＢＰｆを有している。
また、電子装置ＥＡ２の場合、半導体装置ＰＡＣ１Ａと半導体装置ＰＡＣ１Ｂとの離間距離、および半導体装置ＰＡＣ２Ａと半導体装置ＰＡＣ２Ｂとの離間距離は、半導体装置ＰＡＣ１Ａと半導体装置ＰＡＣ２Ａとの離間距離より短い。図２７に示す例では、半導体装置ＰＡＣ１Ａと半導体装置ＰＡＣ２Ａとの離間距離は３．０ｍｍであり、半導体装置ＰＡＣ１Ａと半導体装置ＰＡＣ１Ｂとの離間距離、および半導体装置ＰＡＣ２Ａと半導体装置ＰＡＣ２Ｂとの離間距離は、例えば１ｍｍである。同じレグに含まれる半導体装置ＰＡＣ１Ａと半導体装置ＰＡＣ１Ｂとの離間距離、および半導体装置ＰＡＣ２Ａと半導体装置ＰＡＣ２Ｂとの離間距離は、電気特性の観点からは小さい程好ましい。ただし、導体パターンＭＰ１上に配置される接続部材ＢＮＤ１、ＢＮＤ２の這い上がりや、洗浄性の悪化による洗浄残渣に起因して絶縁耐圧が低下することを考慮すると、ある程度の離間距離があることが好ましい。
このように、半導体装置ＰＡＣ１Ａと半導体装置ＰＡＣ１Ｂとの離間距離、および半導体装置ＰＡＣ２Ａと半導体装置ＰＡＣ２Ｂとの離間距離が短い場合、図２７に示す隣り合う接続部材ＢＮＤ３の離間距離、および隣り合う接続部材ＢＮＤ４の離間距離がそれぞれ短くなる。このため、溢れた接続部材ＢＮＤ３、ＢＮＤ４が隣り合う半導体装置の間に回り込み、導体パターンＭＰ１に接触することを抑制する観点から、図２９および図３０に示すような変形例が好ましい。図２９は、図２７に示すロウサイドのバスバーと半導体装置の接続部分の変形例を示す拡大断面図である。図３０は、図２７に示すハイサイドのバスバーと半導体装置の接続部分の変形例を示す拡大断面図である。
図２９に示すように、バスバーＢＳＮは、互いに隣り合う二つの接合部ＢＰＣの間にあり、かつ、基板ＷＢから離れる方向に突出する突出部ＢＳＳを有している。また、図３０に示すように、バスバーＢＳＰは、互いに隣り合う二つの接合部ＢＰＣの間にあり、かつ、基板ＷＢから離れる方向に突出する突出部ＢＳＳを有している。
図２９に示すように、バスバーＢＳＮの二つの接合部ＢＰＣおよび突出部ＢＳＳのそれぞれは、半導体装置ＰＡＣ２Ａの主面ＭＳｔまたは半導体装置ＰＡＣ２Ｂの主面ＭＳｔに向かい合う裏面ＢＳｂと裏面ＢＳｂの反対側の表面ＢＳｔを有する。半導体装置ＰＡＣ２Ａの主面ＭＳｔから接合部ＢＰＣの裏面ＢＳｂまでのＺ方向における間隔は、半導体装置ＰＡＣ２Ｂの主面ＭＳｔから突出部ＢＳＳの裏面ＢＳｂまでのＺ方向における間隔より小さい。また、図３０に示すように、バスバーＢＳＰの二つの接合部ＢＰＣおよび突出部ＢＳＳのそれぞれは、半導体装置ＰＡＣ１Ａの主面ＭＳｔまたは半導体装置ＰＡＣ１Ｂの主面ＭＳｔに向かい合う裏面ＢＳｂと裏面ＢＳｂの反対側の表面ＢＳｔと、を有する。半導体装置ＰＡＣ１Ａの主面ＭＳｔから接合部ＢＰＣの裏面ＢＳｂまでのＺ方向における間隔は、半導体装置ＰＡＣ１の主面ＭＳｔから突出部ＢＳＳの前記裏面ＢＳｂまでのＺ方向における間隔より小さい。
このように隣り合う接合部ＢＰＣの間に突出部ＢＳＳが設けられている場合、仮に接続部材ＢＮＤ３、ＢＮＤ４の配置量が多くても、突出部ＢＳＳの裏面ＢＳｂ側に、余剰な接続部材ＢＮＤ３、ＢＮＤ４を吸収するスペースが確保できる。つまり、図２９および図３０に示す構造によれば、溢れた接続部材ＢＮＤ３、ＢＮＤ４が隣り合う半導体装置の間に回り込み、導体パターンＭＰ１に接触することを抑制することができる。
また、電子装置ＥＡ２の製造方法は、図２３に示す半導体部品搭載工程において、４個の半導体装置（半導体部品）が導体パターンＭＰ１上に搭載される点で上記実施の形態１で説明した電子装置ＥＡ１の製造方法と相違する。また、図２３に示すバスバー搭載工程において、バスバーＢＳＮの部分ＢＰ１（図２８参照）および絶縁板ＩＦ１のそれぞれが、半導体装置ＰＡＣ１Ａ（図２８参照）と重畳するように搭載される点で、上記実施の形態１で説明した電子装置ＥＡ１の製造方法と相違する。
上記した相違点を除き、電子装置ＥＡ２は、上記実施の形態１で説明した電子装置ＥＡ１と同様である。したがって、重複する説明は省略する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
例えば、上記実施の形態１では、図１６に示すバスバーＢＳＰ、およびバスバーＢＳＮのそれぞれが絶縁板ＩＦ１に貼り付けられた実施態様について説明した。しかし、図３１に示す電子装置ＥＡ３のように、バスバーＢＳＰおよびバスバーＢＳＮの一部分が絶縁材である樹脂体ＩＦ２により封止されていても良い。図３１は、図１６に対する変形例である電子装置の拡大断面図である。
図３１に示す電子装置ＥＡ３は、バスバーＢＳＰおよびバスバーＢＳＮの一部分が絶縁材である樹脂体ＩＦ２により封止されている点で図１６に示す電子装置ＥＡ１と相違する。また、電子装置ＥＡ３のバスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１との間には、図１６に示す絶縁板ＩＦ１は無く、代わりに、樹脂体ＩＦ２の一部分が埋め込まれている。
詳しくは、バスバーＢＳＰの部分ＢＰ１およびバスバーＢＳＮの部分ＢＰ１は一体に形成された一つの樹脂体ＩＦ２により封止され、バスバーＢＳＰの接合部ＢＰＣおよび端子（露出部）ＰＴＥと、バスバーＢＳＮの接合部ＢＰＣおよび端子（露出部）ＮＴＥのそれぞれは、樹脂体ＩＦ２から露出している。樹脂体ＩＦ２は、バスバーＢＳＰおよびバスバーＢＳＮを図示しない成形金型内に配置して、金型内に樹脂を供給して硬化させることにより形成される。
上記の方法で成形される樹脂体ＩＦ２を備える電子装置ＥＡ３の場合、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１との離間距離ＧＤ１の値は、成形金型内にバスバーＢＳＰおよびバスバーＢＳＮを配置する時の精度により規定される。したがって、離間距離ＧＤ１の値を高精度で制御可能である。
また、電子装置ＥＡ３の場合、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１との間に挿入される樹脂体ＩＦ２は、周囲の部分と一体に形成されるので、バスバーＢＳＰとバスバーＢＳＮとの間の部分のみでの剛性は要求されない。したがって、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１との離間距離ＧＤ１の値を図１６に示す電子装置ＥＡ１と比較してさらに小さくすることができる。
また、電子装置ＥＡ３の場合、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１は、互いの対向面の他、その反対側の面も絶縁材料により覆われる。この場合、バスバーＢＳＰ、ＢＳＮに電圧が印加された時の気中放電のリスクが低下するので、樹脂体ＩＦ２から露出する部分（例えば部分ＢＰ２や部分ＢＰ３）における沿面距離の条件も緩和される。
また、図３１は、図１６に示す電子装置ＥＡ１に対する変形例として説明したが、図２７に示す電子装置ＥＡ２に対する変形例として、図２７に示すバスバーＢＳＰの部分ＢＰ１およびバスバーＢＳＮの部分ＢＰ１は一体に形成された一つの樹脂体ＩＦ２により封止されていても良い。この場合、上記した沿面距離の条件緩和の効果により、図２８に示す部分ＢＰ６のＺ方向における延在距離を短くすることができるので、部分ＢＰ１の延在距離Ｄ１を長くすることができる。
また、図示は省略するが、図１６に示すように、バスバーＢＳＰ、およびバスバーＢＳＮのそれぞれが絶縁板ＩＦ１に貼り付けられた状態で、図３１に示す樹脂体ＩＦ２を形成しても良い。この場合、バスバーＢＳＰの部分ＢＰ１とバスバーＢＳＮの部分ＢＰ１との間には、図１６に示すように絶縁板ＩＦ１が介在することになる。
＜変形例２＞
また例えば、上記実施の形態１および上記実施の形態２では、スイッチング素子を構成するトランジスタＴｒとしてＩＧＢＴを使用する例について説明した。しかし、変形例として、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用しても良い。パワーＭＯＳＦＥＴの場合、トランジスタを構成する半導体素子内に、寄生ダイオードであるボディダイオードが形成される。このボディダイオードは、図１５や図２５に示すダイオード（フリーホイールダイオード）ＦＷＤの機能を果たす。このため、パワーＭＯＳＦＥＴを備えた半導体チップを使用すれば、その半導体チップの内部にボディダイオードが内蔵される。したがって、パワーＭＯＳＦＥＴを用いる場合には、一つの半導体装置（半導体パッケージ）の内部に搭載される半導体チップが一つで良い。ただし、ボディダイオードと上記実施の形態で説明したダイオードＦＷＤとでは、ダイオードの特性が異なる。したがって、パワーＭＯＳＦＥＴを用いる場合でも、上記実施の形態で説明したダイオードＦＷＤを併設する場合もある。
また、インバータ回路のスイッチング素子として、パワーＭＯＳＦＥＴを使用する場合、上記実施の形態１および実施の形態２でした説明において、エミッタと記載した部分をソースと読み替え、コレクタと記載した部分をドレインと読み替えて適用することができる。このため、重複する説明は省略する。
＜変形例３＞
また例えば、上記実施の形態１および上記実施の形態２では、図１３に示すように、半導体チップＣＨＰ１がパッケージングされた半導体装置ＰＡＣを予め製造し、この半導体装置ＰＡＣを基板ＷＢ（図１６参照）に搭載する実施態様について説明した。しかし変形例として、図１３に示す半導体チップ（半導体部品）ＣＨＰ１や半導体チップ（半導体部品）ＣＨＰ２が図３に示す基板ＷＢの導体パターンＭＰ１上に直接搭載されている実施態様に適用することができる。
この場合、半導体チップＣＨＰ１のコレクタ電極ＣＰ（図６参照）が基板ＷＢ上の導体パターンに接続されるので、基板ＷＢ上には互いに分離された複数の導体パターンが形成されている必要がある。また、半導体チップＣＨＰ１のエミッタ電極ＥＰやゲート電極ＧＰは、ワイヤＢＷを介して複数の導体パターンのうちの一つに接続される。また、図１６に示すバスバーＢＳＰやバスバーＢＳＮは、複数の導体パターンのうちの一つに接続される。また、この変形例の場合、ワイヤＢＷの保護およびワイヤＢＷからの気中放電を抑制するため、複数の半導体チップＣＨＰ１および複数のワイヤＢＷのそれぞれをゲル状の樹脂材料で封止する必要がある。
このように、パッケージングされていない半導体チップＣＨＰ１を直接基板ＷＢ上に搭載する方式でも良いが、この場合、電子装置の構造が複雑になる。したがって、図１６に示すようにバスバーＢＳＰ、ＢＳＮの構造をシンプルにして、寄生インダクタンスの低減を図る観点からは、図１６に示す電子装置ＥＡ１や図２７に示す電子装置ＥＡ２のように、予めパッケージングされた半導体装置ＰＡＣが基板ＷＢ上に搭載される実施態様の方が好ましい。
＜変形例４＞
また例えば、上記実施の形態１および上記実施の形態２では、半導体装置の端子にバスバーが接続され、かつ基板ＷＢが筐体ＣＡＳに覆われた電子装置について説明した。しかし、電子装置の態様には、種々の変形例がある。例えば、基板ＷＢ上に複数の半導体装置が搭載され、筐体ＣＡＳに覆われる前の状態で製品として出荷する場合もある。さらに、半導体装置にバスバーを接続する前の状態で製品として出荷する場合もある。
＜変形例５＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
また、上記実施の形態で説明した構成は、以下に示すような要素により表現することができる。図３２は、図１６に示す電子装置の拡大断面図である。
なお、図３２に示す電子装置ＥＡ１は、上記実施の形態１で説明した電子装置ＥＡ１と同じものである。したがって、以下説明において、電子装置ＥＡ１の要素の一部は、上記実施の形態１で既に説明した各図を用いて説明する。
図１５に示すように、電子装置ＥＡ１は、トランジスタ（パワートランジスタ）Ｔｒ、トランジスタＴｒのコレクタ電極ＣＰと電気的に接続されるコレクタ端子ＣＴ、トランジスタＴｒのエミッタ電極ＥＰと電気的に接続されるエミッタ端子ＥＴ、およびトランジスタＴｒのゲート電極と電気的に接続されるゲート端子ＧＴを有する半導体装置ＰＡＣ１を有している。
また、電子装置ＥＡ１は、トランジスタ（パワートランジスタ）Ｔｒ、トランジスタＴｒのエミッタ電極ＥＰと電気的に接続されるエミッタ端子ＥＴ、トランジスタＴｒのコレクタ電極ＣＰと電気的に接続されるコレクタ端子ＣＴ、およびトランジスタＴｒのゲート電極と電気的に接続されるゲート端子ＧＴを有する半導体装置ＰＡＣ２を有している。
また、電子装置ＥＡ１は、図４に示すように、Ｘ方向に沿って半導体装置ＰＡＣ１および半導体装置ＰＡＣ２が互いに隣り合うように搭載される基板ＷＢを有している。
また、電子装置ＥＡ１は、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２が搭載された基板ＷＢが収容される収容部ＰＫＴ、基板ＷＢの上方において、Ｘ方向に沿って配列される凹部（外部端子部）ＰＴＣ、凹部（外部端子部）ＮＴＣおよび凹部（外部端子部）ＵＴＣを有する筐体ＣＡＳを有している。
また、図３２に示すように、電子装置ＥＡ１は、半導体装置ＰＡＣ１のコレクタ端子ＣＴに接続される接合部ＢＰＣおよび筐体ＣＡＳの凹部ＰＴＣ上において筐体ＣＡＳの外部に露出する端子（露出部）ＰＴＥを有するバスバー（導体棒、導体板）ＢＳＰを有している。
また、電子装置ＥＡ１は、半導体装置ＰＡＣ２のエミッタ端子ＥＴに接続される接合部ＢＰＣおよび筐体ＣＡＳの凹部ＮＴＣ上において筐体ＣＡＳの外部に露出する端子（露出部）ＮＴＥを有するバスバー（導体棒、導体板）ＢＳＮを有している。
また、図４に示すように、電子装置ＥＡ１は、半導体装置ＰＡＣ１のエミッタ端子ＥＴ（図３２参照）および半導体装置ＰＡＣ２のコレクタ端子ＣＴ（図３２参照）のそれぞれと、導体パターンＭＰ１を介して電気的に接続され、筐体ＣＡＳの凹部ＵＴＣ上において筐体ＣＡＳの外部に露出する端子（露出部）ＵＴＥを有するバスバー（導体棒、導体板）ＢＳＵを有している。
また、図３２に示すように、電子装置ＥＡ１は、バスバーＢＳＰの一部分とバスバーＢＳＮの一部分との間に配置されている絶縁板（絶縁材）ＩＦ１を有している。バスバーＢＳＮは、端子ＮＴＥと接合部ＢＰＣとの間に位置し、基板ＷＢの上面（主面）ＷＢｔに交差するＺ方向に沿って延びる面ＢＳ１を備えている。バスバーＢＳＰは、端子ＰＴＥと接合部ＢＰＣとの間に位置し、絶縁板ＩＦ１を介して面ＢＳ１と対向し、かつＺ方向に沿って延びる面ＢＳ２と、端子ＰＴＥに連結され、かつＺ方向に沿って延びる面ＢＳ３とを備えている。面ＢＳ１、面ＢＳ２、および面ＢＳ３のそれぞれは、筐体ＣＡＳの収容部ＰＫＴ内に配置されている。ここで、Ｘ方向において、面ＢＳ２と面ＢＳ３との離間距離ＧＤ２３は、面ＢＳ１と面ＢＳ２との離間距離ＧＤ１、およびＺ方向における延在距離ＤＳ３のそれぞれより長い。
また、面ＢＳ２のＺ方向における延在距離ＤＳ２は、面ＢＳ３のＺ方向における延在距離ＤＳ３より長い。
電子装置ＥＡ１は、バスバーＢＳＮの近傍でバスバーＢＳＮと対向する面ＢＳ２のＺ方向の延在距離ＤＳ２を長くすることにより、寄生インダクタンスを低減することができる。
また、上記実施の形態で説明した電子装置について技術的思想を抽出すれば、下記のように表現することができる。
〔付記１〕
第１パワートランジスタ、前記第１パワートランジスタの第１エミッタ電極と電気的に接続される第１エミッタ端子、前記第１パワートランジスタの第１コレクタ電極と電気的に接続される第１コレクタ端子、および前記第１パワートランジスタの第１ゲート電極と電気的に接続される第１ゲート端子、を有する第１半導体部品と、
第２パワートランジスタ、前記第２パワートランジスタの第２エミッタ電極と電気的に接続される第２エミッタ端子、前記第２パワートランジスタの第２コレクタ電極と電気的に接続される第２コレクタ端子、および前記第２パワートランジスタの第２ゲート電極と電気的に接続される第２ゲート端子、を有する第２半導体部品と、
第１方向に沿って、前記第１半導体部品および前記第２半導体部品が互いに隣り合うように搭載される第１主面を有する基板と、
前記第１半導体部品および前記第２半導体部品が搭載された前記基板が収容される収容部と、前記基板の上方において前記第１方向に沿って配列される第１外部端子部と、および第２外部端子部と、を有する筐体と、
断面視において前記第１半導体部品の前記第１コレクタ端子に接合され、前記第１方向に延びる第１接合部、および前記筐体の前記第１外部端子部の上方で前記筐体の外部に露出する露出部を有する第１導体板と、
断面視において前記第２半導体部品の前記第２エミッタ端子に接合され、前記第１方向に延びる第２接合部、および前記筐体の前記第２外部端子部の上方で前記筐体の外部に露出する露出部を有する第２導体板と、
を有し、
前記第１導体板および前記第２導体板のそれぞれは、絶縁材を介して互いに対向し、かつ、断面視において、前記第１方向に交差する第２方向に沿って延びる第１部分を備え、
前記第１導体板は、前記第１部分と前記露出部との間に位置し、前記第２導体板から離れる前記第１方向に延びる第２部分と、前記第２部分と前記露出部との間に位置し、前記第２方向に沿って延びる第３部分と、を備え、
前記第１導体板および前記第２導体板の前記第１部分、前記第１導体板の前記第２部分、および前記第１導体板の前記第３部分のそれぞれは、前記筐体の前記収容部内に配置され、
断面視において、前記第１導体板の前記第１部分と前記第２導体板の前記第１部分との前記第１方向における間隔は、前記第１半導体部品と前記第２半導体部品との前記第１方向における間隔よりも小さく、
断面視において、前記第１導体板の前記露出部と前記第２導体板の前記露出部との前記第１方向における間隔は、前記第１導体板の前記第１部分と前記第２導体板の前記第１部分との前記第１方向における間隔より大きく、
前記第２方向における前記第３部分の延在距離は、前記第１方向における前記第２部分の延在距離より短い、電子装置。
〔付記２〕
第１パワートランジスタ、前記第１パワートランジスタの第１ソース電極と電気的に接続される第１ソース端子、前記第１パワートランジスタの第１ドレイン電極と電気的に接続される第１ドレイン端子、および前記第１パワートランジスタの第１ゲート電極と電気的に接続される第１ゲート端子、を有する第１半導体部品と、
第２パワートランジスタ、前記第２パワートランジスタの第２ソース電極と電気的に接続される第２ソース端子、前記第２パワートランジスタの第２ドレイン電極と電気的に接続される第２ドレイン端子、および前記第２パワートランジスタの第２ゲート電極と電気的に接続される第２ゲート端子、を有する第２半導体部品と、
第１方向に沿って、前記第１半導体部品および前記第２半導体部品が互いに隣り合うように搭載される第１主面を有する基板と、
前記第１半導体部品および前記第２半導体部品が搭載された前記基板が収容される収容部と、前記基板の上方において前記第１方向に沿って配列される第１外部端子部と、および第２外部端子部と、を有する筐体と、
断面視において前記第１半導体部品の前記第１ドレイン端子に接合され、前記第１方向に延びる第１接合部、および前記筐体の前記第１外部端子部の上方で前記筐体の外部に露出する露出部を有する第１導体板と、
断面視において前記第２半導体部品の前記第２ソース端子に接合され、前記第１方向に延びる第２接合部、および前記筐体の前記第２外部端子部の上方で前記筐体の外部に露出する露出部を有する第２導体板と、
を有し、
前記第１導体板および前記第２導体板のそれぞれは、絶縁材を介して互いに対向し、かつ、断面視において、前記第１方向に交差する第２方向に沿って延びる第１部分を備え、
前記第１導体板は、前記第１部分と前記露出部との間に位置し、前記第２導体板から離れる前記第１方向に延びる第２部分と、前記第２部分と前記露出部との間に位置し、前記第２方向に沿って延びる第３部分と、を備え、
前記第１導体板および前記第２導体板の前記第１部分、前記第１導体板の前記第２部分、および前記第１導体板の前記第３部分のそれぞれは、前記筐体の前記収容部内に配置され、
断面視において、前記第１導体板の前記第１部分と前記第２導体板の前記第１部分との前記第１方向における間隔は、前記第１半導体部品と前記第２半導体部品との前記第１方向における間隔よりも小さく、
断面視において、前記第１導体板の前記露出部と前記第２導体板の前記露出部との前記第１方向における間隔は、前記第１導体板の前記第１部分と前記第２導体板の前記第１部分との前記第１方向における間隔より大きく、
前記第２方向における前記第３部分の延在距離は、前記第１方向における前記第２部分の延在距離より短い、電子装置。
ＡＤＨ１,ＡＤＨ２，ＡＤＨ３ 導電性接着材（ダイボンド材、導電性部材、接続部材、接合材）
ＡＤＰ アノード電極（アノード電極パッド、表面電極）
ＢＮＤ１，ＢＮＤ２，ＢＮＤ３，ＢＮＤ４ 接続部材（導電性部材、導電性接着材、接合材）
ＢＰ１，ＢＰ２，ＢＰ３，ＢＰ４，ＢＰ５，ＢＰ６ 部分
ＢＰＣ 接合部
ＢＰｆ 張り出し部
ＢＳｂ 裏面（下面）
ＢＳ１，ＢＳ２，ＢＳ３ 面
ＢＳＮ，ＢＳＰ，ＢＳＵ バスバー（導電性部材、接続部材、導体棒、導体板）
ＢＳＳ 突出部
ＢＳｔ 表面（上面）
ＢＷ ワイヤ（導電性部材）
ＣＡＰ 容量素子
ＣＡＳ 筐体
ＣＤＰ カソード電極（カソード電極パッド、裏面電極）
ＣＨＰ１，ＣＨＰ２ 半導体チップ（半導体部品）
ＣＨＰｂ 裏面（面、下面、主面）
ＣＨＰｔ 表面（面、上面、主面）
ＣＬＰ クリップ（導電性部材、金属プレート、電極接続部材）
ＣＮＴ 制御回路（ロジック回路、演算回路）
ＣＰ コレクタ電極（コレクタ電極パッド、裏面電極）
ＣＳ１−ＣＳ８，Ｓ１−Ｓ１１ ステップ
ＣＴ コレクタ端子（パッケージ端子、裏面端子）
Ｄ１，Ｄ２，Ｄ３，Ｄ４，ＤＳ２，ＤＳ３ 延在距離
Ｄ１Ｗ，Ｄ３Ｗ，Ｄ４Ｗ 延在距離（幅）
ＤＰ ダイパッド（チップ搭載部、金属プレート、タブ、ヒートスプレッダ）
ＥＡ１，ＥＡ２，ＥＡ３ 電子装置（半導体モジュール、パワーモジュール）
ＥＰ エミッタ電極（エミッタ電極パッド、表面電極）
ＥＲ，ＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４，ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ 半導体領域
ＥＳＰ センシング電極
ＥＴ エミッタ端子（パッケージ端子、表面端子）
ＦＷＤ ダイオード（フリーホイールダイオード）
ＧＣ ゲート駆動回路（ゲート制御回路）
ＧＤ１，ＧＤ２，ＧＤ２３ 離間距離
ＧＥ，ＧＰ ゲート電極（ゲート電極パッド、表面電極）
ＧＯＸ ゲート絶縁膜
ＧＴ ゲート端子
ＧＴＥ１，ＧＴＥ２，ＨＴ，ＬＴ，ＮＴＥ，ＰＴＥ，ＵＴＥ，ＶＴＥ，ＷＴＥ 端子（外部端子、露出部）
ＩＦ１ 絶縁板（絶縁材）
ＩＦ２ 樹脂体（絶縁材）
ＬＤ，ＬＤＣ リード（端子）
ＬＦ リードフレーム
ＬＦＦ 枠部
ＬＧ１，ＬＧ２，ＬＧ３ レグ
ＬＧ１Ａ，ＬＧ１Ｂ 単位レグ
ＬＳ１，ＬＳ２ 長辺
ＭＰＬ１，ＭＰＬ２ 金属板（導電性部材）
ＭＰ１，ＭＰ２ 導体パターン（金属パターン）
ＭＲ 封止体（樹脂体）
ＭＲｂ 主面（下面、裏面）
ＭＲｓ 側面
ＭＲｔ，ＭＲｔ２，ＭＳｔ 主面（上面、表面）
ＭＴ モータ
ＭＴＥ モニタリング端子
ＮＴＣ、ＰＴＣ、ＵＴＣ 凹部（外部端子部）
ＮＵＴ ナット
ＰＡＣ，ＰＡＣ１，ＰＡＣ１Ａ，ＰＡＣ１Ｂ，ＰＡＣ２，ＰＡＣ２Ａ，ＰＡＣ２Ｂ 半導体装置（半導体パッケージ、半導体部品）
ＰＫＧ パッケージ
ＰＫＴ 収容部（空間、凹部）
ＰＷＣ インバータ回路
Ｔｒ トランジスタ（パワートランジスタ）
ＴＲ トレンチ
ＲＴ ロータ
ＳＤＦ 金属膜
ＳＧＴＥ，ＳＴ 信号端子
ＳＳ３，ＳＳ４ 短辺
ＴＢ タイバー
ＴＨ１，ＴＨ２ 貫通孔
ＴＲ トレンチ
ＷＢ 基板
ＷＢｂ 下面（主面、裏面、面）
ＷＢｔ 上面（主面、表面、面）

Claims (19)

  1. 第１パワートランジスタ、前記第１パワートランジスタの第１エミッタ電極と電気的に接続される第１エミッタ端子、前記第１パワートランジスタの第１コレクタ電極と電気的に接続される第１コレクタ端子、および前記第１パワートランジスタの第１ゲート電極と電気的に接続される第１ゲート端子、を有する第１半導体部品と、
    第２パワートランジスタ、前記第２パワートランジスタの第２エミッタ電極と電気的に接続される第２エミッタ端子、前記第２パワートランジスタの第２コレクタ電極と電気的に接続される第２コレクタ端子、および前記第２パワートランジスタの第２ゲート電極と電気的に接続される第２ゲート端子、を有する第２半導体部品と、
    第１方向に沿って、前記第１半導体部品および前記第２半導体部品が互いに隣り合うように搭載される第１主面を有する基板と、
    前記第１半導体部品および前記第２半導体部品が搭載された前記基板が収容される収容部と、前記基板の上方において前記第１方向に沿って配列される第１外部端子部と、および第２外部端子部と、を有する筐体と、
    断面視において前記第１半導体部品の前記第１コレクタ端子に接合され、前記第１方向に延びる第１接合部、および前記筐体の前記第１外部端子部の上方で前記筐体の外部に露出する露出部を有する第１導体板と、
    断面視において前記第２半導体部品の前記第２エミッタ端子に接合され、前記第１方向に延びる第２接合部、および前記筐体の前記第２外部端子部の上方で前記筐体の外部に露出する露出部を有する第２導体板と、
    を有し、
    前記第１導体板および前記第２導体板のそれぞれは、絶縁材を介して互いに対向し、かつ、断面視において、前記第１方向に交差する第２方向に沿って延びる第１部分を備え、
    前記第１導体板は、前記第１部分と前記露出部との間に位置し、前記第２導体板から離れる前記第１方向に延びる第２部分と、前記第２部分と前記露出部との間に位置し、前記第２方向に沿って延びる第３部分と、を備え、
    前記第１導体板および前記第２導体板の前記第１部分、前記第１導体板の前記第２部分、および前記第１導体板の前記第３部分のそれぞれは、前記筐体の前記収容部内に配置され、
    断面視において、前記第１導体板の前記第１部分と前記第２導体板の前記第１部分との前記第１方向における間隔は、前記第１半導体部品と前記第２半導体部品との前記第１方向における間隔よりも小さく、
    断面視において、前記第１導体板の前記露出部と前記第２導体板の前記露出部との前記第１方向における間隔は、前記第１導体板の前記第１部分と前記第２導体板の前記第１部分との前記第１方向における間隔より大きく、
    前記第２方向における前記第３部分の延在距離は、前記第１方向における前記第２部分の延在距離より短い、電子装置。
  2. 請求項１において、
    断面視において、前記第２外部端子部は前記第２半導体部品の上方に位置している、電子装置。
  3. 請求項１において、
    前記第１導体板の前記第１部分と、前記第２導体板の前記第１部分との前記第１方向における離間距離は、前記第２方向における前記第３部分の延在距離より短い、電子装置。
  4. 請求項１において、
    前記第１導体板の前記第１部分の前記第２方向における延在距離は、前記第２方向における前記第３部分の延在距離より長い、電子装置。
  5. 請求項４において、
    前記第１導体板の前記第１部分の前記第２方向における延在距離は、前記第１方向における前記第２部分の延在距離より長い、電子装置。
  6. 請求項１において、
    前記第２導体板は前記第１部分と前記露出部との間に、前記第２方向に沿って延びる第４部分を有し、
    前記絶縁材は、前記第２方向に沿って延び、
    前記絶縁材は、前記第１導体板の前記第１部分と前記第２導体板の前記第１部分との前記第１方向における間に位置する第１部分、および前記第２導体板の前記第４部分と前記第１導体板の前記第３部分との前記第１方向における間に位置する第２部分を有する、電子装置。
  7. 請求項１において、
    前記第１半導体部品は、前記第２半導体部品に対向する第１側面を有し、
    前記第２半導体部品は、前記第１半導体部品の前記第１側面と対向する第２側面を有し、
    平面視において、前記第１導体板の前記第１部分、前記第２導体板の前記第１部分、および前記絶縁材のそれぞれは、前記第１半導体部品と前記第２半導体部品との間にあり、
    前記第１導体板および前記第２導体板のそれぞれは、前記第１半導体部品の前記第１側面と前記第２半導体部品の前記第２側面との間には無く、
    前記絶縁材の一部分は、前記第１半導体部品の前記第１側面と前記第２半導体部品の前記第２側面との間にある、電子装置。
  8. 請求項１において、
    前記基板の前記第１主面には、
    前記第１方向に沿って前記第１半導体部品の隣に配置され、第３パワートランジスタ、前記第３パワートランジスタの第３エミッタ電極と電気的に接続される第３エミッタ端子、前記第３パワートランジスタの第３コレクタ電極と電気的に接続される第３コレクタ端子、および前記第３パワートランジスタの第３ゲート電極と電気的に接続される第３ゲート端子、を有する第３半導体部品と、
    前記第１方向において前記第２半導体部品の隣に配置され、第４パワートランジスタ、前記第４パワートランジスタの第４エミッタ電極と電気的に接続される第４エミッタ端子、前記第４パワートランジスタの第４コレクタ電極と電気的に接続される第４コレクタ端子、および前記第４パワートランジスタの第４ゲート電極と電気的に接続される第４ゲート端子、を有する第４半導体部品と、
    が搭載され、
    前記第１導体板は、さらに、前記第３半導体部品の前記第３コレクタ端子に接合され、前記第１方向に延びる第３接合部を有し、
    前記第２導体板は、さらに、前記第４半導体部品の前記第４エミッタ端子に接合され、前記第１方向に延び第４接合部を有している、電子装置。
  9. 請求項８において、
    平面視において、前記第１導体板の前記第１部分、前記第２導体板の前記第１部分、および前記絶縁材のそれぞれは、前記第１半導体部品と重畳する位置にあり、
    前記第２導体板は、前記第１導体板の前記第１部分と前記第２導体板の前記第２接合部との間に位置し、かつ、前記第１導体板から離れる前記第１方向に延びる第４部分と、前記第４部分と前記第２導体板の前記第２接合部との間に位置し、前記第２方向に沿って延びる第５部分と、を備え、
    前記絶縁材の一部分は、前記第２方向において、前記第２導体板の前記第４部分と前記第１導体板の前記第１接合部との間にある、電子装置。
  10. 請求項８において、
    平面視において、前記第１導体板の前記第１部分、前記第２導体板の前記第１部分、および前記絶縁材のそれぞれは、前記第２半導体部品と重畳する位置にあり、
    前記第１導体板は、前記第２導体板の前記第１部分と前記第１導体板の前記第１接合部との間に位置し、かつ、前記第１導体板から離れる前記第１方向に延びる第４部分と、前記第４部分と前記第１導体板の前記第１接合部との間に位置し、前記第２方向に沿って延びる第５部分と、を備え、
    前記絶縁材の一部分は、前記第２方向において、前記第１導体板の前記第４部分と前記第２導体板の前記第２接合部との間にある、電子装置。
  11. 請求項８において、
    前記第１半導体部品、前記第２半導体部品、前記第３半導体部品、および前記第４半導体部品のそれぞれは、前記基板の前記第１主面と対向する第２主面、および前記第２主面の反対側の第３主面を有し、
    前記第１接合部、前記第２接合部、前記第３接合部、および前記第４接合部のそれぞれは、前記第３主面上に接合される、電子装置。
  12. 請求項１１において、
    前記第１導体板は、前記第１方向において、前記第１接合部と前記第３接合部との間に第１突出部を有し、
    前記第２導体板は、前記第１方向において、前記第２接合部と前記第４接合部との間に第２突出部を有している、電子装置。
  13. 請求項１２において、
    前記第１導体板の前記第１接合部、前記第３接合部および前記第１突出部のそれぞれは、前記第１半導体部品の前記第３主面または前記第３半導体部品の前記第３主面に向かい合う第１裏面と前記第１裏面の反対側の第１表面と、を有し、
    前記第２導体板の前記第２接合部、前記第４接合部および前記第２突出部のそれぞれは、前記第２半導体部品の前記第３主面または前記第４半導体部品の前記第３主面に向かい合う第２裏面と前記第２裏面の反対側の第２表面と、を有し、
    前記第１半導体部品の前記第３主面から前記第１接合部の前記第１裏面までの前記第２方向における間隔は、前記第１半導体部品の前記第３主面から前記第１突出部の前記第１裏面までの前記第２方向における間隔より小さく、
    前記第２半導体部品の前記第３主面から前記第２接合部の前記第２裏面までの前記第２方向における間隔は、前記第２半導体部品の前記第３主面から前記第２突出部の前記第２裏面までの前記第２方向における間隔より小さい、電子装置。
  14. 請求項１において、
    前記筐体は、前記基板の上方において前記第１方向に沿って配列される前記第１外部端子部と、前記第２外部端子部と、第３外部端子部と、を有し、
    前記第１半導体部品の前記第１エミッタ端子および前記第２半導体部品の前記第２コレクタ端子のそれぞれと電気的に接続される接合部、および前記筐体の前記第３外部端子部の上方において前記筐体の外部に露出する露出部を有する第３導体板、をさらに有する、電子装置。
  15. 請求項１において、
    前記第１導体板の前記第１部分および前記第２導体板の前記第１部分は、一体に形成された一つの樹脂体により封止され、
    前記第１導体板の前記第１接合部および前記露出部と、前記第２導体板の前記第２接合部および前記露出部は、前記樹脂体から露出している、電子装置。
  16. 請求項１において、
    前記第１導体板の前記第１部分および前記第２導体板の前記第１部分は、前記第２方向および前記第１方向のそれぞれと交差する第３方向に延在し、
    前記第３方向において前記第１部分が延在する距離は、前記第２方向において前記第１部分が延在する距離より長い、電子装置。
  17. 請求項１において、
    前記第１半導体部品および前記第２半導体部品のそれぞれは、
    パワートランジスタ、複数の表面電極、および前記複数の表面電極の反対側に設けられた裏面電極を有する半導体チップと、
    前記半導体チップを封止する封止体と、
    を有し、
    前記第１半導体部品の前記半導体チップの前記複数の表面電極は、前記基板と前記第１半導体部品の前記半導体チップの前記裏面電極との間にあり、
    前記第２半導体部品の前記半導体チップの前記裏面電極は、前記基板と前記第２半導体部品の前記半導体チップの前記複数の表面電極との間にある、電子装置。
  18. 請求項１において、
    前記第１半導体部品および前記第２半導体部品のそれぞれは、前記基板の前記第１主面と対向する第２主面、および前記第２主面の反対側の第３主面を有し、
    前記第１導体板および前記第２導体板のそれぞれは、前記第３主面上に接合される、電子装置。
  19. 第１パワートランジスタ、前記第１パワートランジスタの第１エミッタ電極と電気的に接続される第１エミッタ端子、前記第１パワートランジスタの第１コレクタ電極と電気的に接続される第１コレクタ端子、および前記第１パワートランジスタの第１ゲート電極と電気的に接続される第１ゲート端子、を有する第１半導体部品と、
    第２パワートランジスタ、前記第２パワートランジスタの第２エミッタ電極と電気的に接続される第２エミッタ端子、前記第２パワートランジスタの第２コレクタ電極と電気的に接続される第２コレクタ端子、および前記第２パワートランジスタの第２ゲート電極と電気的に接続される第２ゲート端子、を有する第２半導体部品と、
    第１方向に沿って、前記第１半導体部品および前記第２半導体部品が互いに隣り合うように搭載される第１主面を有する基板と、
    前記第１半導体部品および前記第２半導体部品が搭載された前記基板が収容される収容部と、前記基板の上方において前記第１方向に沿って配列される第１外部端子部、および第２外部端子部と、を有する筐体と、
    断面視において前記第１半導体部品の前記第１コレクタ端子に接合され、前記第１方向に延びる第１接合部、および前記筐体の前記第１外部端子部の上方で前記筐体の外部に露出する露出部を有する第１導体板と、
    断面視において前記第２半導体部品の前記第２エミッタ端子に接合され、前記第１方向に延びる第２接合部、および前記筐体の前記第２外部端子部の上方で前記筐体の外部に露出する露出部を有する第２導体板と、
    断面視において前記第１導体板の一部分と前記第２導体板の一部分の前記第１方向における間に配置されている絶縁材と、
    を有し、
    断面視において、前記第２導体板は、前記露出部と前記第２接合部との間に位置し、前記第１方向に交差する第２方向に沿って延びる第１面を備え、
    断面視において、前記第１導体板は、前記露出部と前記第１接合部との間に位置し、前記絶縁材を介して前記第１主面と対向し、かつ、前記第２方向に沿って延びる第２面と、前記露出部に連結され、かつ、前記第２方向に沿って延びる第３面と、を備え、
    前記第１導体板の前記第２面、前記第１導体板の前記第３面、および前記第２導体板の前記第１面、のそれぞれは、前記筐体の前記収容部内に配置され、
    断面視において、前記第２導体板の前記第１面と前記第１導体板の前記第２面との前記第１方向における間隔は、前記第１半導体部品と前記第２半導体部品との前記第１方向における間隔よりも小さく、
    断面視において、前記第１導体板の前記露出部と前記第２導体板の前記露出部との前記第１方向における間隔は、前記第２導体板の前記第１面と前記第１導体板の前記第２面との前記第１方向における間隔より大きく、
    前記第２面と前記第３面との離間距離は、前記第１面と前記第２面との離間距離、および前記第２方向における前記第３面の延在距離のそれぞれより長い、電子装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022014300A1 (ja) * 2020-07-13 2022-01-20 ローム株式会社 半導体装置、および半導体装置の製造方法
WO2022215357A1 (ja) * 2021-04-06 2022-10-13 三菱重工業株式会社 半導体装置
US11509220B2 (en) 2019-06-27 2022-11-22 Renesas Electronics Corporation Electronic device with reduced parasitic inductance

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110268522B (zh) * 2017-02-01 2024-01-16 日立能源有限公司 具有主动短路故障模式的功率半导体装置
DE102022126082B4 (de) 2022-10-10 2024-05-08 Infineon Technologies Ag Leistungselektronikvorrichtung und verfahren zu ihrer herstellung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635751A (en) * 1991-09-05 1997-06-03 Mitsubishi Denki Kabushiki Kaisha High frequency transistor with reduced parasitic inductance
JP4449219B2 (ja) 2001-01-04 2010-04-14 日産自動車株式会社 半導体実装構造
US6906404B2 (en) * 2003-05-16 2005-06-14 Ballard Power Systems Corporation Power module with voltage overshoot limiting
JP4430497B2 (ja) 2004-09-17 2010-03-10 ニチコン株式会社 半導体モジュール
US9219164B2 (en) * 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
WO2015121899A1 (ja) * 2014-02-11 2015-08-20 三菱電機株式会社 電力用半導体モジュール
JP2015162609A (ja) * 2014-02-27 2015-09-07 株式会社東芝 半導体装置
JP6373702B2 (ja) 2014-09-26 2018-08-15 株式会社日立製作所 半導体パワーモジュール及び半導体駆動装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11509220B2 (en) 2019-06-27 2022-11-22 Renesas Electronics Corporation Electronic device with reduced parasitic inductance
WO2022014300A1 (ja) * 2020-07-13 2022-01-20 ローム株式会社 半導体装置、および半導体装置の製造方法
WO2022215357A1 (ja) * 2021-04-06 2022-10-13 三菱重工業株式会社 半導体装置

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