KR101585306B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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다쿠야 가도구치
신고 이와사키
다카노리 가와시마
도모미 오쿠무라
마사요시 니시하타
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도요타지도샤가부시키가이샤
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Abstract

반도체 장치는, 제1 반도체 소자(10); 상기 제1 반도체 소자의 하면 측의 전극(11)에 전기적으로 접속되어 있으며 도전체로 형성된 제1 후판부(31); 상기 제1 반도체 소자의 주면과 주면이 대면하도록 배치된 제2 반도체 소자(20); 상기 제2 반도체 소자의 하면 측의 전극(21)에 전기적으로 접속되어 있으며 도전체로 형성된 제2 후판부(32); 상기 제1 반도체 소자의 상면 측의 전극(12)에 전기적으로 접속되어 있으며 도전체로 형성된 제3 후판부(41); 상기 제2 반도체 소자의 상면 측의 전극(22)에 전기적으로 접속되어 있으며 도전체로 형성된 제4 후판부(42); 상기 제2 후판부에 설치되며 도전체로 형성되고 상기 제2 후판부보다 얇은 제1 박판부(33, 34); 및 상기 제3 후판부에 설치되며 도전체로 형성되고 상기 제3 후판부보다 얇은 제2 박판부(43, 44)를 포함한다. 상기 제1 박판부와 상기 제2 박판부는 서로 고착되어 전기적으로 접속되어 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
인버터, 컨버터 등의 전력 변환 회로나 전력 제어 회로의 기능을 가진 전력 기기의 수요 증대로 인해, 파워 반도체 소자를 가진 파워 반도체 장치 및 파워 반도체 장치를 탑재한 파워 반도체 모듈의 수요가 증가하고 있다.
파워 반도체 소자로서, 절연 게이트 바이폴라 트랜지스터(IGBT)가 사용된다. IGBT는 바이폴라 트랜지스터의 베이스를 전계 효과 트랜지스터("FET"라 함)의 게이트로 대체한 반도체 소자이다. IGBT는 전류 구동 시스템의 바이폴라 트랜지스터의 고속성 및 내전력성과, 전압 구동 시스템의 바이폴라 트랜지스터의 전력 절약성을 겸비하고 있다.
이러한 IGBT 2개를 고위 전원과 저위 전원 사이에 직렬로 접속한 예가 일본 특허 출원 공개 번호 제2001-308263 호(JP 2001-308263 A)에 개시되어 있다. 하이 사이드(high side) 측과 로우 사이드(low side) 측에 대응하는 2개의 IGBT가 좌우로 나란하게 설치된다. 하이 사이드 측의 IGBT는 상하 반전된 상태로 설치되고, 로우 사이드 측의 IGBT는 상하 반전되지 않은 상태로 설치된다. 하이 사이드 측의 IGBT의 고위 전원 측의 주 전극면은 하이 사이드 측의 금속판인 하이 사이드 판에 접속된다. 하이 사이드 측의 IGBT의 저위 전원 측의 주 전극면과 로우 사이드 측의 IGBT의 고위 전원 측의 주 전극면은 하이 사이드 측과 로우 사이드 측 사이의 중간 금속판인 미들 사이드 판에 접속된다. 로우 사이드 측의 IGBT의 저위 전원 측의 주 전극면은 로우 사이드 측의 금속판인 로우 사이드 판에 접속된다.
그러나, 상술한 반도체 장치에는 다음과 같은 문제가 있다.
하이 사이드 측의 IGBT와 로우 사이드 측의 IGBT 중 하나가 상하 반전되고, 다른 하나는 상하 반전되지 않는다. 이에 따라, IGBT를 배치할 때, IGBT들 중 하나를 상하 반전하는 공정이 추가되어야만 한다.
또한, IGBT의 고위 전원 측의 전극면에 컬렉터 전극이 형성되고, IGBT의 저위 전원 측의 전극면에 에미터 전극이 형성되는 경우, 에미터 전극 측에 방열 또는 높이 조정을 위한 스페이서가 설치될 수 있다. 또한, 스페이서와 미들 사이드 판 뿐만 아니라, 하이 사이드 측의 IGBT의 에미터 전극과 스페이서가, 예를 들어, 납땜 접합에 의해 전기적으로 및 열적으로 접속된다. 또한, 스페이서와 로우 사이드 판 뿐만 아니라, 로우 사이드 측의 IGBT의 에미터 전극과 스페이서도, 예를 들어, 납땜 접합에 의해 전기적으로 및 열적으로 접속된다.
전술한 바와 같이, 하나의 IGBT가 상하 반전되는 경우, IGBT들의 접합 개소들의 높이가 하이 사이드 측에 있는 것과 로우 사이드 측에 있는 것이 다르다. 예를 들면, 납땜 접합 개소의 보이드 검사를 실시할 때와 같이, 접합 개소에서 접합 상태를 검사할 때, 각각의 접합 개소 높이에 대해 초점을 설정하여 검사를 실시하여야만 한다. 따라서, 검사를 실시하는데 많은 시간이 소요된다.
EP 2 028 693 A에는 동일 평면에 병렬로 배치된 한 쌍의 반도체 칩; 하나의 반도체 칩의 컬렉터 측의 면에 접합된 고전압 버스 바; 본딩 와이어에 의해 다른 하나의 반도체 칩의 에미터 측의 면에 접속된 저전압 버스 바; 본딩 와이어에 의해 상기 반도체 칩의 에미터 측의 면에 접속된 제1 금속 배선 보드; 상기 반도체 칩의 컬렉터 측의 면에 접합된 제2 금속 배선 보드; 상기 제1 금속 배선 보드에 접속된 제3 금속 배선 보드; 상기 제2 금속 배선 보드의 단부로부터 굴곡됨으로써 접속된 제4 금속 배선 보드; 및 상기 제3 금속 배선 보드의 단부와 상기 제4 금속 배선 보드의 단부 각각으로부터 연장하는 출력 단자를 가진 출력 버스 바로 구성된 반도체 장치가 개시되어 있다.
또한, 상술한 문제점은 2개의 IGBT가 병렬로 배치되는 반도체 장치에서도 공통된 문제점이다. 또한, 상술한 문제점은 IGBT에 한정되지 않으며, 3단자 소자 또는 2단자 소자를 비롯한 각종 반도체 소자 2개가 직렬 또는 병렬로 접속되는 반도체 장치에서도 공통된 문제점이다.
본 발명은, 반도체 소자를 배치할 때, 반도체 소자를 상하 반전할 필요가 없으며, 이에 따라, 검사 시간을 단축할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 제1 양태는 반도체 장치에 관한 것이다. 이 반도체 장치는 제1 반도체 소자; 상기 제1 반도체 소자의 하면 측의 전극에 전기적으로 접속되어 있으며 도전체로 형성된 제1 후판부; 상기 제1 반도체 소자의 주면과 주면이 대면하도록 배치된 제2 반도체 소자; 상기 제2 반도체 소자의 하면 측의 전극에 전기적으로 접속되어 있으며 도전체로 형성된 제2 후판부; 상기 제1 반도체 소자의 상면 측의 전극에 전기적으로 접속되어 있으며 도전체로 형성된 제3 후판부; 상기 제2 반도체 소자의 상면 측의 전극에 전기적으로 접속되어 있으며 도전체로 형성된 제4 후판부; 상기 제2 후판부에 설치되며 도전체로 형성되고 상기 제2 후판부보다 얇은 제1 박판부; 및 상기 제3 후판부에 설치되며 도전체로 형성되고 상기 제3 후판부보다 얇은 제2 박판부를 포함한다. 상기 제1 박판부와 상기 제2 박판부는 서로 고착되어 전기적으로 접속되어 있다.
이 반도체 장치에서, 상기 제1 박판부는 상기 제2 후판부의 상기 제1 후판부 측에 설치될 수 있으며, 상기 제2 박판부는 상기 제3 후판부의 상기 제4 후판부 측에 설치될 수 있고, 상기 제1 박판부와 상기 제2 박판부는 상기 제1 반도체 소자의 두께 방향에서 상기 제1 후판부의 위치와 상기 제3 후판부의 위치 사이의 위치에서 전기적으로 접속될 수 있다.
이 반도체 장치에서, 상기 제1 박판부와 상기 제2 박판부는 상기 제1 반도체 소자의 두께 방향에서 상기 제1 후판부의 위치와 상기 제3 후판부 위치 사이의 중간 위치에서 전기적으로 접속될 수 있다.
전술한 반도체 장치에서, 상기 제1 박판부는 상기 제2 후판부의 상기 제1 후판부 측에 설치될 수 있으며, 상기 제2 박판부는 상기 제3 후판부의 상기 제4 후판부 측에 설치될 수 있고, 상기 제2 박판부는 상기 제3 후판부의 하면과 동일 평면을 갖고 수평으로 연장될 수 있으며, 상기 제1 박판부는 상기 제2 박판부의 하면에 접촉하는 접합면을 형성하도록 상방으로 굴곡된 형상부를 포함할 수 있다.
전술한 반도체 장치는 상기 제1 반도체 소자, 상기 제2 반도체 소자, 상기 제1 박판부 및 상기 제2 박판부를 덮는 수지를 포함할 수도 있다.
이 반도체 장치는 상기 제1, 제2, 제3 및 제4 후판부들 중 하나에 전기적으로 접속되어 상기 수지의 외부에 노출되는 외부 리드를 포함할 수도 있고, 상기 제1 박판부와 상기 제2 박판부는 각각 상기 외부 리드의 두께와 동일하거나 그보다 두꺼운 두께를 가질 수 있다.
전술한 반도체 장치는 상기 제1 후판부에 상기 제1 반도체 소자로부터 소정 간격으로 배치된 제3 반도체 소자를 포함할 수도 있고, 상기 수지의 측면은, 상기 소정 간격을 포함하는 범위에서, 상기 제2 박판부의 반대측에 내측으로 오목한 홈부를 가질 수 있다.
전술한 반도체 장치는 상기 제2 후판부에 상기 제2 반도체 소자로부터 소정 간격으로 배치된 제4 반도체 소자를 포함할 수도 있고, 상기 수지의 측면은, 상기 소정 간격을 포함하는 범위에서, 상기 제1 박판부의 반대측에 내측으로 오목한 홈부를 가질 수 있다.
전술한 반도체 장치에서, 상기 제1 박판부에 형성되어 상기 제2 박판부의 하면에 접촉하는 접합면과 상기 제2 박판부에 형성되어 상기 제1 박판부의 상면에 접촉하는 접합면 중 적어도 하나의 범위에 그루브가 형성될 수 있다.
본 발명의 제2 양태는 반도체 장치에 관한 것이다. 이 반도체 장치는 제1 반도체 소자; 상기 제1 반도체 소자와 동일한 방향을 향하고 있으며, 상기 제1 반도체 소자의 일 면과 동일한 측의 면인 동일 측면이 상기 제1 반도체 소자의 상기 일 면과 실질적으로 동일한 높이가 되도록 설치된 제2 반도체 소자; 상기 제1 반도체 소자의 상기 일 면에 전기적으로 접속되어 있으며 도전체로 형성된 제1 후판부; 상기 제2 반도체 소자의 상기 동일 측면에 전기적으로 접속되어 있으며 도전체로 형성된 제2 후판부; 상기 제1 반도체 소자의 상기 일 면의 반대측의 면에 전기적으로 접속되어 있으며 도전체로 형성된 제3 후판부; 상기 제2 반도체 소자의 상기 동일 측면의 반대측의 면에 전기적으로 접속되어 있으며 도전체로 형성된 제4 후판부; 상기 제1 후판부 및 상기 제2 후판부보다 얇은 도전체로 형성되고 상기 제1 후판부 및 상기 제2 후판부에 전기적으로 접속된 제1 박판부; 및 상기 제3 후판부 및 상기 제4 후판부보다 얇은 도전체로 형성되고 상기 제3 후판부 및 상기 제4 후판부에 전기적으로 접속된 제2 박판부를 포함한다.
이 반도체 장치에서, 상기 제2 반도체 소자는 상기 제1 반도체 소자와 동일한 종류의 반도체 소자일 수 있으며, 상기 제1 반도체 소자의 상기 일 면과 상기 제2 반도체 소자의 상기 동일 측면에 제1 전극이 형성될 수 있고, 상기 제1 반도체 소자의 상기 일 면의 반대측의 면과 상기 제2 반도체 소자의 상기 동일 측면의 반대측의 면에 제2 전극이 형성될 수 있으며, 상기 제1 후판부는 상기 제1 반도체 소자의 상기 제1 전극에 전기적으로 접속될 수 있고, 상기 제2 후판부는 상기 제2 반도체 소자의 상기 제1 전극에 전기적으로 접속될 수 있으며, 상기 제3 후판부는 상기 제1 반도체 소자의 상기 제2 전극에 전기적으로 접속될 수 있고, 상기 제4 후판부는 상기 제2 반도체 소자의 상기 제2 전극에 전기적으로 접속될 수 있다.
이 반도체 장치에서, 상기 제1 반도체 소자와 상기 제2 반도체 소자는 모두 IGBT일 수 있으며, 상기 제1 전극은 컬렉터 전극일 수 있고, 상기 제2 전극은 에미터 전극일 수 있다.
본 발명의 제3 양태는 반도체 장치의 제조 방법에 관한 것이다. 이 반도체 장치의 제조 방법은, 제1 후판부, 제2 후판부, 및 상기 제1 후판부와 상기 제2 후판부 사이에 설치되며 상기 제1 후판부 및 상기 제2 후판부 모두 보다 얇은 제1 박판부를 포함하며 도전체로 형성된 제1 도전판을, 상기 제1 후판부가 제1 반도체 소자의 일 면에 접촉하고, 상기 제2 후판부가 상기 제1 반도체 소자와 동일한 방향을 향하도록 설치된 제2 반도체 소자의 상기 일 면과 동일한 측의 면인 동일 측면에 접촉하도록, 배치하는 제1 단계; 제3 후판부, 제4 후판부, 및 상기 제3 후판부와 상기 제4 후판부 사이에 설치되며 상기 제3 후판부 및 상기 제4 후판부 모두 보다 얇은 제2 박판부를 포함하며 도전체로 형성된 제2 도전판을, 상기 제3 후판부가 제1 반도체 소자의 상기 일 면의 반대측의 면에 접촉하고, 상기 제4 후판부가 상기 제2 반도체 소자의 상기 동일 측면의 반대측의 면에 접촉하도록, 배치하는 제2 단계; 및 상기 제1 반도체 소자의 상기 일 면을 상기 제1 후판부와 전기적으로 접속하고, 상기 제1 반도체 소자의 상기 일 면의 반대측의 면을 상기 제3 후판부와 전기적으로 접속하며, 상기 제2 반도체 소자의 상기 동일 측면을 상기 제2 후판부와 전기적으로 접속하고, 상기 제2 반도체 소자의 상기 동일 측면의 반대측의 면을 상기 제4 후판부와 전기적으로 접속하는 제3 단계를 포함한다.
전술한 반도체 장치의 제조 방법은, 상기 제1 박판부를 상기 제1 후판부로부터 절단하고, 상기 제2 박판부를 상기 제4 후판부로부터 절단하며, 절단된 상기 제1 박판부와 절단된 상기 제2 박판부를 접촉시키는 제4 단계; 및 서로 접촉되어 있는 상기 제1 박판부와 상기 제2 박판부를 전기적으로 접속하는 제5 단계를 포함할 수도 있다.
전술한 반도체 장치의 제조 방법에서, 상기 제1 후판부의 일면, 상기 제2 후판부의 일 면 및 상기 제1 박판부의 일 면은 동일한 높이일 수 있고; 상기 제1 단계는, 상기 제1 후판부의 상기 일 면이 상기 제1 반도체 소자에 접촉하고, 상기 제2 후판부의 상기 일 면이 상기 제2 반도체 소자에 접촉하도록, 상기 제1 도전판을 배치하는 단계를 포함할 수 있으며; 상기 제3 후판부의 일면, 상기 제4 후판부의 일 면 및 상기 제2 박판부의 일 면은 동일한 높이일 수 있고; 및 상기 제2 단계는, 상기 제3 후판부의 상기 일 면이 상기 제1 반도체 소자에 접촉하고, 상기 제4 후판부의 상기 일 면이 상기 제2 반도체 소자에 접촉하도록, 상기 제2 도전판을 배치하는 단계를 포함할 수 있다.
전술한 반도체 장치의 제조 방법에서, 상기 제2 반도체 소자는 상기 제1 반도체 소자와 동일한 종류의 반도체 소자일 수 있으며, 상기 제1 반도체 소자의 상기 일 면과 상기 제2 반도체 소자의 상기 동일 측면에 제1 전극이 형성될 수 있고; 상기 제1 반도체 소자의 상기 일 면의 반대측의 면과 상기 제2 반도체 소자의 상기 동일 측면의 반대측의 면에 제2 전극이 형성될 수 있으며; 및 상기 제3 단계는 상기 제1 반도체 소자의 상기 제1 전극을 상기 제1 후판부에 전기적으로 접속하고, 상기 제1 반도체 소자의 상기 제2 전극을 상기 제3 후판부에 전기적으로 접속하며, 상기 제2 반도체 소자의 상기 제1 전극을 상기 제2 후판부에 전기적으로 접속하고, 및 상기 제2 반도체 소자의 상기 제2 전극을 상기 제4 후판부에 전기적으로 접속하는 단계를 포함할 수 있다.
이 반도체 장치의 제조 방법에서, 상기 제1 반도체 소자와 상기 제2 반도체 소자는 모두 IGBT일 수 있으며, 상기 제1 전극은 컬렉터 전극일 수 있고, 상기 제2 전극은 에미터 전극일 수 있다.
본 발명의 다양한 양태들에 의한 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 반도체 소자를 배치할 때, 반도체 소자를 상하 반전하는 공정이 필요하지 않으므로, 검사 시간을 단축할 수 있다.
이하, 본 발명의 실시예의 특징, 장점 및 기술적·산업적 의의에 대해 첨부도면을 참조하여 구체적으로 설명하며, 도면에서 동일한 요소는 동일한 참조번호로 표시되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 모식적으로 나타낸 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 나타내는 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 모식적으로 나타낸 평면도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서 사용되는 리드 프레임의 구성을 모식적으로 나타낸 단면도이다.
도 5a 내지 도 5c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도(파트 1)이다.
도 6a 내지 도 6c은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도(파트 2)이다.
도 7은 비교예에 따른 반도체 장치의 구성을 모식적으로 나타낸 단면도이다.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치를 구비한 파워 컨트롤 유닛의 구성을 나타낸 사시도이다.
도 9는 본 발명의 제1 실시예의 변형예에 따른 반도체 장치의 구성을 모식적으로 나타낸 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 모식적으로 나타낸 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 구성을 나타낸 회로도이다.
도 12a 및 도 12b는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 반도체 장치의 일례를 나타낸 외관 사시도이다.
도 14는 도 13의 A-A선을 따라 취한 단면을 나타내는, 제3 실시예에 따른 반도체 장치의 단면 블록도이다.
도 15는 본 발명의 제3 실시예에 따른 반도체 장치의 제1 박판부들 간의 접합부를 나타낸 확대도이다.
도 16은 본 발명의 제3 실시예에 따른 반도체 장치의 하측의 후판부와 후판부의 구성을 나타낸 사시도이다.
도 17은 본 발명의 제3 실시예에 따른 반도체 장치의 수지 봉지 후 완제품의 일례를 나타낸 도면이다.
도 18은 본 발명의 제3 실시예에 따른 반도체 장치의 내부 구조를 나타낸 사시도이다.
도 19a 및 도 19b는, 용해된 봉지 수지를 금형에 주입하여 몰드 성형을 실시할 때, 수지 유동 해석 결과를 나타낸 도면으로서, 도 19a는 홈부가 존재하지 않는 제3 실시예의 비교예에 따른 반도체 장치의 몰드 성형시의 수지 유동 해석 결과를 나타낸 도면이고, 도 19b는 홈부가 존재하는 제3 실시예에 따른 반도체 장치의 몰드 성형시의 수지 유동 해석 결과를 나타낸 도면이다.
다음으로, 첨부도면을 참조하여, 본 발명의 실시예에 대해 설명한다.
(제1 실시예)
먼저, 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법을 설명한다. 본 실시예에 따른 반도체 장치는 반도체 소자로서 절연-게이트 바이폴라 트랜지스터(이하, "IGBT"라 함)를 갖는다.
먼저, 본 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 실시예에 따른 반도체 장치의 구성을 모식적으로 나타낸 단면도이다.
반도체 장치(100)는 제1 반도체 소자(10), 제2 반도체 소자(20), 제1 후판부(31), 제2 후판부(32), 제1 박판부(33) 제3 후판부(41), 제4 후판부(42), 제2 박판부(43), 제1 제어 전극 단자(51), 제2 제어 전극 단자(52) 및 봉지 수지부(53)를 포함한다.
제1 반도체 소자(10)와 제2 반도체 소자(20)는 동일한 종류의 IGBT이다. 이하의 설명에서, 제1 반도체 소자(10) 및 제2 반도체 소자(20)를 각각 "IGBT(10)" 및 "IGBT(20)"라 할 수도 있다.
IGBT(10)는 컬렉터 전극(11), 에미터 전극(12) 및 게이트 전극(13)을 갖는다. 컬렉터 전극(11)은 일 면(10a)에 형성되어 있다. 에미터 전극(12)과 게이트 전극(13)은 상기 면(10a)의 반대측의 면(10b)에 형성되어 있다.
IGBT(20)는 컬렉터 전극(21), 에미터 전극(22) 및 게이트 전극(23)을 갖는다. 컬렉터 전극(21)은 상기 면(10a)과 동일한 측의 면(20a)에 형성되어 있다. 에미터 전극(22)과 게이트 전극(23)은 상기 면(20a)의 반대측의 면(20b)에 형성되어 있다. 즉, IGBT(20)는 IGBT(10)와 동일한 방향을 향하도록 설치되어 있다.
IGBT(20)는, 면(20a)이 IGBT(10)의 면(10a)과 실질적으로 동일한 높이가 되도록, 설치되어 있다.
제1 후판부(31)는 도전체로 형성되며, 접합재(11a)를 통해 IGBT(10)의 컬렉터 전극(11)에 전기적으로 접속되어 있다. 제2 후판부(32)는 도전체로 형성되며, 접합재(21a)를 통해 IGBT(20)의 컬렉터 전극(21)에 전기적으로 접속되어 있다. 제1 후판부(31)와 제2 후판부(32)는 동일한 두께일 수 있다.
제1 박판부(33)는 제2 후판부(32)의 제1 후판부(31) 측에 설치되어 있으며, 도전체로 형성되고, 제1 후판부(31) 및 제2 후판부(32) 모두 보다 얇다. 도 4를 참조하여 후술하는 바와 같이, 제1 후판부(31) 및 제2 후판부(32)의 두께(T1)는, 예를 들면, 2 내지 3㎜일 수 있으며, 제1 박판부(33)의 두께(T2)는, 예를 들면, 0.5㎜일 수 있다.
또한, 본 실시예에 따른 반도체 장치의 제조 방법에서 후술하는 바와 같이, 제1 후판부(31)와 제1 박판부(33)가 설치된 제2 후판부(32) 사이에서 제1 리드 프레임(30)이 절단된다. 따라서, 제1 후판부(31), 제2 후판부(32) 및 제1 박판부(33)는 동일한 종류의 도전체로 형성될 수 있고, 제2 후판부(32)와 제1 박판부(33)는 일체로 형성될 수 있다. 도전체는, 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al) 등의 금속판, 또는 은(Ag), 금(Au) 등이 도금된 Cu, Ni, Al 등의 금속판으로 형성될 수 있다.
또한, 접합재(11a, 21a)로서, 예를 들면, 주석계 땜납을 사용할 수 있다.
제3 후판부(41)는 도전체로 형성되며, 스페이서(14)를 통해 IGBT(10)의 에미터 전극(12)에 전기적으로 접속되어 있다. 즉, 제3 후판부(41)는 접합재(14a)를 통해 스페이서(14)에 전기적으로 접속되고, 스페이서(14)는 접합재(12a)를 통해 IGBT(10)의 에미터 전극(12)에 전기적으로 접속되어 있다.
제4 후판부(42)는 도전체로 형성되며, 스페이서(24)를 통해 IGBT(20)의 에미터 전극(22)에 전기적으로 접속되어 있다. 즉, 제4 후판부(42)는 접합재(24a)를 통해 스페이서(24)에 전기적으로 접속되고, 스페이서(24)는 접합재(22a)를 통해 IGBT(20)의 에미터 전극(22)에 전기적으로 접속되어 있다.
제2 박판부(43)는 제3 후판부(41)의 제4 후판부(42) 측에 설치되어 있으며, 도전체로 형성되고, 제3 후판부(41) 및 제4 후판부(42) 모두 보다 얇다. 도 4를 참조하여 후술하는 바와 같이, 제3 후판부(41) 및 제4 후판부(42)의 두께(T1)는, 예를 들면, 2 내지 3㎜일 수 있으며, 제2 박판부(43)의 두께(T2)는, 예를 들면, 0.5㎜일 수 있다.
또한, 본 실시예에 따른 반도체 장치의 제조 방법에서 후술하는 바와 같이, 제3 후판부(41)와 제2 박판부(43)가 설치된 제4 후판부(42) 사이에서 제2 리드 프레임(40)이 절단된다. 따라서, 제3 후판부(41), 제4 후판부(42) 및 제2 박판부(43)는 동일한 종류의 도전체로 형성될 수 있고, 제3 후판부(41)와 제2 박판부(43)는 일체로 형성될 수 있다. 도전체는, 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al) 등의 금속판, 또는 은(Ag), 금(Au) 등이 도금된 Cu, Ni, Al 등의 금속판으로 형성될 수 있다.
또한, 접합재(12a, 14a, 22a, 24a)로서, 예를 들면, 주석계 땜납을 사용할 수 있다.
제1 박판부(33)는 IGBT(10, 20)의 두께 방향에서 제2 후판부(32) 측으로부터 제4 후판부(42) 측을 향해 굴곡되어 있다. 제2 박판부(43)는 IGBT(10, 20)의 두께 방향에서 제3 후판부(41) 측으로부터 제1 후판부(31) 측을 향해 굴곡되어 있다. 그리고, 제1 박판부(33)와 제2 박판부(43)는 IGBT(10, 20)의 두께 방향에서 제1 후판부(31)의 위치와 제3 후판부(41)의 위치 사이의 중간 위치에서 전기적으로 접속되어 있다. 즉, 제1 박판부(33)와 제2 박판부(43)는 IGBT(10, 20)의 두께 방향에서 제2 후판부(32)의 위치와 제4 후판부(42)의 위치 사이의 중간 위치에서 전기적으로 접속되어 있다. 또한, 제1 박판부(33)와 제2 박판부(43)는 IGBT(10, 20)의 두께 방향에서 제2 후판부(32)의 위치와 제3 후판부(41)의 위치 사이의 중간 위치에서 전기적으로 접속되어 있다.
제1 제어 전극 단자(51)는, 예를 들어, Al 와이어, Au 와이어 등으로 형성된 본딩 와이어(51a)를 통해 IGBT(10)의 게이트 전극(13)에 전기적으로 접속되어 있다. 제2 제어 전극 단자(52)는, 예를 들어, Al 와이어, Au 와이어 등으로 형성된 본딩 와이어(52a)를 통해 IGBT(20)의 게이트 전극(23)에 전기적으로 접속되어 있다.
봉지 수지부(53)는 IGBT(10, 20), 후판부(31, 32, 41, 42), 박판부(33, 43) 및 제어 전극 단자(51, 52)를 부분적으로 또는 전체적으로 봉지하도록 설치되어 있다. 도 1에 도시된 바와 같이, 예를 들면, IGBT(10, 20)는 전체적으로 봉지되어 있다.
또한, 도 1에서, 제1 박판부(33)와 제2 박판부(43)가 표면에 노출되지 않도록, 제1 박판부(33) 아래에 있는 부분과 제2 박판부(43) 위에 있는 부분을 봉지 수지부(53)가 덮고 있다. 이에 따라, 제1 후판부(31)와 제2 후판부(32) 사이의 거리 및 제3 후판부(41)와 제4 후판부(42) 사이의 거리가 절연체인 봉지 수지부(53)로 채워짐으로써, 제1 후판부(31)와 제2 후판부(32) 사이 및 제3 후판부(41)와 제4 후판부(42) 사이의 연면 거리(creepage distance)를 확보할 수 있으며, 이에 따라, 절연성을 높일 수 있다.
이러한 방식으로, 본 실시예에 따른 반도체 장치(100)에서는 제1 후판부(31)와 제2 후판부(32) 사이의 절연성 및 제3 후판부(41)와 제4 후판부(42) 사이의 절연성을 확보할 수 있으며, 이에 따라, 이들을 접근시켜 배치할 수 있으므로, 반도체 장치(100) 전체를 소형화할 수 있다.
도 2는 본 실시예에 따른 반도체 장치의 구성을 나타내는 회로도이다. 도 2에서, 점선으로 둘러싸인 영역 I은 도 1에 나타낸 반도체 장치를 포함하며, 일점 쇄선으로 둘러싸인 영역 Ⅱ, Ⅲ은 각각 IGBT(10, 20)로 간주될 수 있다.
도 2에 나타낸 전기 회로는 고위 측 전원과 저위 측 전원 사이에 인버터 회로가 설치된 것이다. 이 전기 회로에서, 점선으로 둘러싸인 영역 I에 나타낸 전기 회로는 IGBT(10, 20) 이외에 다이오드(15, 25)를 포함한다. 다이오드(15, 25)는 각각 IGBT(10, 20)에 역병렬로 접속되어 있다. 즉, 점선으로 둘러싸인 영역 I에 나타낸 전기 회로는 본 실시예에 따른 반도체 장치를 포함하는 인버터 회로인 반도체 모듈로 간주될 수 있다.
IGBT(10)의 컬렉터 전극(11)에는 고위 측 전원에 접속하기 위한 고위 측 전원 접속 단자(16)가 전기적으로 접속되어 있다. 고위 측 전원 접속 단자(16)는 반도체 장치(100)의 제1 후판부(31)에 전기적으로 접속되어 있다.
IGBT(20)의 에미터 전극(22)에는 저위 측 전원에 접속하기 위한 저위 측 전원 접속 단자(26)가 전기적으로 접속되어 있다. 저위 측 전원 접속 단자(26)는 반도체 장치(100)의 제4 후판부(42)에 전기적으로 접속되어 있다.
IGBT(10)의 게이트 전극(13)에는 제1 제어 전극 단자(51)가 전기적으로 접속되어 있고, IGBT(20)의 게이트 전극(23)에는 제2 제어 전극 단자(52)가 전기적으로 접속되어 있다.
IGBT(10)의 에미터 전극(12)과 IGBT(20)의 컬렉터 전극(21) 사이에는 출력 단자(54)가 전기적으로 접속되어 있다. 출력 단자(54)는 반도체 장치(100)의 제2 후판부(32) 및 제3 후판부(41)에 전기적으로 접속되어 있다.
도 3은 본 실시예에 따른 반도체 장치의 구성을 모식적으로 나타낸 평면도이다. 도 3은 도 1을 참조하여 설명한 반도체 장치를 도 1의 위에서 본, 즉, 후판부(41, 42) 측으로부터 위에서 본 도면이다.
IGBT(10)와 IGBT(20)는 동일한 방향을 향하여 나란하게 설치되어 있다. IGBT(10)의 에미터 전극(12) 측에는 제3 후판부(41)를 통해 제2 박판부(43)가 전기적으로 접속되어 있다. IGBT(20)의 컬렉터 전극(21) 측에는 제2 후판부(32)를 통해 제1 박판부(33)가 전기적으로 접속되어 있다. 제1 박판부(33)와 제2 박판부(43)는 위에서 볼 때 중첩하도록 배치되며, 전기적으로 함께 접속되어 있다.
제1 제어 전극 단자(51)와 제2 제어 전극 단자(52)는 위에서 볼 때 반도체 장치(100)의 일 측에 설치되어 있다. 제1 제어 전극 단자(51)는 IGBT(10)의 게이트 전극(13)에 전기적으로 접속되어 있고, 제2 제어 전극 단자(52)는 IGBT(20)의 게이트 전극(23)에 전기적으로 접속되어 있다.
고위 측 전원 접속 단자(16), 저위 측 전원 접속 단자(26) 및 출력 단자(54)는 반도체 장치(100)에서 제1 제어 전극 단자(51)와 제2 제어 전극 단자(52)가 설치되어 있는 측의 반대 측에 설치되어 있다. 고위 측 전원 접속 단자(16)는 제1 후판부(31)에 전기적으로 접속되어 있고, 저위 측 전원 접속 단자(26)는 제4 후판부(42)에 전기적으로 접속되어 있으며, 출력 단자(54)는 제3 후판부(41) 및 제2 후판부(32)에 전기적으로 접속되어 있다.
도 3을 참조하여 설명한 반도체 장치(100)는, 도 2를 참조하여 설명한 다이오드(15, 25)가 추가되면, 도 8을 참조하여 후술하는 반도체 모듈(110)로서 간주될 수 있다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4는 본 실시예에 따른 반도체 장치의 제조 방법에 사용되는 리드 프레임의 구성을 모식적으로 나타낸 단면도이다. 도 4는 제1 리드 프레임(30)과 제2 리드 프레임(40)이 동일한 형상을 가진 일례를 나타내고 있다.
도 5a 내지 도 5c와 도 6a 내지 도 6c는 본 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도이다. 도 5a 내지 도 6c에서, 도 1과 동일한 부분에 대해서는 동일한 참조 부호로 표시하고, 그 부분에 대한 설명은 생략할 수 있다.
먼저, 도 5a에 나타낸 공정에서는, IGBT(즉, 제1 반도체 소자)(10)와 IGBT(즉, 제2 반도체 소자)(20) 및 제1 리드 프레임(30)을 배치한다.
도 5a에 나타낸 공정에서는, 먼저, 제1 리드 프레임(30)을 배치한다.
도 4에 나타낸 바와 같이, 제1 리드 프레임(30)은 제1 후판부(31), 제2 후판부(32) 및 제1 박판부(33)를 포함한다. 제1 박판부(33)는 제1 후판부(31)와 제2 후판부(32) 사이에 설치되어 있다. 제1 후판부(31), 제2 후판부(32) 및 제1 박판부(33)는 일체로 형성되어 있다. 전술한 바와 같이, 제1 박판부(33)는 제1 후판부(31) 및 제2 후판부(32) 모두 보다 얇다. 예를 들면, 제1 후판부(31) 및 제2 후판부(32)의 두께(T1)는, 예를 들면, 2 내지 3㎜일 수 있으며, 제1 박판부(33)의 두께(T2)는, 예를 들면, 0.5㎜일 수 있다.
또한, 제1 리드 프레임(30)은, 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al) 등의 금속판, 또는 은(Ag), 금(Au) 등이 도금된 Cu, Ni, Al 등의 금속판으로 형성된 도전체를, 예를 들면, 압연 가공함으로써, 형성될 수 있다.
제1 리드 프레임(30)은 본 발명의 제1 도전판으로 간주될 수 있다.
먼저, 제1 후판부(31)의 일 면(31a), 제2 후판부(32)의 일 면(32a) 및 제1 박판부(33)의 일 면(33a)은 동일한 높이일 수 있으며, 즉, 동일한 면을 형성할 수 있다. 그 결과, 후술하는 도 6a에 나타낸 공정에서 제1 박판부(33)의 일 면(33a)의 반대측으로부터 압력을 가함으로써 제1 박판부(33)와 제1 후판부(31)를 쉽게 절단할 수 있다.
그 후, 제1 후판부(31)의 일 면(31a)이 접합재(11a)를 통해 IGBT(10)의 컬렉터 전극(11)에 접촉하도록 IGBT(10)를 배치한다. 또한, 제2 후판부(32)의 일 면(32a)이 접합재(21a)를 통해 IGBT(20)의 컬렉터 전극(21)에 접촉하도록, IGBT(20)를 배치한다. 즉, IGBT(20)가 IGBT(10)와 동일한 방향을 향하도록 배치된다.
접합재(11a, 21a)가, 예를 들어, 주석계 땜납인 경우, 도 5a에 나타낸 공정에서 열처리에 의한 납땜 접합을 실시할 수 있다. 또한, 접합재(11a, 21a)가, 예를 들어, 구리, 알루미늄 등의 금속 호일인 경우, 도 5a에 나타낸 공정에서 초음파 접합을 실시할 수 있다. 또한, 접합은 도 6a에 나타낸 공정 이후에 다른 접합재에 의한 접합과 함께 실시될 수 있다.
그 다음, 도 5b에 나타낸 공정에서는, 스페이서(14)의 일 면이 접합재(12a)를 통해 IGBT(10)의 에미터 전극(12)에 접촉하도록, 스페이서(14)를 배치한다. 또한, 스페이서(24)의 일 면이 접합재(22a)를 통해 IGBT(20)의 에미터 전극(22)에 접촉하도록, 스페이서(24)를 배치한다.
접합재(12a, 22a)가, 예를 들어, 주석계 땜납인 경우, 도 5b에 나타낸 공정에서 열처리에 의한 납땜 접합을 실시할 수 있다. 또한, 접합재(12a, 22a)가, 예를 들어, 구리, 알루미늄 등의 금속 호일인 경우, 도 5b에 나타낸 공정에서 초음파 접합을 실시할 수 있다. 또한, 접합은 도 6a에 나타낸 공정 이후에 다른 접합재에 의한 접합과 함께 실시될 수 있다.
그 다음, 도 5c에 나타내는 공정에서는, 제3 후판부(41)의 일 면(41a)이 접합재(14a)를 통해 스페이서(14)에 접하고 제4 후판부(42)의 일 면(42a)이 접합재(24a)를 통해 스페이서(24)에 접하도록, 제2 리드 프레임(40)을 배치한다.
도 4에 나타낸 바와 같이, 제2 리드 프레임(40)은 제3 후판부(41), 제4 후판부(42) 및 제2 박판부(43)를 갖는다. 제2 박판부(43)는 제3 후판부(41)와 제4 후판부(42) 사이에 설치되어 있다. 제3 후판부(41), 제4 후판부(42) 및 제2 박판부(43)는 일체로 형성되어 있다. 전술한 바와 같이, 제2 박판부(43)는 제3 후판부(41) 및 제4 후판부(42) 모두 보다 얇다. 예를 들면, 제3 후판부(41) 및 제4 후판부(42)의 두께(T1)는, 예를 들면, 2 내지 3㎜일 수 있으며, 제2 박판부(43)의 두께(T2)는, 예를 들면, 0.5㎜일 수 있다.
또한, 제2 리드 프레임(40)은, 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al) 등의 금속판, 또는 은(Ag), 금(Au) 등이 도금된 Cu, Ni, Al 등의 금속판으로 형성된 도전체를, 예를 들면, 압연 가공함으로써, 형성될 수 있다.
제2 리드 프레임(40)은 본 발명의 제2 도전판으로 간주될 수 있다.
또한, 제3 후판부(41)의 일 면(41a), 제4 후판부(42)의 일 면(42a) 및 제2 박판부(43)의 일 면(43a)은 동일한 높이일 수 있으며, 즉, 동일한 면을 형성할 수 있다. 이에 따라, 후술하는 도 6a에 나타낸 공정에서 제2 박판부(43)의 일 면(43a)의 반대측으로부터 압력을 가함으로써 제2 박판부(43)와 제4 후판부(42)를 쉽게 절단할 수 있다.
접합재(14a, 24a)가, 예를 들어, 주석계 땜납인 경우, 도 5c에 나타낸 공정에서 열처리에 의한 납땜 접합을 실시할 수 있다. 또한, 접합재(14a, 24a)가, 예를 들어, 구리, 알루미늄 등의 금속 호일인 경우, 도 5c에 나타낸 공정에서 초음파 접합을 실시할 수 있다. 또한, 접합은 도 6a에 나타낸 공정 이후에 다른 접합재에 의한 접합과 함께 실시될 수 있다.
도 5a 내지 도 5c에서 부재들의 배치는 도시되지 않은 유지 프레임에 부재들을 유지함으로써 실시될 수 있다. 이때, 도 5a 내지 도 5c의 순서는 절절하게 변경될 수 있다. 따라서, 먼저, 제2 리드 프레임(40)을 배치한 다음, 스페이서(14, 24)를 배치한 후, IGBT(10, 20)를 배치한 다음, 마지막으로, 제1 리드 프레임(30)을 배치할 수 있다. 대안적으로, 도시되지 않은 유지 프레임에 이들 모두를 함께 유지함으로써, 제1 리드 프레임(30), IGBT(10, 20), 스페이서(14, 24) 및 제2 리드 프레임(40)을 모두 함께 배치할 수 있다.
그 다음, 도 6a에 나타낸 공정에서는, 제1 박판부(33)를 제1 후판부(31)로부터 절단하고, 제2 박판부(43)를 제4 후판부(42)로부터 절단하며, 절단된 제1 박판부(33)과 제2 박판부(43)를 서로 접촉시킨다.
도 5c에 나타낸 구조를 유지한 상태에서, 도시되지 않은 프레스 등에 의해 제1 박판부(33)와 제2 박판부(43)를 상하로부터 협지하도록 압력을 가한다. 이때, 제1 박판부(33)에는 일 면(33a)의 반대측으로부터 압력이 가해지고, 제2 박판부(43)에는 일 면(43a)의 반대측으로부터 압력이 가해짐으로써, 제1 박판부(33)를 제1 후판부(31)로부터 절단하고, 제2 박판부(43)를 제4 후판부(42)로부터 절단한다. 그리고, 제1 박판부(33)와 제2 박판부(43)를 상하로부터 협지하도록 압력을 가함으로써, 제1 박판부(33)와 제2 박판부(43)를 서로 접촉시킨다.
제1 박판부(33)를 제1 후판부(31)로부터 선택적으로 절단하고 제2 박판부(43)를 제4 후판부(42)로부터 선택적으로 절단하기 위해, 먼저, 레이저 가공 등으로 이들을 선택적으로 절단하는 공정을 실시할 수 있다. 대안적으로, 제1 박판부(33)와 제1 후판부(31)의 경계 부근 영역에 압력을 가하여 제1 박판부(33)를 제1 후판부(31)로부터 선택적으로 절단할 수 있고, 제2 박판부(43)와 제4 후판부(42)의 경계 부근 영역에 압력을 가하여 제2 박판부(43)를 제4 후판부(42)로부터 선택적으로 절단할 수 있다.
그 다음, 도 6b에 나타낸 공정에서는, 서로 접촉하고 있는 제1 박판부(33)와 제2 박판부(43)를 접합한다.
제1 박판부(33)와 제2 박판부(43)가, 예를 들어, Cu, Al 등의 얇은 금속판인 경우, 초음파 접합을 실시할 수 있다. 또한, 이때, 전술한 바와 같이, 접합재(11a, 12a, 14a, 21a, 22a, 24a)를 통한 초음파 접합을 모두 함께 실시할 수 있다.
대안적으로, 도 6a에 나타낸 공정에서 제1 박판부(33)와 제2 박판부(43)를, 예를 들면, 주석계 땜납으로 이루어진 도시되지 않은 접합재를 통해 서로 접촉시킨 다음, 도 6b에 나타낸 공정에서 열처리에 의한 납땜 접합을 실시할 수 있다. 또한, 이때, 전술한 바와 같이, 접합재(11a, 12a, 14a, 21a, 22a, 24a)를 통한 납땜 접합을 모두 함께 실시할 수 있다.
도 6b에 나타낸 공정까지 공정들을 실시한 결과, IGBT(10)의 컬렉터 전극(11)을 제1 후판부(31)에 전기적으로 접속하고, IGBT(10)의 에미터 전극(12)을 스페이서(14)를 통해 제3 후판부(41)에 전기적으로 접속한다. 또한, 제1 박판부(33)와 제2 박판부(43)를 함께 전기적으로 접속한다. 또한, IGBT(20)의 컬렉터 전극(21)을 제2 후판부(32)에 전기적으로 접속하고, IGBT(20)의 에미터 전극(22)을 스페이서(24)를 통해 제4 후판부(42)에 전기적으로 접속한다.
또한, 도 6b에 나타낸 공정에서는, 제1 제어 전극 단자(51)를 배치하고, IGBT(10)의 게이트 전극(13)과 제1 제어 전극 단자(51)를, 예를 들면, Al 와이어, Au 와이어 등으로 형성된 본딩 와이어(51a)를 통해 전기적으로 접속한다. 또한, 제2 제어 전극 단자(52)를 배치하고, IGBT(20)의 게이트 전극(23)과 제2 제어 전극 단자(52)를, 예를 들면, Al 와이어, Au 와이어 등으로 형성된 본딩 와이어(52a)를 통해 전기적으로 접속한다.
그 다음, 도 6c에 나타내는 공정에서는, 예를 들면, 에폭시 수지를 사용하여 도 6b에 나타낸 구조를 봉지한다. 이때, IGBT(10, 20)와 박판부(33, 43)는 전체적으로 봉지되고, 후판부(31, 32, 41, 42)와 제어 전극 단자(51, 52)는 부분적으로 봉지된다. 이 공정을 실시함으로써, 반도체 장치(100)가 완성된다.
다음으로, 본 실시예에 따른 반도체 장치에 의해, 반도체 소자를 배치할 때 반도체 소자를 상하 반전하는 공정이 필요하지 않으며, 이에 따라, 검사 시간을 단축할 수 있다는 것을, 비교예와 대비하여 설명한다.
도 7은 비교예에 따른 반도체 장치의 구성을 모식적으로 나타낸 단면도이다.
비교예에 따른 반도체 장치(200)는 IGBT(10, 20), 제1 후판부(31) 제2 후판부(32), 제3 후판부(41), 제4 후판부(42), 제1 제어 전극 단자(51), 제2 제어 전극 단자(52) 및 봉지 수지부(53)를 포함한다.
IGBT(20), 제4 후판부(42), 제1 제어 전극 단자(51), 제2 제어 전극 단자(52) 및 봉지 수지부(53)는 제1 실시예에 따른 반도체 장치(100)의 IGBT(20), 제4 후판부(42), 제1 제어 전극 단자(51), 제2 제어 전극 단자(52) 및 봉지 수지부(53)와 각각 동일한 구조이므로, 그 설명은 생략한다. 또한, 제2 후판부(32)는, 제1 후판부(31)와 일체로 형성되어 있다는 것을 제외하고, 제1 실시예에 따른 반도체 장치(100)의 제2 후판부(32)와 동일한 구조를 갖는다.
IGBT(10)는, 스페이서(14)와의 상하 관계를 포함하여 상하 반전되어 설치되어 있다는 것을 제외하고, 반도체 장치(100)의 IGBT(10)와 동일한 구조를 갖는다. 제1 후판부(31)는, 제2 후판부(32)와 일체로 형성되어 있다는 것과 IGBT(10)의 에미터 전극(12)에 전기적으로 접속된다는 점을 제외하고, 반도체 장치(100)의 제1 후판부(31)와 동일한 구조를 갖는다. 제3 후판부(41)는, 제2 후판부(32)에 전기적으로 접속되지 않는다는 것과 IGBT(10)의 컬렉터 전극(11)에 전기적으로 접속된다는 것을 제외하고, 반도체 장치(100)의 제3 후판부(41)와 동일한 구조를 갖는다.
즉, 제3 후판부(41)는 접합재(11a)를 통해 IGBT(10)의 컬렉터 전극(11)에 전기적으로 접속되어 있다. 제1 후판부(31)는 접합재(14a), 스페이서(14) 및 접합재(12a)를 통해 IGBT(10)의 에미터 전극(12)에 전기적으로 접속되어 있다.
비교예에 따른 반도체 장치(200)의 제조 공정에서는, IGBT(10)를 배치할 때, IGBT(10)를 상하 반전하는 공정이 필요하다.
또한, 반도체 장치(200)에서는, 적어도 접합재(12a)의 높이와 접합재(22a)의 높이가 동일하지 않다. 따라서, 예를 들면, 납땜 접합 개소의 보이드 검사를 실시할 때와 같이, 접합 개소에서 접합 상태를 검사할 때, 각각의 접합재 높이에 대해 초점을 설정하여 검사를 실시하여야만 하므로, 검사를 실시하는데 많은 시간이 소요된다.
한편, 본 실시예에 따른 반도체 장치(100)에서는, IGBT(10)가 상하 반전되는 대신 IGBT(20)와 동일한 방향을 향하고 있다. 따라서, 반도체 장치(100)의 제조 공정에서, IGBT(10)를 배치할 때, IGBT(10)를 상하 반전하는 공정이 불필요하다.
또한, 반도체 장치(100)에서는, 접합재(12a)의 높이와 접합재(22a)의 높이가 동일하다. 또한, 접합재(11a)의 높이와 접합재(21a)의 높이도 동일하고, 접합재(14a)의 높이와 접합재(24a)의 높이도 동일하다. 즉, IGBT(10, 20)의 두께 방향에서 접합재(11a)의 위치와 접합재(21a)의 위치가 동일한 위치이며, 접합재(12a)의 위치와 접합재(22a)의 위치가 동일한 위치이고, 접합재(14a)의 위치와 접합재(24a)의 위치가 동일한 위치이다. 따라서, 반도체 장치(100)의 제조 공정에서, 접합 개소에서 접합 상태를 검사할 때, 초점을 설정하는 높이 위치의 수가 적기 때문에, 검사 시간을 단축할 수 있다.
도 8은 본 실시예에 따른 반도체 장치를 구비한 파워 컨트롤 유닛의 구성을 나타낸 사시도이다.
도 8에 도시된 바와 같이, 파워 컨트롤 유닛(300)은 반도체 모듈부(310)와 제어 회로 보드(320)를 포함한다.
반도체 모듈부(310)는 도 3을 참조하여 설명한 반도체 장치(100)와 도 2를 참조하여 설명한 다이오드(15, 25)를 각각 포함하는 복수의 반도체 모듈(110)들이 함께 적층되어 형성된다. 반도체 모듈(110)을 적층하는 방향은, 예를 들면, IGBT(10)의 컬렉터 전극(11) 측으로부터 IGBT(10)의 에미터 전극(12) 측을 향하는 방향일 수 있다. 또한, 이 방향은 IGBT(20)의 컬렉터 전극(21) 측으로부터 IGBT(20)의 에미터 전극(22) 측을 향하는 방향과 동일한 방향이다.
제어 회로 보드(320)는, 반도체 모듈부(310)에서, 각 반도체 모듈(110)의 제1 제어 전극 단자(51)를 포함한 각종 제어 전극 단자에 의해 형성되는 제1 리드부(101)가 설치되는 측에 설치되어 있다. 이 제어 회로 보드(320)가 설치되어 있는 측은, 반도체 모듈(110)에서, 제2 제어 전극 단자(52)를 포함한 각종 제어 전극 단자에 의해 형성되는 제2 리드부(102)가 설치되는 측과 동일한 측이다. 제1 리드부(101) 및 제2 리드부(102) 모두의 제어 전극 단자는 제어 회로 보드(320)에 형성된 도시되지 않은 관통공을 통해 제어 회로 보드(320)에 접속되어 있다.
반도체 모듈(110)의 제1 리드부(101)와 제2 리드부(102)가 설치되어 있는 측의 반대측에는 도 3을 참조하여 설명한 반도체 장치(100)의 고위 측 전원 접속 단자(16), 저위 측 전원 접속 단자(26) 및 출력 단자(54)가 설치되어 있다.
반도체 모듈(110)의 IGBT(10)와 IGBT(20)가 설치되어 있는 영역 주변에 도시되지 않은 냉각 기구가 설치될 수 있다.
반도체 모듈(110)의 출력 단자(54)가 각각 U상, V상, W상이 되도록 함께 적층된 3개의 반도체 모듈(110)들이 반도체 모듈부(310a)를 형성한다. 3개의 반도체 모듈(110)로 형성된 이러한 종류의 반도체 모듈부(310a)는, 고위 측 전원과 저위 측 전원을 포함하는 직류 전원으로부터의 전력을 3상 교류(AC) 전력으로 변환하고, 예를 들어, 하나의 교류 모터를 구동하기 위한 인버터 회로로서 사용될 수 있다. 그리고, 복수의 반도체 모듈부(310a)를 함께 적층하고 이들을 제어 회로 보드(320)와 조합함으로써, 복수의 교류 모터를 구동하기 위한 파워 컨트롤 유닛(300)을 형성할 수 있다.
상술한 파워 컨트롤 유닛(300)은 차량 뿐만 아니라, 철도, 에어컨, 엘리베이터, 냉장고 및 기타 각종 용도로 사용될 수 있다. 또한, 파워 컨트롤 유닛(300)을 형성하는 반도체 모듈(110)은 인버터 회로를 형성하는 반도체 모듈에 한정되지 않는다. 즉, 반도체 모듈(110)은, 예를 들면, DC/DC 스텝-업 컨버터 등의 기타 각종 회로를 형성할 수도 있다.
상술한 파워 컨트롤 유닛(300)도 반도체 장치(100)를 포함하고 있기 때문에, 반도체 소자를 배치할 때 반도체 소자를 상하 반전하는 공정이 필요하지 않으며, 이에 따라, 검사 시간을 단축할 수 있다.
본 실시예에서는, 제1 반도체 소자와 제2 반도체 소자에 동일한 종류의 IGBT를 사용하는 예에 대해 설명하였다. 그러나, 제1 반도체 소자와 제2 반도체 소자로서, IGBT 대신, FET(전계 효과 트랜지스터), 바이폴라 트랜지스터 등 임의의 각종 3단자 소자를 사용할 수 있다.
또한, 본 실시예에서는, 제1 반도체 소자와 제2 반도체 소자가 다른 종류의 반도체 소자일 수도 있다.
(제1 실시예의 변형예)
다음으로, 본 발명의 제1 실시예의 변형예에 따른 반도체 장치 및 그 제조 방법을 설명한다.
본 변형예에 따른 반도체 장치는 반도체 소자가 2단자 소자라는 점에서 제1 실시예에 따른 반도체 장치와 다르다.
도 9는 본 변형예에 따른 반도체 장치의 구성을 모식적으로 나타낸 단면도이다.
반도체 장치(100a)는 제1 반도체 소자(10), 제2 반도체 소자(20), 제1 후판부(31), 제2 후판부(32), 제1 박판부(33), 제3 후판부(41), 제4 후판부(42), 제2 박판부(43) 및 봉지 수지부(53)를 포함한다. 반도체 장치(100a)의 제1 반도체 소자(10)와 제2 반도체 소자(20)는, 게이트 전극이 없다는 점을 제외하고, 반도체 장치(100)의 IGBT(10, 20)와 동일한 구조를 갖는다. 동일한 구조에 대한 설명은 생략한다.
제1 반도체 소자(10)는 전극(11)과 전극(12)을 갖는다. 전극(11)은 일 면(10a)에 형성되고, 전극(12)은 일 면(10a)의 반대측의 면(10b)에 형성되어 있다. 제2 반도체 소자(20)는 전극(21)과 전극(22)을 갖는다. 전극(21)은 일 면(10a)과 동일한 측의 면(20a)에 형성되고, 전극(22)은 일 면(20a)의 반대측의 면(20b)에 형성되어 있다. 즉, 제2 반도체 소자(20)는 제1 반도체 소자(10)와 동일한 방향을 향하도록 설치되어 있다.
제1 후판부(31)는 접합재(11a)를 통해 제1 반도체 소자(10)의 전극(11)에 전기적으로 접속되어 있다. 제2 후판부(32)는 접합재(21a)를 통해 제2 반도체 소자(20)의 전극(21)에 전기적으로 접속되어 있다. 제3 후판부(41)는 스페이서(14)를 통해 제1 반도체 소자(10)의 전극(12)에 전기적으로 접속되어 있다. 제4 후판부(42)는 스페이서(24)를 통해 제2 반도체 소자(20)의 전극(22)에 전기적으로 접속되어 있다.
본 변형예에 따른 반도체 장치(100a)에서도, 반도체 소자(10, 20)들은 상하 반전되는 대신, 모두 동일한 방향을 향하고 있다. 따라서, 반도체 장치(100a)의 제조 공정에서, 제1 반도체 소자(10)를 배치할 때, 제1 반도체 소자(10)를 상하 반전하는 공정이 불필요하다.
또한, 반도체 장치(100a)에서도, 접합재(12a)의 높이와 접합재(22a)의 높이가 동일하다. 또한, 접합재(11a)의 높이와 접합재(21a)의 높이도 동일하고, 접합재(14a)의 높이와 접합재(24a)의 높이도 동일하다. 즉, 반도체 소자(10, 20)의 두께 방향에서 접합재(11a)의 위치와 접합재(21a)의 위치가 동일한 위치이며, 접합재(12a)의 위치와 접합재(22a)의 위치가 동일한 위치이고, 접합재(14a)의 위치와 접합재(24a)의 위치가 동일한 위치이다. 따라서, 접합 개소에서 접합 상태를 검사할 때, 초점을 설정하는 높이 위치의 수가 적기 때문에, 검사 시간을 단축할 수 있다.
또한, 반도체 장치(100a)에서는, 제1 박판부(33)와 제2 박판부(43)가 표면에 노출되지 않도록, 제1 박판부(33)의 하부와 제2 박판부(43)의 상부를 봉지 수지부(53)가 덮고 있다. 그 결과, 제1 후판부(31)와 제2 후판부(32) 사이의 거리 및 제3 후판부(41)와 제4 후판부(42) 사이의 거리가 절연체인 봉지 수지부(53)로 채워짐으로써, 제1 후판부(31)와 제2 후판부(32) 사이 및 제3 후판부(41)와 제4 후판부(42) 사이의 연면 거리를 확보할 수 있으며, 이에 따라, 절연성을 높일 수 있다.
이러한 방식으로, 본 변형예에 따른 반도체 장치(100a)에서는 제1 후판부(31)와 제2 후판부(32) 사이의 절연성 및 제3 후판부(41)와 제4 후판부(42) 사이의 절연성을 확보할 수 있으며, 이에 따라, 이들을 접근시켜 배치할 수 있으므로, 반도체 장치(100a) 전체를 소형화할 수 있다.
본 변형예에 따른 반도체 장치에서도, 파워 컨트롤 유닛을 형성할 수 있으며, 제1 실시예에서 설명한 파워 컨트롤 유닛과 유사한 효과를 얻을 수 있다.
본 변형예에서는, 제1 반도체 소자 및 제2 반도체 소자로서 다이오드 등의 임의의 각종 2단자 소자를 사용할 수 있다.
또한, 본 변형예에서도, 제1 반도체 소자와 제2 반도체 소자가 다른 종류의 반도체 소자일 수 있다.
또한, 제1 반도체 소자(10)를 미리 상하 반전된 상태로 준비할 수 있으며, 준비된 제1 반도체 소자(10)를 그대로 배치할 수 있다. 즉, 제1 후판부(31)가 제1 반도체 소자(10)의 전극(12)에 전기적으로 접속될 수 있으며, 제3 후판부(41)가 스페이서(14)를 통해 제1 반도체 소자(10)의 컬렉터 전극(11)에 전기적으로 접속될 수 있다. 이러한 경우에서도, 반도체 소자를 배치할 때 반도체 소자를 상하 반전하는 공정이 필요하지 않으며, 이에 따라, 검사 시간을 단축할 수 있다.
(제2 실시예)
다음으로, 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명한다.
본 실시예에 따른 반도체 장치는 2개의 반도체 소자가 병렬로 접속된다는 점에서 제1 실시예에 따른 반도체 장치와 다르다.
먼저, 본 실시예에 따른 반도체 장치를 설명한다.
도 10은 본 실시예에 따른 반도체 장치의 구성을 모식적으로 나타낸 단면도이다.
반도체 장치(100b)는 제1 반도체 소자(10), 제2 반도체 소자(20), 제1 후판부(31), 제2 후판부(32), 제1 박판부(33), 제3 후판부(41), 제4 후판부(42), 제2 박판부(43), 제1 제어 전극 단자(51), 제2 제어 전극 단자(52) 및 봉지 수지부(53)를 포함한다. 반도체 장치(100b)는, 제1 후판부(31)와 제2 후판부(32)가 제1 박판부(33)를 통해 전기적으로 접속되어 있다는 점과 제3 후판부(41)와 제4 후판부(42)가 제2 박판부(43)를 통해 전기적으로 접속되어 있다는 점을 제외하고, 제1 실시예에 따른 반도체 장치(100)와 동일한 구조를 갖는다. 동일한 구조에 대한 설명은 생략한다.
제1 후판부(31), 제2 후판부(32) 및 제1 박판부(33)는 일체로 형성되어 있으며, 제1 리드 프레임(30)을 함께 형성한다. 제3 후판부(41), 제4 후판부(42) 및 제2 박판부(43)는 일체로 형성되어 있으며, 제2 리드 프레임(40)을 함께 형성한다. 제1 리드 프레임(30)과 제2 리드 프레임(40)은 도 4를 참조하여 전술한 제1 실시예의 제1 리드 프레임(30) 및 제2 리드 프레임(40)과 유사한 형상을 갖는다.
도 11은 본 실시예에 따른 반도체 장치의 구성을 나타내는 회로도이다. 도 11에서, 점선으로 둘러싸인 영역 I은 도 10에 나타낸 반도체 장치를 포함하며, 일점 쇄선으로 둘러싸인 영역 Ⅱ, Ⅲ은 각각 IGBT(10, 20)로 간주될 수 있다.
도 11에 나타낸 전기 회로는 고위 측 전원과 저위 측 전원 사이에 도 2에 나타낸 인버터 회로 2개가 병렬로 설치된 것이다. 이 전기 회로에서, 점선으로 둘러싸인 영역 I에 나타낸 전기 회로는 IGBT(10, 20) 이외에 다이오드(15, 25)를 포함한다. 다이오드(15, 25)는 각각 IGBT(10, 20)에 역병렬로 접속되어 있다. 즉, 점선으로 둘러싸인 영역 I에 나타낸 전기 회로는 본 실시예에 따른 반도체 장치를 포함하는 반도체 모듈의 고위 측의 부분으로 간주될 수 있다.
제1 반도체 소자(10)의 컬렉터 전극(11)과 제2 반도체 소자(20)의 컬렉터 전극(21)에는 고위 측 전원에 접속하기 위한 고위 측 전원 접속 단자(16)가 전기적으로 접속되어 있다. 고위 측 전원 접속 단자(16)는 반도체 장치(100b)의 제1 리드 프레임(30)에 전기적으로 접속되어 있다.
제1 반도체 소자(10)의 에미터 전극(12)과 제2 반도체 소자(20)의 에미터 전극(22)에는 출력 단자(54)가 전기적으로 접속되어 있다. 출력 단자(54)는 반도체 장치(100b)의 제2 리드 프레임(40)에 전기적으로 접속되어 있다.
제1 실시예에 따른 반도체 장치(100)와 마찬가지로, 제1 반도체 소자(10)의 게이트 전극(13)에는 제1 제어 전극 단자(51)가 전기적으로 접속되어 있고, 제2 반도체 소자(20)의 게이트 전극(23)에는 제2 제어 전극 단자(52)가 전기적으로 접속되어 있다.
본 실시예에서는, 제1 후판부(31)와 제2 후판부(32)가 제1 박판부(33)를 통해 접속되어 있다. 또한, 제3 후판부(41)와 제4 후판부(42)가 제2 박판부(43)를 통해 접속되어 있다. 제1 박판부(33)는 제1 후판부(31)와 제2 후판부(32) 모두 보다 얇기 때문에, 예를 들면, 제1 후판부(31)와 제2 후판부(32)의 높이가 다를 때 발생하는 응력을 흡수할 수 있다. 또한, 제2 박판부(43)는 제3 후판부(41)와 제4 후판부(42) 모두 보다 얇기 때문에, 예를 들면, 제3 후판부(41)와 제4 후판부(42)의 높이가 다를 때 발생하는 응력을 흡수할 수 있다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
본 실시예에 따른 반도체 장치의 제조 방법은, 도 6a 내지 도 6c를 제외하고, 도 5a 내지 도 5c 및 도 6a 내지 도 6c를 참조하여 설명한 제1 실시예에 따른 반도체 장치의 제조 방법과 동일하다. 따라서, 유사한 공정에 대한 설명은 생략한다.
본 실시예에서는, 도 5c에 나타낸 공정 이후에, 도 6a 내지 도 6c에 나타낸 공정 대신, 도 12a 및 도 12b에 나타낸 공정을 실시한다.
도 12a 및 도 12b는 본 실시예에 따른 반도체 장치의 제조 방법을 모식적으로 나타낸 단면도이다. 도 12a 및 도 12b에서, 도 10과 동일한 부분에 대해서는 동일한 부호로 표시하고, 그 부분의 설명은 생략한다.
도 12a에 나타낸 공정에서는, 제1 리드 프레임(30)과 제2 리드 프레임(40)을 절단하지 않는다. 제1 제어 전극 단자(51)를 배치한 다음, IGBT(10)의 게이트 전극(13)과 제1 제어 전극 단자(51)를, 예를 들면, Al 와이어, Au 와이어 등으로 형성된 본딩 와이어(51a)를 통해 전기적으로 접속한다. 또한, 제2 제어 전극 단자(52)를 배치한 다음, IGBT(20)의 게이트 전극(23)과 제2 제어 전극 단자(52)를, 예를 들면, Al 와이어, Au 와이어 등으로 형성된 본딩 와이어(52a)를 통해 전기적으로 접속한다.
또한, 도 12a에 나타낸 공정 이전의 공정에서 접합을 실시하지 않은 경우, 예를 들면, 납땜 접합, 초음파 접합 등으로 IGBT(10)의 컬렉터 전극(11)을 제1 후판부(31)에 전기적으로 접속하고, 예를 들면, 납땜 접합, 초음파 접합 등으로 IGBT(10)의 에미터 전극(12)을 스페이서(14)를 통해 제3 후판부(41)에 전기적으로 접속한다. 또한, IGBT(20)의 전극(21)을 제2 후판부(32)에 전기적으로 접속하고, IGBT(20)의 에미터 전극(22)을 스페이서(24)를 통해 제4 후판부(42)에 전기적으로 접속한다.
그 다음, 도 12b에 나타낸 공정에서는, 도 6c에 나타낸 공정에서와 같이, 예를 들면, 에폭시 수지를 사용하여 도 12a에 나타낸 구조를 봉지한다. 이 공정을 실시함으로써, 반도체 장치(100b)가 완성된다.
본 실시예에 따른 반도체 장치(100b)에서도, IGBT(10, 20)들은 상하 반전되는 대신, 동일한 방향을 향하고 있다. 따라서, 반도체 장치(100a)의 제조 공정에서, IGBT(10)를 배치할 때, IGBT(10)를 상하 반전하는 공정이 불필요하다.
또한, 반도체 장치(100b)에서도, 접합재(12a)의 높이와 접합재(22a)의 높이가 동일하다. 또한, 접합재(11a)의 높이와 접합재(21a)의 높이도 동일하고, 접합재(14a)의 높이와 접합재(24a)의 높이도 동일하다. 즉, IGBT(10, 20)의 두께 방향에서 접합재(11a)의 위치와 접합재(21a)의 위치가 동일한 위치이며, 접합재(12a)의 위치와 접합재(22a)의 위치가 동일한 위치이고, 접합재(14a)의 위치와 접합재(24a)의 위치가 동일한 위치이다. 따라서, 반도체 장치(100b)의 제조 공정에서, 접합 개소에서 접합 상태를 검사할 때, 초점을 설정하는 높이 위치의 수가 적기 때문에, 검사 시간을 단축할 수 있다.
본 실시예에 따른 반도체 장치에서도, 파워 컨트롤 유닛을 형성할 수 있으며, 제1 실시예에서 설명한 파워 컨트롤 유닛과 유사한 효과를 얻을 수 있다.
본 실시예에서도, 제1 반도체 소자와 제2 반도체 소자 모두에 동일한 종류의 IGBT를 사용하는 예에 대해 설명하였다. 그러나, 제1 반도체 소자와 제2 반도체 소자로서, IGBT 대신, FET, 바이폴라 트랜지스터 등 임의의 각종 3단자 소자를 사용할 수 있다.
본 실시예에서도, 제1 반도체 소자 및 제2 반도체 소자로서 다이오드 등의 각종 2단자 소자를 사용할 수 있다.
또한, 본 실시예에서도, 제1 반도체 소자와 제2 반도체 소자가 다른 종류의 반도체 소자일 수 있다.
(제3 실시예)
도 13은 본 발명의 제3 실시예에 따른 반도체 장치(100c)의 일례를 나타낸 외관 사시도이다. 제3 실시예에서는, 지금까지 설명한 실시예의 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호로 표시하고, 그 부분에 대한 설명은 생략한다.
도 13에서, 제3 실시예에 따른 반도체 장치(100c)는 제3 후판부(41), 제4 후판부(42), 봉지 수지(55), 고위 측 전원 접속 단자(16), 저위 측 전원 접속 단자(26), 출력 단자(54), 제1 제어 전극 단자(51) 및 제2 제어 전극 단자(52)를 포함한다. 도 13에서, 제3 후판부(41), 제4 후판부(42) 및 봉지 수지(55)에 의해 형성된 중앙 부분은 내부에 제1 반도체 소자(10)와 제2 반도체 소자(20)를 포함하는 반도체 소자 탑재 부분이다. 고위 측 전원 접속 단자(16), 저위 측 전원 접속 단자(26) 및 출력 단자(54)는 외부로부터의 전원 공급과 외부로의 신호 출력을 실시하는 외부 단자 부분이다. 제1 제어 전극 단자(51)와 제2 제어 전극 단자(52)는 신호를 수신하는 신호 입력 단자 부분이다.
도 13에서, 저위 측 전원 접속 단자(26)가 중앙에 배치되고 출력 단자(54)가 우측에 배치되어 있다는 점에서 제1 실시예의 도 1에 나타낸 전극 구성의 배치와 다르다. 그러나, 실질적인 회로 구성은 제1 실시예와 동일하므로, 동일한 참조 부호를 사용하고, 회로 구성에 대한 설명은 생략한다.
도 14는 도 13의 A-A선을 따라 취한 단면을 나타내는, 제3 실시예에 따른 반도체 장치(100c)의 단면 블록도이다. 도 14에서, 제3 실시예에 따른 반도체 장치는 제1 반도체 소자(10), 제2 반도체 소자(20), 제1 후판부(31), 제2 후판부(32), 제3 후판부(41), 제4 후판부(42), 스페이서(14, 24), 제1 박판부(34), 제2 박판부(44) 및 봉지 수지(55)를 포함한다.
도 14에서는, 도 1, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7, 도 9, 도 10 및 도 12a 및 도 12b와 달리, 제1 반도체 소자(10), 제2 반도체 소자(20) 및 스페이서(14, 24)의 상하에 배치된 각종 전극이 생략되어 있다. 그러나, 도 14의 구성은 도 1, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7, 도 9, 도 10 및 도 12a 및도 12b의 구성과 유사하므로, 제1 반도체 소자(10), 제2 반도체 소자(20) 및 스페이서(14, 24)의 상하에 각종 전극이 배치될 수 있다.
도 14에는 표시되어 있지 않지만, 제1 반도체 소자(10)의 상면 측과 하면 측 모두에 전극이 설치된다. 지금까지의 실시예들과 마찬가지로, 상면 측에 에미터 전극이 설치되고, 하면 측에 컬렉터 전극이 설치된다. 따라서, 제1 후판부(31)는 제1 반도체 소자(10)의 컬렉터 전극에 전기적으로 접속되고, 스페이서(14)와 제3 후판부(41)는 제1 반도체 소자(10)의 에미터 전극에 전기적으로 접속된다. 마찬가지로, 제2 반도체 소자(20)의 상면 측에 에미터 전극이 설치되고, 제2 반도체 소자(20)의 하면 측에 컬렉터 전극이 설치된다. 제2 후판부(32)는 제2 반도체 소자(20)의 컬렉터 전극에 전기적으로 접속되고, 스페이서(24)와 제4 후판부(42)는 제2 반도체 소자(20)의 에미터 전극에 전기적으로 접속된다.
또한, 제1 박판부(34)는 제2 반도체 소자(20) 아래의 제2 후판부(32)로부터 제1 반도체 소자(10) 측을 향해 연장하도록 설치되고, 제2 박판부(44)는 제1 반도체 소자(10) 위의 제3 후판부(41)로부터 제2 반도체 소자(20) 측을 향해 연장하도록 설치되어 있다. 즉, 제1 박판부(34)는 제2 반도체 소자(20)의 컬렉터 전극에 전기적으로 접속되고, 제2 박판부(44)는 제1 반도체 소자(10)의 에미터 전극에 전기적으로 접속되어 있다.
제1 실시예에 따른 반도체 장치(100, 100a)에서는 제1 박판부(33)가 상방으로 굴곡되어 있고 제2 박판부(43)가 하방으로 굴곡되어 있으며, 제1 후판부(31)와 제3 후판부(41) 사이의 간격의 실질적으로 중간 위치에서 제1 박판부(33)와 제2 박판부(43)가 접합되어 있다. 그러나, 제3 실시예에 따른 반도체 장치(100c)에서는 제2 박판부(44)가 제3 후판부(41)의 하면과 동일 표면을 갖고 수평으로 연장되어 있으며, 제1 박판부(34)만 상방으로 굴곡되어 제2 박판부(44)의 하면에 접합되어 있다는 점에서, 제1 실시예에 따른 반도체 장치(100, 100a)와 다르다.
또한, 제1 반도체 소자(10), 제2 반도체 소자(20), 제1 후판부(31) 제2 후판부(32), 제3 후판부(41), 제4 후판부(42), 제1 박판부(34) 및 제2 박판부(44)는, 제1 후판부(31)와 제2 후판부(32)의 하면들과 제3 후판부(41)와 제4 후판부(42)의 상면들만 노출되도록, 봉지 수지(55)로 모두 몰드 성형되어 있다. 제3 후판부(41)의 상면보다 낮은 제2 박판부(44)의 상면 위를 봉지 수지(55)가 둘러쌈으로써, 제2 박판부(44)를 덮고 있다.
제3 실시예에 따른 반도체 장치(100c)의 회로도는 제1 실시예에 따른 반도체 장치(100)의 도 2에 나타낸 회로도와 동일하다. 따라서, 제3 실시예에 따른 반도체 장치(100c)의 회로 구성에 대한 자세한 설명은 생략한다.
다음으로, 제3 실시예에 따른 반도체 장치(100c)의 구체적인 구성 및 기능에 대해 개별 구성 및 기능을 중심으로 보다 상세하게 설명한다.
도 15는 본 발명의 제3 실시예에 따른 반도체 장치(100c)의 박판부들 간의 접합부를 나타낸 확대도이다. 도 15는 제1 박판부(34)와 제2 박판부(44)의 접합부를 나타내고 있으며, 제1 박판부(34)의 상면의 접합면(34a)이 제2 박판부(44)의 하면의 접합면(44a)에 접합된 상태가 표시되어 있다. 제2 박판부(44)는 제3 후판부(41)로부터 하면을 동일 면으로하여 수평으로 연장되어 있다. 반면에, 제1 박판부(34)는 제2 박판부(44)와 접합되는 접합면(34a)을 형성하도록 상방으로 굴곡되어 있다. 여기서, 제2 박판부(44)의 접합면(44a)과 제1 박판부(34)의 접합면(34a) 간의 접합은 땜납 등의 접합재로 형성된다. 그 때, 여분의 접합재를 흡수하기 위해, 접합면(44a) 주위에 그루브(45)가 설치되어 있다. 그루브(45)는 접합면(44a)을 둘러싸도록 제1 박판부(34)의 하면에 형성된다. 일반적으로, 땜납 등의 접합재의 양을 조절하는 것은 매우 어렵고, 접합을 실시할 때, 접합에 필요한 것보다 더 많은 접합재가 공급될 수 있다. 그러한 경우에도, 여분의 접합재를 흡수할 수 있도록, 제2 박판부(44)의 접합면(44a) 주위에 접합재 흡수용 그루브(45)가 설치된다. 또한, 일반적으로, 그루브(45)를 형성하는 기계 가공은 쉽기 때문에, 매우 정밀한 홈(45)을 형성할 수 있다.
이러한 방식으로, 제3 실시예에 따른 반도체 장치(100c)에 의하면, 제2 박판부(44)의 접합면(44a) 주위에 그루브(45)를 형성함으로써, 여분의 접합재를 흡수할 수 있으므로, 필요한 전기적 접속을 보장할 수 있다.
도 16은 본 발명의 제3 실시예에 따른 반도체 장치의 하측의 후판부와 후판부의 구성을 나타낸 사시도이다. 도 16은 제1 후판부(31), 제2 후판부(32) 및 제2 후판부(32)에 일체화된 제1 박판부(34)를 나타나고 있다. 또한, 제1 후판부(31)로부터 앞쪽에는 고위 측 전원 접속 단자(16)가 연장되어 있고, 제1 후판부(31)의 뒤쪽에는 제1 제어 전극 단자(51)가 설치되어 있다. 마찬가지로, 제2 후판부(32)로부터 앞쪽에는 출력 단자(54)가 연장되어 있고, 제2 후판부(32)의 뒤쪽에는 제2 제어 전극 단자(52)가 설치되어 있다. 또한, 고위 측 전원 접속 단자(16)와 출력 단자(54) 사이에는 저위 측 전원 접속 단자(26)가 설치되어 있다. 저위 측 전원 접속 단자(26)는 상측에 배치된 제4 후판부(42)에 전기적으로 접속되는 접속 단자이며, 도 13에 대응시켜 표시되어 있다.
이러한 구성을 가진 하측의 전극에서, 제2 후판부(32)와 제1 박판부(34)는 상이한 형상과 두께를 갖기 때문에, 전체적으로 다른 형상을 가진 금속판으로부터 이형(異形) 부재로서 형성되어 있다. 제2 후판부(32)는 제2 반도체 소자(20)의 컬렉터 전극에 접속된 전극이며, 제2 반도체 소자(20)에 의해 발생된 열을 발산하는 방열판 역할도 한다. 따라서, 제2 후판부(32)는 제2 반도체 소자(20)의 하면 전체보다 넓은 표면적을 가지며, 제2 반도체 소자(20)의 바로 아래에 설치되고, 두껍게 형성되어 있다. 한편, 제1 박판부(34)는 제2 후판부(32)를 제3 후판부(41)에 접속하기 위한 내부 접속 리드로서의 기능을 한다. 본 실시예에 따른 반도체 장치(100c)에서는, 제1 박판부(34)가 제2 후판부(32)와 일체로 형성되어 있기 때문에, 구리의 사용량을 줄일 수 있으며, 재료 비용을 절감할 수 있다.
또한, 제1 박판부(34)가 서로 인접하여 병렬로 배치된 제1 반도체 소자(10)와 제2 반도체 소자(20)의 상하 전극들을 전극편으로 직접 접속하므로, 전기적으로 짧은 배선이다. 즉, 리드 와이어 등을 이용하면, 긴 배선이 둘러싸게 되므로, 리드 와이어의 전기 저항과 인덕턴스가 증가하고, 반도체 장치(100c)의 회로 동작이 느려지게 된다. 그러나, 본 실시예에 따른 반도체 장치(100c)에서는, 배선 길이가 짧고 리드 와이어보다 단면적이 넓은 짧은 전극편과 같은 형상의 제1 박판부(34)를 사용하여 전극들을 접속하고 있다. 따라서, 전기 저항과 인덕턴스를 감소시킴으로써, 회로 동작을 고속화할 수 있다.
또한, 도 16에서는, 제1 박판부(34)가 내부의 제1 반도체 소자(10)와 제2 반도체 소자(20)를 전기적으로 접속하고 있기 때문에, 제1 박판부(34)를 내부 리드(34)라 할 수도 있다. 또한, 고위 측 전원 접속 단자(16), 저위 측 전원 접속 단자(26) 및 출력 단자(54)는 몰드 성형으로 수지 봉지될 때 외부에 노출되는 부분이며, 외부에 전기적으로 접속되어 있으므로, 외부 리드(16, 26, 54)라 할 수도 있다. 따라서, 내부 리드(34), 외부 리드(16, 26, 54) 그리고 제1 및 제2 후판부(31, 32)의 관계는 식 (1)에 나타낸 바와 같다.
외부 리드(16, 26, 54) ≤ 내부 리드(34) < 후판부(31, 32) …(1)
즉, 내부 리드(34)의 두께는 외부 리드(16, 26, 54)의 두께 이상이며, 제1 및 제2 후판부(31, 32)보다 얇다. 내부 리드(34)의 두께를 외부 리드(16, 26, 54)의 두께 이상으로 구성한 이유는, 내부 리드(34)에 의한 인덕턴스를 감소시키고, 반도체 패키지 내부의 인덕턴스를 감소시키기 위한 것이다. 즉, 제1 반도체 소자(10)와 제2 반도체 소자(20)를 접속시키는 내부 리드(34)의 두께가 두꺼울수록, 전기 저항과 인덕턴스가 낮아지므로, 전기적으로 유리하며 회로 동작을 더 안정화하고 고속화할 수 있다. 그러나, 내부 리드(34)가 너무 두꺼우면, 굴곡하는 것(즉, 기계 가공)도 어렵고, 봉지 수지(55)로 표면을 덮는 것도 더 어렵다. 따라서, 가공의 용이성 및 봉지 수지(55)에 의한 절연성 확보를 고려하여, 내부 리드(34)를 최대한 두껍게 구성하는 것이 바람직하므로, 식 (1)에 나타낸 바와 같은 관계를 만족하도록 한다.
외부 리드(16, 26, 54)의 두께는 포괄적으로 0.3 내지 0.7㎜ 범위 이내일 수 있고, 예를 들면, 0.5㎜일 수 있다. 또한, 내부 리드(34)의 두께는 포괄적으로 0.7 내지 1.2㎜ 범위 이내일 수 있고, 예를 들면, 1.0㎜일 수 있다. 또한, 제1 및 제2 후판부(31, 32)의 두께는 포괄적으로 1.7 내지 3.5㎜ 범위 이내일 수 있고, 예를 들면, 2.0 내지 3.0㎜일 수 있다.
제1 및 제2 후판부(31, 32) 및 제3 및 제4 후판부(41, 42)가 모두 동일한 두께인 경우가 많기 때문에, 식 (1)에서 후판부를 후판부(31, 32, 41, 42)로 고쳐쓸 수 있다.
또한, 도 16에서, 제1 및 제2 제어 전극 단자(51, 52)는 외부 리드(16, 26, 54)와 대등한 박판부로 구성될 수 있다. 예를 들어, 외부 리드(16, 26, 54)의 두께가 0.5㎜인 경우, 제1 및 제2 제어 전극 단자(51, 52)들도 대략 0.5㎜로 형성될 수 있다.
도 14는 상측에 있는 제2 박판부(44)의 두께 관계도 고려하여, 본 실시예에 따른 반도체 장치(100c)의 단면 구성을 나타내고 있다. 도 14에는 제2 박판부(44)와 제1 박판부(34)의 접합부의 단면 구성이 표시되어 있으며, 제1 박판부(34)가 제2 박판부(44)보다 약간 두껍게 구성되어 있다. 이러한 방식으로, 제1 박판부(34)의 두께를 제2 박판부(44)의 두께와 다르게 구성할 수 있다. 접합부에서는 접합 후 전체 두께가 두껍기만 하면 된다. 전기적으로는 제1 박판부(34)가 제2 박판부(44)보다 두껍거나, 역으로 제2 박판부(44)가 제1 박판부(34)보다 두껍거나, 또는 양자의 두께가 동일한 경우에도 아무런 차이가 없다. 따라서, 가공이 용이한 구성을 채용할 수 있지만, 제2 박판부(44) 위에서 봉지 수지(55)가 제2 박판부(44)를 덮어 절연성을 확보하는 구성이 바람직하다. 또한, 가공 면에서, 상측의 제3 및 제4 후판부(41, 42)의 일부를 더 얇게 가공하는 것이 용이하다.
따라서, 상측의 제2 박판부(44)에서는, 식 (2)의 관계를 만족하는 것이 바람직하다.
외부 리드(16, 26, 54) ≤ 내부 리드(44) < 후판부(41, 42) …(2)
즉, 내부 리드인 제2 박판부(44)의 두께는 외부 리드(16, 26, 54)의 두께 이상이며, 후판부(41, 42)들보다 얇다. 예를 들어, 외부 리드(16, 26, 54)가 0.5㎜인 경우, 내부 리드(44)도 외부 리드(16, 26, 54)와 같이 0.5㎜일 수 있으며, 후판부(41, 42)의 두께는 2.0 내지 3.0㎜일 수 있다.
또한, 식 (2)에서, 식 (1)에서와 마찬가지로, 후판부를 후판부(31, 32, 41, 42)로 고쳐쓸 수 있다.
이러한 방식으로, 내부 리드(34, 44)의 두께를 외부 리드(16, 26, 54)의 두께 이상이며 후판부(31, 32, 41, 42)보다 얇게 구성함으로써, 패키지 내부의 인덕턴스를 감소시킬 수 있다.
또한, 도 16으로부터, 제1 후판부(31)와 제2 후판부(32)가 서로 인접하여 병렬로 비교적 가까운 거리에 배치된다는 것을 알 수 있다. 마찬가지로, 도 14로부터, 제3 후판부(41)와 제4 후판부(42)도 인접하여 비교적 가까운 거리에 배치된다는 것을 알 수 있다. 제2 박판부(44)가 비교적 서로 가까운 제3 후판부(41)와 제4 후판부(42) 사이의 공간에 배치되기 때문에, 제2 박판부(44)가 제4 후판부(42)를 향하고 있는 제3 후판부(41)의 측면 측에 설치되며, 제4 후판부(42)의 대향면을 향해 수평으로 연장하고 있다.
한편, 도 13에는 제3 실시예에 따른 반도체 장치의 몰드 성형 후의 구성이 표시되어 있다. 반도체 장치(100c)가 몰드 성형되는 경우, 제2 박판부(44)의 상부를 봉지 수지(55)가 덮음으로써, 제2 박판부(44)는 상면에 노출되지 않는다. 그 결과, 제3 후판부(41)와 제4 후판부(42) 사이의 거리가 절연체인 봉지 수지(55)로 채워짐으로써, 제3 후판부(41)와 제4 후판부(42) 사이의 연면 거리를 확보할 수 있으며, 이에 따라, 절연성을 높일 수 있다.
이러한 방식으로, 제3 실시예에 따른 반도체 장치(100c)에서는 제3 후판부(41)와 제4 후판부(42) 사이의 절연성을 확보할 수 있으며, 이에 따라, 이들을 접근시켜 배치할 수 있으므로, 반도체 장치(100c) 전체를 소형화할 수 있다.
도 17은 본 발명의 제3 실시예에 따른 반도체 장치의 수지 봉지 후 완제품의 일례를 나타낸 도면이다. 도 17에서, 반도체 장치의 본체는 봉지 수지(55)로 몰드 성형되어 있지만, 제1 및 제2 반도체 소자(10, 20)와 다이오드(15, 25)가 존재하며, 제3 및 제4 후판부(41, 42)에 의해 덮인 개소 위에는 히트 싱크(70, 71)가 탑재되어 있다. 또한, 길이 방향의 일측에는 고위 측 전원 접속 단자(16), 저위 측 전원 접속 단자(26) 및 출력 단자(54)가 봉지 수지(55)로부터 노출하여 설치되어 있고, 타측에는 제1 및 제2 제어 전극 단자(51, 52)가 봉지 수지(55)로부터 노출하여 설치되어 있다.
여기서, 봉지 수지(55)는 히트 싱크(70, 71)의 외측의 측면에 수평으로 내측으로 오목한 홈부(56)를 갖고 있다. 홈부(56)는 제1 반도체 소자(10)와 다이오드(15)가 배치되는 사이의 개소 및 제2 반도체 소자(20)와 다이오드(25)가 배치되는 사이의 개소를 포함하는 범위 내에 형성된다. 홈부(56)는, 봉지 수지(55)를 사용하여 몰드 성형할 때, 공기의 혼입을 방지하여 보이드의 발생을 억제하도록 설계된다. 이후, 그 구체적인 내용을 설명한다.
도 18은 본 발명의 제3 실시예에 따른 반도체 장치(100c)의 내부 구조를 나타낸 사시도이다. 도 18에서, 제1 후판부(31)에는 제1 반도체 소자(10)와 제3 반도체 소자인 다이오드(15)가 길이 방향으로 간격(d)을 갖고 배치되어 있다. 마찬가지로, 제2 후판부(32)에는 제2 반도체 소자(20)와 제4 반도체 소자인 다이오드(25)가 길이 방향으로 간격(d)을 갖고 배치되어 있다. 도 17에 나타낸 홈부(56)는 간격(d)이 존재하는 범위를 포함하도록 봉지 수지(55)의 외부 측면에 형성되어 있다.
제1 제어 전극 단자(51)는, 예를 들어, Al 와이어, Au 와이어 등으로 형성된 본딩 와이어(51a)를 통해, IGBT(10)의 게이트 전극(13)에 전기적으로 접속되어 있다. 마찬가지로, 제2 제어 전극 단자(52)는, 예를 들어, Al 와이어, Au 와이어 등으로 형성된 본딩 와이어(52a)를 통해, IGBT(20)의 게이트 전극(23)에 전기적으로 접속되어 있다.
도 19a 및 도 19b는, 용해된 봉지 수지(55)를 금형에 주입하여 몰드 성형을 실시할 때, 수지 유동 해석 결과를 나타낸 도면이다.
도 19a는 홈부(56)가 존재하지 않는 제3 실시예의 비교예에 따른 반도체 장치의 몰드 성형시의 수지 유동 해석 결과를 나타낸 도면이다. 도 19a에는, 봉지 수지(55)가 제1 반도체 소자(10)와 제2 반도체 소자(20) 사이의 중앙 부분으로부터 유입되는 흐름과, 봉지 수지(55)가 제1 반도체 소자(10)와 제2 반도체 소자(20)의 외부로부터 유입되는 흐름이 존재하고, 이 흐름들이 합류부(J)에서 합류하는 상태가 표시되어 있다. 여기서, 제1 및 제2 반도체 소자(10, 20)의 외부의 흐름(즉, 외부 흐름)과 중앙으로부터 합류부(J)를 향하는 흐름을 비교하면, 외부 흐름이 더 빨리 합류부(J)에 도달한다는 것을 알 수 있다. 이 경우, 외부 흐름이 먼저 합류부(J)에 도달하고 외부에 벽체를 형성한 다음, 중앙으로부터 합류부(J)로 봉지 수지(55)가 유입된다. 그 결과, 중앙으로부터 합류부(J)로 봉지 수지(55)가 유입될 때 외부로 밀리는 공기가 외부 흐름에 의해 형성된 벽체에 충돌하게 된다. 따라서, 공기가 탈출할 방법이 없고, 그대로 보이드를 형성할 수 있다. 즉, 합류부(J)에 공기가 혼입됨으로써, 봉지 수지(55) 내부에 보이드가 잔류할 수 있다.
도 19b는 홈부(56)가 존재하는 제3 실시예에 따른 반도체 장치의 몰드 성형시의 수지 유동 해석 결과를 나타낸 도면이다. 제3 실시예에 따른 반도체 장치(100c)에서는, 도 17 및 도 18을 참조하여 설명한 바와 같이, 금형이 내면에서 내측으로 돌출하는 형상으로 되어 있으며, 이에 따라, 제1 반도체 소자(10)와 제3 반도체 소자(15) 사이의 간격(d)을 포함하는 범위에서 제1 반도체 소자(10)와 제3 반도체 소자(15)의 외부와 외부의 금형 측벽의 내부 사이의 유로와, 제2 반도체 소자(20)와 제4 반도체 소자(25) 사이의 간격(d)을 포함하는 범위에서 제2 반도체 소자(20)와 제4 반도체 소자(25)의 외부와 외부의 금형 측벽의 내부 사이의 유로가 좁다. 이에 따라, 제1, 제2, 제3 및 제4 반도체 소자(10, 15, 20, 25)의 외부를 따라 흐르는 봉지 수지(55)의 유속이 느려지게 되므로, 외부 흐름이 중앙으로부터의 흐름과 실질적으로 동시에 합류부(J)에 도달하게 된다. 이때, 중앙으로부터의 흐름에 의해 외측으로 밀리는 공기 앞에 벽체를 생성하는 봉지 수지(55)가 존재하지 않기 때문에, 공기를 외부로 밀어낼 수 있으며, 공기의 혼입을 억제할 수 있다. 그 결과, 봉지 수지(55) 내에 보이드가 잔류하는 것을 방지할 수 있으므로, 내구성이 높고 매우 안정적인 반도체 장치(100c)를 제공할 수 있다.
이러한 방식으로, 제3 실시예에 따른 반도체 장치(100c)에서는, 봉지 수지(55)의 외측면의 반도체 소자들 간의 간격을 포함하는 범위에 내측으로 오목한 홈부(56)를 형성함으로써, 봉지 수지(55) 내에서 보이드의 발생을 방지할 수 있고, 매우 안정적인 반도체 장치(100c)를 형성할 수 있다.
제1 및 제3 실시예에서는, 제1 박판부(33, 34)와 제2 박판부(43, 44)의 접합면이 두께 방향에서 제1 후판부(31)와 제3 후판부(41) 사이의 중간 위치 또는 제3 후판부(41)의 하면 상의 위치에 있는 경우를 예로 들어 설명했지만, 이 위치는, 제1 후판부(31)의 상면과 제3 후판부(41)의 하면 사이에 있는 한, 적절하게 변경될 수 있다.
본 발명의 바람직한 실시예를 참조하여 설명했지만, 본 발명은 이러한 특정 실시예에 한정되지 않는다는 것을 이해하여야 한다. 즉, 본 발명은 특허청구범위 내에서 다양한 방식으로 변형되거나 개선된 모드로 실시될 수 있다.
따라서, 제1 내지 제3 실시예는 양립 가능하다면 적절하게 조합될 수 있다. 예를 들어, 제3 실시예에서 설명한 내부 리드와 외부 리드의 두께 관계와, 몰드 성형시 길이 방향으로 측면에 홈부를 형성하는 구성을 제1 및 제2 실시예들에 적용할 수 있다. 또한, 제1 및 제2 실시예에서, 접합면이 형성되는 하나의 수평 영역이 다른 수평 영역보다 크면, 큰 영역을 가진 접합면 주위에 그루브를 형성함으로써, 제3 실시예에서 설명한 접합면 주위에 그루브를 설치하는 구성도 적용할 수 있다.

Claims (17)

  1. 반도체 장치이며,
    제1 반도체 소자(10)와,
    상기 제1 반도체 소자(10)의 하면 측의 전극(11)에 전기적으로 접속되어 있으며 도전체로 형성된 제1 후판부(31)와,
    상기 제1 반도체 소자(10)와 동일한 방향을 향하도록 배치되고, 상기 제1 반도체 소자(10)의 하면 측과 동일한 높이에 있는 하면 측을 가진 제2 반도체 소자(20)와,
    상기 제2 반도체 소자(20)의 하면 측의 전극(21)에 전기적으로 접속되어 있으며 도전체로 형성된 제2 후판부(32)와,
    상기 제1 반도체 소자(10)의 상면 측의 전극(12)에 전기적으로 접속되어 있으며 도전체로 형성된 제3 후판부(41)와,
    상기 제2 반도체 소자(20)의 상면 측의 전극(22)에 전기적으로 접속되어 있으며 도전체로 형성된 제4 후판부(42)와,
    상기 제2 후판부(32)에 설치되며 도전체로 형성되고 상기 제1 후판부(31) 및 제2 후판부(32) 모두보다 얇은 제1 박판부(33)와,
    상기 제3 후판부(41)에 설치되며 도전체로 형성되고 상기 제3 후판부(41) 및 제4 후판부(42) 모두보다 얇은 제2 박판부(43)를 포함하며,
    상기 제1 박판부(33)와 상기 제2 박판부(43)는 서로 고착되어 전기적으로 접속되어 있고, 그리고, 상기 제1 박판부(33)는 상기 제2 후판부(32)의 상기 제1 후판부 측에 설치되어 있으며, 상기 제2 박판부(43)는 상기 제3 후판부(41)의 상기 제4 후판부 측에 설치되어 있고, 상기 제1 박판부(33)와 상기 제2 박판부(43)는 상기 제1 반도체 소자(10)의 두께 방향에서 상기 제1 후판부(31)의 위치와 상기 제3 후판부(41)의 위치 사이의 위치에서 전기적으로 접속되어 있고,
    상기 제1 및 제2 반도체 소자(10, 20), 상기 제1 내지 제4 후판부(31, 32, 41, 42), 및 상기 제1 및 제2 박판부(33, 43)의 간격은, 동일한 봉지 수지에 의해 채워져서 몰드 성형되어 있는 것을 특징으로 하는, 반도체 장치.
  2. 제1항에 있어서, 상기 제1 박판부(33)와 상기 제2 박판부(43)는 상기 제1 반도체 소자(10)의 두께 방향에서 상기 제1 후판부(31)의 위치와 상기 제3 후판부(41)의 위치 사이의 중간 위치에서 전기적으로 접속되어 있는, 반도체 장치.
  3. 반도체 장치이며,
    제1 반도체 소자(10)와,
    상기 제1 반도체 소자(10)의 하면 측의 전극(11)에 전기적으로 접속되어 있으며 도전체로 형성된 제1 후판부(31)와,
    상기 제1 반도체 소자(10)와 동일한 방향을 향하도록 배치되고, 상기 제1 반도체 소자(10)의 하면 측과 동일한 높이에 있는 하면 측을 가진 제2 반도체 소자(20)와,
    상기 제2 반도체 소자(20)의 하면 측의 전극(21)에 전기적으로 접속되어 있으며 도전체로 형성된 제2 후판부(32)와,
    상기 제1 반도체 소자(10)의 상면 측의 전극(12)에 전기적으로 접속되어 있으며 도전체로 형성된 제3 후판부(41)와,
    상기 제2 반도체 소자(20)의 상면 측의 전극(22)에 전기적으로 접속되어 있으며 도전체로 형성된 제4 후판부(42)와,
    상기 제2 후판부(32)에 설치되며 도전체로 형성되고 상기 제1 후판부(31) 및 제2 후판부(32) 모두보다 얇은 제1 박판부(33)와,
    상기 제3 후판부(41)에 설치되며 도전체로 형성되고 상기 제3 후판부(41) 및 제4 후판부(42) 모두보다 얇은 제2 박판부(43)를 포함하며,
    상기 제1 박판부(33)와 상기 제2 박판부(43)는 서로 고착되어 전기적으로 접속되어 있고, 그리고, 상기 제1 박판부(33)는 상기 제2 후판부(32)의 상기 제1 후판부 측에 설치되어 있으며, 상기 제2 박판부(43)는 상기 제3 후판부(41)의 상기 제4 후판부 측에 설치되어 있고, 상기 제2 박판부(43)는 상기 제3 후판부(41)의 하면과 동일 평면을 갖고 수평으로 연장되어 있으며, 상기 제1 박판부(33)는 상기 제2 박판부(43)의 하면에 접촉하는 접합면을 형성하도록 상방으로 굴곡된 형상부를 포함하고 있는 것을 특징으로 하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 반도체 소자(10), 상기 제2 반도체 소자(20), 상기 제1 박판부(33) 및 상기 제2 박판부(43)를 덮는 수지(53, 55)를 더 포함하는, 반도체 장치.
  5. 제4항에 있어서, 상기 제1, 제2, 제3 및 제4 후판부(31, 32, 41, 42) 중 하나에 전기적으로 접속되어 상기 수지(53, 55)의 외부에 노출되는 외부 리드(16, 26, 54)를 더 포함하고, 상기 제1 박판부(33)와 상기 제2 박판부(43)는 각각 상기 외부 리드(16, 26, 54)의 두께와 동일하거나 그보다 두꺼운 두께를 갖는, 반도체 장치.
  6. 제4항에 있어서, 상기 제1 후판부(31)에 상기 제1 반도체 소자(10)로부터 소정 간격으로 배치된 제3 반도체 소자(15)를 더 포함하고, 상기 수지(53, 55)의 측면은, 상기 소정 간격을 포함하는 범위에서, 상기 제2 박판부(43)의 반대측에 내측으로 오목한 홈부(56)를 갖는, 반도체 장치.
  7. 제4항에 있어서, 상기 제2 후판부(32)에 상기 제2 반도체 소자(20)로부터 소정 간격으로 배치된 제4 반도체 소자(25)를 더 포함하고, 상기 수지의 측면은, 상기 소정 간격을 포함하는 범위에서, 상기 제1 박판부(33)의 반대측에 내측으로 오목한 홈부(56)를 갖는, 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 박판부(33)에 형성되어 상기 제2 박판부(43)의 하면에 접촉하는 접합면(34a)과 상기 제2 박판부(43)에 형성되어 상기 제1 박판부(33)의 상면에 접촉하는 접합면(44a) 중 적어도 하나의 범위에 그루브(45)가 형성된, 반도체 장치.
  9. 반도체 장치이며,
    제1 반도체 소자(10)와,
    상기 제1 반도체 소자(10)와 동일한 방향을 향하고 있으며, 상기 제1 반도체 소자(10)의 일 면과 동일한 측의 면인 동일 측면이 상기 제1 반도체 소자(10)의 상기 일 면과 동일한 높이가 되도록 설치된 제2 반도체 소자(20)와,
    상기 제1 반도체 소자(10)의 상기 일 면에 전기적으로 접속되어 있으며 도전체로 형성된 제1 후판부(31)와,
    상기 제2 반도체 소자(20)의 상기 동일 측면에 전기적으로 접속되어 있으며 도전체로 형성된 제2 후판부(32)와,
    상기 제1 반도체 소자(10)의 상기 일 면의 반대측의 면에 전기적으로 접속되어 있으며 도전체로 형성된 제3 후판부(41)와,
    상기 제2 반도체 소자(20)의 상기 동일 측면의 반대측의 면에 전기적으로 접속되어 있으며 도전체로 형성된 제4 후판부(42)와,
    상기 제1 후판부(31) 및 상기 제2 후판부(32)보다 얇은 도전체로 형성되고 상기 제1 후판부(31) 및 상기 제2 후판부(32)에 전기적으로 접속된 제1 박판부(33)와,
    상기 제3 후판부(41) 및 상기 제4 후판부(42)보다 얇은 도전체로 형성되고 상기 제3 후판부(41) 및 상기 제4 후판부(42)에 전기적으로 접속된 제2 박판부(43)를 포함하고,
    상기 제1 및 제2 반도체 소자(10, 20), 상기 제1 내지 제4 후판부(31, 32, 41, 42), 및 상기 제1 및 제2 박판부(33, 43)의 간격은, 동일한 봉지 수지에 의해 채워져서 몰드 성형되어 있는 것을 특징으로 하는, 반도체 장치.
  10. 제9항에 있어서, 상기 제2 반도체 소자(20)는 상기 제1 반도체 소자(10)와 동일한 종류의 반도체 소자이며, 상기 제1 반도체 소자(10)의 상기 일 면과 상기 제2 반도체 소자(20)의 상기 동일 측면에 제1 전극이 형성되어 있고, 상기 제1 반도체 소자(10)의 상기 일 면의 반대측의 면과 상기 제2 반도체 소자(20)의 상기 동일 측면의 반대측의 면에 제2 전극이 형성되어 있으며, 상기 제1 후판부(31)는 상기 제1 반도체 소자(10)의 상기 제1 전극에 전기적으로 접속되어 있고, 상기 제2 후판부(32)는 상기 제2 반도체 소자(20)의 상기 제1 전극에 전기적으로 접속되어 있으며, 상기 제3 후판부(41)는 상기 제1 반도체 소자(10)의 상기 제2 전극에 전기적으로 접속되어 있고, 상기 제4 후판부(42)는 상기 제2 반도체 소자(20)의 상기 제2 전극에 전기적으로 접속되어 있는, 반도체 장치.
  11. 제10항에 있어서, 상기 제1 반도체 소자(10)와 상기 제2 반도체 소자(20)는 모두 IGBT이며, 상기 제1 전극은 컬렉터 전극이고, 상기 제2 전극은 에미터 전극인, 반도체 장치.
  12. 반도체 장치의 제조 방법이며,
    제1 후판부(31), 제2 후판부(32), 및 상기 제1 후판부(31)와 상기 제2 후판부(32) 사이에 설치되며 상기 제1 후판부(31) 및 상기 제2 후판부(32) 모두보다 얇은 제1 박판부(33)를 포함하며 도전체로 형성된 제1 도전판을, 상기 제1 후판부(31)가 제1 반도체 소자(10)의 일 면에 접촉하고, 상기 제2 후판부(32)가, 상기 제1 반도체 소자(10)와 동일한 방향을 향하도록 설치되고 상기 제1 반도체 소자(10)의 하면 측과 동일 높이인 하면 측을 갖는 제2 반도체 소자(20)의 상기 일 면과 동일한 측의 면인 동일 측면에 접촉하도록, 배치하는 제1 단계와,
    제3 후판부(41), 제4 후판부(42), 및 상기 제3 후판부(41)와 상기 제4 후판부(42) 사이에 설치되며 상기 제3 후판부(41) 및 상기 제4 후판부(42) 모두보다 얇은 제2 박판부(43)를 포함하며 도전체로 형성된 제2 도전판을, 상기 제3 후판부(41)가 제1 반도체 소자(10)의 상기 일 면의 반대측의 면에 접촉하고, 상기 제4 후판부(42)가 상기 제2 반도체 소자(20)의 상기 동일 측면의 반대측의 면에 접촉하도록, 배치하는 제2 단계와,
    상기 제1 반도체 소자(10)의 상기 일 면을 상기 제1 후판부(31)와 전기적으로 접속하고, 상기 제1 반도체 소자(10)의 상기 일 면의 반대측의 면을 상기 제3 후판부(41)와 전기적으로 접속하며, 상기 제2 반도체 소자(20)의 상기 동일 측면을 상기 제2 후판부(32)와 전기적으로 접속하고, 상기 제2 반도체 소자(20)의 상기 동일 측면의 반대측의 면을 상기 제4 후판부(42)와 전기적으로 접속하는 제3 단계와,
    상기 제1 및 제2 반도체 소자(10, 20), 상기 제1 내지 제4 후판부(31, 32, 41, 41), 및 상기 제1 및 제2 박판부(33, 43)의 간격을, 동일한 봉지 수지에 의해 채워서 몰드 성형하는 단계를 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1 박판부(33)를 상기 제1 후판부(31)로부터 절단하고, 상기 제2 박판부(43)를 상기 제4 후판부(42)로부터 절단하며, 절단된 상기 제1 박판부(33)와 절단된 상기 제2 박판부(43)를 접촉시키는 제4 단계와,
    서로 접촉되어 있는 상기 제1 박판부(33)와 상기 제2 박판부(43)를 전기적으로 접속하는 제5 단계를 더 포함하는, 반도체 장치의 제조 방법.
  14. 제12항 또는 제13항에 있어서, 상기 제1 후판부(31)의 일면, 상기 제2 후판부(32)의 일 면 및 상기 제1 박판부(33)의 일 면은 동일한 높이이며, 상기 제1 단계는, 상기 제1 후판부(31)의 상기 일 면이 상기 제1 반도체 소자(10)에 접촉하고, 상기 제2 후판부(32)의 상기 일 면이 상기 제2 반도체 소자(20)에 접촉하도록, 상기 제1 도전판을 배치하는 단계를 포함하며, 상기 제3 후판부(41)의 일면, 상기 제4 후판부(42)의 일 면 및 상기 제2 박판부(43)의 일 면은 동일한 높이이고, 상기 제2 단계는, 상기 제3 후판부(41)의 상기 일 면이 상기 제1 반도체 소자(10)에 접촉하고, 상기 제4 후판부(42)의 상기 일 면이 상기 제2 반도체 소자(20)에 접촉하도록, 상기 제2 도전판을 배치하는 단계를 포함하는, 반도체 장치의 제조 방법.
  15. 제12항 또는 제13항에 있어서, 상기 제2 반도체 소자(20)는 상기 제1 반도체 소자(10)와 동일한 종류의 반도체 소자이며, 상기 제1 반도체 소자(10)의 상기 일 면과 상기 제2 반도체 소자(20)의 상기 동일 측면에 제1 전극이 형성되고, 상기 제1 반도체 소자(10)의 상기 일 면의 반대측의 면과 상기 제2 반도체 소자(20)의 상기 동일 측면의 반대측의 면에 제2 전극이 형성되며, 상기 제3 단계는 상기 제1 반도체 소자(10)의 상기 제1 전극을 상기 제1 후판부(31)에 전기적으로 접속하고, 상기 제1 반도체 소자(10)의 상기 제2 전극을 상기 제3 후판부(41)에 전기적으로 접속하며, 상기 제2 반도체 소자(20)의 상기 제1 전극을 상기 제2 후판부(32)에 전기적으로 접속하고, 상기 제2 반도체 소자(20)의 상기 제2 전극을 상기 제4 후판부(42)에 전기적으로 접속하는 단계를 포함하는, 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 반도체 소자(10)와 상기 제2 반도체 소자(20)는 모두 IGBT이며, 상기 제1 전극은 컬렉터 전극이고, 상기 제2 전극은 에미터 전극인, 반도체 장치의 제조 방법.
  17. 삭제
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