JP5469088B2 - データ記憶装置及び積層可能構成 - Google Patents

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Description

本発明は、データ記憶装置及び積層可能構成に関する。
従来のワイヤボンディング（ＷＢ）は、半導体チップと相互接続する一手法である。ボンディングワイヤは、一般的に、以下の材料：金、アルミニウム又は銅のうちの１つからなる。ワイヤの直径は、典型的に、約１５μｍから始まり、大電力用では数百μｍに至り得る。
ワイヤボンディングは大きくは、ボールボンディングとウェッジボンディングという２つに分類される。
ボールボンディングは、通常、金ワイヤ及び銅ワイヤの使用に制限され、それぞれの接合を作るために熱を必要とする。ウェッジボンディングは、金ワイヤ又はアルミニウムワイヤの何れかを使用し得る。ウェッジボンディングに金が用いられるとき、それぞれの接合を作るために熱が必要とされる。
何れの種類のワイヤボンディングにおいても、ワイヤは典型的に、溶接するために、熱、圧力及び超音波エネルギーの何らかの組み合わせを用いて取り付けられる。ワイヤボンディングは一般的に、最もコスト効率が良く且つ柔軟性のある相互接続技術であると考えられている。故に、ワイヤボンディングは、大多数の半導体パッケージの組み立てに広く使用されている。
所謂“マルチ・チップ・パッケージ（ＭＣＰ）”システムにおける従来のメモリチップは、しばしば、パラレル相互接続方式を用いて相互接続される。この“マルチドロップ”接続法は、アドレス及びデータの情報並びに制御信号が共通の信号バス群を用いて並行してチップに結合されるように、複数のメモリチップを相互接続することを含む。例えば、各メモリチップは、相互接続された一組のメモリデバイスを通っての制御情報、アドレス情報及びデータの並列転送を提供するよう、複数の入力及び出力を含むことができる。
最近、例えば記憶密度及び機能性を高めることへの要求を満たすよう、様々な３次元パッケージ・オン・パッケージ（ＰｏＰ）が精力的に開発されている。一部の開発例によれば、従来の３次元パッケージ・オン・パッケージは、以下のようにして製造され得る。ウェーハを製造し、該ウェーハを複数の個片チップへと分離した後、該当するチップが基板に取り付けられて電気的に接続される。チップはモールド樹脂で封止され、パッケージが作り出される。所謂パッケージ・オン・パッケージは、これらのパッケージを積み重ねることによって作り出すことができる。これらのパッケージ・オン・パッケージは、リードフレーム、又は例えばテープ回路基板若しくは印刷回路基板などの基板を用いる。チップと基板との間で電気接続を構築することには、例えばワイヤボンディング（ＷＢ）、テープ自動ボンディング（ＴＡＢ）、又はフリップチップボンディングなどの相互接続法を使用することができる。
残念ながら、異なる既知のＰｏＰ製造方法は、複雑な製造プロセスの使用を必要とする。また、これらのＰｏＰは、標準的なチップと比較して非常に大きいため、外部装置上での実装密度を低下させてしまう。さらに、ＰｏＰは長い伝送経路を有する多数の相互接続チップ群を含み得る。長い経路は、例えば、システム性能を低下させることが予期される信号遅延を生じさせ得る。
しかしながら、複数のメモリチップをウェーハレベル又はチップレベルで３次元積層チップ型マルチ・チップ・パッケージ（ＭＣＰ）へと積み重ねることは、単純な構造、より小型なサイズ、及び単純な製造プロセスという利点を有する。また、ウェーハレベルでのマルチ・チップ・パッケージは信号遅延を抑制し得る。
マルチ・チップ・パッケージを２つの種類に分類することが可能である。１つは、異なる種類のチップを積み重ねることによって形成され、それにより多機能を達成したマルチ・チップ・パッケージである。他の１つは、同一種類のチップを積み重ねることによって形成され、それにより記憶容量を拡張したマルチ・チップ・パッケージである。
ＮＡＮＤフラッシュメモリは、なじみ深い種類の不揮発性メモリであり、例えばデジタルカメラ及び可搬式デジタル音楽再生機などの消費者電子機器用の大容量記憶装置として幅広く使用されている。
現在入手可能なＮＡＮＤフラッシュメモリチップの密度は、最大で３２ギガビット（すなわち、４ギガバイト）であり、これは、１チップの大きさが小さいので、人気のＵＳＢフラッシュドライブでの使用に好適である。しかしながら、音楽機能及びビデオ機能を備えた消費者電子機器に対する最近の要求は、単一のＮＡＮＤフラッシュメモリチップでは満たすことができない多量のデータを格納する超大容量への要求に拍車を掛けている。故に、複数のＮＡＮＤフラッシュメモリチップを１つの記憶システムへと相互接続し、利用可能な記憶容量を実効的に増大させることが行われている。場合により、データ記憶要求に応えるために、２５０ＧＢ以上のフラッシュ記憶密度が要求され得る。
米国特許第６３５３２６５（Ｂ１）号明細書 米国特許第６０８７７２２号明細書 米国特許第７２７１０２６（Ｂ２）号明細書 米国特許第７２９１９２４（Ｂ２）号明細書 米国特許第７２６８４１８（Ｂ２）号明細書 米国特許第７２１７９９５（Ｂ２）号明細書 米国特許第７１９３３１０（Ｂ２）号明細書 米国特許第７１１５９７２（Ｂ２）号明細書 米国特許第６８４９８０２（Ｂ２）号明細書 米国特許第６５６６７４６（Ｂ２）号明細書 米国特許第６８６１７６１（Ｂ２）号明細書 米国特許第７１３２７５４（Ｂ１）号明細書 米国特許第６６５０００８（Ｂ２）号明細書 米国特許第７１２５７４５（Ｂ２）号明細書 米国特許第６５５５９１７（Ｂ１）号明細書 米国特許第６４１０４３１（Ｂ２）号明細書 米国特許第６３８８３２０（Ｂ２）号明細書 米国特許第５５５７９２０７号明細書 米国特許第７１６３８４２（Ｂ２）号明細書 米国特許第５３９９８９８号明細書 米国特許第６６７８１６７（Ｂ１）号明細書 米国特許第６１８７６５２（Ｂ１）号明細書 米国特許第５４７７０８２号明細書 米国特許第６９２１９６８（Ｂ２）号明細書 米国特許第５１９１４０５号明細書 米国特許第７５３１９０５号明細書 米国特許第７１１５９７２号明細書 米国特許第７３１７２５６（Ｂ２）号明細書 米国特許第７３１５０７８（Ｂ２）号明細書 米国特許第７３０９９２３（Ｂ２）号明細書 米国特許第７３０７３４８（Ｂ２）号明細書 米国特許第７２９８０３２（Ｂ２）号明細書 米国特許第７２８２７９１（Ｂ２）号明細書 米国特許第７２７６７９９（Ｂ２）号明細書 米国特許第７２６２５０６（Ｂ２）号明細書 米国特許第７２４２６３５（Ｂ２）号明細書 米国特許第７２４１６４１（Ｂ２）号明細書 米国特許第７２２１６１３（Ｂ２）号明細書 米国特許第７２１８００３（Ｂ２）号明細書 米国特許第７２１５０３３（Ｂ２）号明細書 米国特許第７２０８７５８（Ｂ２）号明細書 米国特許第７１９９４５８（Ｂ２）号明細書 米国特許第７１７３３４０（Ｂ２）号明細書 米国特許第７１７０１５７（Ｂ２）号明細書 米国特許第７１３２７５２（Ｂ２）号明細書 米国特許第７１０２９０５（Ｂ２）号明細書 米国特許第７１０１７３３（Ｂ２）号明細書 米国特許第７０２３０７６（Ｂ２）号明細書 米国特許第６９８２４８７（Ｂ２）号明細書 米国特許第６９５８５３２（Ｂ１）号明細書 米国特許第６９０８７８５（Ｂ２）号明細書 米国特許第６９００５２８（Ｂ２）号明細書 米国特許第６８４１８８３（Ｂ１）号明細書 米国特許第６６２１１６９（Ｂ２）号明細書 米国特許第６５７７０１３（Ｂ１）号明細書 米国特許第６４４８６６１（Ｂ１）号明細書 米国特許第６４２９０９６（Ｂ１）号明細書 米国特許第６３７６９０４（Ｂ１）号明細書 米国特許第６２９１８８４（Ｂ１）号明細書 米国特許第６２１５１８２（Ｂ１）号明細書 米国特許第６１３３６３７号明細書 米国特許第６００２１７７号明細書 米国特許第５９９８８６４号明細書 米国特許第５７７８４１９号明細書 米国特許第５７７７３４５号明細書 米国特許第５６４６０６７号明細書 米国特許第５５０２２８９号明細書 米国特許第５４７３１９６号明細書 米国特許第５３７３１８９号明細書 米国特許第５３２３０６０号明細書 米国特許出願公開第２００６／０２２６５２９（Ａ１）号明細書 米国特許出願公開第２００４／０１２４５２０（Ａ１）号明細書 米国特許出願公開第２００７／０１５８８０８（Ａ１）号明細書 米国特許出願公開第２００７／０２４６２５７（Ａ１）号明細書 米国特許出願公開第２００６／０２８６８２２（Ａ１）号明細書 米国特許出願公開第２００６／０１９７２１１（Ａ１）号明細書 米国特許出願公開第２００２／０１８００２５（Ａ１）号明細書 米国特許出願公開第２００９／０２８３８７２号明細書 米国特許出願公開第２００８／０１２２０４０号明細書 米国特許出願公開第２００６／０００１１７６号明細書 米国特許出願公開第２００３／０２０９８０９号明細書 米国特許出願公開第２００１／０００１２９２号明細書 米国特許出願公開第２００４／０２３２５５９（Ａ１）号明細書 米国特許出願公開第２００６／００９１５１８（Ａ１）号明細書 米国特許出願公開第２００６／００７６６９０（Ａ１）号明細書 米国特許出願公開第２００５／０２４８０３６（Ａ１）号明細書 米国特許出願公開第２００４／０２２９４０１（Ａ１）号明細書 米国特許出願公開第２００４／０１９１９５４（Ａ１）号明細書 米国特許出願公開第２００２／０１５８３２５（Ａ１）号明細書 米国特許出願公開第２００７／０２９６０９０（Ａ１）号明細書 米国特許出願公開第２００７／０２５７３４０（Ａ１）号明細書 米国特許出願公開第２００７／０１０９８３３（Ａ１）号明細書 米国特許出願公開第２００７／００７６４７９（Ａ１）号明細書 米国特許出願公開第２００７／００４５８２７（Ａ１）号明細書 米国特許出願公開第２００６／０２０５１１１（Ａ１）号明細書 米国特許出願公開第２００６／００９７３７４（Ａ１）号明細書 カナダ国特許第２１９６０２４号明細書 米国特許第６４２６５６０（Ｂ１）号明細書 米国特許出願公開第２００３／０２１１６７９（Ａ１）明細書 米国特許第６７１３８５５（Ｂ２）号明細書 米国特許第６８７９０３６（Ｂ２）号明細書 特開昭６０−０３４０５４号明細書 米国特許出願公開第２００３／０１８３９１７（Ａ１）明細書 米国特許出願公開第２００５／０１８４３９８（Ａ１）明細書 米国特許出願公開第２００７／００９６３３２（Ａ１）明細書 米国特許第５７２１４５２（Ａ）号明細書 米国特許第６５６３２０５（Ｂ２）号明細書 米国特許第６７８４０１９（Ｂ２）号明細書 米国特許第７０７１５４７（Ｂ２）号明細書 International Search Report、２００９年３月５日、２頁 Jenny Kim、"MCP: Answer to Processing Barrier"、Nikkei Electronics Asia、２００７年１１月、１−３頁、韓国 Photograph: Hynix’s 24-Die MCP Photograph; Samsung M358T5168AZO-CE80Q Karnezos M.、3d Packaging Tutorial、12th Annual KGD Packaging & Test Workshop、２００５年９月１１−１４日、アメリカ合衆国、カリフォルニア州、ナパ IEEE Standard for High-Bandwidth Memory Interface Based on Scalable Coherent Interface (SCI) Signaling Technology (RamLink)、Microprocessor and Microcomputer Standards Committee of the IEEE Computer Society、IEE Std 1596.4-1996、The Institute of Electrical and Electronics Engineers, Inc.、アメリカ合衆国、10017 ニューヨーク州、ニューヨーク、ISBN 1-55937-745-3 Siblerud P. & Kim B.、Cost Effective TSV Chip Integration、EMC-3D Semiconductor 3-D Equipment and Materials Consortium、EMC-3D SE Asia Technical Symposium、２００７年１月２２−２６日
データの記憶を提供するために半導体チップを積み重ねる従来の方法には欠点が伴う。例えば、３Ｄチップ積層型ＭＣＰは多数のＮＡＮＤフラッシュメモリを用いてメモリ記憶システムを形成することができるものの、それぞれの記憶システムは、複数のメモリデバイス間に要求される多数の相互接続の結果として、要求される性能を提供しないことがある。故に、メモリデバイスの高性能３次元スタックの製造は困難なものになり得る。
半導体チップを積み重ねることには更なる欠点が伴う。デバイスのスタックを対応する印刷回路基板（ＰＣＢ）又は基板に取り付けることは困難であり得る。また、スタック内の複数のメモリデバイス間には非常に多数の相互接続が存在するので、例えばクロストークなどの不所望な影響がこれらの形式の記憶サブシステムの性能を制限し得る。
メモリ記憶システムの性能を制限する１つの具体的な要因は伝搬遅延である。高負荷の相互接続又は長い相互接続により生じる伝搬遅延は、メモリ記憶システムに組み込むことが可能なチップの数を制限し得る。
概して、ここでの実施形態は、従来の方法やシステムなどに対する改善を含む。
ここでの実施形態に従って、例えば、メモリ記憶システムは第１のメモリデバイスと第２のメモリデバイスとのスタックを含む。第１のメモリデバイス及び第２のメモリデバイスは同一の入力／出力レイアウト配置を有する。第２のメモリデバイスは、スタックを形成するよう、第１のメモリデバイスに固定される。第１のメモリデバイスの出力群と第２のメモリデバイスの入力群との間の接続を容易にするよう、第２のメモリデバイスは、第１のメモリデバイスの出力を第２のメモリデバイスの対応する入力と位置整合させるように、スタック内の第１のメモリデバイスに対して回転オフセットされる。スタック内での第１のメモリデバイスに対する第２のメモリデバイスの回転オフセットは、第１のメモリデバイスの１つ以上の出力の、第２のメモリデバイスの１つ以上のそれぞれの入力との実質的な位置整合をもたらす。メモリデバイスのスタックは、第１のメモリデバイスと第２のメモリデバイスとの間での１つ以上の直列接続構成を担う経路を含むことができる。
この実施形態は、入力群と出力群とを位置整合させるようにメモリデバイス群を回転オフセット（例えば、約１８０°）することが、共通の入力／出力レイアウト配置を有するメモリデバイス群に基づくメモリ記憶スタックの生成を可能にするので、複数の従来の手法に対して有用である。共通の配置は、スタックを生成するために、異なる入力／出力レイアウト配置を有するメモリデバイス群を積み重ねる必要性を軽減する。
なお、数多くの手法でスタックにコントローラを結合することが可能である。例えば、コントローラ及びスタックを、例えば印刷回路基板などの基板に取り付けることができる。基板内の導電経路が、コントローラとメモリデバイスのスタックとの間の接続を提供し得る。
他の一実施形態によれば、スタックがコントローラを含んでもよい。そのような実施形態においては、コントローラは、スタック内の第１又は最後のメモリデバイス（例えば、スタックの何れかの端部のメモリデバイス）など、スタック内のメモリデバイスに固定されることが可能である。
なお、スタックは概して、如何なる妥当な数のメモリデバイスを含んでいてもよい。例えば、一実施形態において、スタックは、第２のメモリデバイスに固定された第３のメモリデバイスを含む。第３のメモリデバイスは、第１のメモリデバイス及び第２のメモリデバイスと同一の入力／出力レイアウト配置を有する。スタック内の第３のメモリデバイスは、第２のメモリデバイスの出力を第３のメモリデバイスの対応する入力と位置整合させるように、スタック内の第２のメモリデバイスに対して回転オフセットされる。
従って、ここでの実施形態は、スタックを通り抜ける直列接続構成の長さを増大させるように、スタック内の連続した各メモリデバイスを回転オフセットすることを含む。上述の例では、スタックへの第３のメモリデバイス及び／又はその後のメモリデバイスの追加は、データの伝達のために第１のメモリデバイス、第２のメモリデバイス及び第３のメモリデバイスを通る１つ以上の経路を延長する。
スタック内のメモリデバイス群（例えば、第１のメモリデバイス、第２のメモリデバイス、第３のメモリデバイスなど）は平面状で、それぞれの頂面及び底面を有するものとし得る。すなわち、メモリデバイス群は１枚以上のウェーハから切り出された半導体チップ群とし得る。メモリデバイス群は、第１のメモリデバイスの頂面及び第２のメモリデバイスの頂面がスタックに沿って同一向きになるよう、スタック内のそれぞれのメモリデバイスの底面がスタック内の別のメモリデバイスの頂面に固定されて互いに積み重ねられることができる。スタック内の複数のメモリデバイスの各々は、積層方向に同一の向きを向くことが可能である。故に、製造方法は、チップ群を互いに対して裏返す複雑なフリッププロセスを含む必要がない。
スタックに使用されるメモリデバイスの入力／出力レイアウト配置は、入力コンタクト群及び出力コンタクト群を含むことができる。上述のように、各メモリデバイスのレイアウト配置は同一とし得る。スタックは、生成されたとき、入力／出力コンタクト間の接続（例えば、ワイヤボンド、スルーホール接続など）に基づく１つ以上の直列構成の接続すなわち経路を含み得る。例えば、該１つ以上の経路は、スタック内の１つのメモリデバイスの出力コンタクトとスタック内の次のメモリデバイスの対応する入力コンタクトとの間の導電リンクに基づいて生成され得る。
一実施形態において、スタック内の上記１つ以上の経路は、スタックを貫通してのデータ伝達を担う。スタック内に格納されたデータにアクセスするため、上記１つ以上の経路にコントローラを電気的に結合することができる。
より具体的な一実施形態において、このコントローラはスタック内の１つのメモリデバイスに結合される。コントローラは、該メモリデバイスから、スタック内の１つ以上のメモリデバイスを通る経路に沿ったデータの流れに基づいてデータにアクセスするように構成され得る。例えば、コントローラは、少なくとも第２のメモリデバイスを通ってコントローラへと戻る１つ以上の経路に沿ったデータの進行に基づいて、第１のメモリデバイスからデータにアクセスすることができる。一実施形態において、スタック内の最後のメモリデバイスからコントローラへと戻る接続により、コントローラは、１つ以上の経路に沿ったデータフローに基づいて、スタック内のメモリデバイス群からデータを受信することが可能になる。
コントローラとスタックの例えば第１のメモリデバイスとの間の結合は、コントローラがメモリデバイス群を介してデータを伝達し、ひいては、メモリデバイス群にデータを格納することを可能にする。スタック内の最後のメモリデバイスとコントローラとの間の結合は、コントローラがそれぞれのメモリデバイスに格納されたデータを取り出すことを可能にする。
スタック内の各メモリデバイスは、通過（パススルー）モード又はメモリアクセスモードに設定されることができる。一実施形態において、パススルーモードは、スタック内のそれぞれのメモリデバイスが、該メモリデバイスの入力で受信したデータを回路パスに沿って該メモリデバイスの出力まで伝達することを可能にする。故に、一例において、コントローラはデータに、スタック内の標的メモリデバイスに格納すべく、スタック内の第１のメモリデバイスを通過させることができる。
一実施形態において、メモリデバイスに関するメモリアクセスモードは、ｉ）経路上でのデータの受信、及びスタック内のそれぞれのメモリデバイスに付随するメモリ回路への該データの格納と、ｉｉ）コントローラに戻るそれぞれのメモリデバイスの出力への上記経路上での伝送のための、それぞれのメモリデバイスのメモリ回路からのデータの取り出しとを可能にする。故に、コントローラは、スタック内の特定のメモリデバイスにデータを格納し、あるいはそれからデータを取り出すことができる。
スタックを通る上記１つ以上の経路の各々は、メモリデバイス群を通る複数のセグメントを含み得る。例えば、スタックを通る経路は第１の経路セグメントと第２の経路セグメントとを含むことができる。第１の経路セグメントは、第１のメモリデバイスの入力と出力との間の回路パスを含む。第２の経路セグメントは、第２のメモリデバイスの入力と出力との間の回路パスを含む。スタック内の第１のメモリデバイスに対する第２のメモリデバイスの回転オフセットに基づいて、スタック内の第１のメモリデバイスの入力と出力との間の軸は、スタック内の第２のメモリデバイス（例えば、次のメモリデバイス）の入力と出力との間の軸に対して平行にされ得る。このような実施形態の更なる例において、第１のメモリデバイスの入力から出力へのデータフローの向きは、第２のメモリデバイスの入力から出力へのデータフローの向きに対して実質的に反対にされ得る。例えば、スタックを通る所与の経路の第１の経路セグメント（例えば、第１のメモリデバイス内の経路部分）は、第１のメモリデバイスの第１の辺付近の入力から、第１のメモリデバイスの第２の辺付近の出力まで、第１のメモリデバイスの面を対角的に横断し得る。スタックを通る該所与の経路の第２の経路セグメント（例えば、第２のメモリデバイス内の経路部分）は、第２のメモリデバイスの第１の辺付近の入力から、第２のメモリデバイスの第２の辺付近の出力まで、第２のメモリデバイスの面を対角的に横断し得る。
上述のように、メモリデバイス群を積層することは、スタック内の各連続メモリデバイスを回転オフセットすることを含むことができる。更なる実施形態において、メモリデバイス群は、スタック内の各チップがスタック内の別のチップに対してオーバーハングを作り出す（張り出す）ように、積層軸に対してずらされ、すなわち、オフセットされ得る。例えば、スタック内の第２のメモリデバイスは、第２のメモリデバイスの面上の入力群に電気的に接続するために第１のメモリデバイスの面上の出力群を露出させるように、スタック内の第１のメモリデバイスに対してずらされ、すなわち、オフセットされることができる。第３のメモリデバイスは、第３のメモリデバイスの面上の入力群に電気的に接続するために第２のメモリデバイスの面上の出力群を露出させるように、スタック内の第２のメモリデバイスに対してずらされ、すなわち、オフセットされることができる。
概して、メモリデバイスをずらすことは、１つのメモリデバイスの出力群が次のメモリデバイスの入力群への接続のために露出されるように、スタックの生成全体で繰り返され得る。
スタック内の連続したメモリデバイスの各対は、互いに電気的に接続されることができる。例えば、導電リンク群が、第１のメモリデバイスの面上の出力群を第２のメモリデバイスの面上の入力群に橋渡しする。一実施形態において、各メモリデバイスの入力群及び出力群は表面パッドである。リンクは、１つのメモリデバイスの入力表面パッドを別のメモリデバイスの出力表面パッドに接続するワイヤボンドとし得る。
他の一実施形態によれば、接続を形成するためにスタック内の連続したメモリデバイスをずらすことの代替策として、第１のメモリデバイスの頂面に配置された出力が第２のメモリデバイスの頂面に配置された対応する入力上に縦方向に位置整合されるように、スタック内でメモリデバイス群が位置整合されてもよい。このような一実施形態においては、各メモリデバイスに付随する入力／出力レイアウト配置の入力群は、スルーホール接続として構成され得る。各メモリデバイスに付随する入力／出力レイアウト配置の出力群は、表面接続に対応したパッドとして構成され得る。
スタックを通る上記１つ以上の経路は、スタック内のメモリデバイスの出力群をスタック内の次のメモリデバイスの入力群に結合することによって作り出されることが可能である。例えば、表面パッドとそれに対応するスルーホール接続との間に導電材料を設けることによって、メモリデバイス間にリンク接続を生成することができる。
ここでの他の実施形態は、例えば半導体チップなどのメモリデバイスを含む。半導体チップは、１つ以上の入力と１つ以上の出力とを含む入力−出力配置を有する。半導体チップは、当該半導体チップを通じてデータを伝達するよう、入力と出力との各対の間にそれぞれの入力−出力回路パスを含む。
半導体チップの入力群は、スルーホール接続すなわちビアとして構成されることが可能である。その名称が示唆するように、スルーホール接続は、半導体チップの頂面から該半導体チップを介して該半導体チップの底面に通じる。スルーホール接続はまた、それぞれの半導体チップ内の回路に電気的に接続される。スルーホール接続は、故に、半導体チップの内部回路をその他の外部回路に接続する経路を提供する。
半導体チップの出力群は、当該半導体チップの平表面に配置された表面コンタクトパッド群として構成されることが可能である。表面パッド接続はまた、それぞれの半導体チップ内の対応する回路に電気的に接続される。故に、スルーホール接続と同様に、表面パッドは、半導体チップの内部回路をその他の外部回路に接続する経路を提供する。
表面パッド出力とスルーホール入力とを含む半導体チップを作り出すことは、１つの半導体チップとそれと同一の入力／出力配置の次の半導体チップとの間の接続が、それぞれの表面パッドとスルーホール接続との間のリンクを介して接続されるので有用である。すなわち、半導体チップのスルーホールコネクタは、当該半導体チップの出力位置の表面コンタクトパッドと別の半導体チップ（同一の配置レイアウトを有する）の入力位置のスルーホールコネクタとの間の接続を可能にする。
上述のように、例えば半導体チップなどのメモリデバイスは複数の入力と複数の出力とを含み得る。複数の入力の各々は、スルーホール接続すなわちビアとして構成され得る。複数の出力の各々は表面パッドとして構成され得る。リンクは、スルーホール接続とそれに対応する表面パッドとの間の導電材料を含み、スタックを貫通する経路を作り出す。
より具体的には、ここでの他の一実施形態は、上述のような半導体チップのスタックを含む。例えば、実施形態に従ったメモリ記憶システムは、第１のメモリデバイスと、該第１のメモリデバイスと同一の入力／出力レイアウト配置を有する第２のメモリデバイスとを含むことができる。メモリ記憶システムはスタックとして構成されることが可能である。このスタックは、第１のメモリデバイスに固定された第２のメモリデバイスを含む。第２のメモリデバイスはスタック内で、第１のメモリデバイスの出力を第２のメモリデバイスの対応する入力と位置整合させるように方向付けられる。このスタックは更に、第１のメモリデバイスの出力群と第２のメモリデバイスの入力群との間の接続を含む。例えば、上述のように、メモリデバイス間の接続は、第１のメモリデバイスの面上の表面パッド群と第２のメモリデバイスのスルーホール群との間の接続を含み得る。このような一実施形態において、表面パッド群は第１のメモリデバイスの出力群であり、スルーホール群は第２のメモリデバイスの入力群である。
第１のメモリデバイスの表面パッドを第２のメモリデバイスの対応する入力と位置整合させるため、ここでの実施形態は、１つのメモリデバイスをスタック内の次のメモリデバイスに対して（例えば約１８０°といった量だけ）回転オフセットすることを含むことができる。回転オフセットは、例えばメモリデバイス群が互いに積み重ねられるときに沿う軸である積層軸の周りで行われ得る。
メモリデバイス間の接続は、非限定的な一例として、第１の接続と第２の接続とを含むことができる。一実施形態において、第１の接続は、第１のメモリデバイスの第１の表面パッドを第２のメモリデバイスの第１のスルーホールに結合する。第２の接続は、第１のメモリデバイスの第２の表面パッドを第２のメモリデバイスの第２のスルーホールに結合する。第１の接続は、スタックを通る１つの経路セグメントの部分とすることができ、第２の接続は、スタックを通る別の１つの経路セグメントの部分とすることができる。すなわち、第１の接続は、第１のメモリデバイスの第１の出力を第２のメモリデバイスの第１の入力に結合することによって第１の経路を作り出し、第２の接続は、第１のメモリデバイスの第２の出力を第２のメモリデバイスの第２の入力に結合することによって第２の経路を作り出す。当然ながら、スタック内には、メモリデバイス間の接続を介して如何なる好適な数の経路が作り出されてもよい。
上述と同様の調子で、スタックは、直近に説明した表面パッド及びスルーホールのレイアウト配置を有する多数の更なるメモリデバイスを含むことができる。例えば、一実施形態において、スタックは、第２のメモリデバイスに固定された第３のメモリデバイスを含む。第３のメモリデバイスは、第１のメモリデバイス及び第２のメモリデバイスと同一の入力／出力レイアウト配置を有する。この実施形態において、スタックは、第２のメモリデバイスの出力群と第３のメモリデバイスの入力群との間の接続を含む。この接続は、第２のメモリデバイスの面上の表面パッド群すなわち出力群と、第３のメモリデバイスの例えば入力群であるスルーホール群との間の接続を含む。上述のように、１つのメモリデバイスからスタック内の次のデバイスへの接続は、メモリデバイス群を通るそれぞれの経路を形成する。
何れの実施形態においても、スタックを通る上記１つ以上の経路は、スタックを通り抜けてのデータの伝達を担う。これら経路群の一部は制御目的で使用されてもよい。例えば、メモリデバイス群を通る１つ以上の経路は、それぞれのコントローラがメモリデバイス群を制御することを可能にするよう、スタック内のメモリデバイス群を介して、またメモリデバイス群へ、制御信号又は制御データを伝達するために使用され得る。
スタック内の１つ以上のメモリデバイスの動作を制御する制御信号は、コントローラ又はスタック内の別のメモリデバイスによって生成され得る。
表面パッド及びスルーホールのレイアウト配置を含むメモリ記憶システムは１つのコントローラを含むことができる。例えば、スタック内に格納されたデータにアクセスするためにスタックに１つのコントローラが電気的に結合され得る。一実施形態において、コントローラは、例えば第１のメモリデバイスなどのスタック内の最初のメモリデバイスに電気的に結合される。このコントローラは、第１のメモリデバイスから少なくとも第２のメモリデバイス及び／又はスタック内のその他のメモリデバイスを介して当該コントローラへと戻る経路に沿ったデータの流れに基づいて、第１のメモリデバイスからデータにアクセスするように構成されることが可能である。スタック内の最後のメモリデバイスからコントローラへと戻る接続は、コントローラが、上記１つ以上の経路に沿ったデータの流れに基づいて、スタック内のメモリデバイス群からデータを受信することを可能にする。
コントローラとスタック内の第１のメモリデバイスとの間の結合は、コントローラがメモリデバイス群を介してデータを伝達し、ひいては、メモリデバイス群にデータを格納することを可能にする。スタック内の最後のメモリデバイスとコントローラとの間の結合は、コントローラが、それぞれのメモリデバイスに格納されたデータを取り出すことを可能にする。しかしながら、この後者の実施形態において、接続はスルーホールから表面パッドへの接続を含む。
コントローラへと戻るデータの通行を可能にするため、ここでの実施形態は、第２のメモリデバイス（又は、スタック内の最後のメモリデバイス）の面上の表面パッド群（例えば、出力など）とコントローラに付随する入力群との間の、例えばワイヤボンドなどの電気接続を含むことができる。
上述のようにして、スタック内の各メモリデバイスはパススルーモード又はメモリアクセスモードに設定され得る。
一実施形態において、スタック内の各メモリデバイスは、平面状であって、それぞれの頂面及び底面を有する。第１のメモリデバイス及び次のメモリデバイスは、第２のメモリデバイスの底面が第１のメモリデバイスの頂面に固定されて互いに積み重ねられる。第１のメモリデバイスの頂面及び第２のメモリデバイスの頂面は、スタックに沿って同一の向きを向く。スタック内のメモリデバイス群の適切な位置合わせに基づき、第１のメモリデバイスの頂面に配置された出力は、第２のメモリデバイスの頂面に配置された対応する入力上に縦方向に位置整合される。換言すれば、スタック内の１つのメモリデバイスの表面パッド群（出力群）がスタック内の次のメモリデバイスのスルーホール群（入力群）と直接的に位置整合されるよう、メモリデバイス群は位置合わせされ得る。
更なる実施形態において、半導体チップは、当該半導体チップを通り抜けてのデータの伝達のために、複数の入力と複数の出力とを含む配置レイアウトを有する。半導体チップはまた、構成レイアウト内の入力群が構成レイアウト内の複数の出力と対角的に対にされた複数の入力−出力対を含む。半導体チップは各入力−出力対の間にそれぞれの入力−出力回路パスを含む。
半導体チップを通る回路パスは、例えば半導体チップひいてはメモリ記憶スタックを介してのデータ又は制御信号の伝達などの異なる機能を担うことができる。
半導体チップの配置レイアウトは、順序付けられた複数の入力及び複数の出力を含み得る。レイアウト内の複数の入力−出力対の間のそれぞれの回路パスの各々は、１つの入力とそれに対応する１つの出力とを含む。入力−出力対の対応する出力は、半導体チップのレイアウト内の入力と対角的に筋向かいにある。一実施形態において、レイアウト内の入力に対して、レイアウト内の対応する出力は、該入力から１８０°オフセットされる。
更なる実施形態において、半導体チップは、当該半導体チップを介したデータの伝達のための複数の入力と複数の出力とを含む配置レイアウトを有する。レイアウトの入力−出力対は、各入力を複数の出力のうちの対応する１つと対にすることに基づく。各入力−出力対の間の入力−出力回路パスは、半導体チップ内のその他の回路パスと交差するように方向付けられる。換言すれば、一実施形態に従って、半導体チップの入力／出力レイアウト配置は、複数の入力−出力対に関する軸群の一部又は全てが互いに交差するように選定され得る。
半導体チップの配置レイアウトは、一列の入力と一列の出力とを含み得る。これらの列は、半導体チップのそれぞれの辺に沿って、あるいはそれぞれの辺の近傍に、互いに平行に配置され得る。このような実施形態の更なる例において、入力−出力対は、１つの列内の入力と別の１つの列内の出力との間の回路パスを含む。他の実施形態において、これらの列の各々は入力及び出力の双方を含む。
上述のように、複数の入力−出力対を含む半導体チップは、データを格納するメモリを含むことができる。入力−出力回路パスの各々は、メモリのうちの対応する部分へのアクセスを可能にする。
一例において、配置レイアウトは、半導体チップの外縁に近接して、順序付けられた複数の入力及び複数の出力を含むことができる。複数の入力−出力対の間の回路パスの各々は、半導体チップの外縁に近接した１つの入力と、半導体チップの外縁に近接した１つの対応する出力とを含む。それぞれの回路パスの該対応する出力は、数字４が数字１０の反対側に配置され、数字５が数字１１の反対側に配置され、等々と配置される伝統的な時計の配置と同様に、該入力から実質的に１８０°オフセットされた位置にある。しかしながら、上述のように、半導体チップの入力／出力群は、円を形成するのではなく、１つ以上の列を形成してもよい。
更なる実施形態において、メモリ記憶スタックは第１のメモリデバイスと第２のメモリデバイスとを含む。第１のメモリデバイス及び第２のメモリデバイスは何れも同一の入力／出力レイアウト配置を有する。第１のメモリデバイスは、第２のメモリデバイスの平表面上の入力群に接続するために第１のメモリデバイスの平表面上の出力群を露出させるように、第２のメモリデバイスに対して（段差を作り出すように）オフセットされる。スタックに追加される更なるメモリデバイスの各々は、階段型のスタックを作り出すように同一の向きにオフセットされ得る。１つのメモリデバイスの出力群から別の１つのメモリデバイスの入力群への接続は複数の経路を作り出す。上述のように、これらの経路は、第１のメモリデバイス及び第２のメモリデバイスを通る直列接続を容易にし、例えばデータの伝達などの機能を担う。データは、コマンド、それぞれのメモリデバイスで格納される情報、それぞれのメモリデバイスから取り出された情報などとし得る。
メモリ記憶スタック内の１つのメモリデバイスと別の１つのメモリデバイスとの間の接続は、導電リンクを含むことができる。この導電リンクは、第１のメモリデバイスの出力と第２のメモリデバイスの入力との間のワイヤボンドとし得る。
一実施形態において、メモリ記憶スタック内の各メモリデバイスの入力／出力レイアウト配置は、そのメモリデバイスの１つ以上の辺に沿った複数の入力と複数の出力とのシーケンスを含む。
メモリデバイスの入力及びそれに対応する出力は、直近に説明した半導体チップの入力／出力レイアウト配置内で互いの隣に配置されてもよい。所与のメモリデバイスの出力は、メモリ記憶スタック内の次のメモリデバイスの入力に電気的に結合されて、スタックを通り抜けてデータを伝達する経路を形成することができる。メモリデバイスの入力及びそれに対応する出力を隣り合わせで配置することは、メモリ記憶スタック内で１つのメモリデバイスの出力を別の１つのメモリデバイスの対応する入力に接続するのに要する導電リンクの長さを短縮する。
非限定的な一例として、メモリ記憶スタックは、例えば、第１のメモリデバイス及び第２のメモリデバイスと同一の入力／出力レイアウト配置を有する第３のメモリデバイスなど、更なるメモリデバイスを含むことができる。第２のメモリデバイスが第１のメモリデバイスに対してオフセットされるのと同様にして、スタック内で第３のメモリデバイスは第２のメモリデバイスに対して（第２のメモリデバイスが第１のメモリデバイスに対してオフセットされたのと同一方向に）、第３のメモリデバイスの入力群に電気的に接続するために第２のメモリデバイスの出力群を露出させるようにオフセットされることが可能である。
メモリ記憶スタックへの各メモリデバイスの追加及び対応する結合は、第１のメモリデバイス、第２のメモリデバイス、第３のメモリデバイスなどのスタック内の各メモリデバイスを通る直列接続を延長させる。
これら及びその他の実施形態について、対応する図を参照しながら、本明細書にて更に詳細に後述する。
上述のように、ここで開示する技術は、メモリデバイスのスタック、及び例えばフラッシュ技術、電気的に消去可能な半導体メモリ、不揮発性メモリなどを支援するシステムなどのシステムでの使用に適したものである。しかしながら、ここで開示する実施形態はそのような用途での使用に限定されるものではなく、ここで説明する技術はその他の用途にも適したものである。
また、様々な特徴、技術、構成などの各々がこの開示の異なる部分で説明されるが、一般的に意図されることには、それらの概念の各々は、互いに独立に達成されてもよいし、実現可能な場合には互いに組み合わせて達成されてもよい。従って、本発明の少なくとも一部の実施形態は、様々に具現化され、様々な見方をされることが可能である。
添付の図面を例として参照する。
実施形態に従ったメモリシステムの一例を示す図である。 実施形態に従った積層可能なメモリデバイス及び対応する入力／出力レイアウト構成の一例を示す図である。 実施形態に従った積層メモリシステムの一例を示す斜視図である。 実施形態に従った相互接続メモリデバイスの一積層例を示す断面図である。 実施形態に従った複数の積層されたメモリデバイスを含むメモリシステムの一例を示す斜視図である。 実施形態に従った相互接続メモリデバイスの一積層例を示す断面図である。 実施形態に従った複数の積層されたメモリデバイスを含むメモリシステムの一例を示す斜視図である。 実施形態に従った相互接続メモリデバイスの一積層例を示す断面図である。 実施形態に従った接続層の一例を示す斜視図である。 実施形態に従った接続層の一例を示す断面図である。 実施形態に従った接続層の一例を示す斜視図である。 実施形態に従った接続層の一例を示す斜視図である。 実施形態に従ったメモリデバイス、並びにスルーホール及び表面パッドのレイアウトの一例を示す斜視図である。 実施形態に従った複数のメモリデバイスの一積層例を示す斜視図である。 実施形態に従った複数のメモリデバイスのスタックに関する接続の一例を示す断面図である。 実施形態に従った複数のメモリデバイスのスタックに関する接続の一例を示す断面図である。 実施形態に従った複数のメモリデバイスのスタックに関する接続の一例を示す断面図である。 実施形態に従った複数の入力及び複数の出力の配置レイアウトの一例を示す図である。 実施形態に従った複数のメモリデバイスの積層及び対応する接続の一例を示す斜視図である。 実施形態に従った複数のメモリデバイスのレイヤー化における接続の一例を示す断面図である。 実施形態に従った積層可能なメモリデバイスの配置レイアウトの一例を示す図である。 実施形態に従った複数のメモリデバイスの積層及び対応する接続の一例を示す斜視図である。 実施形態に従った１つ以上のメモリデバイス及び／又はメモリシステムの製造に関する方法を例示する図である。 実施形態に従った１つ以上のメモリデバイス及び／又はメモリシステムの製造に関する方法を例示する図である。 実施形態に従った１つ以上のメモリデバイス及び／又はメモリシステムの製造に関する方法を例示する図である。 実施形態に従った１つ以上のメモリデバイス及び／又はメモリシステムの製造に関する方法を例示する図である。 実施形態に従った１つ以上のメモリデバイス及び／又はメモリシステムの製造に関する方法を例示する図である。 実施形態に従った積層可能なメモリデバイスの一例を示す図である。 実施形態に従った積層可能なメモリデバイスの一例を示す図である。 実施形態に従った積層可能なメモリデバイスの一例を示す図である。
以下、より具体的に説明する。図１は、実施形態に従ったメモリシステム１００の一例を示している。
図示のように、メモリ記憶システム１００は、４つの直列接続されたメモリチップ２００（例えば、メモリチップ２００−１、メモリチップ２００−２、メモリチップ２００−３、及びメモリチップ２００−４）を含んでいる。なお、メモリ記憶システム１００は如何なる好適な数のメモリチップを含んでいてもよく、メモリ記憶システム１００は単なる非限定的な一例として４つのメモリチップを含んでいる。
メモリチップ２００の各々は、シリアル入力ポート（Ｄ０−Ｄ７、ＣＳＩ及びＤＳＩ）、シリアル出力ポート（Ｑ０−Ｑ７、ＣＳＯ、ＤＳＯ）、及び共通のパラレル入力ポート（ＣＫ、ＣＫ＃、ＲＳＴ＃及びＣＥ＃）を有している。
図１に示すように、入力信号（ＣＫ、ＣＫ＃、ＲＳＴ＃及びＣＥ＃）は、パラレル接続を介して、４つ全てのメモリチップ２００−１、２００−２、２００−３及び２００−４に共通に結合されている。すなわち、信号ＣＫは各メモリチップ２００それぞれの入力ＣＫを駆動し、信号ＣＫ＃は各メモリチップ２００それぞれの入力ＣＫ＃を駆動し、等々である。
一実施形態において、信号ＣＫは、論理的な高（ハイ）状態と論理的な低（ロー）状態との間で切り替わるクロック信号を表す。信号ＣＫ＃は、論理ハイ状態と論理ロー状態との間で切り替わるとともに、ＣＫ信号に対して位相が１８０°ずれている。例えば、ＣＫ信号が論理ハイであるとき、ＣＫ＃信号は論理ローである。ＣＫ信号が論理ローであるとき、ＣＫ＃信号は論理ハイである。
なお、メモリ記憶システム１００の左端に沿った信号群（例えば、信号ＣＫ、ＣＫ＃、ＲＳＴ＃、ＣＥ＃、Ｄ０、Ｄ１、・・・、Ｄ７、ＣＳＩ、ＤＳＩ）は、例えばメモリコントローラなどの信号源からの入力とし得る。メモリ記憶システム１００の右端に沿った信号群（例えば、信号Ｑ０、Ｑ１、Ｑ２、・・・、Ｑ７、ＣＳＯ、ＤＳＯ）は、上記メモリコントローラへ戻る出力、又は別の後続メモリ記憶システム１００の入力に接続される出力とし得る。一定の実施形態において、より大きい記憶システムが、１つ又は複数のコントローラがそれぞれのメモリチップに格納されたデータへのアクセスを可能にする複数の記憶システムを含んでいてもよい。
各チップは、適当な電源、グランド、及び適切な動作のためのその他の接続を含むことができる。
メモリ記憶システム１００のチップ２００は直接に接続されることが可能である。例えば、メモリ記憶システム１００の外部シリアル入力信号（メモリチップ２００−１の左に信号Ｄ０−Ｄ７、ＣＳＩ及びＤＳＩとして示す）は、図示のように、第１のメモリチップ２００−１のシリアル入力ポート（Ｄ０−Ｄ７、ＣＳＩ及びＤＳＩ）に結合される。また、第１のメモリチップ２００−１のシリアル出力ポート（Ｑ０−Ｑ７、ＣＳＯ及びＤＳＯ）は、第２のメモリチップ２００−２のシリアル入力ポート（Ｄ０−Ｄ７、ＣＳＩ及びＤＳＩ）と結合される。同様に、第２のメモリチップ２００−２のシリアル出力ポート（Ｑ０−Ｑ７、ＣＳＯ及びＤＳＯ）は、第３のメモリチップ２００−３のシリアル入力ポート（Ｄ０−Ｄ７、ＣＳＩ及びＤＳＩ）と結合される。また、第３のメモリチップ２００−３のシリアル出力ポート（Ｑ０−Ｑ７、ＣＳＯ及びＤＳＯ）は、第４のメモリチップ２００−４のシリアル入力ポート（Ｄ０−Ｄ７、ＣＳＩ及びＤＳＩ）と結合される。最後に、第４のメモリチップ２００−４のシリアル出力ポート（Ｑ０−Ｑ７、ＣＳＯ及びＤＳＯ）は、メモリ記憶システム１００のシリアル出力信号（Ｑ０−Ｑ７、ＣＳＯ及びＤＳＯ）と結合される。
メモリチップ２００及びメモリチップ２００同士（及び付随システムのその他の構成要素）の間の相互接続の更なる詳細は、先に参照した多数の、同一出願人による特許出願に記載されている。しかしながら、理解されるように、少なくとも一部の例において、メモリチップ２００は如何なる好適な種類の半導体チップであってもよい。非限定的な一例として、メモリチップ２００は、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、ＥＥＰＲＯＭ、ＭＲＡＭ、ＰＣＭ、ＲｅＲＡＭ、ＦｅＲＡＭ、ＳＲＡＭ、ＰＳＲＡＭ、及びＤＲＡＭなどとし得る。
なお、少なくとも一部の実施形態によれば、メモリ以外のチップ又は集積回路の使用も意図される。例えば、ここで説明する原理は、非メモリ型の回路や図１に示したメモリに基づく回路に対する接続を提供するように拡張され得る。
上述のように、図示した例においては４つのメモリチップ２００が示されているが、メモリ記憶システム１００内のチップの数は、１より大きい如何なる数であってもよく、一部の更なる例においては、ホストとして機能する１つ以上のメモリコントローラチップが存在してＳｉＰ（システム・イン・パッケージ）構成を提供してもよい。
図２は、実施形態に従ったそれぞれのチップ２００の外縁部近傍の入力及び出力の配置レイアウトの一例を３次元的に示している。図２に例示したチップ２００は、図１の４つのメモリチップ２００の各々に付随する適当な機能を含み得る。半導体チップとし得るメモリチップ２００上に示したパッド群は、ラベルを付したそれぞれの入力／出力を表す表面パッド群である。これらのパッドは、チップ２００に付随するメモリ回路、制御回路、バッファ回路などに内部で電気的に接続している。本明細書にて説明するように、これらのパッドは外部回路への接続も提供する。従って、チップ２００のパッド群は、チップ２００の内部回路をその他の外部回路に接続する経路を提供する。
非限定的な一例として、半導体チップ２００の配置レイアウトは、入力群を含む列と、出力群を含む列とを含み得る。これらの列は、互いに平行にされ、半導体チップのそれぞれの外縁に沿って、あるいはそれぞれの外縁近傍に配置され得る。
他の実施形態において、チップは、チップ２００の任意の外縁又は全ての外縁に、入力／出力群の複数の列を含む。
１つの列内の各入力は、反対側の列内の対応する出力と対にされる。例えば、入力Ｄ０はチップ２００の出力Ｑ０と対にされ、入力Ｄ１はチップ２００の出力Ｑ１と対にされ、入力Ｄ２はチップ２００の出力Ｑ２と対にされ、入力Ｄ３はチップ２００の出力Ｑ３と対にされ、入力ＣＳＩはチップ２００の出力ＣＳＯと対にされ、入力ＤＳＩはチップ２００の出力ＤＳＯと対にされ、入力Ｄ４はチップ２００の出力Ｑ４と対にされ、入力Ｄ５はチップ２００の出力Ｑ５と対にされ、入力Ｄ６はチップ２００の出力Ｑ６と対にされ、入力Ｄ７はチップ２００の出力Ｑ７と対にされる。
このような実施形態の増進のため、入力−出力の対は、対をなす入力と出力との間のチップ２００の回路パス（経路）を含むことができる。なお、チップ２００の、１列を為す入力群と別の一列を為す出力群とを示す図２の構成は、単なる例であり、各列が入力及び出力の双方を含んでいてもよい。
半導体チップ２００は、データを記憶するメモリを含んでいる。それぞれの入力−出力回路パスの各々は、メモリの対応する部分へのアクセスを可能にする。
チップ２００の左側で、図示のように、シリアル入力パッド群、すなわち、グループ２００Ａの表面パッド群（２００Ａ−１、２００Ａ−２、２００Ａ−３、・・・、２００Ａ−１０を含む）、及びグループＣのパラレル入力パッド群（２００Ｃ−１、２００Ｃ−２、２００Ｃ−３、・・・、２００Ｃ−６）が、配置レイアウトの左列に配置されている。
データ入力パッドＤ０−Ｄ３及びＤ４−Ｄ７はそれぞれ、チップ２００の外縁に沿って選択した初期順序Ｄ０、Ｄ１、Ｄ２等々に従って、左側のパッドの列の両端部近傍に配置され、コマンドストローブ入力（ＣＳＩ）パッド及びデータストローブ入力（ＤＳＩ）パッドは、Ｄ３パッドとＤ４パッドとの間で、左列の中央部に配置されている。
パラレル入力パッド群（２００Ｃ−１、２００Ｃ−２、２００Ｃ−３、・・・、２００Ｃ−６）は、チップ２００への種々雑多な信号（ＣＫ、ＣＫ＃、ＲＳＴ＃及びＣＥ＃）の入力を可能にする。
メモリチップ２００の右側では、シリアル出力パッド群２００B（２００B−１、２００B−２、２００B−３、・・・、２００B−１０）が、入力Ｄ０−Ｄ７に関する初期順序（すなわち、チップの左側におけるシリアル入力パッド群の順序）に対して逆順すなわち反対の順序で配置されている。例えば、入力Ｄ０はチップ２００の左列の頂部にあり、対応する出力Ｑ０はチップ２００の右列の底部にあり、故に、チップ２００の配置レイアウト上で入力Ｄ０は出力Ｑ０の筋向かいにある。入力Ｄ１はチップ２００の左列の２番目の位置にあり、対応する出力Ｑ１はチップ２００の最後から２番目の位置にあり、故に、チップ２００の配置レイアウト上で入力Ｄ１は出力Ｑ１の筋向かいにある。同様に、対の一方はチップ２００の配置レイアウトで他方の筋向かいにある。
複数の対における、対を為す入力とそれに対応する出力との間の軸の各々は、チップ２００の配置レイアウト内で互いに交差する。例えば、入力Ｄ０と出力Ｑ０との間の軸は、軸群Ｄ１−Ｑ１、Ｄ２−Ｑ２、Ｄ３−Ｑ３、ＣＳＩ−ＣＳＯ、ＤＳＩ−ＤＳＯ、Ｄ４−Ｑ４、Ｄ５−Ｑ５、Ｄ６−Ｑ６、Ｄ７−Ｑ７の各々と交差し、入力Ｄ１と出力Ｑ１との間の軸は、軸群Ｄ０−Ｑ０、Ｄ２−Ｑ２、Ｄ３−Ｑ３、ＣＳＩ−ＣＳＯ、ＤＳＩ−ＤＳＯ、Ｄ４−Ｑ４、Ｄ５−Ｑ５、Ｄ６−Ｑ６、Ｄ７−Ｑ７の各々と交差し、入力Ｄ２と出力Ｑ２との間の軸は、軸群Ｄ０−Ｑ０、Ｄ１−Ｑ１、Ｄ３−Ｑ３、ＣＳＩ−ＣＳＯ、ＤＳＩ−ＤＳＯ、Ｄ４−Ｑ４、Ｄ５−Ｑ５、Ｄ６−Ｑ６、Ｄ７−Ｑ７の各々と交差し、入力Ｄ３と出力Ｑ３との間の軸は、軸群Ｄ０−Ｑ０、Ｄ１−Ｑ１、Ｄ２−Ｑ２、ＣＳＩ−ＣＳＯ、ＤＳＩ−ＤＳＯ、Ｄ４−Ｑ４、Ｄ５−Ｑ５、Ｄ６−Ｑ６、Ｄ７−Ｑ７の各々と交差し、入力ＣＳＩと出力ＣＳＯとの間の軸は、軸群Ｄ０−Ｑ０、Ｄ１−Ｑ１、Ｄ２−Ｑ２、Ｄ３−Ｑ３、ＤＳＩ−ＤＳＯ、Ｄ４−Ｑ４、Ｄ５−Ｑ５、Ｄ６−Ｑ６、Ｄ７−Ｑ７の各々と交差し、等々である。
故に、実施形態によれば、チップ２００は入力−出力対群の各々の間のそれぞれの入力−出力回路パスが、該（半導体）チップ２００内のその他それぞれの入力−出力回路パスと交差するように向けられた入力／出力配置レイアウトを含むことができる。
チップ２００は、各対の間に、例えば回路パス、対応するメモリ、制御ロジックなどの対応する回路を含んでいる。例えば、チップ２００は入力−出力対Ｄ０及びＱ０の間にその回路パスを含み、チップ２００は入力−出力対Ｄ１及びＱ１の間にその回路パスを含み、チップ２００は入力−出力対Ｄ２及びＱ２の間にその回路パスを含み、チップ２００は入力−出力対Ｄ３及びＱ３の間にその回路パスを含み、等々である。
入力−出力対群のレイアウトは、チップ２００の、別のチップ（同一の入力／出力配置レイアウトを有する）に対する回転が、一方のメモリチップの出力群の他方のメモリチップの入力群への位置整合をもたらすように選定されている。
上述の、図示した接合パッド配置（例えば、入力／出力レイアウト配置）の例では、図１の第１のチップ２００−１のデータ出力パッドＱ０（２００Ｂ−１）が、図１の第２のチップ２００−２のデータ入力パッドＤ０（２００Ａ−１）と対にされる。同様に、それぞれのスタックを作り出すとき、後続図で一層具体的に示すように、各チップのその他全てのデータ入力パッド及びデータ出力パッド（Ｄ１−Ｄ７及びＱ１−Ｑ７）、ＣＳＩパッド及びＣＳＯパッド、並びにＤＳＩパッド及びＤＳＯパッドが、図１に示したような適当な順序でシリアルに相互接続される。
上述のように１つのメモリデバイスの対応する出力と、それに続くメモリデバイスとの間で上述のシリアル相互接続を達成するため、チップのシリアル出力パッド群は、上述のように、左側の入力パッド群の位置に対して逆順の位置で、チップの右側に配置される。例えば、図２の例に示したように、Ｑ０パッドはチップの右下の隅に配置され、Ｑ７パッドはチップの右上の隅に配置される。
後続図に示すように、図２に示したチップ２００のそれぞれの入力／出力列における反転され且つ鏡像にされたパッド配置は、複数のチップを上下に積み重ねて順次相互接続するとき、より単純で、より短く、且つ効率的なワイヤボンディング手法を提供することができる。しかしながら、データ入力パッド及びデータ出力パッドの数は制限されず、実施例に従って、ｘ１、ｘ２、ｘ４又はｘ１６のＩ／Ｏモードが実現され得る。
また、理解されるように、実施形態は、入力パッド群及び出力パッド群の順序付けによって限定されるものではない。
さらに、理解されるように、パラレル入力パッドは、より堅牢（ロバスト）な信号伝達を提供するよう、チップの右側に複製されることが可能である。また、実施形態の主題を不明瞭にしないよう、一般的に必要とされる電源パッド及びその他の種々雑多なパッドは示していない。
上述の実施形態によれば、（半導体）チップ２００は、当該半導体チップを通じてのデータの伝達のための複数の入力及び複数の出力を含む配置レイアウトを含んでいる。一実施形態において、半導体チップ２００はまた、配置レイアウト内の入力群が該配置レイアウト内の複数の出力と対角的に対を為す入力−出力対群を含んでいる。チップ２００は、入力−出力対群の各々の間にそれぞれの入力−出力回路パスを含む。半導体チップを通る回路パス群は、例えば当該半導体チップを通ってのデータ又は制御信号の伝達など、異なる機能を支援することができる。
半導体チップの配置レイアウトは、複数の入力及び複数の出力の順序付けを含み得る。レイアウト内の入力−出力対群の間のそれぞれの回路パスの各々は、１つの入力と、それに対応する１つの出力とを含む。レイアウト内のこの入力に対し、対応する出力は対角的に向かい側にされる。
一実施形態において、レイアウト内の対応する出力は、レイアウト内のその入力から、あるいはそれに対し、１８０°オフセットされる。例えば、チップ２００の出力Ｑ０は、対角的に、入力Ｄ０から１８０°ずらされた（オフセットされた）位置に配置され、チップ２００の出力Ｑ１は、対角的に、入力Ｄ１から１８０°オフセットされた位置に配置され、チップ２００の出力Ｑ２は、対角的に、入力Ｄ２から１８０°オフセットされた位置に配置され、チップ２００の出力Ｑ３は、対角的に、入力Ｄ３から１８０°オフセットされた位置に配置され、チップ２００の出力ＣＳＯは、対角的に、入力ＣＳＩから１８０°オフセットされた位置に配置され、・・・、チップ２００の出力ＤＳＯは、対角的に、入力ＤＳＩから１８０°オフセットされた位置に配置され、チップ２００の出力Ｑ４は、対角的に、入力Ｄ４から１８０°オフセットされた位置に配置され、チップ２００の出力Ｑ５は、対角的に、入力Ｄ５から１８０°オフセットされた位置に配置され、チップ２００の出力Ｑ６は、対角的に、入力Ｄ６から１８０°オフセットされた位置に配置され、チップ２００の出力Ｑ７は、対角的に、入力Ｄ７から１８０°オフセットされた位置に配置される。
図３は、実施形態に従った、それぞれのメモリ記憶スタックを形成する複数のチップの一例を示している。
上側チップ２０２は、下側チップ２０１の頂部に配置されている。上側チップ２０２は、下側チップ２０１に対して１８０°回転され、チップ２０１上の出力群は、チップ２０２の入力群への接続のために露出されている。チップ２０２は、チップ２０１のパッド群を露出させるように、スタック内でチップ２０１に対してオフセットされる。このオフセットは、上側チップ２０２のシリアル入力パッド群２０２Ａを下側チップ２０１のシリアル出力パッド群２０１Ｂに近接配置することを可能にする。
非限定的な一例として、第２のチップ２０２の１８０°回転及びオフセット配置は、第１のチップ２０１の出力パッド群を露出させることを可能にするとともに、例えばＱ０−Ｄ０、Ｑ１−Ｄ１、Ｑ２−Ｄ２などの２つの対応し合うシリアル入力とシリアル出力との間の相互接続に、より容易なワイヤボンディングプロセスを可能にする。
図３の実施形態の例を引き続き参照するに、例えばワイヤボンドなどのリンク３１１が、チップ２０１のＱ７パッドとチップ２０２のＤ７パッドとを相互接続しており、リンク３１１は比較的短い長さにされている。これは、該リンクに寄生する抵抗、キャパシタンス及びインダクタンスを低減する。
リンク３１１と同様にして、第１のチップ２０１のその他全てのシリアル出力パッドが、スタック内のチップ２０２のそれぞれのシリアル入力パッドに相互接続され得る。
チップ２０１は基板３００に固定されることができる。実施形態のこの例において、第２のチップ２０２のパラレル入力パッドＣＥ＃、ＣＫ、ＶＳＳ、ＶＣＣ、ＣＫ＃及びＲＳＴ＃は、基板３００の導電性金属ボンド領域群、すなわち、導電性配線群３００Ｄに、例えばボンドワイヤなどのリンク３１３によって結合されている。故に、実施形態に従ったメモリ記憶システム１００は、基板３００とチップ２０１、２０２などのメモリスタックとの間の接続を含むことができる。
直接接続されたチップ２０１及び２０２のスタックは、基板３００に物理的に取り付けられてもよく、そのとき基板は例えば、印刷回路基板（ＰＣＢ）、メモリカード、リードフレーム、テープ自動ボンディング（ＴＡＢ）テープ、又はその他の種類の基板を有し得る。
上述のように、図２の非限定的な例は、スタック内に２つのチップを含んでいる。第２のメモリチップ２０２のシリアル出力パッド群２０２Ｂは、基板３００の対応するパッド群すなわち配線群３００Ｂに、例えばワイヤボンドなどのリンクを介して接続されている。
また、リンク３１０が、第１のチップ２０１のシリアル入力パッド群２０１Ａと、基板３００の導電性金属ボンド領域群３００Ａとを接続している。
基板３００の表面には、更なる導電性金属ボンド領域群、すなわち、導電性配線群３００Ｃ及び３００Ｄが配置され得る。このようなボンド領域群は、共通の入力信号群及び電源（例えば、ＲＳＴ＃、ＣＫ＃、ＶＣＣ、ＶＳＳ、ＣＫ及びＣＥ＃など）を第１のチップ２０１及び第２のチップ２０２それぞれのパラレル入力ボンドパッド群に接続するために、スタックの左側及び右側の双方に設けられ得る。換言すれば、複数のチップがスタック内で互いに対して回転されるので、基板３００上の信号ＲＳＴ＃、ＣＫ＃、ＶＣＣ、ＶＳＳ、ＣＫ及びＣＥ＃用のボンドパッド群は、スタック内の各チップが基板に比較的短いリンクで接続され得るように複製されることが可能である。
図３の実施形態を要約すると、メモリ記憶システムは、例えばチップ２０１などの第１のメモリデバイスと例えばチップ２０２などの第２のメモリデバイスとを積層したものを含んでいる。非限定的な一例として、第１のメモリデバイス（チップ２０１）及び第２のメモリデバイス（チップ２０２）は、同一の入力／出力レイアウト配置を有する。
上述のように、スタックを形成するよう、第２のメモリデバイス（チップ２０２）は第１のメモリデバイス（チップ２０１）に固定される。第１のメモリデバイス（チップ２０１）の出力群と第２のメモリデバイス（チップ２０２）の入力群との間の接続を容易にするため、第２のメモリデバイス（チップ２０２）は、第１のメモリデバイス（チップ２０１）の出力を第２のメモリデバイスの対応する入力と位置整合させるように、第１のメモリデバイス（チップ２０１）に対して回転的にオフセットされる。チップ２０２は、複数のチップが互いに積み重ねられるときに沿う軸の周りで回転され得る。
スタック内での第１のメモリデバイス（チップ２０１）に対する第２のメモリデバイス（チップ２０２）の回転オフセットは、第１のメモリデバイス（チップ２０１）の１つ以上の出力の、第２のメモリデバイス（チップ２０２）の１つ以上のそれぞれの入力との実質的な位置整合をもたらす。メモリデバイスのスタックは、第１のメモリデバイス（チップ２０１）と第２のメモリデバイス（チップ２０２）との間の１つ以上の直列接続構成を容易にする経路群を含み得る。
図１を再び参照するに、複数のメモリデバイスのスタックを通る第１の論理パスは、メモリ記憶システム１００の入力信号Ｄ０（例えば、基板３００上のパッド）からチップ２００−１のＤ０に関する入力パッドへの直列構成の接続を含む。チップの該論理パスは、チップ２００−１のパッドＤ０からチップ２００−１の出力パッドＱ０への回路パスを通り、チップ２００−１の出力Ｑ０をチップ２００−２の入力Ｄ０に接続する物理リンクを通り、チップ２００−２の入力パッドＤ０からチップ２００−２の出力パッドＱ０への回路パスを通り、チップ２００−２の出力Ｑ０をチップ２００−３の入力Ｄ０に接続する物理リンクを通り、チップ２００−３のパッドＤ０からチップ２００−３の出力パッドＱ０への回路パスを通り、チップ２００−３の出力Ｑ０をチップ２００−４の入力Ｄ０に接続する物理リンクを通り、チップ２００−４のパッドＤ０からチップ２００−４の出力パッドＱ０への回路パスを通り、等々と延在し続ける。
第２の論理パスは、メモリ記憶システム１００の入力信号Ｄ１からチップ２００−１のＤ１に関する入力パッドへの直列構成の接続を含む。第２の論理パスは、チップ２００−１のパッドＤ１からチップ２００−１の出力パッドＱ１への回路パスを通り、チップ２００−１の出力Ｑ１をチップ２００−２の入力Ｄ１に接続する物理リンクを通り、チップ２００−２のパッドＤ１からチップ２００−２の出力パッドＱ１への回路パスを通り、チップ２００−２の出力Ｑ１をチップ２００−３の入力Ｄ１に接続する物理リンクを通り、チップ２００−３のパッドＤ１からチップ２００−３の出力パッドＱ１への回路パスを通り、チップ２００−３の出力Ｑ１をチップ２００−４の入力Ｄ１に接続する物理リンクを通り、チップ２００−４のパッドＤ１からチップ２００−４の出力パッドＱ１への回路パスを通り、等々と延在し続ける。同様にして、メモリ記憶システム１００は、信号Ｄ０、・・・、Ｄ７、ＣＳＩ及びＤＳＩの各々の論理パスを含む。
複数のメモリデバイスの積み重ねを通るこれらの直列接続構成については、本明細書全体を通して更に詳細に説明する。
図３を再び参照するに、この実施形態は従来の方法より有用である。何故なら、スタック内で１つのチップからの出力群を後続チップの入力群に位置整合するように複数のメモリデバイスを回転方向にずらす（例えば、およそ１８０°）ことが、共通の入力／出力レイアウト配置を有する複数のメモリデバイスを使用したメモリ記憶スタックを作り出すことを可能にするからである。このことは、メモリスタックを作り出すために、異なる入力／出力配置レイアウトを有する複数のメモリデバイスを積層することが必要であったことを解決し得る。
実施形態に従ったメモリ記憶システムはコントローラを含み得る。なお、コントローラは多様な手法でスタックに結合され得る。例えば、コントローラとチップスタックとの双方が、例えば印刷回路基板などの基板３００に取り付けられ得る。そのような一実施形態においては、基板３００内の導電パスが、コントローラとメモリデバイスのスタックとの間の接続を提供する。
他の一実施形態によれば、チップスタック自体がコントローラを含んでいてもよい。そのような一実施形態においては、コントローラはスタック内のメモリデバイスに固定され得る。
図３に例示したように、スタックは基板３００に固定されることが可能である。この基板は、はんだ接合によって印刷回路基板に結合するように構成され得る。例えば、一実施形態において、基板３００はボール・グリッド・アレイ型パッケージであり、故に、スタックの組立体をその回路基板に接続する複数のはんだボールを含む。
他の実施形態において、基板３００はピン・グリッド・アレイ型パッケージであり、故に、基板３００の底面に、スタックの組立体をその回路基板に接続する複数のピンを含む。
上述のように、スタック内の各チップは同一の入力／出力レイアウト配置を有することができる。故に、１つのチップを別の１つのチップで置換することが可能である。各チップは、例えばそれぞれのメモリチップの単一の面（例えば、頂面）上の表面パッド群などの入力コンタクト群及び出力コンタクト群を含む。他の実施形態は、メモリチップの頂面及び底面の双方に配置されたパッド群を含んでいてもよい。
非限定的な一例として、スタック内のメモリデバイス又はメモリチップは、プレーナ形状とすることができ、それぞれの頂面及び底面を有する。頂面は、オフチップ接続に対応した入力用の表面パッド群及び出力用の表面パッド群を含む。メモリデバイスは、１枚以上のウェーハから切り出された半導体チップとし得る。
実施形態の一例において、複数のメモリデバイスが互いに上下に積み重ねられ、そのとき、第１のメモリデバイスの頂面と第２のメモリデバイスの頂面とが積層方向に同じ向きになるように、スタック内のメモリデバイスそれぞれの底面が、スタック内の別のメモリデバイスの頂面に固定される。
上述のように、スタックは、入力／出力コンタクト間の接続に基づく１つ以上の直列構成の接続又は経路を含む。例えば、スタック内の１つのメモリデバイスからの信号Ｑ０、・・・、Ｑ７、ＣＳＯ及びＤＳＯなどの出力コンタクトと、スタック内の後続メモリデバイスのＤ０、・・・、Ｄ７、ＣＳＩ及びＤＳＩなどの対応する入力コンタクトとの間の導電リンクに基づいて、１つ以上の経路が作り出され得る。
一実施形態において、該１つ以上の経路は、スタックを通り抜けてのデータ伝達を支援するように適応される。例えば、スタック内に格納されたデータにアクセスするために、スタックにコントローラが電気的に結合され得る。一実施形態において、このコントローラはスタック内の第１のメモリデバイス（チップ２０１）に結合される。他の実施形態において、コントローラは、スタック内の任意の部分又はスタックの外部に位置してもよい。
コントローラは、第１のメモリデバイス（チップ２０１）から第２のメモリデバイス（チップ２）及びスタック内のその他のメモリデバイスを介してコントローラに戻る経路に沿ったデータの流れに基づいて、第１のメモリデバイス（チップ２０１）からのデータにアクセスするように構成されてもよい。スタック内の最後のメモリデバイスからコントローラに戻る接続は、コントローラが、１つ以上の経路に沿ったデータの流れに基づいて、スタック内の複数のメモリデバイスからデータを受信することを可能にする。
コントローラとスタック内の第１のメモリデバイス（チップ２０１）との間の結合は、コントローラが、複数のメモリデバイスを介してデータを伝達すること、ひいては、複数のメモリデバイスにデータを格納することを可能にする。スタック内の最後のメモリデバイスからコントローラに戻る結合は、コントローラが、それぞれのメモリデバイスに格納されたデータを取り出すことを可能にする。
スタック内の各メモリデバイス（チップ２００）は、通過（パススルー）モード又はメモリアクセスモードに設定されることができる。一実施形態において、パススルーモードは、スタック内のそれぞれのメモリデバイス（チップ２００）が、それぞれのメモリデバイスの入力で受信したデータを、それぞれのメモリデバイスの出力への回路パスに沿って伝達することを可能にする。故に、コントローラは、データを、スタック内の標的メモリデバイスに格納するよう、スタック内の１つ以上のメモリデバイスを通過させることができる。
メモリアクセスモードは、ｉ）経路上でデータを受信し、スタック内のそれぞれのメモリデバイスに付随するメモリ回路にデータを格納することと、ｉｉ）経路上でそれぞれのメモリデバイスの出力へと伝送してコントローラに戻すように、それぞれのメモリデバイスのメモリ回路からデータを取り出すこととを可能にする。故に、コントローラは、スタック内の特定のメモリデバイスにデータを格納すること、及びスタック内の特定のメモリデバイスからデータを取り出すことを行わせ得る。
メモリ記憶システム１００に関して行い得るアクセス動作（例えば、データの格納及び取り出すなど）の更なる具体的な例は、例えば、同一出願人による特許出願である国際公開第２００７／０３６０４７号パンフレット（発明名称“ＭＵＬＴＩＰＬＥ ＩＮＤＥＰＥＮＤＥＮＴ ＳＥＲＩＡＬ ＬＩＮＫ ＭＥＭＯＲＹ”）、国際公開第２００７／０３６０４８号パンフレット（発明名称“ＤＡＩＳＹ ＣＨＡＩＮ ＣＡＳＣＡＤＩＮＧ ＤＥＶＩＣＥＳ”）、及び国際出願番号ＰＣＴ／ＣＡ２００８／００１７５６（発明名称“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＳＵＩＴＡＢＬＥ ＦＯＲ ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ ＩＮ Ａ ＲＩＮＧ ＴＯＰＯＬＯＧＹ”）に記載されている。本出願の実施形態は、メモリ記憶スタックに関して、そのような動作を可能にする。
スタックを通り抜ける１つ以上の経路の各々は、複数のメモリデバイスを通して複数の経路部分（セグメント）を含み得る。例えば、図３に示したように、直列構成の経路、例えば信号Ｄ０に関する経路は、経路セグメント３２５−１及び経路セグメント３２５−２を含んでいる。
経路セグメント３２５−１は、チップ２０１内にあり、チップ２０１の入力Ｄ０と出力Ｑ０との間の回路パスを含んでいる。経路セグメント３２５−２は、チップ２０２内にあり、チップ２０２の入力Ｄ０と出力Ｑ０との間の回路パスを含んでいる。
積層におけるチップ２０１に対するチップ２０２の回転オフセットに基づき、スタック内のチップ２０１の入力Ｄ０と出力Ｑ０との間の軸は、スタック内のチップ２０２の入力Ｄ０と出力Ｑ０との間の軸に実質的に平行である。
また、双方の経路セグメント３２５がスタックを通り抜けてデータを伝達する同一の全体経路の部分であっても、スタック内でのチップ２０１に対するチップ２０２の向きに基づき、チップ２０１の入力Ｄ０から出力Ｑ０へのデータの流れの向きは、チップ２０２の入力Ｄ０から出力Ｑ０へのデータの流れの向きに対して実質的に反対になる。例えば、スタックを通り抜ける論理経路の経路セグメント３２５−１は、チップ２０１の面を、チップ２０１の外縁近傍の入力Ｄ０からチップ２０１の反対側の外縁付近の出力Ｑ０まで、対角的に横断することができる。スタックを通り抜けるこの論理経路の第２の経路セグメントは、チップ２０２の面を、チップ２０２の外縁近傍の入力Ｄ０からチップ２０２の反対側の外縁付近の出力Ｑ０まで、対角的に横断することができる。
故に、複数のメモリデバイスのスタックを通り抜ける経路は、連続したチップ層を“ジグザグに”行ったり来たりすることができる。
図４は、実施形態に従った図３に示した２チップ積層体の例の直線ＡＡ−ＡＡに沿った断面図である。この断面図に示すように、例えばワイヤボンドなどのリンク３１０が下側の第１のチップ２０１のシリアル入力パッド２０１Ａを導電性金属ボンド領域３００Ａに結合する。
なお、図４は、例えば絶縁材料を含む介在層３２０を例示している。２つのチップ２０１及び２０２間の介在層３２０は、例えばワイヤボンド３１０などのそれぞれのリンクに伴うループ高さのために十分な余地を提供するように構成され得る。すなわち、介在層３２０によって提供される間隔は、チップ２０１の頂部に置かれるチップ２０２によってリンクが損傷される可能性を低減する。
介在層３２０には、メモリチップ２０１をチップ２０２に固定するため、制御された厚さの熱可塑性物質又はその他の種類の接着剤が用いられ得る。例えば、第１のメモリチップ２０１を基板３００に接合するために、比較的薄い接着剤層が用いられ得る。このような接着剤層は、チップスタックから基板３００に熱を放散する助けとなり得る。当業者に認識されるように、積層されたチップが冷却されることを必要とする場合、チップ同士の間にヒートシンク層が挿入されてもよい。
リンク３１０、３１１、３１２、３１３は、約０．００１インチの直径を有し且つ例えばアルミニウム若しくは金、又はそれらの合金で形成されたボンドワイヤとし得る。接続を作り出す一手法は、一例において介在層３２０の厚さ未満の、低いループのワイヤボンドを形成する例えば超音波ボールボンディングなどの技術により、リンク３１０、３１１、３１２、３１３をチップ群のそれぞれのパッドに接合することによって行われる。
同様に、実施形態の一定の例によれば、導電性金属ボンド領域３００A、３００B、３００C、３００Dに、ワイヤの超音波“ウェッジ”ボンドが形成されてもよい。
積層チップの両側に、オフセット距離２８が示されている。これは、一方のメモリデバイスをスタック内の他方のメモリデバイスに対してずらす（すなわち、オフセットする）量を表す。スタック内の上側チップ及び下側チップが同一の型の半導体チップである場合、スタックの両側のオフセット距離２８は同一の値になる。
非限定的な一例として、オフセット距離２８は、ワイヤボンディングツールの信頼性ある使用法で例えばボンドワイヤ３１１などの接合導体をボンドパッド２０１Ｂに接合することが可能な最小の距離にしてもよい。一実施形態において、微細な金属ボンドワイヤ又はその他の導電性部材が、ボンドパッド２０１Ｂ、２０２Ａを、基板３００の頂面側の導電性金属領域３００Ｄに物理的に連結する。
基板３００は、例えば印刷回路基板などの多層デバイスとすることができ、上述のように複数のはんだボール３９０を有することが可能である。メモリチップ２０１及び２０２は、チップ表面、金属配線及びボンドワイヤをダメージから保護するために、保護パッケージ内に封止されることができる。
等角封止筐体の一例の外縁を破線３３０で示している。非限定的な一例として、封止材料は、ポリマー、セラミック、又はその他の好適な保護材料とし得る。
図５に示す実施形態の例においては、実施形態に従ったメモリ記憶スタックを形成するように、３つのチップが上下方向に積層されている。中央のチップ２０２は、その他２つのチップ２０１及び２０３に対して、１８０°回転されるとともに、僅かにオフセットされている。
実施形態のこの例においては、提案した反転鏡像パッド配置方式を用いた３つの直列接続チップが存在するので、第３のチップ２０３が“最後の”チップとなり、そのシリアル出力パッド群２０３Ｂが基板５００の導電性金属ボンド領域５００Ｂに接続されている。
上述のように、チップスタックは概して、如何なる妥当な数のメモリデバイスを含んでいてもよい。メモリ記憶スタックへの各メモリデバイスの追加及びそれぞれの連結は、直列接続、すなわち、例えば第１のメモリデバイス、第２のメモリデバイス、第３のメモリデバイスなどのスタック内の各メモリデバイスを通る経路を延長する。
図５の例において、スタックは、チップ２０２に固定されたチップ２０３を含んでいる。第３のチップ（チップ２０３）は、チップ２０１及びチップ２０２と同一の入力／出力レイアウト配置を有している。
チップ２０２の出力群を、チップ２０３の対応する入力群に位置整合するため、チップ２０３はチップ２０２に対して回転オフセットされている。故に、チップ２０３はチップ２０１の直上に整列される。従って、この実施形態は、スタックを通り抜ける直列接続構成の長さを増大するように、スタック内の連続するチップ又はメモリデバイスの各々を回転オフセットすることを含む。
この例において、スタックへのチップ２０３の追加は、データ及び／又はコントロールストローブ信号の伝達する直列構成の経路をチップ２０１、２０２及び２０３を通るように延在させる。
上述のように、複数のメモリデバイスを積み重ねることは、スタック内の連続する各メモリデバイスを回転オフセットすることを含むことができる。
更なる実施形態において、メモリデバイス群は、オフセット距離２８によって指定される量だけずらされ得る。例えば、チップ２０３は、チップ２０２の面上の出力群をチップ２０３の面上の入力群に電気的に接続するために該出力群を露出させるように、スタック内のチップ２０２に対してずらされ、すなわち、オフセットされ得る。チップ群をずらすこの技術は、各メモリデバイスの出力群がそれに続くメモリデバイスの入力群への接続のために露出されるよう、スタックの全層にわたって繰り返されることが可能である。
図６は、この実施形態に従った３チップスタック（図５）の直線ＡＡ−ＡＡに沿った断面図である。図示のように、介在層３２０が、スタック内の連続する各チップを離隔させている。スタック内の連続するチップはオフセット距離２８だけオフセットされている。
共通入力信号用の導電性金属ボンド領域５００Ｃは、チップ２０１及び２０３の双方へのワイヤボンディングを行うために用いられることができる。例えばワイヤボンドなどのリンク５１１は、チップ２０２のシリアル出力パッド群２０２Ｂとチップ２０３のシリアル入力パッド群２０３Ａとの間の接続を担っている。共通入力信号用の導電性金属ボンド領域５００Ｄは、チップ２０２へのワイヤボンディングを行うために用いられることができる。
図７に示す実施形態の例においては、４つのチップが上下方向に積層されている。第２のチップ２０２及び第４のチップ２０４はともに、その他２つのチップ２０１及び２０３に対して、１８０°回転されるとともに、僅かにオフセットされている。この例においては、提案した反転鏡像パッド配置方式を用いた４つの直列接続チップが存在するので、第４のチップ２０４が最後のチップとなり、そのシリアル出力パッド群２０４Ｂが基板３００の導電性金属ボンド領域３００Ｂに接続されている。
図８は、図７の４チップスタックの直線ＡＡ−ＡＡに沿った断面図である。このスタックは３つの介在層３２０を含んでいる。各チップと次のチップとはオフセット距離２８だけオフセットされている。
共通入力信号用の導電性金属ボンド領域３００Ｃは、チップ２０１及び２０３への接続を提供する。また、共通入力信号用の導電性金属ボンド領域３００Ｄは、チップ２０２及び２０４への接続を提供する。第２のチップ２０２のシリアル出力パッド群２０２Ｂは、第３のチップ２０３のシリアル入力パッド群２０３Ａに結合されている。第３のチップ２０３のシリアル出力パッド群２０３Ｂは、第４のチップ２０４のシリアル入力パッド群２０４Ａに結合されている。
メモリ記憶スタックによって消費される実装面積又は容積は制限され得る。何故なら、スタックに追加される後続メモリデバイスの各々が、最後のメモリデバイス対におけるオフセットとは反対方向にオフセットされるからである。例えば、チップ２０２はチップ２０１に対して或る方向にオフセットされる。チップ２０３はチップ２０２に対して反対方向にオフセットされる。チップ２０４はチップ２０３に対して、チップ２０２がチップ２０１に対してオフセットされたのと同一方向に同じようにオフセットされる。
図２８は、実施形態に従ったチップレイアウトの他の一例を示している。図示のように、例えばメモリデバイスなどのチップ２８０５はその対応する外縁に沿って複数の入力／出力を含んでいる。
上述のようにして、各入力はチップ２８０５の対応する出力と対にされる。例えば、チップ２８０５の入力Ａはチップ２８０５の出力Ｇに、チップ２８０５を通る対応する回路パスを介して連結し、入力Ｂは出力Ｈに、チップ２８０５を通る対応する回路パスを介して連結し、入力Ｃは出力Ｉに、チップ２８０５を通る対応する回路パスを介して連結し、入力Ｄは出力Ｊに、チップ２８０５を通る対応する回路パスを介して連結し、入力Ｅは出力Ｋに、チップ２８０５を通る対応する回路パスを介して連結し、且つ入力Ｆは出力Ｌに、チップ２８０５を通る対応する回路パスを介して連結している。上述のようにして、対応する回路パスの各々は、データにアクセスするためのメモリを含むとともに、上述のようにそれぞれのチップ２８０５を通り抜ける経路を提供する。
図２９は、この実施形態に従ったメモリスタックを形成するための、チップ群２８０５の複数軸オフセットの一例を示す上面図である。例えば、チップ２８０５−１及びチップ２８０５−２がメモリスタックを形成し、チップ２８０５−１（第１チップ層）の出力群が後続のメモリデバイスチップ２８０５−２（第２チップ層）の入力群に、例えばワイヤボンドなどのリンクを介して接続される。
チップ群２８０５の積み重ねは、図３−８に関して説明した実施形態と同様である。しかしながら、チップ群２８０５を積み重ねることは、１つのチップの複数の外縁に沿った複数の出力がメモリスタック内の次のチップの複数の入力と位置整合されるように、スタック内の一方のチップ２８０５−２を、スタック内の他方のチップ２８０５−１に対して、複数の軸方向にオフセットすることを含むことができる。チップ２８０５−２は、スタック内のチップ２８０５−１に対して、（第１の軸上で）例えばオフセット＃１の量だけオフセットされる。チップ２８０５−２はまた、スタック内のチップ２８０５−１に対して、（第２の軸上で）例えばオフセット＃２の量だけオフセットされる。
より具体的には、図２９の２チップスタックに示すように、チップ２８０５−２はチップ２８０５−１に対して、チップ２８０５−１の出力Ｉがチップ２８０５−２の入力Ｃと実質的に位置整合し、チップ２８０５−１の出力Ｈがチップ２８０５−２の入力Ｂと実質的に位置整合し、チップ２８０５−１の出力Ｇがチップ２８０５−２の入力Ａと実質的に位置整合し、チップ２８０５−１の出力Ｆがチップ２８０５−２の入力Ｌと実質的に位置整合し、チップ２８０５−１の出力Ｅがチップ２８０５−２の入力Ｋと実質的に位置整合し、チップ２８０５−１の出力Ｄがチップ２８０５−２の入力Ｊと実質的に位置整合し、等々となるようにオフセットされる。
上述のようにして、チップ２８０５−１の出力群は、チップ２８０５−２の入力群に、例えばワイヤボンド又はその他の好適な導電経路などのリンクを介して結合されることが可能である。
図３０は、この実施形態に従った３チップメモリスタックを形成するための、チップ群２８０５の複数軸オフセットの一例を示す上面図である。例えば、チップ２８０５−３及びチップ２８０５−２が（図２９に関連して説明した）メモリスタックの頂部の一例を形成し、チップ２８０５−２（第２チップ層）の出力群が後続のメモリデバイスチップ２８０５−３（第３チップ層）の入力群に接続される。従って、スタック内の１つのチップと次のチップとの間での複数軸オフセットに基づいてメモリスタックを形成するよう、任意の数のチップ２８０５を互いに上下に積み重ねることができる。
図９及び図１０は、実施形態に従った再配線層（redistribution layer；ＲＤＬ）を含む一代替例を示している。図９は、この実施形態に従った再配線層の上面を示している。図１０は、この実施形態に従った再配線層の断面を示している。
一般的に、再配線層は、より便利なボンドパッド配置を作り出すために利用されることが可能である。
図９を参照するに、半導体チップ９００は、チップ９００のアクティブ面の中央に配置された“オリジナル”（すなわち、再配線前に既存の）導電パッド群９１０を有している。一実施形態において、例えばワイヤボンディングなどの接続を容易にするため、これらの信号パッドを半導体チップの外縁まで延在させることが有用である。
故に、入力／出力群は、半導体チップ上の一層都合の良い位置に配置されるよう、図示したＲＤＬ９３０Ａ及び９３０Ｂによって意図的に再分布させることができる。
当業者に認識されるように、更なるパッド配置例も示唆される。特に、２つのクロック信号ＣＫ及びＣＫ＃は、シリアルデータ入力パッド群Ｄ０−Ｄ７の間に配置される。その他の共通入力信号及び２つの電源は上部及び下部に配置される。シリアル出力信号ボンドパッド群（すなわち、集合的に９２０Ｂを付したＤＳＯ、Ｑ７、Ｑ６、Ｑ５、Ｑ４、Ｑ３、Ｑ２、Ｑ１、Ｑ０、ＣＳＯ）は、シリアル入力信号ボンドパッド群（すなわち、集合的に９２０Ａを付したＣＳＩ、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、ＤＳＩ）の順序に対して逆の順序で配列されている。チップ９００は、上述したのと同様にして積み重ねられることができる。
図１１は、実施形態に従った回路パッド配置の一例を示している。この例は、図９に示した実施形態の例と似通っている。しかしながら、図１１の再配線層は、半導体メモリチップのオリジナル導電パッド群の位置を変更する。
例えば、オリジナル導電パッド群１１１０はチップ１１００の底部に配置されている。これらのパッド群は、チップ上でＲＤＬ１１３０Ａ及び１１３０Ｂを介して、それぞれ、ワイヤボンドパッド群１１２０Ａ及び１１２０Ｂに再分配されている。なお、１１２０Ｂ内のシリアル出力信号ボンドパッド群（すなわち、ＤＳＯ、Ｑ７、Ｑ６、Ｑ５、Ｑ４、Ｑ３、Ｑ２、Ｑ１、Ｑ０、ＣＳＯ）は、１１２０Ａ内のシリアル入力信号ボンドパッド群（すなわち、ＣＳＩ、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、ＤＳＩ）に対して逆順で配列されている。
図１２は、実施形態に従った、再配線層及びボンドパッド群を備えたチップセンターに関する２列の回路パッド配置の一例を示している。
この例は、図１０に示した実施形態の例と似通っている。しかしながら、図１２は、半導体メモリチップ１２００のオリジナル導電パッド群の位置において相違している。
縦２列のオリジナル導電パッド群１２１０がチップ１２００の中心部に配置され、それらはＲＤＬ１２３０Ａ及び１２３０Ｂによって、それぞれ、ワイヤボンドパッド群１２２０Ａ及び１２２０Ｂに再分配されている。１２２０Ｂ内のシリアル出力信号ボンドパッド群（すなわち、ＤＳＯ、Ｑ７、Ｑ６、Ｑ５、Ｑ４、Ｑ３、Ｑ２、Ｑ１、Ｑ０、ＣＳＯ）は、１２２０Ａ内のシリアル入力信号ボンドパッド群（すなわち、ＣＳＩ、Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、ＤＳＩ）の順序に対して逆順で配列されている。
図１３は、例えばＴＳＶ（スルー・シリコン・ビア）などのスルーホール技術を用いる実施形態の一例を示している。一定の観点で、上述の実施形態の例はチップ１３００に引き継がれる。例えば、スタック内で１つおきにチップを１８０°回転させ、且つ半導体チップの反対側でシリアル出力パッド群を逆順にするという概念は、何れの例においても同様に存在する。
より具体的には、チップ１３００に付随する内部回路は、図２のチップに関して説明したものと同一とし得る。しかしながら、チップ１３００は、スタック内の連続するレイヤー群の間で接続を行う特有の入力／出力接続を含んでいる。
図１３によれば、内部に円を有する正方形のパッドは、チップに付随する対応する入力／出力がＴＳＶに従ったスルーホールコネクタであることを表している。内部に円を有しない正方形のパッドは、例えばワイヤボンドなどのリンクを取り付けるための、チップ１３００の平面上の表面パッドを指し示している。
図示した例において、チップ１３００の左側の列の入力／出力群内の信号Ｄ０、Ｄ１、Ｄ２、Ｄ３、ＣＳＩ、ＲＳＴ＃、ＣＫ＃、ＶＣＣ、ＶＳＳ、ＣＫ、ＣＥ＃、ＤＳＩ、Ｄ４、Ｄ５、Ｄ６、Ｄ７は、チップ１３００の右側の列のＲＳＴ＃、ＣＫ＃、ＶＣＣ、ＶＳＳ、ＣＫ、ＣＥ＃とともに、スルーホール接続として割り当てられている。チップ１３００の右側の列の信号Ｑ７、Ｑ６、Ｑ５、Ｑ４、ＤＳＯ、ＣＳＯ、Ｑ３、Ｑ２、Ｑ１、Ｑ０は、表面パッドとして割り当てられている。
一実施形態において、チップ１３００の表面パッドは、本明細書にて後述するように、当該表面パッドへのワイヤボンディング、又は当該表面パッドへの別のデバイスのスルーホールコネクタの接続に基づいて、他のリソースとの接続を可能にする。
より具体的には、チップ１３００は複数の入力及び出力のレイアウト配置を含むことができる。上述の実施形態と同様に、半導体チップは、入力群と出力群との間にそれぞれの入力−出力回路パスを含んでおり、多数の経路上で、当該半導体チップを介してデータを伝達する。
上述のように、一定の入力群はスルーホールコネクタすなわち所謂ビア（ＴＳＶ）として構成されることができる。一定の出力群は、半導体チップ１３００の平面上に配置された表面コンタクトパッドとして構成されることができる。
このような実施形態は、同一の入力／出力構成の１つの半導体チップと次の半導体チップとの間の接続が、それぞれの表面パッドとスルーホール接続との間の連結を介して接続され得るので有用である。すなわち、半導体チップ１３００のスルーホールコネクタ（正方形内の円によって標されている）は、半導体チップ１３００の出力位置の表面コンタクトパッド（内部に対応する円を有しない正方形によって標されている）と、同一のレイアウト配置を有する別の半導体チップの入力位置のスルーホールコネクタとの間の接続を可能にする。
なお、ＴＳＶ技術は、スタックの実装面積を縮小し且つパッケージ効率を増大させることが可能であるとともに、ワイヤボンドと比較して短い相互接続長をもたらす。当業者に認識されるように、短い相互接続は、インダクタンス、キャパシタンス及び抵抗のような寄生効果に関し、より小さい寄生効果をもたらすので、それぞれのＭＣＰの信号インテグリティが、少なくとも一部の例において、ワイヤボンドの場合より向上し得る。
また、ボンドワイヤのループ高さを収容するための介在層を有しない低い外形は有益なものとなり得る。例えば、それぞれのメモリ記憶スタックの寸法が、スタック内の連続する各メモリデバイス間に間隙を含むメモリシステムと比較して最小化され得る。また、１つのチップ層と次のチップ層との間でチップをずらすことが存在せず、それによりスタックの実効的な体積が低減される。
３Ｄチップ積層パッケージング技術は、しばしば、高度な相互接続のスルー・シリコン・ビア（ＴＳＶ）をエッチング形成するために、深堀り反応性イオンエッチング（Deep Reactive Ion Etching；ＤＲＩＥ）を用いている。各ＴＳＶ相互接続を作り出す工程は、ウェーハの薄層化の“前”又は“後”に行われ得る。これらの技術は異なるエッチングプロセスを必要とする。
例えば、“ビアファースト（via first）”法は、研磨工程に先立ってスルーホール接続をエッチング形成することを含む。ＤＲＩＥ技術を用いて、ブラインドビアを作り出すことができる。ブラインドビアの典型的なエッチング深さは約８０μｍとし得るが、この値は実施形態に応じて変わってくる。
１つのチップ層と別のチップ層との間の接続を作り出す所謂“再充填”プロセスは、スルーホールコネクタが僅かに傾斜した断面形状を有するとき、より単純なものになり得る。
ビア形成法は、例えば、ＤＲＩＥ又はレーザドリル技術の何れかとし得る。スルーホール接続を充填する材料には、例えば、Ｃｕ、ポリシリコン、Ｗ、及び導電性ポリマーが含まれる。充填プロセスは、例えば、電気化学析出法（ＥＣＤ）、化学気相成長法（ＣＶＤ）、コーティングなどを含み得る。
３Ｄ積層法は、例えば、Ｗ２Ｗ（wafer-to-wafer）、Ｃ２Ｗ（chip-to-wafer）及びＣ２Ｃ（chip-to-chip）のうちの何れかとし得る。接合技術は、例えば、はんだボール、Ｃｕ−ｔｏ−Ｃｕ、接着剤、ハイブリッド融合及び直接融合のうちの何れかとし得る。
図１３に示した実施形態の少なくとも一部の例においては、上述のように、シリアル出力パッド群１３００Ｂを除くチップ１３００内の全てのコネクタがＴＳＶであり、シリアル出力パッド群１３００Ｂはスルーホールではなく表面パッドである。上述のように、このような実施形態は、以下の図にて説明する相互接続されたメモリデバイスのスタックを作り出すのに有用である。
図１４は、この実施形態に従ったスルーホール技術（スルー・シリコン・ビア）と表面パッド接続とを用いたマルチチップスタックの一例を示している。図１５−１７は、それぞれ、直線ＡＡ−ＡＡ、ＢＢ−ＢＢ、ＣＣ−ＣＣに沿った、図１４に対応する断面図である。
図示のように、図１４に示したメモリ記憶スタックは４つのチップ、すなわち、チップ１３０１、１３０２、１３０３及び１３０４を含んでいる。スタック内のこれらチップは、図１３にて説明した同一の入力／出力配置レイアウトを有し得る。スタック内の第２のチップ１３０２及び第４のチップ１３０４は、スタック内のチップ１３０１及び１３０３に対して１８０°回転オフセットされ得る。
図１５−１７の断面図によれば、４つ全てのチップが、事前にドリル加工された、あるいは事前にエッチングされたビア（スルーホール）と、特定のＴＳＶパッドのビア充填物とを有し、各チップはチップ積層・接合プロセスにて互いに接合されることができる。
第４のチップ１３０４のシリアル出力パッド群１３０４Ｂは、例えばボンドワイヤなどのリンク１４１２を用いることによって、基板１４００上の導電性金属ボンド領域１４００Ｂに相互接続されることが可能である。換言すれば、この実施形態は、スタック内のチップ１３０４（又は、スタック内の最後のメモリデバイス）の面上の表面パッド群（例えば、出力群）と、メモリ記憶スタックの動作を制御するコントローラに結合された入力群との間の電気相互接続を含むことができる。
第１のチップ１３０１は、図１５に示すようにチップの左側に、シリアル入力パッド群１３０４Ａ及び共通入力パッド群１３０４Ｃのための複数のＴＳＶ１３０１Ｖ（例えば、スルーホール接続）を有する。また、図示したチップ１３０１は、ＴＳＶ１３０１Ｖの高さを補償するために、シリアル出力信号のワイヤボンドパッド１３０１Ｂ上に導電性金属ランドパッド１３０１Ｌを有する。
上述と同様にして、チップ１３０１、１３０２、１３０３及び１３０４のスタックは、コントローラに結合されることが可能である。コントローラとスタック内の第１のチップ１３０１との間の結合は、コントローラが、複数のメモリデバイスを介してデータを伝達すること、ひいては、複数のメモリデバイスにデータを格納することを可能にする。スタック内の最後のメモリデバイス（この例においてはチップ１３０４）からコントローラに戻る結合は、コントローラが、それぞれのメモリデバイスに格納されたデータを取り出すことを可能にする。この後者の実施形態は、チップ間に、例えばスルーホールと表面パッドとの接続などの特有の接続を含む。
ＴＳＶ１３０１Ｖと基板１４００上の導電性金属ボンド領域１４００Ａとを電気的に接続するために、はんだボール１３０１Ｓ（例えば、はんだ接合又はその他の好適な導電材料）が用いられ得る。
ＴＳＶ１３０２Ｖ−１３０４Ｖと導電性金属ランドパッド１３０１Ｌ−１３０３Ｌとを電気的に接続するために、他のはんだボール１３０２Ｓ−１３０４Ｓ（はんだ接合又はその他の好適な導電材料）が用いられ得る。
一実施形態によれば、チップ１３０１−１３０４の頂面及び底面は、これらのチップを保護し且つランドパッド１３０１Ｌ、１３０２Ｌ、１３０３Ｌ及び１３０４ＬとＴＳＶ１３０１Ｖ、１３０２Ｖ、１３０３Ｖ及び１３０４Ｖとの間に均等な深さを実現するため、付加的な絶縁層１３２０を有するように処理される。当業者に認識されるように、これらの保護層は必要に応じてのものである。
図示した各チップ間で、チップ群を貼り付けてスタックを形成するために接着剤層が用いられる。
図１５において、第２のチップ１３０２及び第４のチップ１３０４は、双方のチップのＴＳＶ１３０２Ｖ及び１３０４Ｖがそれぞれ導電性金属ランドパッド１３０１Ｌ及び１３０３Ｌと位置整合されるように、チップに水平に１８０°回転されている。また、第３のチップのＴＳＶ１３０３Ｖは導電性金属ランドパッド１３０２Ｌに対して位置整合され得る。
故に、図３及び４に関連して説明したように接続を為すためにスタック内の連続したメモリデバイスをずらすことの一代替策として、チップ１３０１、１３０２、１３０３及び１３０４などのメモリデバイス群は、チップ１３０１の頂面に配置された出力（例えば、表面パッド）がチップ１３０２内に配置された対応する入力（スルーホール）に対して縦方向に位置整合されるように、スタック内で位置合わせされ得る。図示のように、スルーホールを導電材料で充填することにより、１つのチップの面上の表面パッドを、別のチップのスルーホールに電気的に接続することができる。スルーホールを充填してそれぞれの表面パッドに接触する導電材料は、上述のようにそれぞれのスタックを通り抜ける経路を作り出す電気接続を提供する。
上述のように、チップ１３０１の表面パッド（出力）をチップ１３０２の対応するスルーホール（入力）と位置合わせするため、この実施形態は、スタック内でチップ１３０２をチップ１３０１に対して回転方向に（例えば約１８０°といった量だけ）オフセットすることを含むことができる。この回転オフセットは、例えばメモリチップ群が互いに上下に積み重ねられるときに沿う軸である積層軸に関して実行され得る。
より具体的には、スタック内のチップ１３０１、１３０２、１３０３及び１３０４の各々は、平面状にされて、それぞれの頂面及び底面を有することができる。第１のチップ１３０１とそれに続くチップ１３０２は互いに積み重ねられ、チップ１３０２の底面がチップ１３０１の頂面に固定される。チップ１３０１の頂面及びチップ１３０２の頂面は積層方向に同じ向きになる。
チップ１３０１、１３０２、１３０３及び１３０４の適切な位置合わせに基づき、スタック内で縦方向に、チップ１３０１の頂面に配置された出力は、チップ１３０２の対応する入力上に位置整合される。換言すれば、メモリデバイス群は、スタック内の１つのメモリデバイスの表面パッド群（出力群）が、スタック内のそれに続くメモリデバイスのスルーホール群（入力群）と直接的に位置整合するように位置合わせされることが可能である。メモリデバイス群を相互に直接的に積み重ねることは、リードの長さを短縮し、性能を高める。上述のように、これはまた、スタックによって占有される実効的な体積を低減する。
図１８は、実施形態の一例に従った、中心に２列に配置されたＴＳＶパッド配置を示している。図示した例において、２列のパッド群は、チップ１８００の中央に配置されており、このパッド領域の左側及び右側に２つのメモリセルアレイ１８１０及び１８２０が配置されている。
先に図示したように、実施形態に従ったチップを１つおきに１８０°回転させる積層技術に適応するよう、各列のパッド群の順序は互いに逆にされている。換言すれば、図１８のチップ１８００は、図１３のチップ１３００と同様である。しかしながら、チップ１８００が含む入力群及び出力群の列は、メモリデバイスの互いに反対側の外縁に配置されるのではなく、メモリデバイスの中心軸に近付けて整列されている。
図１９は、チップを１つおきの１８０°回転を有する、スルーホール及びワイヤボンディング相互接続を用いた、４つのチップを積層する同様の手法を示している。
この実施形態においては、最後のシリアル出力パッド群を基板の出力信号群に接続するために、例えばボンドワイヤなどのリンク群１９１２が設けられている。なお、出力パッドＱ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６及びＱ７を基板上の対応するパッドの近くに移動させてリンク１９１２の長さを短縮するよう、チップ１８０４の頂部に再配線層が形成されてもよい。
図２０は、実施形態に従った図１９のメモリスタックの断面の一例を示している。図示のように、このメモリスタックはチップ１８０１、１８０２、１８０３及び１８０４を含んでおり、各チップは図１８に示したように構成されている。他の実施形態と同様にして、スタック内の１つおきのチップが１８０°回転されている。
チップ１８０１は基板１９００に固定されている。ボンド領域は、例えばコントローラなどの信号源からの入力信号を表している。はんだ接合が、入力（ボンド領域１９００Ａ）をスルーホール１８０１Ｖに結合している。チップ１８０１は、スルーホール１８０１Ｖとチップ１８０１の出力パッドとの間の回路パスを含んでいる。スタック内の各チップで、１つの層の出力パッドが、スタック内の次に続くチップ内のスルーホールに（はんだ接合（又はその他の接続リンク）を介して）接続されている。斯くして、スタックは、チップ群を貫通してデータ及び制御情報を送る経路を含む。
最上部のチップ層において、はんだ接合１８０４Ｓが、チップ１８０３の出力表面パッドをチップ１８０４のスルーホール１８０４Ｖ（入力）に接続している。チップ１８０４は、スルーホール１８０４Ｖと出力パッド１８０４Ｂとの間の回路パスを含んでいる。リンク１９１２が、ランドパッド１８０４Ｌへの接続を介して、ボンド領域１８０４Ｂと基板１９００のボンド領域１９００Ｂとの間の接続を提供している。
図２１は、実施形態に従ったチップの更なる他のボンドパッド配置を示している。
チップ２１００は、上述の例と比較して独特のパッド配置を有している。このパッド配置においては、各々の対応し合うシリアル入力パッド及びシリアル出力パッドが、チップ２１００の一辺に配置された一列の入力／出力群内で、実質的に隣り合わせで配置されている。
例えば、シリアル入力信号Ｄ３に対応するパッドとシリアル出力信号Ｑ３のパッドとが、チップ２１００の一辺に沿ったパッド群の順序内で、実質的に隣り合わせで配置されている。その他の各入力／出力対も、同様に、その入力／出力対のパッドが互いに近接するように構成されている。
換言すれば、チップ２１００は、所与の入力とそれに対応する出力とが、対応する１列の入力／出力群の中で、互いの隣に配置されるという入力及び出力の順序付けを含んでいる。より具体的には、入力Ｄ３は入力／出力列内で、対応する出力Ｑ３の隣に配置され、入力Ｄ２は入力／出力列内で、対応する出力Ｑ２の隣に配置され、入力Ｄ１は入力／出力列内で、対応する出力Ｑ１の隣に配置され、入力Ｄ０は入力／出力列内で、対応する出力Ｑ０の隣に配置され、入力ＣＳＩは入力／出力列内で、対応する出力ＣＳＯの隣に配置され、入力ＤＳＩは入力／出力列内で、対応する出力ＤＳＯの隣に配置され、入力Ｄ４は入力／出力列内で、対応する出力Ｑ４の隣に配置され、入力Ｄ５は入力／出力列内で、対応する出力Ｑ５の隣に配置され、入力Ｄ６は入力／出力列内で、対応する出力Ｑ６の隣に配置され、入力Ｄ７は入力／出力列内で、対応する出力Ｑ７の隣に配置されている。
図２２に示すように、チップ２１００におけるこの特別なパッド配置は、チップのスタック内での連結を可能にする。例えば、チップ２１００を用いたチップ積層は、シリアル入力パッドとシリアル出力パッドとの間の短いボンドワイヤ長により、１つのチップ層と次のチップ層との間での効率的なワイヤボンド相互接続を提供することができる。
単一のパッケージ内で直列に相互接続される複数のチップに適用可能な３次元積層法を説明してきた。このチップ積層法は、複数のチップを含むメモリサブシステム又はソリッド・ステート・ドライブ（ＳＳＤ）システムを、より小さい面積に実装し、それによりシステム／サブシステムが占有する実装面積又は実効体積を低減することを可能にし得る。
一部の例によれば、メモリチップ群は、直列相互接続における先行チップの出力群が、直列相互接続における後ろの次のチップの入力群に結合されるように、直列相互接続構成にて結合され、先行チップから後ろのチップへの情報（例えば、データ、アドレス及びコマンド情報）及び制御信号（例えば、イネーブル信号）の転送が提供される。
換言すれば、チップ２１０１、２１０２、２１０３及び２１０４の各々は、図２１のチップ２１００と同一のレイアウト配置を有する。図２２に示すようにして積層されるとき、上述の各チップ上での入力−出力対の近接性により、１つのチップの出力は、スタック内の次に続くチップの入力に容易に接続され得る。
故に、この実施形態は、メモリ記憶スタックを形成する第１のチップ２１０１及び第２のチップ２１０２を含んでいる。第１のチップ２１０１及び第２のチップ２１０２の双方が同一の入力／出力レイアウト配置を有することができる。
図２２に示すように、スタック内の各チップは、スタック内の次に続くチップに対して（段差を作り出すように）オフセットされる。各段差のオフセットは、一組の段差を作り出すように同一方向にすることができる。
図示したチップ群のオフセットは、スタック内の下側のチップ（例えば、チップ２１０１）の平面上の出力群を、スタック内の次のチップ（例えば、チップ２１０２）の平面上の入力群に電気的に接続するために露出させる。１つのメモリデバイスの出力群と別のメモリデバイスの入力群との間の接続は、上述の経路群を作り出す。メモリ記憶スタック内での１つのメモリデバイスと別のメモリデバイスとの間の接続は、１つのチップ層の出力パッド群から次のチップ層の入力パッド群への導電リンクを含むことができる。
より具体的には、例えばワイヤボンドなどのリンク２２１１が基板２２００のパッド２２１０とチップ２１０１の入力パッドＤ３との間の接続を提供し、例えばワイヤボンドなどのリンク２２１２がチップ２１０１の出力パッドＱ３とチップ２１０２の入力パッドＤ３との間の接続を提供し、例えばワイヤボンドなどのリンク２２１３がチップ２１０２の出力パッドＱ３とチップ２１０３の入力パッドＤ３との間の接続を提供し、例えばワイヤボンドなどのリンク２２１４がチップ２１０３の出力パッドＱ３とチップ２１０４の入力パッドＤ３との間の接続を提供し、例えばワイヤボンドなどのリンク２２１５がチップ２１０４の出力パッドＱ３と基板２２００上のパッドＱ３との間の接続を提供する。図２２に示すように、スタックを通り抜けるその他の経路群も同様にして作り出される。
段差を作り出すスタック内の１つのチップと次のチップとの間のオフセット量は変更し得る。しかしながら、一実施形態において、オフセットは、下側チップ上の一列又は複数列の入力／出力群を次のチップへのリンク群を作り出すために露出させるように十分に大きくされる。図２２に示すように、チップ群は、上述の階段状の段差群を作り出すように、チップ群の積層軸に対して同一方向にオフセットされ得る。
図２３は、実施形態に従ったメモリ記憶スタックを製造することに関する方法の一例を示すフローチャート２３００である。概して、フローチャート２３００は、図３−８及び１４−１９のスタックの製造を記述する技術など、上述の概念を要約したものである。全てのフローチャートにおけるステップ群の順序は単なる例であり、或る一定のケースでは、ステップ群は如何なる好適な順序で実行されてもよい。メモリデバイスという用語は、上述のチップを指し示す。
ステップ２３１０にて、組立機（アセンブラ）が第１のメモリデバイスを受け取る。
ステップ２３１５にて、アセンブラは第２のメモリデバイスを受け取る。第１のメモリデバイス及び第２のメモリデバイスは同一の入力／出力レイアウト配置を有する。
ステップ２３２０にて、アセンブラはメモリデバイスのスタックを作り出す。第１のメモリデバイスの出力群を第２のメモリデバイスの入力群と位置整合させるように、スタック内で第１のメモリデバイス及び第２のメモリデバイスが互いに対して回転オフセットされる。換言すれば、第２のメモリデバイスは、第１のメモリデバイスの出力が第２のメモリデバイスの対応する入力の近傍に配置されるように方向付けられる。
図２４及び２５は、実施形態に従ったメモリ記憶スタックを製造することに関する方法を示す一例に係るフローチャート２４００（例えば、フローチャート２４００−１及びフローチャート２４００−２）を形成するように結合される。
フローチャート２４００は、図３−８及び１４−１９のスタックの製造を記述する技術など、上述の概念を捕らえたものである。しかしながら、サブステップ２４３０及びサブステップ２４５５は、スタック内の１つのチップの次のチップに対する横方向のオフセットが存在しない図１４−１９のスタックの製造には必ずしも適用可能でない。また、全てのフローチャートにおけるステップ群の順序は単なる例であり、ステップ群は概して、如何なる好適な順序で実行されてもよい。
ステップ２４１０にて、組立機（アセンブラ）が第１のメモリデバイスを受け取る。
ステップ２４１５にて、アセンブラは第２のメモリデバイスを受け取る。第１のメモリデバイス及び第２のメモリデバイスは同一の入力／出力レイアウト配置を有する。
ステップ２４２０にて、アセンブラはメモリデバイスのスタックを作り出す。第１のメモリデバイスの出力群を第２のメモリデバイスの入力群と位置整合させるように、スタック内で第１のメモリデバイス及び第２のメモリデバイスが互いに対して回転（例えば、約１８０°）オフセットされる。
ステップ２４２０に付随するサブステップ２４２５にて、アセンブラは、スタック内の第２のメモリデバイスの面の向きを、スタック内の第１のメモリデバイスの面と同一の向きになるように合わせる。
サブステップ２４３０にて、アセンブラは、第１のメモリデバイスの面上の出力群を、第２のメモリデバイスの面上で露出された入力群に電気的に接続するために露出させるように、スタック内で第１のメモリデバイスを第２のメモリデバイスに対してずらす（すなわち、オフセットする）。
ステップ２４３５にて、アセンブラは、第１のメモリデバイスの出力群と第２のメモリデバイスの入力群とを、導電性リンクを介して電気接続する。
ステップ２４４０にて、アセンブラは第３のメモリデバイスを受け取る。
ステップ２４４５にて、アセンブラは、第２のメモリデバイスの出力群を第３のメモリデバイスの入力群と位置整合させるように、第３のメモリデバイスを第２のメモリデバイスに対して回転オフセットすることによって、第３のメモリデバイスを含むスタックを作り出す。ステップ２４４５はサブステップ２４５０及び２４５５を含む。
ステップ２４４５に付随するサブステップ２４５０にて、アセンブラは第３のメモリデバイスを第２のメモリデバイスに固定する。
ステップ２４４５に付随するサブステップ２４５５にて、アセンブラは、第１のメモリデバイスからの出力の第２のメモリデバイスの対応する入力への、例えばワイヤボンディングなどのリンクを収容するように、第３のメモリデバイスと第２のメモリデバイスとの間にスペーサを設ける。
ステップ２４６０にて、アセンブラは、メモリデバイスのスタックにコントローラを電気的に結合する。上述のように、このコントローラは、第１のメモリデバイスから当該コントローラまで少なくとも第２のメモリデバイスを介して戻る経路に沿ったデータの流れに基づいて、第１のメモリデバイスからデータにアクセスするように構成され得る。
図２６は、実施形態に従ったメモリ記憶スタックを製造することに関する方法の一例を示すフローチャート２６００である。フローチャート２６００は、図３−８及び１４−１９のスタックの製造を記述する技術など、上述の概念を捕らえたものである。
ステップ２６１０にて、組立機（アセンブラ）が第１のメモリデバイスを受け取る。
ステップ２６１５にて、アセンブラは第２のメモリデバイスを受け取る。第１のメモリデバイス及び第２のメモリデバイスは同一の入力／出力レイアウト配置を有する。
ステップ２６２０にて、アセンブラは第１のメモリデバイスと第２のメモリデバイスとを積み重ね、第１の区間（経路セグメント）及び第２の区間（経路セグメント）を有する経路を作り出す。一例において、第１の区間（経路セグメント）は、第１のメモリデバイスの入力と出力との間の回路パスである。第２の区間（経路セグメント）は、第２のメモリデバイスの入力と出力との間の回路パスである。
ステップ２６３０にて、アセンブラは、第１のメモリデバイスの入力と出力との間の軸が第２のメモリデバイスの入力と出力との間の軸に対して実質的に平行になるよう、第１のメモリデバイスを第２のメモリデバイスに対して方向付ける。
図２７は、実施形態に従ったメモリ記憶スタックを製造することに関する方法の一例を示すフローチャート２７００である。フローチャート２７００は、図１４−１９のスタックの製造を記述する技術など、上述の概念を捕らえたものである。
ステップ２７１０にて、組立機（アセンブラ）が第１のメモリデバイスを受け取る。
ステップ２７１５にて、アセンブラは第２のメモリデバイスを受け取る。第１のメモリデバイス及び第２のメモリデバイスは同一の入力／出力レイアウト配置を有する。
ステップ２７２０にて、アセンブラは、第１のメモリデバイスの面内に配置された出力を第２のメモリデバイスの面内に配置された対応する入力の直上に縦方向に位置整合させるように、第１のメモリデバイスと第２のメモリデバイスとを上下に直接的に積み重ねる。
ステップ２７３０にて、アセンブラは、第１のメモリデバイスの表面パッドから第２のメモリデバイスのスルーホール接続への電気経路に基づいて、第１のメモリデバイス及び第２のメモリデバイスを通る経路を作り出す。第１のメモリデバイス上の表面パッドは、第１のメモリデバイスに付随する出力である。スルーホールは第２のメモリデバイスの入力である。
説明した実施形態には適応化及び変更が為され得る。故に、上述の実施形態は限定的ではなく例示的であると見なされるものである。

Claims (54)

  1. スタックを有するシステムであって：
    前記スタックは：
    第１のメモリデバイス；
    前記第１のメモリデバイスに固定された、前記第１のメモリデバイスと同一の入力／出力レイアウト配置を有する第２のメモリデバイスであり、前記スタック内の当該第２のメモリデバイスは、前記第１のメモリデバイスの出力を当該第２のメモリデバイスの対応する入力と位置整合させるように、前記スタック内の前記第１のメモリデバイスに対して回転オフセットされている、第２のメモリデバイス；及び
    前記第１のメモリデバイスと前記第２のメモリデバイスとの間での直列接続構成を担う経路であり、データの伝達を担うように適応された経路；
    を含む、
    システム。
  2. 前記スタック内での前記第２のメモリデバイスに対する前記第１のメモリデバイスの前記回転オフセットは、実質的に１８０°である、請求項１に記載のシステム。
  3. 前記スタックは、前記第２のメモリデバイスに固定された第３のメモリデバイスを含み、該第３のメモリデバイスは、前記第１のメモリデバイス及び前記第２のメモリデバイスと同一の入力／出力レイアウト配置を有し；且つ
    前記スタック内の前記第３のメモリデバイスは、前記第２のメモリデバイスの出力を当該第３のメモリデバイスの対応する入力と位置整合させるように、前記スタック内の前記第２のメモリデバイスに対して回転オフセットされている；
    請求項１又は２に記載のシステム。
  4. 前記経路は、前記データの伝達のために前記第１のメモリデバイス、前記第２のメモリデバイス及び前記第３のメモリデバイスを通る直列接続構成を含む、請求項３に記載のシステム。
  5. 前記第３のメモリデバイスは、前記第２のメモリデバイスの面上の出力群を、当該第３のメモリデバイスの面上の入力群に電気的に接続するために露出させるように、前記スタック内の前記第２のメモリデバイスに対してずらされている、請求項３に記載のシステム。
  6. 前記経路は、前記第１のメモリデバイスの入力と出力との間の回路パスを含む第１のセグメントと、前記第２のメモリデバイスの入力と出力との間の回路パスを含む第２のセグメントとを有し；且つ
    前記第１のメモリデバイスに対する前記第２のメモリデバイスの前記回転オフセットに基づいて、前記第１のメモリデバイスの入力と出力との間の軸は、前記第２のメモリデバイスの入力と出力との間の軸に対して平行にされている；
    請求項１乃至５の何れか一項に記載のシステム。
  7. 前記第１のメモリデバイスの前記入力から前記出力へのデータフローの向きは、前記第２のメモリデバイスの前記入力から前記出力へのデータフローの向きに対して実質的に反対である、請求項６に記載のシステム。
  8. 前記第１のメモリデバイスに電気的に結合されたコントローラであり、前記第１のメモリデバイスから当該コントローラへの、少なくとも前記第２のメモリデバイスを介する前記経路に沿ったデータフローに基づいて、前記第１のメモリデバイスからデータにアクセスするように構成されたコントローラ、
    を更に有する請求項１乃至７の何れか一項に記載のシステム。
  9. 前記第１及び第２のメモリデバイスはＮＡＮＤフラッシュメモリデバイスである、請求項１に記載のシステム。
  10. 前記第２のメモリデバイスは、前記第１のメモリデバイスの面上の出力群を、当該第２のメモリデバイスの面上の入力群に電気的に接続するために露出させるように、前記スタック内の前記第１のメモリデバイスに対してずらされている、請求項１に記載のシステム。
  11. 前記第１のメモリデバイスの面上の前記出力群を前記第２のメモリデバイスの面上の前記入力群に橋渡しするリンク群、
    を更に有する請求項１０に記載のシステム。
  12. 前記第１のメモリデバイス及び前記第２のメモリデバイスの各々は平面状であって、それぞれの頂面及び底面を有し、前記第１のメモリデバイス及び前記第２のメモリデバイスは、前記第１のメモリデバイスの頂面及び前記第２のメモリデバイスの頂面が前記スタックに沿って同一向きになるよう、前記第２のメモリデバイスの底面が前記第１のメモリデバイスの頂面に固定されて互いに積み重ねられている、請求項１に記載のシステム。
  13. 前記第１のメモリデバイスの前記頂面上の出力は、前記第２のメモリデバイスの前記頂面に配置された対応する入力上に縦方向に位置整合されている、請求項１２に記載のシステム。
  14. 前記入力／出力レイアウト配置は入力コンタクト群及び出力コンタクト群を含み；且つ
    前記スタックは、前記第１のメモリデバイスの出力コンタクト群と前記第２のメモリデバイスの対応する入力コンタクト群との間の導電リンク群を含む；
    請求項１３に記載のシステム。
  15. 前記入力／出力レイアウト配置の入力群はスルーホール接続であり、前記入力／出力レイアウト配置の出力群は表面接続に対応したパッドである、請求項１に記載のシステム。
  16. 前記経路は、表面パッドとして構成された前記第１のメモリデバイスの出力とスルーホール接続として構成された前記第２のメモリデバイスの入力との間のリンクを含み、該リンクは前記表面パッドと前記スルーホール接続との間の導電材料を含む、請求項１に記載のシステム。
  17. 前記スタック内の各メモリデバイスは、パススルーモード又はメモリアクセスモードに設定されることができ；
    前記パススルーモードは、それぞれのメモリデバイスの入力で受信したデータの、該メモリデバイスの出力への、前記経路に沿った伝達を可能にし；且つ
    前記メモリアクセスモードは、ｉ）前記経路上でのデータの受信、及びそれぞれのメモリデバイスに付随するメモリ回路への該データの格納と、ｉｉ）それぞれのメモリデバイスの出力への前記経路上での伝送のための、前記メモリ回路からのデータの取り出しと、を可能にする、
    請求項１に記載のシステム。
  18. 前記第１のメモリデバイスに対する前記第２のメモリデバイスの前記回転オフセットは、前記第１のメモリデバイスの出力パッドと前記第２のメモリデバイスの入力パッドとの実質的な位置整合をもたらし、該出力パッド及び該入力パッドは前記経路の一部を形成する、請求項１に記載のシステム。
  19. 第１のメモリデバイスを受け取るステップ；
    前記第１のメモリデバイスと同一の入力／出力レイアウト配置を有する第２のメモリデバイスを受け取るステップ；及び
    メモリデバイスのスタックを生成するステップであり、該スタック内で前記第１のメモリデバイス及び前記第２のメモリデバイスが、前記第１のメモリデバイスの出力群を前記第２のメモリデバイスの入力群と位置整合させるように、互いに対して回転オフセットされる、ステップ；
    を有する方法。
  20. 前記第１のメモリデバイスは入力−出力パッド群の面を含み、前記第２のメモリデバイスは入力−出力パッド群の面を含み；且つ
    前記メモリデバイスのスタックを生成するステップは、前記スタック内の前記第２のメモリデバイスの前記面を、前記スタック内の前記第１のメモリデバイスの前記面と同一の向きにすることを含む；
    請求項１９に記載の方法。
  21. 前記第１のメモリデバイスの面上の出力群を、前記第２のメモリデバイスの面上に露出された入力群に電気的に接続するために露出させるように、前記スタック内で前記第１のメモリデバイスを前記第２のメモリデバイスに対してずらすステップ；及び
    前記第１のメモリデバイスの前記出力群と前記第２のメモリデバイスの前記入力群との間を、導電リンク群を介して電気的に接続するステップ；
    を更に有する請求項１９に記載の方法。
  22. 前記スタックは、前記第２のメモリデバイスが前記第１のメモリデバイス上に積み重ねられる方向の垂直軸を含み、当該方法は更に：
    前記第１のメモリデバイスの出力群を前記第２のメモリデバイスの入力群と位置整合させるように、前記第２のメモリデバイスを前記垂直軸の周りでおよそ１８０°回転オフセットするステップ、
    を更に有する、請求項１９に記載の方法。
  23. 第３のメモリデバイスを受け取るステップ；及び
    前記第２のメモリデバイスの出力群を前記第３のメモリデバイスの入力群と位置整合させるように前記第３のメモリデバイスを前記第２のメモリデバイスに対して回転オフセットすることによって、前記第３のメモリデバイスを含むように前記スタックを生成するステップ；
    を更に有する請求項１９に記載の方法。
  24. 前記第１のメモリデバイスからの出力の前記第２のメモリデバイスの対応する入力へのリンクを収容するように、前記第３のメモリデバイスと前記第２のメモリデバイスとの間にスペーサを設けるステップ、
    を更に有する請求項２３に記載の方法。
  25. 前記第１のメモリデバイスの入力と出力との間の回路パスである第１のセグメントと、前記第２のメモリデバイスの入力と出力との間の回路パスである第２のセグメントとを有する経路を作り出すように、前記第１のメモリデバイスと前記第２のメモリデバイスとを積み重ねるステップ；及び
    前記第２のメモリデバイスに対する前記第１のメモリデバイスの向きを、前記第１のメモリデバイスの入力と出力との間の軸が、前記第２のメモリデバイスの入力と出力との間の軸に対して平行になるように方向付けるステップ；
    を更に有する請求項１９に記載の方法。
  26. 前記第１のメモリデバイスをコントローラに電気的に結合するステップであり、該コントローラは前記第１のメモリデバイスからデータにアクセスするように構成される、ステップ、
    を更に有する請求項１９乃至２５の何れか一項に記載の方法。
  27. 前記第１のメモリデバイスの面内に配置された出力を前記第２のメモリデバイスの面内に配置された対応する入力の直上に縦方向に位置整合させるように、前記第１のメモリデバイスと前記第２のメモリデバイスとを直接的に積み重ねるステップ、
    を更に有する請求項１９に記載の方法。
  28. 前記第１のメモリデバイスの表面パッドから前記第２のメモリデバイスのスルーホール接続への電気経路に基づいて、前記第１のメモリデバイス及び前記第２のメモリデバイスを通る経路を形成するステップであり、該表面パッドは前記第１のメモリデバイスの出力であり、該スルーホール接続は前記第２のメモリデバイスの入力である、ステップ
    を更に有する請求項２７に記載の方法。
  29. 半導体チップであって：
    入力及び出力を含む入力−出力配置レイアウト；
    当該半導体チップを通じてデータを伝達する、前記入力と前記出力との間の入力−出力回路パス；
    前記入力−出力回路パスの入力位置のスルーホールコネクタ；及び
    前記入力−出力回路パスの出力位置の表面コンタクトパッドであり、当該半導体チップの平面状の表面上に配置された表面コンタクトパッド；
    を有する半導体チップ。
  30. 前記入力−出力配置レイアウトは、別の半導体チップの入力−出力配置レイアウトと一致し、前記スルーホールコネクタは、当該半導体チップの前記出力位置の前記表面コンタクトパッドと前記別の半導体チップの入力位置のスルーホールコネクタとの間の接続を可能にする、請求項２９に記載の半導体チップ。
  31. 第１のメモリデバイス；
    前記第１のメモリデバイスと同一の入力／出力レイアウト配置を有する第２のメモリデバイス；
    前記第１のメモリデバイスに固定された前記第２のメモリデバイスを含むスタックであり、当該スタック内で前記第２のメモリデバイスが、前記第１のメモリデバイスの出力を前記第２のメモリデバイスの対応する入力と位置整合させるような向きにされたスタック；及び
    前記第１のメモリデバイスの出力と前記第２のメモリデバイスの入力との間の接続であり、前記第１のメモリデバイスの面上の表面パッド群と前記第２のメモリデバイスのスルーホール群との間の接続群を含む接続；
    を有するシステム。
  32. 前記表面パッドは前記第１のメモリデバイスの出力であり、前記スルーホールは前記第２のメモリデバイスの入力である、請求項３１に記載のシステム。
  33. 前記スタック内の前記第２のメモリデバイスは、積層方向の軸に沿って、前記第１のメモリデバイスの前記表面パッドを前記第２のメモリデバイスの対応するスルーホールに位置整合させるように、前記スタック内の前記第１のメモリデバイスに対して回転オフセットされている、請求項３２に記載のシステム。
  34. 前記第２のメモリデバイスの前記レイアウト配置に対する前記第１のメモリデバイスの前記レイアウト配置のオフセットは実質的に１８０°である、請求項３１に記載のシステム。
  35. 前記接続は、前記第１のメモリデバイスの第１の表面パッドを前記第２のメモリデバイスの第１のスルーホールに結合する第１の接続と、前記第１のメモリデバイスの第２の表面パッドを前記第２のメモリデバイスの第２のスルーホールに結合する第２の接続とを含む、請求項３１に記載のシステム。
  36. 前記接続は、複数のメモリデバイスの前記スタックを通ってデータを伝達する経路を形成し、前記第１の接続は、前記第１のメモリデバイスの第１の出力を前記第２のメモリデバイスの第１の入力に結合することによって第１の経路を作り出し、前記第２の接続は、前記第１のメモリデバイスの第２の出力を前記第２のメモリデバイスの第２の入力に結合することによって第２の経路を作り出す、請求項３５に記載のシステム。
  37. 前記スタックは、前記第２のメモリデバイスに固定された第３のメモリデバイスを含み、該第３のメモリデバイスは、前記第１のメモリデバイス及び前記第２のメモリデバイスと同一の入力／出力レイアウト配置を有し、当該システムは更に：
    前記第２のメモリデバイスの出力と前記第３のメモリデバイスの入力との間の接続であり、前記第２のメモリデバイスの面上の表面パッド群と前記第３のメモリデバイスのスルーホール群との間の接続群を含む接続、
    を有する、請求項３１に記載のシステム。
  38. 前記第２のメモリデバイスの前記面上の前記表面パッドは前記第２のメモリデバイスの出力であり、前記第３のメモリデバイスの前記スルーホールは入力である、請求項３７に記載のシステム。
  39. 前記接続は、前記第１のメモリデバイス及び前記第２のメモリデバイスを通り抜ける経路を作り出し、
    当該システムは更にコントローラを有し、
    該コントローラは、前記スタックを通り抜けて該コントローラへと戻る前記経路に沿ったデータの流れに基づいて、前記第１のメモリデバイスからデータにアクセスするように構成されている、
    請求項３１に記載のシステム。
  40. 前記第２のメモリデバイスの面上の表面パッド群と前記コントローラに付随する入力群との間の電気接続であり、前記第２のメモリデバイスの前記面上の前記表面パッドは、前記第２のメモリデバイスの出力である、電気接続、
    を更に有する請求項３９に記載のシステム。
  41. 前記第１のメモリデバイス及び前記第２のメモリデバイスの各々は平面状であって、それぞれの頂面及び底面を有し、前記第１のメモリデバイス及び前記第２のメモリデバイスは、前記第１のメモリデバイスの頂面及び前記第２のメモリデバイスの頂面が前記スタックに沿って同一向きになるよう、前記第２のメモリデバイスの底面が前記第１のメモリデバイスの頂面に固定されて互いに積み重ねられており；且つ
    前記第１のメモリデバイスの前記頂面に配置された出力が、前記第２のメモリデバイスの前記頂面に配置された対応する入力上に縦方向に位置整合されている、
    請求項４０に記載のシステム。
  42. 半導体チップであって：
    当該半導体チップを通じてのデータの伝達のための順序付けられた複数の入力及び複数の出力を含む配置レイアウト；
    前記配置レイアウト内の前記複数の入力が前記配置レイアウト内の前記複数の出力と対角的に対にされた複数の入力−出力対；及び
    各入力−出力対の間の入力−出力回路パス；
    を有し、
    前記複数の入力−出力対の間の各回路パスは、１つの入力と、対応する１つの出力とを含み、該対応する１つの出力は該１つの入力に対して１８０°の位置に配置されている；
    半導体チップ。
  43. 半導体チップであって：
    当該半導体チップを通じてのデータの伝達のための順序付けられた複数の入力及び複数の出力を含む配置レイアウト；
    各入力と前記複数の出力のうちの対応する１つとの対に基づく複数の入力−出力対；及び
    各入力−出力対の間の入力−出力回路パスであり、各入力−出力回路パスが当該半導体チップ内のその他の各入力−出力回路パスと交差するように方向付けられた、入力−出力回路パス；
    を有し、
    前記複数の入力−出力対の間の前記回路パスの各々は、１つの入力と、１つの対応する出力とを含み、該１つの対応する出力は、該１つの入力から実質的に１８０°オフセットされた位置にある；
    半導体チップ。
  44. 前記複数の入力は第１の列を形成し、前記複数の出力は第２の列を形成する、請求項４３に記載の半導体チップ。
  45. 前記複数の入力及び前記複数の出力を含む平行な複数列のポート群を有し；且つ
    前記複数の入力−出力対は、前記平行な複数列内の前記複数の入力及び前記複数の出力の間の複数の回路パスを含む；
    請求項４３に記載の半導体チップ。
  46. 前記平行な複数列は半導体チップの複数の辺に沿って配置されている、請求項４５に記載の半導体チップ。
  47. データを記憶するメモリを更に有し；且つ
    前記入力−出力回路パスの各々は、前記メモリの対応する部分へのアクセスを可能にする；
    請求項４３乃至４６の何れか一項に記載の半導体チップ。
  48. 前記配置レイアウトは、当該半導体チップの外縁に近接して前記複数の入力及び前記複数の出力を含む、請求項４３に記載の半導体チップ。
  49. 第１のメモリデバイスと第２のメモリデバイスとを含むスタックであり、前記第１のメモリデバイス及び前記第２のメモリデバイスが同一の入力／出力レイアウト配置を有し、前記第２のメモリデバイスの入力群に電気的に接続するために前記第１のメモリデバイスの出力群を露出させるように、前記第１のメモリデバイスが前記第２のメモリデバイスに対してオフセットされている、スタック；及び
    前記第１のメモリデバイス及び前記第２のメモリデバイスを通り抜ける直列接続を担う経路であり、データの伝達を担うように適応された経路；
    を有するシステム。
  50. 前記経路は、前記第１のメモリデバイスの出力と前記第２のメモリデバイスの入力との間の導電リンクを含む、請求項４９に記載のシステム。
  51. 前記経路は、前記第１のメモリデバイスの入力と前記第１のメモリデバイスの前記出力との間に回路を含み；且つ
    前記第１のメモリデバイスと前記入力及び前記出力は、前記入力／出力レイアウト配置内で、互いの隣に配置されている；
    請求項５０に記載のシステム。
  52. 前記入力／出力レイアウト配置は、それぞれのメモリデバイスの一辺に沿って、一連にされた複数の入力及び複数の出力を含む、請求項４９に記載のシステム。
  53. 前記スタックは第３のメモリデバイスを含み、該第３のメモリデバイスは、前記第１のメモリデバイス及び前記第２のメモリデバイスと同一の入力／出力レイアウト配置を有し、前記スタック内で前記第３のメモリデバイスは、前記第３のメモリデバイスの入力群に電気的に接続するために前記第２のメモリデバイスの出力群を露出させるように、前記第２のメモリデバイスに対してオフセットされており；且つ
    前記経路は、前記第１のメモリデバイス、前記第２のメモリデバイス及び前記第３のメモリデバイスを通り抜ける直列接続を担う；
    請求項４９に記載のシステム。
  54. 前記経路は、前記第１のメモリデバイスの出力と前記第２のメモリデバイスの入力との間の導電リンクを含む、請求項５３に記載のシステム。
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