KR20120028484A - 모바일 기기에 채용하기 적합한 복합형 반도체 장치 - Google Patents

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KR20120028484A
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Abstract

복수의 메모리 칩들이 하나의 복합 패키지에 실장된 복합형 반도체 장치가 개시되어 있다. 그러한 반도체 장치는, 휘발성 또는 불휘발성 메모리 칩들이 탑재되는 제1 칩 패키지와, 매스 스토리지를 위한 메모리 칩들을 수용하는 제2 칩 패키지와, 콘트롤러를 포함한다. 상기 콘트롤러는 상기 제1 및 제2 칩 패키지들과 함께 하나의 복합 패키지를 이루며, 상기 제1 및 제2 칩 패키지들에 연결되어 상기 제1 및 제2 칩 패키지들 내의 칩들을 제어한다. 상기 콘트롤러는 상기 제1 칩 패키지 또는 상기 제2 칩 패키지 내에 선택적으로 위치될 수 있다. 본 발명의 실시 예에 따른 반도체 장치는 모바일 기기 등과 같은 전자 장치의 다양한 어플리케이션에 보다 적합하고 효율적으로 이용된다.

Description

모바일 기기에 채용하기 적합한 복합형 반도체 장치{Complex semiconductor device for use in mobile equipment}
본 발명은 데이터 저장 장치에 관한 것으로, 보다 구체적으로 모바일 기기에 채용하기 적합한 복합형 반도체 장치에 관한 것이다.
스마트 폰 등과 같은 모바일 기기나 모바일 기기를 포함하는 다양한 전자 장치에서, 다양한 어플리케이션(application)에 대한 유우저의 요구는 최근에 급격히 증가되고 있는 실정이다. 따라서, 하나의 패키지 내에 단일 칩 또는 수개의 칩들이 탑재되는 일반적 메모리 구조는 유우저의 요구를 충족시키기에 어려움이 뒤따른다.
따라서, 최근의 모바일(mobile) 어플리케이션에서 복수개의 메모리 칩들과 단일 콘트롤러를 하나로 통합한 복합 메모리가 복합형 반도체 장치로서 개발되어 본 분야에 알려져 있다. 멀티 칩 패키지나 엠베디드 멀티미디어 카드(이하 "eMMC")는 복합 메모리 장치들 중의 하나로서 출현되었다.
그러한 복합형 반도체 장치에서 복수의 메모리 칩들이 탑재된 멀티 칩 패키지(이하"MCP")는 eMMC를 구성하는 콘트롤러와는 별도로 외부의 호스트에 연결되어 있으므로, 복합형 반도체 장치의 제어 및 동작 검증이 효율적으로 수행되기 어렵다. 또한, 제품 출하 전에 수행하는 테스트 시에 MCP 테스트와 eMMC 테스트가 각기 별도로 최소 한번 씩 수행되어야 하기 때문에 테스트 효율이 저하된다.
본 발명이 해결하고자 하는 기술적 과제는, 제어 및 동작 검증이 효율적으로 수행되도록 하는 복합형 반도체 장치를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 테스트 모드에서 테스트 작업이 효율적으로 수행되도록 하는 복합형 반도체 장치를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 모바일 기기 등과 같은 전자 장치의 다양한 어플리케이션에 보다 적합하고 효율적으로 이용될 수 있는 복합형 반도체 장치를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 하나의 콘트롤러를 통해 패키지들 내에 탑재된 다양한 메모리 칩들을 제어하거나 테스트할 수 있도록 하는 복합형 반도체 장치를 제공함에 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 파워 온 시에 실장된 메모리 칩들에 대한 저장 정보에 근거하여 셀프 테스트 및 셀프 진단을 수행할 수 있는 복합형 반도체 장치 및 그에 따른 동작 수행 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 일 양상에 따른 반도체 장치는: 멀티 칩들을 수용하는 제1 칩 패키지와; 매스 스토리지를 위한 메모리 칩들을 수용하는 제2 칩 패키지와; 상기 제1 및 제2 칩 패키지들과 함께 하나의 복합 패키지를 이루며, 상기 제1 및 제2 칩 패키지들에 연결되어 상기 제1 및 제2 칩 패키지들 내의 칩들을 제어하는 콘트롤러를 구비한다.
본 발명의 실시 예에서, 상기 하나의 복합 패키지는 패키지 온 패키지 타입을 가지거나, 시스템 인 패키지 타입을 가질 수 있다.
여기서, 상기 하나의 복합 패키지가 상기 패키지 온 패키지 타입을 가질 경우에, 상기 콘트롤러는 2층 배열의 접촉 단자들을 통해 상기 하나의 복합 패키지의 내부 및 외부와 연결될 수 있다.
한편, 상기 하나의 복합 패키지가 상기 시스템 인 패키지 타입을 가질 경우에, 상기 콘트롤러는 1층 배열의 접촉 단자들을 통해 상기 하나의 복합 패키지의 외부와 연결될 수 있다.
본 발명의 실시 예에서, 상기 제1 칩 패키지는, mobile DRAM, EDP, PRAM, OneDRAM, Pseudo SRAM, LpDDR계열 DRAM, FRAM, Graphic DRAM, 및 ReRAM 중에서 적어도 하나 이상을 포함하는 휘발성 메모리와; NAND flash, NOR flash, OneNAND, PRAM, ReRAM 중에서 적어도 하나 이상을 포함하는 불휘발성 메모리가 함께 탑재된 멀티 칩 패키지 타입일 수 있다.
본 발명의 실시 예에서, 상기 제2 칩 패키지는 NAND flash, NOR flash, OneNAND, PRAM, ReRAM 중에서 적어도 하나 이상을 포함하는 불휘발성 메모리 칩이 복수로 탑재된 패키지 타입일 수 있다.
본 발명의 실시 예에서, 상기 제2 칩 패키지와 상기 콘트롤러는 함께 임베디드 멀티미디어 카드를 형성할 수 있다.
본 발명의 실시 예에서, 상기 콘트롤러는 테스트 모드에서 인가되는 외부 테스트 명령에 응답하여 상기 제1 및 제2 칩 패키지들에 탑재된 메모리 칩들을 테스트할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 다른 양상에 따른 반도체 장치는:
외부와 연결되는 제1 외부 버스를 가지며, 멀티 칩들을 수용하는 제1 칩 패키지와; 매스 스토리지를 위한 메모리 칩들을 수용하는 제2 칩 패키지와; 상기 제1 및 제2 칩 패키지들과 함께 하나의 복합 패키지를 이루며, 상기 제1 및 제2 칩 패키지들에 연결되어 상기 제1 및 제2 칩 패키지들 내의 칩들을 제어하는 콘트롤러를 구비한다.
본 발명의 실시 예에서, 상기 제2 칩 패키지나 상기 콘트롤러는 외부와 연결되는 제2 외부 버스를 가질 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 또 다른 양상에 따른 반도체 장치는: 멀티 칩들을 수용하는 제1 칩 패키지와; 매스 스토리지를 위한 메모리 칩들을 수용하는 제2 칩 패키지와; 외부와 연결되는 제1 외부 버스를 가지며, 상기 제1 및 제2 칩 패키지들과 함께 하나의 복합 패키지를 이루며, 상기 제1 및 제2 칩 패키지들에 연결되어 상기 제1 및 제2 칩 패키지들 내의 칩들을 제어하는 콘트롤러를 구비한다.
본 발명의 실시 예에서, 상기 제2 칩 패키지는 외부와 연결되는 제2 외부 버스를 가질 수 있다.
본 발명의 실시 예에서, 상기 제1 외부 버스는 상기 복합 패키지의 테스트 모드에서 테스터와 연결될 수 있다.
본 발명의 실시 예에서, 상기 콘트롤러는:
테스터나 호스트와 연결되어 호스트 인터페이스를 담당하는 호스트 인터페이스부와; 상기 제1 칩 패키지와 연결되어 멀티 칩 인터페이스를 담당하는 멀티 칩 패키지 인터페이스부와; 상기 제2 칩 패키지와 연결되어 플래시 메모리 인터페이스를 담당하는 플래시 메모리 인터페이스부와; 테스트 모드에서 상기 제1,2 칩 패키지들에 수용된 반도체 메모리 장치들에 대한 테스트 실행을 제어하는 테스트 로직부와; 상기 인터페이스부들 및 상기 테스트 로직부와 연결되며, 내장된 펌 웨어에 따라 설정된 제반 동작을 제어하는 콘트롤러 코어부를 포함할 수 있다.
본 발명의 실시 예에서, 상기 콘트롤러 코어부에 연결되어 테스트 및 동작 실행에 관련된 정보를 저장하는 레지스터를 더 구비할 수 있다.
본 발명의 실시 예에서, 상기 복합 패키지는 휴대용 통신 단말기에서의 단말기 제어부와 연결되어 멀티 미디어 데이터를 저장하는 저장부로서 기능할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 또 다른 양상에 따른 반도체 장치는: 멀티 칩들을 수용하는 제1 칩 패키지와; 외부와 연결되는 제1 외부 버스를 가지며, 매스 스토리지를 위한 메모리 칩들을 수용하는 제2 칩 패키지와; 상기 제1 칩 패키지 또는 상기 제2 칩 패키지에 위치되고, 상기 제1 및 제2 칩 패키지들과 함께 하나의 복합 패키지를 이루며, 상기 제1 및 제2 칩 패키지들에 연결되어 상기 제1 및 제2 칩 패키지들 내의 칩들을 제어하는 콘트롤러를 구비한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 또 다른 양상에 따른 반도체 장치는: 메모리 칩들을 수용하는 제1 칩 패키지와; 불휘발성 메모리 칩들을 수용하는 제2 칩 패키지와; 상기 제1 칩 패키지 또는 상기 제2 칩 패키지에 위치되고, 상기 제1 및 제2 칩 패키지들과 함께 하나의 복합 패키지를 이루며, 상기 제1 및 제2 칩 패키지들에 연결되어 상기 제1 및 제2 칩 패키지들의 칩들을 제어하는 콘트롤러를 구비한다.
본 발명의 실시 예적 구성에 복합 반도체 장치는 모바일 기기 등과 같은 전자 장치의 다양한 어플리케이션에 보다 적합하고 효율적으로 이용된다.
또한, 하나의 콘트롤러를 통해 패키지들 내에 탑재된 다양한 메모리 칩들을 제어하거나 테스트하는 작업이 효율적으로 수행될 수 있다.
또한, 실장된 메모리 칩들에 대한 저장 정보에 근거하여 복합 반도체 장치가 파워 온 시에 셀프 테스트 및 셀프 진단을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 복합형 반도체 장치의 회로 블록도,
도 2 내지 도 8은 도 1의 실시 예를 구현하는 다양한 예시들에 따른 회로 블록도들,
도 9 및 도 10은 도 1의 복합형 반도체 장치가 테스터와 연결되는 예들을 보여주는 회로 블록도들,
도 11은 도 1 내의 콘트롤러의 구현 예를 보여주는 구체적 회로 블록도,
도 12 및 도 13은 도 1의 복합형 반도체 장치에 관한 패키지 구조 예들을 보여주는 도면들,
도 14 및 도 15는 도 12 및 도 13에서 나타나는 접촉 볼들의 배치 예를 보여주는 도면들,
도 16은 본 발명의 복합형 반도체 장치가 적용된 모바일 장치의 외관도, 및
도 17은 도 16의 예시적 내부 회로 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결 된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 통상적인 RAM 계열의 휘발성 메모리나 ROM 계열의 불휘발성 메모리의 리드 및 라이트에 대한 일반적인 동작은 본 발명의 요지를 모호하지 않도록 하기 위해 생략됨을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 복합형 반도체 장치의 회로 블록도이다. 도면을 참조하면, MCP(100)와 eMMC(200)를 포함하는 복합형 반도체 장치(300)는 버스라인(B1)을 통해 마이크로 콘트롤러, 중앙처리 장치, 또는 메모리 콘트롤러 등과 같은 호스트(50)에 연결된다. 상기 eMMC(200)는 콘트롤러(210)와, 낸드(NAND) 플래시(flash) 메모리와 같은 매스 스토리지(이하 "MS")용 패키지(220)를 포함한다.
상기 MCP(100)는 멀티 칩들을 수용하는 제1 칩 패키지에 대응되고, 상기 MS 패키지(220)는 매스 스토리지를 위한 메모리 칩들을 수용하는 제2 칩 패키지에 대응된다.
도 1에서 상기 콘트롤러(210)는 버스 라인(B2)을 통하여 상기 MCP(100)와 연결된다. 상기 콘트롤러(210)는 상기 MCP(100) 및 상기 MS 패키지(220)와 함께 하나의 복합 패키지를 구성하며, 상기 MCP(100) 및 상기 MS 패키지(220)에 공통적으로 연결되어 상기 MCP(100) 및 상기 MS 패키지(220)내에 탑재된 각종 칩들을 제어한다. 이에 따라, 모바일 기기 등과 같은 전자 장치의 다양한 어플리케이션에 보다 적합하고 효율적으로 이용될 수 있으며, 하나의 콘트롤러를 통해 패키지들 내에 탑재된 다양한 메모리 칩들을 제어하거나 테스트하는 작업이 효율적으로 수행된다.
상기 MCP(100)에는 램 계열의 휘발성 메모리와 롬 계열의 불휘발성 메모리가 단독으로 또는 함께 탑재될 수 있다. 여기서, 휘발성 메모리로서는 mobile DRAM, EDP, PRAM, OneDRAM, Pseudo SRAM, LpDDR계열 DRAM, FRAM, Graphic DRAM, 및 ReRAM 중에서 적어도 하나 이상이 선택될 수 있다. 또한, 불휘발성 메모리로서는 NAND flash, NOR flash, OneNAND, PRAM, 및 ReRAM 중에서 적어도 하나 이상이 선택될 수 있다.
상기 MS 패키지(220)에는 대용량 메모리로서 기능을 수행하기 위해, 불휘발성 메모리가 탑재될 수 있다. 상기 MS 패키지(220)의 불휘발성 메모리로서는 NAND flash, NOR flash, OneNAND, PRAM, ReRAM 중에서 적어도 하나 이상이 선택될 수 있다.
호스트(50)에 대하여 데이터 저장 및 처리를 위한 메모리로서 역할을 하는 상기 복합형 반도체 장치(300)는 하나의 복합 패키지를 구성 시, 패키지 온 패키지(POP) 타입이나 시스템 인 패키지(SIP) 타입 어느 것으로도 자유롭게 구현될 수 있다.
도 1에서 상기 버스라인(B1)은 상기 MCP(100), 상기 콘트롤러(210), 및 상기 MS 패키지(220) 중의 적어도 하나 이상과 다양한 패턴으로 연결될 수 있다. 그러한 연결의 다양한 예는 도 2 내지 도 8을 통해 나타나 있다.
도 2 내지 도 8은 도 1의 실시 예를 구현하는 다양한 예시들에 따른 회로 블록도들이다.
먼저, 도 2를 참조하면, 도 1에서 보여지는 상기 버스라인(B1)이 상기 MCP(100), 상기 콘트롤러(210), 및 상기 MS 패키지(220) 모두에 연결된 것이 보여진다. 상기 호스트(50)와 MCP(100)간을 연결하는 연결 라인들(L100-1,L100-2,...,L100-m)과, 상기 호스트(50)와 콘트롤러(210)간을 연결하는 연결 라인들(L210-1,L210-2,...,L210-n)과, 상기 호스트(50)와 MS 패키지(220)간을 연결하는 연결 라인들(L220-1,L220-2,...,L220-o)은 상기 버스라인(B1)에 포함되는 외부 버스들이다.
상기 MCP(100)와 상기 콘트롤러(210)는 상기 버스라인(B2)에 포함되는 연결라인들(L1,L2,...,Lm)을 통해 서로 연결되고 상기 MS 패키지(220)와 상기 콘트롤러(210)는 상기 버스라인(B3)에 포함되는 연결라인들(L10,L11,...,Ln)을 통해 서로 연결되어 있으므로, 상기 콘트롤러(210)는 MS 패키지(220)를 기본적으로 제어함은 물론, 상기 MCP(100)도 상기 버스라인(B2)을 통해 제어한다. 따라서, 상기 호스트(50)는 특정한 타스크에 대하여 상기 연결 라인들(L210-1,L210-2,...,L210-n)을 통해 상기 콘트롤러(210)로 명령을 주면, 상기 콘트롤러(210)가 상기 MCP(100) 및 상기 MS 패키지(220)를 모두 제어한다. 이에 따라, 호스트(50)는 상기 MCP(100)를 제어하기 위한 명령을 상기 연결 라인들(L100-1,L100-2,...,L100-m)을 통해 별도로 줄 필요가 없다. 그러므로, 하나의 콘트롤러를 통해 패키지들 내에 탑재된 다양한 메모리 칩들을 제어하거나 테스트하는 작업이 효율적으로 수행된다.
도 3을 참조하면, 도 1에서 보여지는 상기 버스라인(B1)이 상기 MCP(100)와 상기 콘트롤러(210)에 연결된 것이 보여진다. 상기 호스트(50)와 MCP(100)간을 연결하는 연결 라인들(L100-1,L100-2,...,L100-m)과, 상기 호스트(50)와 콘트롤러(210)간을 연결하는 연결 라인들(L210-1,L210-2,...,L210-n)은 상기 버스라인(B1)에 포함되는 외부 버스들이다. 이 경우에 상기 연결 라인들(L100-1,L100-2,...,L100-m)은 제1 외부버스에 대응되고, 상기 연결 라인들(L210-1,L210-2,...,L210-n)은 제2 외부버스에 대응된다. 도 3에서 상기 호스트(50)와 상기 MS 패키지(220)사이를 직접적으로 연결하는 버스는 없지만, 상기 호스트(50)는 상기 콘트롤러(210)를 통해 상기 MS 패키지(220)를 충분히 제어할 수 있다. 도 2와 마찬가지로, 도 3의 상기 호스트(50)는 테스트 작업 등과 같은 특정한 타스크의 수행 시 상기 콘트롤러(210)를 통해 상기 MCP(100)를 제어하기 위한 명령을 인가하면 되므로, 상기 MCP(100)를 제어하기 위한 명령을 상기 연결 라인들(L100-1,L100-2,...,L100-m)을 통해 별도로 인가할 필요가 없다.
도 4를 참조하면, 도 1에서 보여지는 상기 버스라인(B1)이 상기 MCP(100)를 제외하고, 상기 콘트롤러(210)와 상기 MS 패키지(220)에 연결된 것이 보여진다. 상기 호스트(50)와 콘트롤러(210)간을 연결하는 연결 라인들(L210-1,L210-2,...,L210-n)과, 상기 호스트(50)와 MS 패키지(220)간을 연결하는 연결 라인들(L220-1,L220-2,...,L220-o)은 상기 버스라인(B1)에 포함되는 외부 버스들이다. 이 경우에는 상기 연결 라인들(L210-1,L210-2,...,L210-n)은 제1 외부버스에 대응되고, 상기 연결 라인들(L220-1,L220-2,...,L220-o)은 제2 외부버스에 대응된다.
도 4의 연결 구조에서도 마찬가지로, 도 3의 상기 호스트(50)는 상기 콘트롤러(210)를 통해 상기 MCP(100)의 모든 동작을 제어할 수 있다.
도 5를 참조하면, 도 1에서 보여지는 상기 버스라인(B1)이 상기 콘트롤러(210)를 제외하고, 상기 MCP(100)와 상기 MS 패키지(220)에 연결된 것이 보여진다. 마찬가지로, 상기 호스트(50)와 MCP(100)간을 연결하는 연결 라인들(L100-1,L100-2,...,L100-m)과, 상기 호스트(50)와 MS 패키지(220)간을 연결하는 연결 라인들(L220-1,L220-2,...,L220-o)은 상기 버스라인(B1)에 포함되는 외부 버스들이다.
도 5의 연결 구조에서는, 상기 호스트(50)가 상기 MCP(100)나 상기 MS 패키지(220)의 외부 버스를 통해 상기 콘트롤러(210)를 제어할 수 있다.
도 6을 참조하면, 도 1에서 보여지는 상기 버스라인(B1)이 상기 콘트롤러(210)와 상기 MS 패키지(220)를 제외하고, 상기 MCP(100)에 연결된 것이 보여진다. 이 경우에는 상기 호스트(50)와 MCP(100)간을 연결하는 연결 라인들(L100-1,L100-2,...,L100-m)을 통해 상기 콘트롤러(210)와 상기 MS 패키지(220)가 제어된다.
도 7을 참조하면, 도 1에서 보여지는 상기 버스라인(B1)이 상기 MCP(100)와 상기 MS 패키지(220)를 제외하고, 상기 콘트롤러(210)에 연결된 것이 보여진다. 이 경우에는 상기 호스트(50)와 상기 콘트롤러(210)간을 연결하는 상기 연결 라인들(L210-1,L210-2,...,L210-n)을 통해 상기 MCP(100)와 상기 MS 패키지(220)가 제어된다. 도 7에서, 상기 콘트롤러(210)는 상기 MCP(100)와 상기 MS 패키지(220)에 대한 제어를 모두 수행하므로, 모바일 기기 등과 같은 전자 장치의 다양한 어플리케이션에 보다 적합하다.
도 8을 참조하면, 도 1에서 보여지는 상기 버스라인(B1)이 상기 MCP(100)와 상기 콘트롤러(210)를 제외하고, 상기 MS 패키지(220)에 연결된 것이 보여진다. 이 경우에는 상기 호스트(50)와 상기 MS 패키지(220)간을 연결하는 상기 연결 라인들(L220-1,L220-2,...,L220-o)을 통해 상기 MCP(100)와 상기 콘트롤러(210)가 제어된다. 도 8에서, 상기 콘트롤러(210)는 상기 호스트(50)와는 전기적으로 직접 연결되어 있지는 않지만, 상기 MS 패키지(220)를 통해 호스트 명령을 수신할 수 있다.
도 9 및 도 10은 도 1의 복합형 반도체 장치가 테스터와 연결되는 예들을 보여주는 회로 블록도들이다.
먼저, 도 9를 참조하면, 호스트(50)대신에 테스터(51)를 설치한 것을 제외하면, 도 3의 회로 블록구조와 같다. 도 9의 경우에 테스터(51)에 의한 테스트 수행 시 상기 연결 라인들(L100-1,L100-2,...,L100-m)을 이용함이 없이도, 상기 연결 라인들(L210-1,L210-2,...,L210-n)을 이용함에 의해, 상기 MCP(100)와 불휘발성 메모리(NVM:220)에 대한 테스트가 한꺼번에 모두 수행되도록 할 수 있다. 상기 NVM(220)은 수 내지 수십 층이 적층된 NAND 플래시 메모리 또는 NOR 플래시 메모리가 될 수 있다. 상기 연결 라인들(L100-1,L100-2,...,L100-m)은 RAM 계열의 휘발성 메모리(VM:110)와, ROM 계열의 불휘발성 메모리(NVM:120)의 일반적인 동작을 위한 외부버스로서 사용될 수 있다. 상기 휘발성 메모리(110)와 상기 불휘발성 메모리(120)간의 연결라인(LN-1,LN-2,...,LN-n)은 데이터, 어드레스, 및 명령을 전송하기 위한 내부 버스이다.
또한, 도 10을 참조하면, 호스트(50)대신에 테스터(51)를 설치한 것을 제외하면, 도 7의 회로 블록구조와 같다.
도 10의 경우에 테스터(51)에 의한 테스트 수행 시 또는 호스트에 의한 일반 동작 수행시에 상기 연결 라인들(L210-1,L210-2,...,L210-n)만을 이용함에 의해, 상기 MCP(100)와 불휘발성 메모리(NVM:220)에 대한 테스트 및 제어가 한꺼번에 모두 수행되도록 할 수 있다.
상기 콘트롤러(210)는 버스라인(B2)을 통해 휘발성 메모리(110)를 억세스하고, 휘발성 메모리(110)로부터 리드된 데이터를 불휘발성 메모리(120,220)에 저장할 수 있다.
도 10과 같은 구조에서는 패키징(packaging)후에 MCP(100)를 테스트하고, NVM(220)도 독립적으로 테스트를 해야 하는 단점이 해소된다. 즉, 콘트롤러(210)의 테스트 프로그램을 통해 MCP(100)와, NAND 플래시 메모리 등과 같은 NVM(220)의 테스트가 함께 수행될 수 있으므로, 전체적인 테스트 성능이 향상된다.
향 후 스마트 폰(smart phone)이나 태블렛(tablet) PC 의 수요가 증가됨에 따라 모바일(mobile)응용이 증대되는 경우에, 호스트와 복합 메모리 장치 간의 인터페이스(interface)간소화와 제품 출하 전에 수행되는 메모리 테스트 방법은 메모리 장치가 갖추어야 할 중요한 요건 중의 하나가 될 수 있다. 따라서, 본 발명의 실시 예에 따른 복합형 반도체 장치는 로버스트(robust)한 테스트 성능을 가지므로, IT 분야에 사용되는 각종 전자 기기에 폭 넓게 사용될 수 있다.
도 10에서 보여지는 콘트롤러(210)는 물론, 도 1 내의 콘트롤러(210)는 도 11과 같은 세부적 구성을 가질 수 있다.
도 11은 도 1 내의 콘트롤러의 구현 예를 보여주는 구체적 회로 블록이다. 도 11을 참조하면, 콘트롤러(210)는, 호스트 인터페이스부(212), MCP 인터페이스부(214), 플래시 메모리 인터페이스부(216), 테스트 로직(222), 및 콘트롤러 코어부(218)를 포함한다.
상기 호스트 인터페이스부(212)는 테스터(51)나 호스트(50)와 연결되어 호스트 인터페이스를 담당하며, 상기 멀티 칩 패키지 인터페이스부(214)는, 상기 MCP(100)와 연결되어 멀티 칩 인터페이스를 담당한다. 또한, 상기 플래시 메모리 인터페이스부(216)는 상기 NAND 플래시 메모리(220)와 연결되어 플래시 메모리 인터페이스를 담당한다.
상기 테스트 로직(222)은 라인(L40)을 통해 콘트롤러 코어부(218)와 연결되어 테스트 모드에서 상기 제1,2 칩 패키지들에 수용된 반도체 메모리 장치들에 대한 테스트 실행을 제어한다.
상기 콘트롤러 코어부(218)는 상기 인터페이스부들(212,214,216) 및 상기 테스트 로직부(222)와 연결되며, 내장된 펌 웨어에 따라 설정된 제반 동작을 제어한다.
또한, 도 11에서, 상기 콘트롤러 코어부(218)에 연결되어 테스트 및 동작 실행에 관련된 정보를 저장하는 레지스터(220)가 더 구비될 수 있다. 상기 레지스터(220)는 라인(L70)을 통하여 상기 콘트롤러 코어부(218)에 연결된다.
상기 콘트롤러 코어부(218)는 펌웨어(firmware) 등의 구동 프로그램(program)에 따라 제어동작을 수행함에 의해 상기 MCP(100)내의 RAM 계열 메모리와 ROM 계열 메모리의 불량정보, 그리고 전자 시스템(system)에서 필요로 하는 각종 정보들이 편리하게 관리될 수 있다.
또한, 탑재된 칩들 내의 모든 메모리에 대한 정보들이 하나의 콘트롤러에 의해 억세스되므로, 파워가 온(on)되는 즉시, 상기 억세스된 정보에 근거하여 내장된 테스터 프로그램에 의한 셀프 테스트(self test)또는 셀프 진단(self diagnosis)이 수행될 수 있다. 따라서, 외부 테스터를 통한 메모리 검증이 필요 없게 되어, 부팅의 효율성이 확보된다.
도 12 및 도 13은 도 1의 복합형 반도체 장치에 관한 패키지 구조 예들을 보여주는 도면들이다.
먼저, 도 12를 참조하면, 도 9나 도 10의 복합형 반도체 장치는 2층의 패키지 기판들(S1,S2)을 가지는 패키지 온 패키지(POP)타입으로 제조될 수 있다. 하나의 복합 패키지를 구성하기 위해, 제1 패키지 기판(S1)의 상부에는 휘발성 메모리(110)와 불휘발성 메모리(120)를 포함하는 상기 MCP(multi chip package:100)가 탑재되고, 제2 패키지 기판(S2)의 상부에는 상기 콘트롤러(210)와 상기 NVM(220)이 탑재된다. 상기 제2 패키지 기판(S2)의 상부에 배치된 패드들(PD10,PD11)은 리드 와이어들(RW1,RW2,RW3,RW4)과 연결되어 상기 콘트롤러(210)와 상기 NVM(220)간의 전기적 연결을 담당한다. 상기 제1 패키지 기판(S1)의 상부에 배치된 패드들(PD13,PD14)은 리드 와이어들(RW5,RW6)과 연결되어 상기 VM(110)과 상기 NVM(120)간의 전기적 연결을 담당한다.
여기서, 상기 콘트롤러(210)는 2층 배열의 접촉 단자들(B10,B11,B12,B13)을 통해 상기 하나의 복합 패키지의 내부 및 외부와 연결된다. 상기 접촉 단자들(B10,B11,B12,B13)은 전도성 물질로 이루어진 금속 범프가 될 수 있다. 도 12에서, 1층 배열의 접촉 단자들(B1,B2,..,B8)은 상기 복합 패키지의 외부와 연결되기 위해 설치된다.
도 12에서는 비록 MCP(100)가 eMMC(200)의 하부 층에 배치되었으나, eMMC(200)의 상부 층에 배치될 수도 있다.
이제, 도 13을 참조하면, 도 9나 도 10의 복합형 반도체 장치는 1층의 패키지 기판(S1)을 가지는 시스템 인 패키지(SIP) 타입으로 제조될 수 있다. 하나의 복합 패키지를 구성하기 위해, 패키지 기판(S1)의 상부에는 상기 MCP(100), 상기 콘트롤러(210), 및 상기 NVM(220)이 수평으로 탑재된다.
상기 패키지 기판(S1)의 상부에 배치된 패드(PD1)와 리드 와이어들(RW2,RW3,RW4,RW5,RW6)은 상기 콘트롤러(210)와 상기 MCP(100)간의 전기적 연결을 담당한다. 또한, 패드(PD2)와 리드 와이어(RW1)는 상기 콘트롤러(210)와 상기 NVM(220)간의 전기적 연결을 담당한다. 상기 콘트롤러(210)는 1층 배열의 접촉 단자들(B10,B11,..,B21)을 통해 상기 하나의 복합 패키지의 외부와 연결된다.
도 13에서는 비록 상기 콘트롤러(210)가 상기 MCP(100)와 상기 NVM(220)간에 배치되었으나, 상기 NVM(220)의 좌측 또는 상기 MCP(100)의 우측에 배치될 수도 있다.
도 14 및 도 15는 도 12 및 도 13에서 나타나는 접촉 볼(또는 솔더링 볼)들의 배치 예를 보여주는 도면들이다. 도 14를 참조하면, RABs는 RAM의 전기적 접촉을 위한 램볼들을 나타낸다. CBs는 콘트롤러의 전기적 접촉을 위한 콘트롤러 볼들을 가리키고, ROBs 는 ROM의 전기적 접촉을 위한 롬볼들을 나타낸다. 상기한 볼들을 통해 상기 복합형 반도체 장치는 외부의 호스트나 테스터와 연결된다.
도 15에서, CBs는 콘트롤러의 전기적 접촉을 위한 콘트롤러 볼들을 나타낸다. 상기한 볼들을 통해 상기 복합형 반도체 장치는 외부의 호스트나 테스터와 연결된다.
도 12 및 도 13을 통해 본 발명의 실시 예들에 따른 패키지의 타입이 PoP(Package on Package)나 SIP(System In Package)로 설명되었으나, 이에 국한됨이 없이, Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 및 Wafer-Level Processed Stack Package(WSP) 중의 하나로도 구현될 수 있다.
도 16은 본 발명의 복합형 반도체 장치가 적용된 모바일 장치의 외관도로서 아이폰이나 갤럭시 S 등과 같은 스마트 폰이 될 수 있다. 도 16의 스마트 폰(500)은 본 발명의 실시 예와 같은 복합형 반도체 장치를 작업 및 데이터 저장을 위한 메모리 소자로서 채용할 수 있다. 그러한 경우에 복합 반도체 장치(300)는 도 17에서 보여지는 바와 같이 단말기 제어부(510)와 연결될 수 있다.
도 17은 도 16의 예시적 내부 회로 블록도로서, RF부(501), 멀티미디어 로직(560), 터치/키 입력부(530), 카메라(550), 카메라 제어부(540), 표시부(520), 단말기 제어부(510), 및 복합형 반도체 장치(300)가 회로 블록 구성으로서 포함될 수 있다.
상기 복합형 반도체 장치(300)는 상기 스마트 폰(500)에서 멀티 미디어 데이터를 저장하는 저장부로서 역할을 한다. 그러한 경우에, 단말기 제어부(510)는 하나의 콘트롤러를 통해 패키지들 내에 탑재된 다양한 메모리 칩들을 제어하거나 테스트하는 작업을 행할 수 있으므로, 유우저의 다양한 어플리케이션에 보다 적합한 제어동작을 수행할 수 있다. 또한, 실장된 메모리 칩들에 대한 저장 정보에 근거하여 복합 반도체 장치 스스로 파워 온 시에 셀프 테스트 및 셀프 진단을 수행하므로, 스마트 폰의 퍼포먼스가 개선된다.
상기한 설명에서는 본 발명의 실시 예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 콘트롤러의 세부적 회로구성이나 복합형 반도체 메모리 장치의 패키지 적층 구조를 다양하게 변경 또는 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
50 : 호스트 100 : 멀티 칩 패키지
210 : 콘트롤러 220 : 매스 스토리지 패키지
300 : 복합형 반도체 장치

Claims (10)

  1. 멀티 칩들을 수용하는 제1 칩 패키지와;
    매스 스토리지를 위한 메모리 칩들을 수용하는 제2 칩 패키지와;
    상기 제1 및 제2 칩 패키지들과 함께 하나의 복합 패키지를 이루며, 상기 제1 및 제2 칩 패키지들에 연결되어 상기 제1 및 제2 칩 패키지들 내의 칩들을 제어하는 콘트롤러를 구비함을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 하나의 복합 패키지는 패키지 온 패키지 타입을 가짐을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 콘트롤러는 2층 배열의 접촉 단자들을 통해 상기 하나의 복합 패키지의 내부 및 외부와 연결됨을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 하나의 복합 패키지는 시스템 인 패키지 타입을 가짐을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 콘트롤러는 1층 배열의 접촉 단자들을 통해 상기 하나의 복합 패키지의 외부와 연결됨을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 칩 패키지는, mobile DRAM, EDP, PRAM, OneDRAM, Pseudo SRAM, LpDDR계열 DRAM, FRAM, Graphic DRAM, 및 ReRAM 중에서 적어도 하나 이상을 포함하는 휘발성 메모리와; NAND flash, NOR flash, OneNAND, PRAM, ReRAM 중에서 적어도 하나 이상을 포함하는 불휘발성 메모리가 함께 탑재된 멀티 칩 패키지 타입임을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제2 칩 패키지는 NAND flash, NOR flash, OneNAND, PRAM, ReRAM 중에서 적어도 하나 이상을 포함하는 불휘발성 메모리 칩이 복수로 탑재된 패키지 타입임을 특징으로 하는 반도체 장치.
  8. 외부와 연결되는 제1 외부 버스를 가지며, 멀티 칩들을 수용하는 제1 칩 패키지와;
    매스 스토리지를 위한 메모리 칩들을 수용하는 제2 칩 패키지와;
    상기 제1 및 제2 칩 패키지들과 함께 하나의 복합 패키지를 이루며, 상기 제1 및 제2 칩 패키지들에 연결되어 상기 제1 및 제2 칩 패키지들 내의 칩들을 제어하는 콘트롤러를 구비함을 특징으로 하는 반도체 장치.
  9. 멀티 칩들을 수용하는 제1 칩 패키지와;
    매스 스토리지를 위한 메모리 칩들을 수용하는 제2 칩 패키지와;
    외부와 연결되는 제1 외부 버스를 가지며, 상기 제1 및 제2 칩 패키지들과 함께 하나의 복합 패키지를 이루며, 상기 제1 및 제2 칩 패키지들에 연결되어 상기 제1 및 제2 칩 패키지들 내의 칩들을 제어하는 콘트롤러를 구비함을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 콘트롤러는:
    테스터나 호스트와 연결되어 호스트 인터페이스를 담당하는 호스트 인터페이스부와;
    상기 제1 칩 패키지와 연결되어 멀티 칩 인터페이스를 담당하는 멀티 칩 패키지 인터페이스부와;
    상기 제2 칩 패키지와 연결되어 플래시 메모리 인터페이스를 담당하는 플래시 메모리 인터페이스부와;
    테스트 모드에서 상기 제1,2 칩 패키지들에 수용된 반도체 메모리 장치들에 대한 테스트 실행을 제어하는 테스트 로직부와;
    상기 인터페이스부들 및 상기 테스트 로직부와 연결되며, 내장된 펌 웨어에 따라 설정된 제반 동작을 제어하는 콘트롤러 코어부를 포함함을 특징으로 하는 반도체 장치.
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