KR102249416B1 - 메모리 시스템 및 메모리 시스템의 구동 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 구동 방법 Download PDF

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Abstract

메모리 시스템은 제1 및 제2 메모리 장치들, 메모리 추상화 블록 및 메모리 컨트롤러를 포함한다. 제1 메모리 장치는 결정형 인터페이스에 기초하여 동작한다. 제2 메모리 장치는 비결정형 인터페이스에 기초하여 동작한다. 메모리 컨트롤러는 제1 동작 모드에서 제1 커맨드 및 제1 어드레스를 기초로 제1 채널을 통하여 제1 메모리 장치와 제1 데이터를 주고받으며, 제2 동작 모드에서 제2 커맨드를 기초로 제1 채널을 통하여 메모리 추상화 블록과 제1 패킷을 주고받는다. 메모리 추상화 블록은 제2 동작 모드에서 제2 커맨드를 기초로 제2 메모리 장치와 제1 패킷을 주고받는다.

Description

메모리 시스템 및 메모리 시스템의 구동 방법{MEMORY SYSTEM AND METHOD OF OPERATING MEMORY SYSTEM}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 반도체 메모리 장치를 포함하는 메모리 시스템 및 상기 메모리 시스템의 구동 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치는 데이터 기입 및/또는 데이터 독출과 관련된 동작이 서로 상이할 수 있다. 하나의 메모리 시스템 내에서 서로 다른 타입의 반도체 메모리 장치들을 효율적으로 액세스하기 위한 다양한 기술들이 연구되고 있다.
본 발명의 일 목적은 서로 다른 타입의 반도체 메모리 장치들을 포함하고, 효율적으로 데이터 기입 동작 및 데이터 독출 동작을 수행하는 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 시스템의 구동 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 제1 메모리 장치, 제2 메모리 장치, 메모리 추상화 블록 및 메모리 컨트롤러를 포함한다. 상기 제1 메모리 장치는 커맨드가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 결정형(deterministic) 인터페이스에 기초하여 동작한다. 상기 제2 메모리 장치는 패킷(packet) 형태로 데이터가 제공되는 비결정형(nondeterministic) 인터페이스에 기초하여 동작한다. 상기 메모리 추상화 블록은 상기 제2 메모리 장치와 연결된다. 상기 메모리 컨트롤러는 제1 동작 모드에서 제1 커맨드 및 제1 어드레스를 발생하고 상기 제1 커맨드 및 상기 제1 어드레스를 기초로 제1 채널을 통하여 상기 제1 메모리 장치와 제1 데이터를 주고받으며, 제2 동작 모드에서 제2 커맨드 및 제2 어드레스를 발생하고 상기 제2 커맨드를 기초로 상기 제1 채널을 통하여 상기 메모리 추상화 블록과 제1 패킷을 주고받는다. 상기 메모리 추상화 블록은 상기 제2 동작 모드에서 상기 제2 커맨드를 기초로 상기 제2 메모리 장치와 상기 제1 패킷을 주고받는다.
상기 메모리 컨트롤러는, 상기 제1 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제1 커맨드 및 상기 제1 어드레스를 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송하며, 상기 제2 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제2 커맨드를 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송할 수 있다.
일 실시예에서, 상기 메모리 컨트롤러는, 상기 제1 동작 모드에서 상기 제1 커맨드가 기입 커맨드이고 상기 제1 어드레스가 기입 어드레스이며 상기 제1 데이터가 기입 데이터인 경우에, 상기 기입 커맨드 및 상기 기입 어드레스가 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송된 후 상기 제1 시간 이내에 상기 기입 데이터를 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송할 수 있다.
상기 메모리 컨트롤러는, 상기 제1 동작 모드에서 상기 제1 커맨드가 독출 커맨드이고 상기 제1 어드레스가 독출 어드레스이며 상기 제1 데이터가 독출 데이터인 경우에, 상기 독출 커맨드 및 상기 독출 어드레스가 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송된 후 상기 제1 시간 이내에 상기 독출 데이터를 상기 제1 채널을 통하여 상기 제1 메모리 장치로부터 수신할 수 있다.
일 실시예에서, 상기 메모리 컨트롤러는, 상기 제2 동작 모드에서 상기 제2 커맨드가 기입 커맨드이고 상기 제1 패킷이 송신 패킷인 경우에, 상기 기입 커맨드가 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송된 후 상기 제1 시간 이내에 상기 송신 패킷을 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송할 수 있다.
상기 메모리 컨트롤러는, 상기 제2 동작 모드에서 상기 제2 커맨드가 독출 커맨드이고 상기 제1 패킷이 수신 패킷인 경우에, 상기 독출 커맨드가 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송된 후 상기 제1 시간 이내에 상기 제2 메모리 장치로부터 제공된 상기 수신 패킷을 상기 제1 채널을 통하여 상기 메모리 추상화 블록으로부터 수신할 수 있다.
상기 수신 패킷은 상기 제2 메모리 장치로부터 제공되어 상기 메모리 추상화 블록에 저장되고, 상기 메모리 추상화 블록은 상기 수신 패킷이 저장되었음을 나타내는 독출 준비 신호를 발생하며, 상기 메모리 컨트롤러는 상기 독출 준비 신호에 기초하여 상기 독출 커맨드를 발생할 수 있다.
일 실시예에서, 상기 수신 패킷이 상기 메모리 추상화 블록에 저장된 이후에 상기 독출 준비 신호가 활성화되며, 상기 독출 준비 신호가 활성화된 후 제2 시간 이내에 상기 독출 커맨드가 발생되지 않은 경우에 상기 독출 준비 신호가 다시 활성화될 수 있다.
일 실시예에서, 상기 수신 패킷이 상기 메모리 추상화 블록에 저장된 이후에 상기 독출 준비 신호가 활성화되며, 상기 독출 커맨드가 발생하여 상기 메모리 컨트롤러가 상기 수신 패킷을 수신한 이후에 상기 독출 준비 신호가 비활성화될 수 있다.
일 실시예에서, 상기 송신 패킷이 상기 제2 메모리 장치에 기입 데이터를 저장하기 위한 기입 송신 패킷인 경우에, 상기 기입 송신 패킷은 송신 헤더(header) 코드, ID(identification) 코드, 기입 커맨드 코드, 기입 어드레스 코드, 상기 기입 데이터 및 송신 테일(tail) 코드를 포함할 수 있다. 상기 수신 패킷이 상기 기입 송신 패킷에 상응하는 기입 수신 패킷인 경우에, 상기 기입 수신 패킷은 수신 헤더 코드, 상기 ID 코드, 기입 상태 알림 코드 및 수신 테일 코드를 포함할 수 있다.
일 실시예에서, 상기 송신 패킷이 상기 제2 메모리 장치로부터 독출 데이터를 수신하기 위한 독출 송신 패킷인 경우에, 상기 독출 송신 패킷은 송신 헤더 코드, ID 코드, 독출 커맨드 코드, 독출 어드레스 코드 및 송신 테일 코드를 포함할 수 있다. 상기 수신 패킷이 상기 독출 송신 패킷에 상응하는 독출 수신 패킷인 경우에, 상기 독출 수신 패킷은 수신 헤더 코드, 상기 ID 코드, 상기 독출 데이터 및 수신 테일 코드를 포함할 수 있다.
일 실시예에서, 상기 메모리 컨트롤러는 상기 제2 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제2 어드레스를 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 더 전송할 수 있다.
일 실시예에서, 상기 메모리 컨트롤러는 상기 제1 동작 모드를 활성화시키는 제1 신호 및 상기 제2 동작 모드를 활성화시키는 제2 신호를 더 발생할 수 있다.
상기 제1 신호는 제1 칩 선택 신호이고 상기 제2 신호는 제2 칩 선택 신호일 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 제1 메모리 장치, 제2 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 제1 메모리 장치는 커맨드가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 결정형(deterministic) 인터페이스에 기초하여 동작한다. 상기 제2 메모리 장치는 패킷(packet) 형태로 데이터가 제공되는 비결정형(nondeterministic) 인터페이스에 기초하여 동작한다. 상기 메모리 컨트롤러는 제1 동작 모드에서 제1 커맨드 및 제1 어드레스를 발생하고 상기 제1 커맨드 및 상기 제1 어드레스를 기초로 제1 채널을 통하여 상기 제1 메모리 장치와 제1 데이터를 주고받으며, 제2 동작 모드에서 제2 커맨드 및 제2 어드레스를 발생하고 상기 제2 커맨드를 기초로 상기 제1 채널을 통하여 상기 제2 메모리 장치와 제1 패킷을 주고받는다. 상기 제2 메모리 장치는 상기 제2 동작 모드에서 상기 메모리 컨트롤러와 상기 제2 메모리 장치 사이의 통신을 제어하는 메모리 추상화 블록을 포함한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템의 구동 방법에서는, 메모리 컨트롤러가 제1 동작 모드에서 제1 커맨드 및 제1 어드레스를 발생한다. 상기 제1 동작 모드에서 상기 제1 커맨드 및 상기 제1 어드레스를 기초로 제1 채널을 통하여, 커맨드가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 결정형(deterministic) 인터페이스에 기초하여 동작하는 제1 메모리 장치와 상기 메모리 컨트롤러가 제1 데이터를 주고받는다. 상기 메모리 컨트롤러가 제2 동작 모드에서 제2 커맨드 및 제2 어드레스를 발생한다. 상기 제2 동작 모드에서 상기 제2 커맨드를 기초로 상기 제1 채널을 통하여, 패킷(packet) 형태로 데이터가 제공되는 비결정형(nondeterministic) 인터페이스에 기초하여 동작하는 제2 메모리 장치와 상기 메모리 컨트롤러가 제1 패킷을 주고받는다. 상기 제2 동작 모드에서 상기 메모리 컨트롤러와 상기 제2 메모리 장치 사이의 통신을 제어하는 메모리 추상화 블록이 상기 제2 메모리 장치의 내부 또는 외부에 배치된다.
일 실시예에서, 상기 제1 메모리 장치와 상기 메모리 컨트롤러가 상기 제1 데이터를 주고받는데 있어서, 상기 제1 커맨드가 기입 커맨드이고 상기 제1 어드레스가 기입 어드레스이며 상기 제1 데이터가 기입 데이터인 경우에, 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 기입 커맨드 및 상기 기입 어드레스를 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송할 수 있다. 상기 기입 커맨드 및 상기 기입 어드레스가 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송된 후 상기 제1 시간 이내에, 상기 기입 데이터를 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송할 수 있다.
상기 제1 메모리 장치와 상기 메모리 컨트롤러가 상기 제1 데이터를 주고받는데 있어서, 상기 제1 커맨드가 독출 커맨드이고 상기 제1 어드레스가 독출 어드레스이며 상기 제1 데이터가 독출 데이터인 경우에, 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 독출 커맨드 및 상기 독출 어드레스를 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송할 수 있다. 상기 독출 커맨드 및 상기 독출 어드레스가 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송된 후 상기 제1 시간 이내에, 상기 독출 데이터를 상기 제1 채널을 통하여 상기 제1 메모리 장치로부터 수신할 수 있다.
일 실시예에서, 상기 제2 메모리 장치와 상기 메모리 컨트롤러가 상기 제1 패킷을 주고받는데 있어서, 상기 제2 커맨드가 기입 커맨드이고 상기 제1 패킷이 송신 패킷인 경우에, 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 기입 커맨드를 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송할 수 있다. 상기 기입 커맨드가 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송된 후 상기 제1 시간 이내에, 상기 송신 패킷을 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송할 수 있다.
상기 제2 메모리 장치와 상기 메모리 컨트롤러가 상기 제1 패킷을 주고받는데 있어서, 상기 제2 커맨드가 독출 커맨드이고 상기 제1 패킷이 수신 패킷인 경우에, 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 독출 커맨드를 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송할 수 있다. 상기 독출 커맨드가 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송된 후 상기 제1 시간 이내에, 상기 제2 메모리 장치로부터 제공된 상기 수신 패킷을 상기 제1 채널을 통하여 상기 메모리 추상화 블록으로부터 수신할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 메모리 시스템 및 그 구동 방법에서는, 메모리 컨트롤러가 제1 채널을 통하여 서로 다른 타입의 제1 및 제2 메모리 장치들과 제1 데이터 및 제1 패킷을 각각 주고받음으로써, 하나의 채널 및 하나의 메모리 컨트롤러를 이용하여 결정형 인터페이스 및 비결정형 인터페이스를 모두 지원할 수 있고, 상기 메모리 시스템이 다양한 레이턴시를 가지는 메모리 장치들을 포함할 수 있으며, 상기 메모리 시스템이 향상된 성능을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2, 3a 및 3b는 도 1의 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 4a 및 4b는 도 2에 도시된 송신 패킷의 예들을 나타내는 도면들이다.
도 5, 6a 및 6b는 도 1의 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 7a 및 7b는 도 5에 도시된 수신 패킷의 예들을 나타내는 도면들이다.
도 8 및 9는 도 1의 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 10은 도 1의 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 11은 도 1의 메모리 시스템에 포함되는 메모리 추상화 블록의 일 예를 나타내는 블록도이다.
도 12, 13 및 14는 본 발명의 실시예들에 따른 메모리 시스템들을 나타내는 블록도들이다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템의 구동 방법을 나타내는 순서도이다.
도 16은 도 15의 제1 메모리 장치와 메모리 컨트롤러가 제1 데이터를 주고받는 단계의 일 예를 나타내는 순서도이다.
도 17은 도 15의 제2 메모리 장치에 액세스하는 단계의 일 예를 나타내는 순서도이다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 제1 메모리 장치(110), 제2 메모리 장치(120), 메모리 컨트롤러(130) 및 메모리 추상화 블록(140)을 포함한다. 메모리 시스템(100)은 호스트(101) 및 제1 채널(150)을 더 포함할 수 있다.
제1 메모리 장치(110)는 결정형(deterministic) 인터페이스에 기초하여 동작한다. 상기 결정형 인터페이스는 커맨드(예를 들어, 기입 커맨드 또는 독출 커맨드)가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 인터페이스를 나타낸다. 예를 들어, 제1 메모리 장치(110)는 DRAM(Dynamic Random Access Memory)과 같은 임의의 휘발성 메모리 장치일 수 있으며, 상기 결정형 인터페이스는 DRAM 인터페이스일 수 있다.
제2 메모리 장치(120)는 비결정형(nondeterministic) 인터페이스에 기초하여 동작한다. 상기 비결정형 인터페이스는 패킷(packet) 형태로 데이터가 제공되는 인터페이스를 나타낸다. 상기 결정형 인터페이스와 다르게, 상기 비결정형 인터페이스는 커맨드가 발생된 후 상기 미리 정해진 제1 시간 이내에 데이터가 제공될 필요가 없다. 예를 들어, 제2 메모리 장치(120)는 플래시 메모리, PRAM(Phase Change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistance Random Access Memory), FRAM(Ferroelectric random access memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
메모리 컨트롤러(130)는 호스트(101)의 요청에 기초하여, 제1 동작 모드에서 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 발생하고 제2 동작 모드에서 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 발생한다. 또한, 메모리 컨트롤러(130)는 상기 제1 동작 모드에서 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 기초로 제1 채널(150)을 통하여 제1 메모리 장치(110)와 제1 데이터(DAT)를 주고받으며, 상기 제2 동작 모드에서 제2 커맨드(CMD2)를 기초로 제1 채널(150)을 통하여 메모리 추상화 블록(140)과 패킷 형태의 데이터, 즉 제1 패킷(PKT)을 주고받는다.
예를 들어, 메모리 컨트롤러(130)는 상기 제1 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송하며, 상기 제2 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제2 커맨드(CMD2)를 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다. 또한, 메모리 컨트롤러(130)는 상기 제1 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제1 데이터(DAT)를 제1 채널(150)을 통하여 제1 메모리 장치(110)와 주고받으며, 상기 제2 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제1 패킷(PKT)을 제1 채널(150)을 통하여 메모리 추상화 블록(140)과 주고받을 수 있다. 메모리 컨트롤러(130)의 구체적인 동작에 대해서는 도 2, 3a, 3b, 5, 6a 및 6b를 참조하여 후술하도록 한다.
일 실시예에서, 메모리 컨트롤러(130)는 상기 제2 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제2 어드레스(ADDR2)를 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 더 전송할 수 있다.
일 실시예에서, 메모리 컨트롤러(130)는 상기 제1 동작 모드를 활성화시키는 제1 신호(CS1) 및 상기 제2 동작 모드를 활성화시키는 제2 신호(CS2)를 더 발생할 수 있다. 메모리 시스템(100)은 제1 신호(CS1)가 활성화되는 경우에 상기 제1 동작 모드로 동작하고 제2 신호(CS2)가 활성화되는 경우에 상기 제2 동작 모드로 동작할 수 있다. 예를 들어, 제1 신호(CS1)는 제1 칩 선택 신호이고 제2 신호(CS2)는 제2 칩 선택 신호일 수 있다. 이 경우, 기존의 결정형 인터페이스(예를 들어, DRAM 인터페이스)에 포함되는 칩 선택 신호들이 그대로 제1 및 제2 신호들(CS1, CS2)로서 이용될 수 있다. 다른 예에서, 제1 및 제2 신호들(CS1, CS2)은 임의의 선택 신호들일 수 있다. 이 경우, 기존의 결정형 인터페이스에 포함되지 않고 새롭게 추가되는 임의의 신호들이 제1 및 제2 신호들(CS1, CS2)로서 이용될 수 있다.
상술한 것처럼, 도 1에 도시된 신호들 중 제1 신호(CS0), 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)는 제1 메모리 장치(110)에 액세스하기 위한 신호들이며, 제2 신호(CS1), 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)는 메모리 추상화 블록(140)을 통하여 제2 메모리 장치(120)에 액세스하기 위한 신호들일 수 있다.
메모리 추상화 블록(140)은 제2 메모리 장치(120)와 연결되며, 상기 제2 동작 모드에서 메모리 컨트롤러(130)와 제2 메모리 장치(120) 사이의 통신을 제어한다. 예를 들어, 메모리 추상화 블록(140)은 상기 제2 동작 모드에서 제2 커맨드(CMD2)를 기초로 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 제1 패킷(PKT)을 제2 메모리 장치(120)와 주고받을 수 있다. 메모리 추상화 블록(140)의 구체적인 동작에 대해서는 도 2, 3b, 5 및 6b를 참조하여 후술하도록 한다.
호스트(101)는 특정 계산들 및/또는 태스크들을 수행하는 것과 같이 다양한 컴퓨팅 기능들을 수행하거나 운영 체제(Operating System; OS) 및/또는 애플리케이션과 같은 다양한 응용 프로그램들을 실행할 수 있다. 도시하지는 않았으나, 호스트(101)는 프로세서, 메인 메모리 및 버스 등을 포함하여 구현될 수 있다. 메모리 컨트롤러(130)가 호스트(101)에 포함될 수 있다.
제1 채널(150)은 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 커맨드, 어드레스, 데이터 등을 전송하는데 이용될 수 있다.
본 발명의 실시예들에 따른 메모리 시스템(100)은 하나의 채널(즉, 제1 채널(150)) 및 하나의 메모리 컨트롤러(즉, 메모리 컨트롤러(130))를 이용하여 상기 결정형 인터페이스 및 상기 비결정형 인터페이스를 모두 지원할 수 있다. 구체적으로, 제1 데이터(DAT)는 상기 결정형 인터페이스의 동작 타이밍에 기초하여 메모리 컨트롤러(130)와 제1 메모리 장치(110) 사이에서 전송될 수 있다. 제1 패킷(PKT)은 상기 결정형 인터페이스의 동작 타이밍에 기초하여 메모리 컨트롤러(130)와 메모리 추상화 블록(140) 사이에서 전송되며, 상기 비결정형 인터페이스의 동작 타이밍에 기초하여 메모리 추상화 블록(140)과 제2 메모리 장치(120) 사이에서 전송될 수 있다. 따라서, 메모리 시스템(100)은 다양한 레이턴시(latency)를 가지는 메모리 장치들을 포함할 수 있으며, 향상된 성능을 가질 수 있다.
도 2, 3a 및 3b는 도 1의 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 2는 도 1의 메모리 시스템(100)에서 수행되는 데이터 기입 동작 및 패킷 송신 동작을 나타내는 타이밍도이다. 도 3a는 상기 제1 동작 모드에서 수행되는 상기 데이터 기입 동작을 설명하기 위한 도면이다. 도 3b는 상기 제2 동작 모드에서 수행되는 상기 패킷 송신 동작을 설명하기 위한 도면이다. 도 2에서, "CS", "CMD", "ADDR" 및 "DQ"는 제1 채널(150)의 CS 핀, CMD 핀, ADDR 핀 및 DQ 핀을 통해서 제공되는 선택 신호, 커맨드, 어드레스 및 데이터를 각각 나타낸다.
도 2 및 3a를 참조하면, 시간 t1에서, 제1 신호(CS0)가 활성화되며(즉, CS=0), 메모리 시스템(100)은 상기 제1 동작 모드로 동작할 수 있다.
메모리 컨트롤러(130)는 상기 제1 동작 모드에서 상기 제1 커맨드 및 상기 제1 어드레스를 발생할 수 있다. 도 2 및 3a의 예에서, 상기 제1 커맨드는 기입 커맨드(WCMD1)이고 상기 제1 어드레스는 기입 어드레스(WADDR1)일 수 있다. 상기와 같이 데이터 기입 동작을 수행하고자 하는 경우에, 메모리 컨트롤러(130)는 제1 메모리 장치(110)에 기입하고자 하는 기입 데이터(WDAT)를 더 발생할 수 있다.
시간 t1에서, 메모리 컨트롤러(130)는 제1 신호(CS0), 기입 커맨드(WCMD1) 및 기입 어드레스(WADDR1)를 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송할 수 있다. 제1 신호(CS0), 기입 커맨드(WCMD1) 및 기입 어드레스(WADDR1)가 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송된 후 제1 시간(T1) 이내에(즉, 시간 t2에서), 메모리 컨트롤러(130)는 기입 데이터(WDAT)를 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송할 수 있다. 다시 말하면, 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제1 신호(CS0), 기입 커맨드(WCMD1), 기입 어드레스(WADDR1) 및 기입 데이터(WDAT)를 제1 메모리 장치(110)에 전송할 수 있다. 기입 데이터(WDAT)는 기입 커맨드(WCMD1) 및 기입 어드레스(WADDR1)에 기초하여 제1 메모리 장치(110)에 저장될 수 있다.
도 2 및 3b를 참조하면, 시간 t3에서, 제2 신호(CS1)가 활성화되며(즉, CS=1), 메모리 시스템(100)은 상기 제2 동작 모드로 동작할 수 있다.
메모리 컨트롤러(130)는 상기 제2 동작 모드에서 상기 제2 커맨드 및 상기 제2 어드레스를 발생할 수 있다. 도 2 및 3b의 예에서, 상기 제2 커맨드는 기입 커맨드(WCMD2)이고 상기 제2 어드레스는 기입 어드레스(WADDR2)일 수 있다. 이 경우, 메모리 컨트롤러(130)는 제2 메모리 장치(120)에 전송하고자 하는 송신 패킷(TXPKT1)을 더 발생할 수 있다.
시간 t3에서, 메모리 컨트롤러(130)는 제2 신호(CS1), 기입 커맨드(WCMD2) 및 기입 어드레스(WADDR2)를 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다. 제2 신호(CS1), 기입 커맨드(WCMD2) 및 기입 어드레스(WADDR2)가 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송된 후 제1 시간(T1) 이내에(즉, 시간 t4에서), 메모리 컨트롤러(130)는 송신 패킷(TXPKT1)을 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다. 다시 말하면, 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제2 신호(CS1), 기입 커맨드(WCMD2), 기입 어드레스(WADDR2) 및 송신 패킷(TXPKT1)을 메모리 추상화 블록(140)에 전송할 수 있다.
송신 패킷(TXPKT1)은 메모리 추상화 블록(140)의 저장 블록(예를 들어, 도 11의 144)에 저장될 수 있다. 메모리 추상화 블록(140)은 시간 t4 이후의 임의의 시간에서 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 송신 패킷(TXPKT1)을 제2 메모리 장치(120)에 전송할 수 있다.
도 2를 참조하면, 시간 t5에서, 제2 신호(CS1)가 활성화되며(즉, CS=1), 메모리 시스템(100)은 상기 제2 동작 모드로 동작할 수 있다. 메모리 컨트롤러(130)는 상기 제2 동작 모드에서 기입 커맨드(WCMD3) 및 기입 어드레스(WADDR3)를 발생하며, 제2 메모리 장치(120)에 전송하고자 하는 송신 패킷(TXPKT2)을 더 발생할 수 있다.
시간 t5에서, 메모리 컨트롤러(130)는 제2 신호(CS1), 기입 커맨드(WCMD3) 및 기입 어드레스(WADDR3)를 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다. 제2 신호(CS1), 기입 커맨드(WCMD3) 및 기입 어드레스(WADDR3)가 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송된 후 제1 시간(T1) 이내에(즉, 시간 t6에서), 메모리 컨트롤러(130)는 송신 패킷(TXPKT2)을 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다. 메모리 추상화 블록(140)은 시간 t6 이후의 임의의 시간에서 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 송신 패킷(TXPKT2)을 제2 메모리 장치(120)에 전송할 수 있다.
도 2, 3a 및 3b에 도시된 기입 커맨드들(WCMD1, WCMD2, WCMD3)은 모두 실질적으로 동일한 커맨드일 수 있다. 예를 들어, 기입 커맨드들(WCMD1, WCMD2, WCMD3)은 상기 결정형 인터페이스(예를 들어, 상기 DRAM 인터페이스)에서 사용되는 커맨드들일 수 있다.
상기 제1 동작 모드에서는 기입 커맨드(WCMD1)에 기초하여 제1 메모리 장치(110)에 대한 데이터 기입 동작이 직접적으로 수행되며, 따라서 기입 어드레스(WADDR1)는 기입 데이터(WDAT)가 저장되는 제1 메모리 장치(110)의 영역을 실질적으로 지정하는 값을 가질 수 있다. 이에 비하여, 상기 제2 동작 모드에서는 기입 커맨드들(WCMD2, WCMD3)에 기초하여 제2 메모리 장치(120)에 대한 데이터 기입 동작이 직접적으로 수행되지 않으며, 단지 기입 커맨드들(WCMD2, WCMD3)에 기초하여 송신 패킷들(TXPKT1, TXPKT2)이 메모리 추상화 블록(140)에 전송될 뿐이다. 도 4a 및 4b를 참조하여 후술하는 것처럼, 송신 패킷들(TXPKT1, TXPKT2) 각각은 커맨드, 어드레스 및/또는 데이터를 포함할 수 있으며, 송신 패킷들(TXPKT1, TXPKT2) 각각에 포함되는 커맨드, 어드레스 및/또는 데이터에 기초하여 제2 메모리 장치(120)에 대한 데이터 기입 동작 또는 데이터 독출 동작이 수행될 수 있다. 따라서, 기입 어드레스들(WADDR2, WADDR3)은 송신 패킷들(TXPKT1, TXPKT2)이 저장되는 메모리 추상화 블록(140)의 영역 또는 제2 메모리 장치(120)의 영역을 실질적으로 지정하지 않으며 임의의 값을 가질 수 있다. 실시예에 따라서, 기입 어드레스들(WADDR2, WADDR3)의 발생이 생략될 수도 있다.
도 4a 및 4b는 도 2에 도시된 송신 패킷의 예들을 나타내는 도면들이다.
도 4a를 참조하면, 상기 송신 패킷은 제2 메모리 장치(120)에 기입 데이터(209a)를 저장하기 위한 기입 송신 패킷일 수 있다. 이 경우, 상기 기입 송신 패킷은 송신 헤더(header) 코드(201a), ID(identification) 코드(203a), 기입 커맨드 코드(205a), 기입 어드레스 코드(207a), 기입 데이터(209a) 및 송신 테일(tail) 코드(213a)를 포함할 수 있다. 상기 기입 송신 패킷이 제2 메모리 장치(120)에 전송되는 경우에 데이터 기입 동작이 실제로 수행되며, 기입 커맨드 코드(205a) 및 기입 어드레스 코드(207a)에 기초하여 기입 데이터(209a)가 제2 메모리 장치(120)에 저장될 수 있다.
도 4b를 참조하면, 상기 송신 패킷은 제2 메모리 장치(120)로부터 독출 데이터를 수신하기 위한 독출 송신 패킷일 수 있다. 이 경우, 상기 독출 송신 패킷은 송신 헤더 코드(201a), ID 코드(203b), 독출 커맨드 코드(205b), 독출 어드레스 코드(207b) 및 송신 테일 코드(213b)를 포함할 수 있다. 상기 독출 송신 패킷이 제2 메모리 장치(120)에 전송되는 경우에 데이터 독출 동작이 실제로 수행될 수 있다.
도시하지는 않았지만, 실시예에 따라서 상기 송신 패킷은 우선 순위(Quality of Service; QoS)와 관련된 코드 및/또는 에러 정정(Error Checking and Correction; ECC) 코드 등을 더 포함할 수 있다.
도 5, 6a 및 6b는 도 1의 메모리 시스템의 동작을 설명하기 위한 도면들이다.
도 5는 도 1의 메모리 시스템(100)에서 수행되는 데이터 독출 동작 및 패킷 수신 동작을 나타내는 타이밍도이다. 도 6a는 상기 제1 동작 모드에서 수행되는 상기 데이터 독출 동작을 나타내는 도면이다. 도 6b는 상기 제2 동작 모드에서 수행되는 상기 패킷 수신 동작을 나타내는 도면이다. 도 5에서, "CS", "CMD", "ADDR", "DQ" 및 "RRDY"는 제1 채널(150)의 CS 핀, CMD 핀, ADDR 핀, DQ 핀 및 추가적인 핀을 통해서 제공되는 선택 신호, 커맨드, 어드레스, 데이터 및 독출 준비 신호를 각각 나타낸다.
도 5 및 6a를 참조하면, 시간 ta에서, 제1 신호(CS0)가 활성화되며(즉, CS=0), 메모리 시스템(100)은 상기 제1 동작 모드로 동작할 수 있다.
메모리 컨트롤러(130)는 상기 제1 동작 모드에서 상기 제1 커맨드 및 상기 제1 어드레스를 발생할 수 있다. 도 5 및 6a의 예에서, 상기 제1 커맨드는 독출 커맨드(RCMD1)이고 상기 제1 어드레스는 독출 어드레스(RADDR1)일 수 있다.
시간 ta에서, 메모리 컨트롤러(130)는 제1 신호(CS0), 독출 커맨드(RCMD1) 및 독출 어드레스(RADDR1)를 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송할 수 있다. 제1 신호(CS0), 독출 커맨드(RCMD1) 및 독출 어드레스(RADDR1)가 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송된 후 제1 시간(T1) 이내에(즉, 시간 tb에서), 메모리 컨트롤러(130)는 독출 데이터(RDAT)를 제1 채널(150)을 통하여 제1 메모리 장치(110)로부터 수신할 수 있다. 다시 말하면, 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제1 신호(CS0), 독출 커맨드(RCMD1) 및 독출 어드레스(RADDR1)를 제1 메모리 장치(110)에 전송하고 독출 데이터(RDAT)를 제1 메모리 장치(110)로부터 수신할 수 있다. 독출 데이터(RDAT)는 독출 커맨드(RCMD1) 및 독출 어드레스(RADDR1)에 기초하여 제1 메모리 장치(110)로부터 출력될 수 있다.
도 5 및 6b를 참조하면, 시간 tc 이전에, 메모리 추상화 블록(140)은 제2 메모리 장치(120)로부터 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 수신 패킷(RXPKT1)을 수신할 수 있다. 수신 패킷(RXPKT1)은 메모리 추상화 블록(140)의 저장 블록(예를 들어, 도 11의 144)에 저장될 수 있다. 메모리 추상화 블록(140)은 수신 패킷(RXPKT1)이 저장되었음을 나타내는 독출 준비 신호(RRDY)를 발생할 수 있다. 예를 들어, 수신 패킷(RXPKT1)이 메모리 추상화 블록(140)에 저장된 이후에 독출 준비 신호(RRDY)가 활성화(예를 들어, 토글(toggle))될 수 있다.
시간 tc에서, 제2 신호(CS1)가 활성화되며(즉, CS=1), 메모리 시스템(100)은 상기 제2 동작 모드로 동작할 수 있다. 메모리 컨트롤러(130)는 상기 제2 동작 모드에서 독출 준비 신호(RRDY)에 기초하여 상기 제2 커맨드 및 상기 제2 어드레스를 발생할 수 있다. 도 5 및 6b의 예에서, 상기 제2 커맨드는 기입 커맨드(RCMD2)이고 상기 제2 어드레스는 기입 어드레스(RADDR2)일 수 있다.
시간 tc에서, 메모리 컨트롤러(130)는 제2 신호(CS1), 독출 커맨드(RCMD2) 및 독출 어드레스(RADDR2)를 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다. 제2 신호(CS1), 독출 커맨드(RCMD2) 및 독출 어드레스(RADDR2)가 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송된 후 제1 시간(T1) 이내에(즉, 시간 td에서), 메모리 컨트롤러(130)는 제2 메모리 장치(120)로부터 제공된 수신 패킷(RXPKT1)을 제1 채널(150)을 통하여 메모리 추상화 블록(140)으로부터 수신할 수 있다. 다시 말하면, 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제2 신호(CS1), 독출 커맨드(RCMD2) 및 독출 어드레스(RADDR2)를 메모리 추상화 블록(140)에 전송하고 수신 패킷(RXPKT1)을 메모리 추상화 블록(140)으로부터 수신할 수 있다.
도 5를 참조하면, 시간 te 이전에, 메모리 추상화 블록(140)은 제2 메모리 장치(120)로부터 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 수신 패킷(RXPKT2)을 수신할 수 있다. 메모리 추상화 블록(140)은 수신 패킷(RXPKT2)이 저장되었음을 나타내는 독출 준비 신호(RRDY)를 발생할 수 있다. 예를 들어, 수신 패킷(RXPKT2)이 메모리 추상화 블록(140)에 저장된 이후에 독출 준비 신호(RRDY)가 활성화(예를 들어, 토글(toggle))될 수 있다.
시간 te에서, 제2 신호(CS1)가 활성화되며(즉, CS=1), 메모리 시스템(100)은 상기 제2 동작 모드로 동작할 수 있다. 메모리 컨트롤러(130)는 상기 제2 동작 모드에서 독출 준비 신호(RRDY)에 기초하여 기입 커맨드(RCMD3) 및 기입 어드레스(RADDR3)를 발생할 수 있다.
시간 te에서, 메모리 컨트롤러(130)는 제2 신호(CS1), 독출 커맨드(RCMD3) 및 독출 어드레스(RADDR3)를 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다. 제2 신호(CS1), 독출 커맨드(RCMD3) 및 독출 어드레스(RADDR3)가 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송된 후 제1 시간(T1) 이내에(즉, 시간 tf에서), 메모리 컨트롤러(130)는 제2 메모리 장치(120)로부터 제공된 수신 패킷(RXPKT2)을 제1 채널(150)을 통하여 메모리 추상화 블록(140)으로부터 수신할 수 있다.
도 5, 6a 및 6b에 도시된 독출 커맨드들(RCMD1, RCMD2, RCMD3)은 모두 실질적으로 동일한 커맨드일 수 있다. 예를 들어, 독출 커맨드들(RCMD1, RCMD2, RCMD3)은 상기 결정형 인터페이스(예를 들어, 상기 DRAM 인터페이스)에서 사용되는 커맨드들일 수 있다.
상기 제1 동작 모드에서는 독출 커맨드(RCMD1)에 기초하여 제1 메모리 장치(110)에 대한 데이터 독출 동작이 실제로 수행되며, 따라서 독출 어드레스(RADDR1)는 독출 데이터(RDAT)가 저장되어 있는 제1 메모리 장치(110)의 영역을 실질적으로 지정하는 값을 가질 수 있다. 이에 비하여, 상기 제2 동작 모드에서는 독출 커맨드들(RCMD2, RCMD3)에 기초하여 제2 메모리 장치(120)에 대한 데이터 독출 동작이 직접적으로 수행되지 않으며, 단지 독출 커맨드들(RCMD2, RCMD3)에 기초하여 수신 패킷들(RXPKT1, RXPKT2)이 메모리 컨트롤러(130)에 전송될 뿐이다. 도 7a 및 7b를 참조하여 후술하는 것처럼, 수신 패킷들(RXPKT1, RXPKT2) 각각은 커맨드, 어드레스 및/또는 데이터를 포함할 수 있으며, 수신 패킷들(RXPKT1, RXPKT2) 각각에 포함되는 커맨드, 어드레스 및/또는 데이터에 기초하여 제2 메모리 장치(120)에 대한 데이터 기입 동작 또는 데이터 독출 동작의 결과가 메모리 컨트롤러(130)에 제공될 수 있다. 따라서, 독출 어드레스들(RADDR2, RADDR3)은 수신 패킷들(RXPKT1, RXPKT2)이 저장되어 있는 메모리 추상화 블록(140)의 영역 또는 제2 메모리 장치(120)의 영역을 실질적으로 지정하지 않으며 임의의 값을 가질 수 있다. 실시예에 따라서, 독출 어드레스들(WADDR2, WADDR3)의 발생이 생략될 수도 있다.
도 7a 및 7b는 도 5에 도시된 수신 패킷의 예들을 나타내는 도면들이다.
도 7a를 참조하면, 상기 수신 패킷은 도 4a의 기입 송신 패킷에 상응하는 기입 수신 패킷일 수 있다. 이 경우, 상기 기입 수신 패킷은 수신 헤더 코드(201b), ID 코드(203a), 기입 상태 알림 코드(211a) 및 수신 테일 코드(213b)를 포함할 수 있다. 기입 상태 알림 코드(211a)는 기입 데이터(도 4a의 209a)가 정상적으로 저장되었는지 여부를 나타낼 수 있다. 도 4a의 기입 송신 패킷에 포함되는 ID 코드(203a)는 도 7a의 기입 수신 패킷에 포함되는 ID 코드(203a)와 실질적으로 동일할 수 있다. 메모리 컨트롤러(130)는 도 7a의 기입 수신 패킷에 기초하여 도 4a의 기입 송신 패킷에 포함되는 기입 데이터(209a)가 제2 메모리 장치(120)에 정상적으로 저장되었는지 여부를 판단할 수 있다.
도 7b를 참조하면, 상기 수신 패킷은 도 4b의 독출 송신 패킷에 상응하는 독출 수신 패킷일 수 있다. 이 경우, 상기 독출 수신 패킷은 수신 헤더 코드(201b), ID 코드(203b), 독출 데이터(209b) 및 수신 테일 코드(213b)를 포함할 수 있다. 도 4b의 독출 송신 패킷에 포함되는 ID 코드(203b)는 도 7b의 독출 수신 패킷에 포함되는 ID 코드(203b)와 실질적으로 동일할 수 있다. 독출 데이터(209b)는 도 4b의 독출 송신 패킷에 포함되는 독출 커맨드 코드(205b) 및 독출 어드레스 코드(207b)에 상응할 수 있다. 메모리 컨트롤러(130)는 데이터 독출 동작의 결과로서 도 7b의 독출 수신 패킷을 수신할 수 있다.
도 8 및 9는 도 1의 메모리 시스템의 동작을 설명하기 위한 도면들이다. 도 8 및 9는 도 1의 메모리 시스템(100)에서 수행되는 데이터 독출 동작 및 패킷 수신 동작을 나타내는 타이밍도들이다.
도 8의 타이밍도는 독출 준비 신호(RRDY)의 활성화 횟수에 따라서 시간 tc, td, te 및 tf가 각각 tc', td', te' 및 tf'로 지연된 것을 제외하면, 도 5의 타이밍도와 실질적으로 동일할 수 있다.
도 8을 참조하면, 시간 tc' 이전에, 메모리 추상화 블록(140)은 제2 메모리 장치(120)로부터 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 수신 패킷(RXPKT1)을 수신할 수 있다. 메모리 추상화 블록(140)은 수신 패킷(RXPKT1)이 저장되었음을 나타내는 독출 준비 신호(RRDY)를 발생할 수 있다. 예를 들어, 수신 패킷(RXPKT1)이 메모리 추상화 블록(140)에 저장된 이후에 독출 준비 신호(RRDY)가 활성화(예를 들어, 토글(toggle))될 수 있다. 일 실시예에서, 독출 준비 신호(RRDY)가 활성화된 후 제2 시간(T2) 이내에 독출 커맨드(RCMD2)가 발생되지 않은 경우에 독출 준비 신호(RRDY)가 다시 활성화될 수 있다.
도 9의 타이밍도는 독출 준비 신호(RRDY)의 활성화 방식이 상이한 것을 제외하면, 도 5의 타이밍도와 실질적으로 동일할 수 있다.
도 9를 참조하면, 시간 tc 이전에, 메모리 추상화 블록(140)은 제2 메모리 장치(120)로부터 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 수신 패킷(RXPKT1)을 수신하고, 시간 te 이전에 제2 메모리 장치(120)로부터 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 수신 패킷(RXPKT2)을 수신할 수 있다. 메모리 추상화 블록(140)은 수신 패킷들(RXPKT1, RXPKT2)이 저장되었음을 나타내는 독출 준비 신호(RRDY)를 발생할 수 있다. 예를 들어, 수신 패킷들(RXPKT1, RXPKT2)이 메모리 추상화 블록(140)에 저장된 이후에 독출 준비 신호(RRDY)가 활성화(예를 들어, 논리 로우 레벨에서 논리 하이 레벨로 천이)될 수 있다. 일 실시예에서, 독출 커맨드들(RCMD2, RCMD3)이 발생하여 메모리 컨트롤러(130)가 수신 패킷들(RXPKT1, RXPKT2)을 모두 수신한 이후에 독출 준비 신호(RRDY)가 비활성화(예를 들어, 상기 논리 하이 레벨에서 상기 논리 로우 레벨로 천이)될 수 있다.
도 10은 도 1의 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 메모리 컨트롤러(130)는 결정형 처리 블록(132), 비결정형 처리 블록(134) 및 결정형 타이밍 블록(136)을 포함할 수 있다.
결정형 처리 블록(132)은 호스트(도 1의 101)의 요청에 기초하여 상기 제1 동작 모드에서 제1 신호(CS0), 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 발생할 수 있다. 결정형 처리 블록(132)은 결정형 타이밍 블록(136)을 통하여 제1 메모리 장치(도 1의 110)와 제1 데이터(DAT)를 주고받을 수 있다. 예를 들어, 제1 커맨드(CMD1)가 기입 커맨드인 경우에, 결정형 처리 블록(132)은 기입 데이터(WDAT)를 더 발생할 수 있다. 제1 커맨드(CMD1)가 독출 커맨드인 경우에, 결정형 처리 블록(132)은 제1 메모리 장치(도 1의 110)로부터 독출 데이터(RDAT)를 수신할 수 있다.
비결정형 처리 블록(134)은 호스트(도 1의 101)의 요청에 기초하여 상기 제2 동작 모드에서 제2 신호(CS1), 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 발생할 수 있다. 비결정형 처리 블록(134)은 결정형 타이밍 블록(136)을 통하여 메모리 추상화 블록(도 1의 140)과 제1 패킷(PKT)을 주고받을 수 있다. 예를 들어, 제2 커맨드(CMD2)가 기입 커맨드인 경우에, 비결정형 처리 블록(134)은 송신 패킷(TXPKT)을 더 발생할 수 있다. 제2 커맨드(CMD2)가 독출 커맨드인 경우에, 비결정형 처리 블록(134)은 메모리 추상화 블록(도 1의 140)으로부터 독출 준비 신호(RRDY) 및 수신 패킷(RXPKT)을 수신할 수 있다.
결정형 타이밍 블록(136)은 상기 제1 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제1 신호(CS0), 제1 커맨드(CMD1), 제1 어드레스(ADDR1)를 출력하고 제1 메모리 장치(도 1의 110)와 제1 데이터(DAT)를 주고받을 수 있다. 결정형 타이밍 블록(136)은 상기 제2 동작 모드에서 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제2 신호(CS1), 제2 커맨드(CMD2), 제2 어드레스(ADDR2)를 출력하고 독출 준비 신호(RRDY)를 수신하며 메모리 추상화 블록(도 1의 140)과 제1 패킷(PKT)을 주고받을 수 있다.
도 11은 도 1의 메모리 시스템에 포함되는 메모리 추상화 블록의 일 예를 나타내는 블록도이다.
도 11을 참조하면, 메모리 추상화 블록(140)은 제어 블록(142) 및 저장 블록(144)을 포함할 수 있다.
제어 블록(142)은 상기 제2 동작 모드에서 제2 신호(CS1), 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다. 제어 블록(142)은 메모리 컨트롤러(도 1의 130)와 제1 패킷(PKT)을 주고받을 수 있다. 예를 들어, 제2 커맨드(CMD2)가 기입 커맨드인 경우에, 제어 블록(142)은 송신 패킷(TXPKT)을 더 수신할 수 있다. 제2 커맨드(CMD2)가 독출 커맨드인 경우에, 제어 블록(142)은 독출 준비 신호(RRDY) 및 수신 패킷(RXPKT)을 출력할 수 있다.
저장 블록(144)은 제1 패킷(PKT)을 저장할 수 있다. 예를 들어, 저장 블록(144)은 메모리 컨트롤러(130)로부터 제공되는 송신 패킷(TXPKT)을 저장하거나 제2 메모리 장치(120)로부터 제공되는 수신 패킷(RXPKT)을 저장할 수 있다.
도 12, 13 및 14는 본 발명의 실시예들에 따른 메모리 시스템들을 나타내는 블록도들이다.
도 12를 참조하면, 메모리 시스템(100a)은 제1 메모리 장치(110), 제2 메모리 장치(120a) 및 메모리 컨트롤러(130)를 포함한다. 메모리 시스템(100a)은 호스트(101) 및 제1 채널(150)을 더 포함할 수 있다.
도 12의 메모리 시스템(100a)은 메모리 추상화 블록(140a)이 제2 메모리 장치(120a)에 포함되는 것을 제외하면, 도 1의 메모리 시스템(100)과 실질적으로 동일할 수 있다.
제1 메모리 장치(110)는 커맨드가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 결정형 인터페이스에 기초하여 동작한다. 제2 메모리 장치(120a)는 패킷 형태로 데이터가 제공되는 비결정형 인터페이스에 기초하여 동작한다. 메모리 컨트롤러(130)는 호스트(101)에 포함되며, 호스트(101)의 요청에 기초하여 제1 동작 모드에서 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 발생하고 제2 동작 모드에서 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 발생한다. 또한, 메모리 컨트롤러(130)는 상기 제1 동작 모드에서 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 기초로 제1 채널(150)을 통하여 제1 메모리 장치(110)와 제1 데이터(DAT)를 주고받으며, 상기 제2 동작 모드에서 제2 커맨드(CMD2)를 기초로 제1 채널(150) 및 메모리 추상화 블록(140a)을 통하여 제2 메모리 장치(120a)와 패킷 형태의 데이터, 즉 제1 패킷(PKT)을 주고받는다. 메모리 추상화 블록(140a)은 제2 메모리 장치(120a)에 포함되며, 상기 제2 동작 모드에서 메모리 컨트롤러(130)와 제2 메모리 장치(120a) 사이의 통신을 제어한다.
도 13을 참조하면, 메모리 시스템(100b)은 제1 메모리 장치(110), 제2 메모리 장치(120), 메모리 컨트롤러(130b) 및 메모리 추상화 블록(140)을 포함한다. 메모리 시스템(100b)은 호스트(101b) 및 제1 채널(150)을 더 포함할 수 있다.
도 13의 메모리 시스템(100b)은 메모리 컨트롤러(130b)가 호스트(101b)와 분리되는 것을 제외하면, 도 1의 메모리 시스템(100)과 실질적으로 동일할 수 있다.
제1 메모리 장치(110)는 커맨드가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 결정형 인터페이스에 기초하여 동작한다. 제2 메모리 장치(120)는 패킷 형태로 데이터가 제공되는 비결정형 인터페이스에 기초하여 동작한다. 메모리 컨트롤러(130b)는 호스트(101b)의 요청에 기초하여 제1 동작 모드에서 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 발생하고 제2 동작 모드에서 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 발생한다. 또한, 메모리 컨트롤러(130b)는 상기 제1 동작 모드에서 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 기초로 제1 채널(150)을 통하여 제1 메모리 장치(110)와 제1 데이터(DAT)를 주고받으며, 상기 제2 동작 모드에서 제2 커맨드(CMD2)를 기초로 제1 채널(150)을 통하여 메모리 추상화 블록(140)과 패킷 형태의 데이터, 즉 제1 패킷(PKT)을 주고받는다. 메모리 추상화 블록(140)은 제2 메모리 장치(120)와 연결되며, 상기 제2 동작 모드에서 메모리 컨트롤러(130b)와 제2 메모리 장치(120) 사이의 통신을 제어한다.
도 14를 참조하면, 메모리 시스템(100c)은 제1 메모리 장치(110), 제2 메모리 장치(120a) 및 메모리 컨트롤러(130b)를 포함한다. 메모리 시스템(100c)은 호스트(101b) 및 제1 채널(150)을 더 포함할 수 있다.
도 14의 메모리 시스템(100c)은 메모리 추상화 블록(140a)이 제2 메모리 장치(120a)에 포함되고 메모리 컨트롤러(130b)가 호스트(101b)와 분리되는 것을 제외하면, 도 1의 메모리 시스템(100)과 실질적으로 동일할 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템의 구동 방법을 나타내는 순서도이다.
도 1 및 15를 참조하면, 메모리 시스템(100)의 동작 모드가 결정된다(단계 S100). 상기 동작 모드는 제1 메모리 장치(110)에 액세스하기 위한 제1 동작 모드 및 제2 메모리 장치(120)에 액세스하기 위한 제2 동작 모드를 포함할 수 있다. 제1 메모리 장치(110)는 커맨드가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 결정형 인터페이스에 기초하여 동작한다. 제2 메모리 장치(120)는 패킷 형태로 데이터가 제공되는 비결정형 인터페이스에 기초하여 동작한다.
메모리 시스템(100)의 상기 동작 모드가 상기 제1 동작 모드로 결정된 경우에(단계 S100: DET), 메모리 컨트롤러(130)는 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 발생한다(단계 S200). 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 기초로 제1 메모리 장치(110)와 메모리 컨트롤러(130)가 제1 채널(150)을 통하여 제1 데이터(DAT)를 주고받는다(단계 S300).
메모리 시스템(100)의 상기 동작 모드가 상기 제2 동작 모드로 결정된 경우에(단계 S100: NDET), 메모리 컨트롤러(130)는 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 발생한다(단계 S400). 제2 커맨드(CMD2)를 기초로 제2 메모리 장치(120)와 메모리 컨트롤러(130)가 제1 채널(150)을 통하여 제1 패킷(PKT)을 주고받는다(단계 S500).
실시예에 따라서, 메모리 컨트롤러(130)는 제1 신호(CS0) 및 제2 신호(CS1)를 더 발생하며, 제1 신호(CS0)에 기초하여 상기 제1 동작 모드가 활성화되고 제2 신호(CS1)에 기초하여 상기 제2 동작 모드가 활성화될 수 있다. 실시예에 따라서, 메모리 컨트롤러(130)는 상기 제2 동작 모드에서 제2 어드레스(ADDR2)를 더 발생할 수 있으며, 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 기초로 제2 메모리 장치(120)와 메모리 컨트롤러(130)가 제1 채널(150)을 통하여 제1 패킷(PKT)을 주고받는다.
메모리 시스템(100)은 상기 제2 동작 모드에서 제2 메모리 장치(120)와 메모리 컨트롤러(130) 사이의 통신을 제어하는 메모리 추상화 블록(140)을 포함한다. 메모리 추상화 블록(140)은 도 1에 도시된 것처럼 제2 메모리 장치(120)의 외부에 배치될 수도 있고, 메모리 추상화 블록(140a)은 도 12에 도시된 것처럼 제2 메모리 장치(120a)의 내부에 배치될 수도 있다.
본 발명의 실시예들에 따른 구동 방법에 기초하여 동작하는 메모리 시스템(100)은, 메모리 컨트롤러(130)가 제1 채널(150)을 통하여 서로 다른 타입의 제1 및 제2 메모리 장치들(110, 120)과 제1 데이터(DAT) 및 제1 패킷(PKT)을 각각 주고받음으로써, 하나의 채널 및 하나의 컨트롤러를 이용하여 상기 결정형 인터페이스 및 상기 비결정형 인터페이스를 모두 지원할 수 있고, 다양한 레이턴시를 가지는 메모리 장치들을 포함할 수 있으며, 향상된 성능을 가질 수 있다.
도 16은 도 15의 제1 메모리 장치와 메모리 컨트롤러가 제1 데이터를 주고받는 단계의 일 예를 나타내는 순서도이다.
도 3a, 6a 및 16을 참조하면, 제1 메모리 장치(110)와 메모리 컨트롤러(130)가 제1 데이터(DAT)를 주고받는 데 있어서, 데이터 기입 동작이 수행되는지 또는 데이터 독출 동작이 수행되는지 결정될 수 있다(단계 S310).
상기 데이터 기입 동작이 수행되는 경우에, 즉 상기 제1 커맨드가 기입 커맨드(WCMD1)이고 상기 제1 어드레스가 기입 어드레스(WADDR1)이며 상기 제1 데이터가 기입 데이터(WDAT)인 경우에(단계 S310: WR), 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 기입 커맨드(WCMD1) 및 기입 어드레스(WADDR1)를 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송할 수 있다(단계 S330). 기입 커맨드(WCMD1) 및 기입 어드레스(WADDR1)가 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송된 후 상기 제1 시간 이내에, 메모리 컨트롤러(130)는 기입 데이터(WDAT)를 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송할 수 있다(단계 S340).
상기 데이터 독출 동작이 수행되는 경우에, 즉 상기 제1 커맨드가 독출 커맨드(RCMD1)이고 상기 제1 어드레스가 독출 어드레스(RADDR1)이며 상기 제1 데이터가 독출 데이터(RDAT)인 경우에(단계 S310: RD), 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 독출 커맨드(RCMD1) 및 독출 어드레스(RADDR1)를 상기 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송할 수 있다(단계 S350). 독출 커맨드(RCMD1) 및 독출 어드레스(RADDR1)가 제1 채널(150)을 통하여 제1 메모리 장치(110)에 전송된 후 상기 제1 시간 이내에, 메모리 컨트롤러(130)는 독출 데이터(RDAT)를 제1 채널(150)을 통하여 제1 메모리 장치(110)로부터 수신할 수 있다(단계 S360).
도 17은 도 15의 제2 메모리 장치에 액세스하는 단계의 일 예를 나타내는 순서도이다.
도 3b, 6b 및 17을 참조하면, 제2 메모리 장치(120)에 액세스하는데 있어서, 패킷 송신 동작이 수행되는지 또는 패킷 수신 동작이 수행되는지 결정될 수 있다(단계 S510).
상기 패킷 송신 동작이 수행되는 경우에, 즉 상기 제2 커맨드가 기입 커맨드(WCMD2)이고 상기 제1 패킷이 송신 패킷(TXPKT1)인 경우에(단계 S510: TX), 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 기입 커맨드(WCMD2)를 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다(단계 S530). 기입 커맨드(WCMD2)가 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송된 후 상기 제1 시간 이내에, 메모리 컨트롤러(130)는 송신 패킷(TXPKT1)을 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다(단계 S540). 메모리 추상화 블록(140)은 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 송신 패킷(TXPKT1)을 제2 메모리 장치(120)에 전송할 수 있다.
실시예에 따라서, 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 기입 어드레스(WADDR2)를 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 더 전송할 수 있다.
상기 패킷 수신 동작이 수행되는 경우에, 즉 상기 제2 커맨드가 독출 커맨드(RCMD2)이고 상기 제1 패킷이 수신 패킷(RXPKT1)인 경우에(단계 S310: RX), 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 독출 커맨드(RCMD2)를 상기 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송할 수 있다(단계 S550). 일 실시예에서, 메모리 추상화 블록(140)은 수신 패킷(RXPKT1)이 제2 메모리 장치(120)로부터 수신되어 메모리 추상화 블록(140)에 저장되었음을 나타내는 독출 준비 신호(RRDY)를 발생할 수 있다. 제2 메모리 장치(120)는 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 수신 패킷(RXPKT1)을 메모리 추상화 블록(140)에 전송할 수 있다. 메모리 컨트롤러(130)는 독출 준비 신호(RRDY)에 기초하여 독출 커맨드(RCMD2)를 발생할 수 있다. 독출 커맨드(RCMD2)가 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 전송된 후 상기 제1 시간 이내에, 메모리 컨트롤러(130)는 제2 메모리 장치(120)로부터 제공된 수신 패킷(RXPKT1)을 제1 채널(150)을 통하여 메모리 추상화 블록(140)으로부터 수신할 수 있다(단계 S560).
실시예에 따라서, 메모리 컨트롤러(130)는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 독출 어드레스(RADDR2)를 제1 채널(150)을 통하여 메모리 추상화 블록(140)에 더 전송할 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 시스템(1330)을 포함한다. 컴퓨팅 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.
메모리 시스템(1330)은 도 1의 메모리 시스템(100)일 수 있다. 예를 들어, 메모리 시스템(1330)은 제1 메모리 장치(1332), 제2 메모리 장치(1334), 메모리 컨트롤러(1336) 및 메모리 추상화 블록(1338)을 포함한다. 실시예에 따라서, 메모리 추상화 블록(1338)은 제2 메모리 장치(1334)에 포함될 수도 있다. 메모리 시스템(1330)은 메모리 컨트롤러(1336)가 하나의 채널을 이용하여 서로 다른 타입의 제1 및 제2 메모리 장치들(1332, 1334)과 제1 데이터(DAT) 및 제1 패킷(PKT)을 각각 주고받음으로써, 하나의 채널 및 하나의 메모리 컨트롤러를 이용하여 상기 결정형 인터페이스 및 상기 비결정형 인터페이스를 모두 지원할 수 있고, 다양한 레이턴시를 가지는 메모리 장치들을 포함할 수 있으며, 향상된 성능을 가질 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 키보드 또는 마우스와 같은 입력 장치(1350), 프린터 또는 디스플레이 장치와 같은 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.
실시예에 따라서, 컴퓨팅 시스템(1300)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 실시예에 따라서, 컴퓨팅 시스템(1300)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 반도체 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브, 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, 피디에이, 피엠피, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 메모리 컨트롤러;
    상기 메모리 컨트롤러와 연결되고, 커맨드가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 결정형(deterministic) 인터페이스에 기초하여 동작하는 제1 메모리 장치;
    상기 메모리 컨트롤러와 연결되는 메모리 추상화 블록; 및
    상기 메모리 추상화 블록과 연결되고, 상기 제1 메모리 장치와 다른 타입이며, 패킷(packet) 형태로 데이터가 제공되는 비결정형(nondeterministic) 인터페이스에 기초하여 동작하는 제2 메모리 장치를 포함하고,
    상기 메모리 컨트롤러는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제1 채널을 통하여 상기 제1 메모리 장치에 제1 커맨드를 전송하고 상기 제1 메모리 장치로부터 제1 데이터를 수신하여 상기 제1 메모리 장치에 액세스하고,
    상기 메모리 추상화 블록은 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제2 메모리 장치로부터 제1 패킷을 수신하고, 상기 제1 패킷이 저장되어 전송할 준비가 되었음을 나타내는 독출 준비 신호를 상기 메모리 컨트롤러에 전송하며, 상기 메모리 컨트롤러는 상기 독출 준비 신호에 기초하여 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 제2 커맨드를 전송하고 상기 메모리 추상화 블록으로부터 상기 제1 패킷을 수신하는 메모리 시스템.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 커맨드는 독출 커맨드이고 상기 제1 데이터는 독출 데이터이며, 상기 메모리 컨트롤러는 상기 독출 커맨드가 상기 제1 채널을 통하여 상기 제1 메모리 장치에 전송된 후 상기 제1 시간 이내에 상기 독출 데이터를 상기 제1 채널을 통하여 상기 제1 메모리 장치로부터 수신하는 것을 특징으로 하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 제2 커맨드는 독출 커맨드이고 상기 제1 패킷은 수신 패킷이며, 상기 메모리 컨트롤러는 상기 독출 커맨드가 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 전송된 후 상기 제1 시간 이내에 상기 제2 메모리 장치로부터 제공된 상기 수신 패킷을 상기 제1 채널을 통하여 상기 메모리 추상화 블록으로부터 수신하는 것을 특징으로 하는 메모리 시스템.
  5. 삭제
  6. 삭제
  7. 제 4 항에 있어서,
    상기 수신 패킷이 독출 수신 패킷인 경우에, 상기 독출 수신 패킷은 수신 헤더 코드, ID 코드, 독출 데이터 및 수신 테일 코드를 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 메모리 장치에 액세스하기 위한 제1 동작 모드를 활성화시키는 제1 신호 및 상기 제2 메모리 장치에 액세스하기 위한 제2 동작 모드를 활성화시키는 제2 신호를 더 발생하는 것을 특징으로 하는 메모리 시스템.
  9. 메모리 컨트롤러;
    상기 메모리 컨트롤러와 연결되고, 커맨드가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 결정형(deterministic) 인터페이스에 기초하여 동작하는 제1 메모리 장치;
    상기 메모리 컨트롤러와 연결되는 메모리 추상화 블록을 포함하고, 상기 제1 메모리 장치와 다른 타입이며, 패킷(packet) 형태로 데이터가 제공되는 비결정형(nondeterministic) 인터페이스에 기초하여 동작하는 제2 메모리 장치를 포함하고,
    상기 메모리 컨트롤러는 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제1 채널을 통하여 상기 제1 메모리 장치에 제1 커맨드를 전송하고 상기 제1 메모리 장치로부터 제1 데이터를 수신하여 상기 제1 메모리 장치에 액세스하고,
    상기 메모리 추상화 블록은 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제2 메모리 장치로부터 제1 패킷을 수신하고, 상기 제1 패킷이 저장되어 전송할 준비가 되었음을 나타내는 독출 준비 신호를 상기 메모리 컨트롤러에 전송하며, 상기 메모리 컨트롤러는 상기 독출 준비 신호에 기초하여 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 제2 커맨드를 전송하고 상기 메모리 추상화 블록으로부터 상기 제1 패킷을 수신하는 메모리 시스템.
  10. 메모리 컨트롤러, 상기 메모리 컨트롤러와 연결되는 제1 메모리 장치 및 메모리 추상화 블록, 및 상기 메모리 추상화 블록과 연결되고 상기 제1 메모리 장치와 다른 타입인 제2 메모리 장치를 포함하는 메모리 시스템의 구동 방법으로서,
    상기 메모리 컨트롤러가 제1 동작 모드에서 커맨드가 발생된 후 미리 정해진 제1 시간 이내에 데이터가 제공되는 결정형(deterministic) 인터페이스에 기초하여 동작하는 상기 제1 메모리 장치에 액세스하는 단계; 및
    상기 메모리 컨트롤러가 제2 동작 모드에서 패킷(packet) 형태로 데이터가 제공되는 비결정형(nondeterministic) 인터페이스에 기초하여 동작하는 상기 제2 메모리 장치에 액세스하는 단계를 포함하고,
    상기 메모리 컨트롤러가 상기 제1 동작 모드에서 상기 제1 메모리 장치에 액세스하는 단계는,
    상기 메모리 컨트롤러가 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 제1 채널을 통하여 상기 제1 메모리 장치에 제1 커맨드를 전송하는 단계;
    상기 메모리 컨트롤러가 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제1 메모리 장치로부터 제1 데이터를 수신하는 단계를 포함하며,
    상기 메모리 컨트롤러가 상기 제2 동작 모드에서 상기 제2 메모리 장치에 액세스하는 단계는,
    상기 메모리 추상화 블록이 상기 비결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제2 메모리 장치로부터 제1 패킷을 수신하는 단계;
    상기 메모리 추상화 블록이 상기 제1 패킷이 저장되어 전송할 준비가 되었음을 나타내는 독출 준비 신호를 상기 메모리 컨트롤러에 전송하는 단계;
    상기 메모리 컨트롤러가 상기 독출 준비 신호에 기초하여 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 제1 채널을 통하여 상기 메모리 추상화 블록에 제2 커맨드를 전송하는 단계; 및
    상기 메모리 컨트롤러가 상기 결정형 인터페이스의 동작 타이밍에 상응하도록 상기 메모리 추상화 블록으로부터 상기 제1 패킷을 수신하는 단계를 포함하는 메모리 시스템의 구동 방법.
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