JP2010097629A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 過大スタンドバイ電流が流れているチップを特定し、製造コストを増大させることなく歩留まり向上を図る。
【解決手段】 第1のチップ識別信号を設定するための第1の設定手段と、前記第1の設定手段により設定された前記第1のチップ識別信号を更新し、第2のチップ識別信号を設定するための第2の設定手段と、外部から供給される電源電圧を昇圧して内部電圧を生成する高電圧発生回路と、前記内部電圧を受けて動作するメモリコア回路と、外部から入力されるチップアドレスと前記第1のチップ識別信号または前記第2のチップ識別信号とが一致した場合に、チップ選択信号を出力するチップセレクト回路と、前記チップ選択信号及び外部コマンドを受けて活性化し、前記高電圧発生回路の昇圧動作を停止させるパワーオフ回路と、前記パワーオフ回路を前記外部コマンドに依らず強制的に活性化させるためのフラグデータを格納する記憶部と、を具備する。
【選択図】 図7
【解決手段】 第1のチップ識別信号を設定するための第1の設定手段と、前記第1の設定手段により設定された前記第1のチップ識別信号を更新し、第2のチップ識別信号を設定するための第2の設定手段と、外部から供給される電源電圧を昇圧して内部電圧を生成する高電圧発生回路と、前記内部電圧を受けて動作するメモリコア回路と、外部から入力されるチップアドレスと前記第1のチップ識別信号または前記第2のチップ識別信号とが一致した場合に、チップ選択信号を出力するチップセレクト回路と、前記チップ選択信号及び外部コマンドを受けて活性化し、前記高電圧発生回路の昇圧動作を停止させるパワーオフ回路と、前記パワーオフ回路を前記外部コマンドに依らず強制的に活性化させるためのフラグデータを格納する記憶部と、を具備する。
【選択図】 図7
Description
本発明は、不揮発性半導体記憶装置に係り、例えば、複数チップを積層して封止したマルチ・チップ・パッケージ型の複合メモリモジュールに関する。
近年、電子機器の省電力化が推進されるに伴い、スタンドバイ時に消費する電流(以下、スタンドバイ電流)を規格上定められた値以下に抑制する必要がある。複数のICチップを高密度実装に適したパッケージ内に搭載し、樹脂などで封止した複合メモリモジュールにおいては、1つでも過大スタンドバイ電流が流れているICチップが存在すると、複合メモリモジュール全体が不良品化する可能性がある。
このような問題に対して、例えば、特許文献1に開示された複合メモリモジュールの救済技術が知られている。特許文献1に開示された複合メモリモジュールは、搭載されている不揮発性メモリチップの特定領域に、各ICチップの動作結果を含む履歴情報が書き込まれている。
このため、出荷前のメモリテストなどで不良品と判断された場合でも、その不揮発性メモリチップから各ICチップの動作テストの結果を含む履歴情報を読み出すことにより、不良品化の原因となったICチップを特定し、不良品でない残りのICチップを有効利用して、別の用途の製品などに転用することができる。
しかしながら、メモリモジュールを分解して不良品でない残りのICチップを再利用する場合、歩留まりの向上には貢献するものの、製造コストの大幅な増大を招くという問題点があった。
特開2002−123432号公報
本発明は、過大スタンドバイ電流が流れているチップを特定し、製造コストを増大させることなく歩留まり向上を図ることが可能な不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、第1のチップ識別信号を設定するための第1の設定手段と、前記第1の設定手段により設定された前記第1のチップ識別信号を更新し、第2のチップ識別信号を設定するための第2の設定手段と、外部から供給される電源電圧を昇圧して内部電圧を生成する高電圧発生回路と、複数の不揮発性メモリセルを含み、前記内部電圧を受けて動作するメモリコア回路と、外部から入力されるチップアドレスと前記第1のチップ識別信号または前記第2のチップ識別信号とが一致した場合に、チップ選択信号を出力するチップセレクト回路と、前記チップ選択信号及び外部コマンドを受けて活性化し、前記高電圧発生回路の昇圧動作を停止させるパワーオフ回路と、前記パワーオフ回路を前記外部コマンドに依らず強制的に活性化させるためのフラグデータを格納する記憶部と、を具備することを特徴とする。
本発明によれば、過大スタンドバイ電流が流れているチップを特定し、製造コストを増大させることなく歩留まり向上を図ることが可能な不揮発性半導体記憶装置を提供することができる。
(第1の実施形態)
本実施形態に係る不揮発性半導体記憶装置として、例えば、4個のNAND型フラッシュメモリチップを積層した、マルチ・チップ・パッケージ(以下、MCP:Multi Chip Package)型の不揮発性半導体記憶装置(複合メモリモジュール)を挙げて説明する。図1は、本実施形態に係るMCP1の断面構造を示す模式図である。
本実施形態に係る不揮発性半導体記憶装置として、例えば、4個のNAND型フラッシュメモリチップを積層した、マルチ・チップ・パッケージ(以下、MCP:Multi Chip Package)型の不揮発性半導体記憶装置(複合メモリモジュール)を挙げて説明する。図1は、本実施形態に係るMCP1の断面構造を示す模式図である。
本実施形態に係るMCP1は、4個のNAND型フラッシュメモリ100−1、100−2、100−3、100−4、基板2、ボンディングワイヤ3、スペーサ4、及び半田ボール5を備えている。以下、4個のNAND型フラッシュメモリ100−1、100−2、100−3、100−4を特に区別する必要がない場合は、単にNAND型フラッシュメモリ100と記載する場合がある。
各々のNAND型フラッシュメモリ100は、チップ端に配置された複数のボンディングパッドと基板2とがボンディングワイヤ3で接続されることにより、電源電圧Vcc、接地電圧Vssの供給を受け、また、外部ホスト機器との間で各種制御信号の授受を行う。
各々のNAND型フラッシュメモリ100は、少なくともボンディンパッドが配置されている領域の幅だけ各段を平行移動した(ずらした)状態で積層されている。また、NAND型フラッシュメモリ100の裏面側には、それぞれスペーサ4が配置されている。
基板2の底部には、複数の半田ボール5が設けられている。MCP1は、例えばBGA(Ball Grid Array)型の複合メモリモジュールであり、複数の半田ボール5を介して外部ホスト機器との間で信号の授受を行う。
図2は、本実施形態に係るNAND型フラッシュメモリ100の機能構成を示すブロック図である。各々のNAND型フラッシュメモリ100−1、100−2、100−3、100−4は、後述するボンディング情報(チップ識別信号)を除き、それぞれ同様の構造を有している。
NAND型フラッシュメモリ100は、入出力制御回路10、NAND周辺回路及びNANDコア回路(メモリコア回路)11、チップセレクト回路12、パワーオフ回路13、及び高電圧(Vdd)発生回路14を有する。
入出力制御回路10は、例えば、8個の入出力端子IO0…IO7を介して外部ホスト機器から入力されるアドレス及びデータの転送を制御する。入力されたアドレスは、NAND周辺回路及びNANDコア回路11に転送される。入力されたデータはNAND周辺回路及びNANDコア回路11に転送され、NAND周辺回路及びNANDコア回路11から読み出されたデータは入出力制御回路10を介して出力される。
また、入出力制御回路10は、チップイネーブル信号/CE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、ライトイネーブル信号/WE、リードイネーブル信号/RE、ライトプロテクト信号/WPなどの各種制御信号を受けて、NAND周辺回路及びNANDコア回路11に転送する。
NAND周辺回路及びNANDコア回路11は、複数の不揮発性メモリセルが配列されたメモリセルアレイを含むNANDコア回路と、センスアンプ回路やデコード回路などを含むNAND周辺回路とから構成されている。
また、NAND周辺回路及びNANDコア回路11は、入出力制御回路10を介して入力される各種制御信号の組み合わせ及びコマンド(書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなど)に応じて、メモリセルアレイに対する各種内部動作を行う。書き込み、読み出し、消去などの各種内部動作においては、高電圧発生回路14で生成される内部電圧Vddを使用する。
チップセレクト回路12は、入出力制御回路10から転送されるチップアドレスと、予め定められた、各々のメモリチップに固有のチップ識別信号CADDとを比較する。チップアドレスとチップ識別信号とが同一である場合、自身が選択されたことを示すチップ選択信号SELECT=“H”がパワーオフ回路13に入力される。一方、チップアドレスとチップ識別信号とが同一でない場合、チップ選択信号SELECT=“L” がパワーオフ回路13に入力される。
パワーオフ回路13は、入出力制御回路10から転送される外部パワーオフコマンドと、チップセレクト回路12から入力されるチップ選択信号SELECTとを受けて活性化し、パワーオフ信号POWER_OFFを出力する。
具体的には、チップ選択信号SELECT=“H”の選択状態で外部パワーオフコマンドの入力を受けた場合、パワーオフ信号POWER_OFF=“H”が高電圧発生回路14に入力される。一方、チップ選択信号SELECT=“L”の非選択状態で外部パワーオフコマンドの入力を受けた場合、パワーオフ信号POWER_OFF=“L”が高電圧発生回路14に入力される。
高電圧発生回路14は、外部から入力される電源電圧Vccに基づき、書き込み、読み出し、消去などの各種内部動作において必要となる内部電圧Vddを生成し、NAND周辺回路及びNANDコア回路11に転送する。
また、高電圧発生回路14は、パワーオフ回路13からパワーオフ信号POWER_OFF=“H”を受けて、昇圧動作を停止する。一方、パワーオフ信号POWER_OFF=“L”を受けている間は、昇圧動作を継続する。
上記の入出力制御回路10、チップセレクト回路12、パワーオフ回路13、及び高電圧発生回路14は、電源電圧Vccによって動作するVcc系回路であり、そのスタンドバイ電流は小さい。一方、NAND周辺回路及びNANDコア回路11は、高電圧発生回路14が生成する内部電圧Vddによって動作するVdd系回路で構成され、そのスタンドバイ電流はVcc系回路に比較して非常に大きい。
図3は、各々のNAND型フラッシュメモリ100の結線状態を模式的に示している。各々のNAND型フラッシュメモリ100には、電源電圧Vcc、接地電圧Vss、及び上述の制御信号/コマンドが入力される。
NAND型フラッシュメモリ100は、チップ識別用に2個のボンディングパッドを有している。一方のボンディングパッドがチップ識別信号CADD0に対応し、他方のボンディングパッドがチップ識別信号CADD1に対応する。それぞれのボンディングパッドを電源電圧Vcc(“H”)に接続するか、接地電圧Vss(“L”)に接続するかによって、MCP1内の各々のチップを互いに区別することが可能となる。
図4は、チップ識別信号CADD0−1と各々のNAND型フラッシュメモリ100との対応関係を示す。NAND型フラッシュメモリ100−1は、チップ識別信号CADD0=“L”且つチップ識別信号CADD1=“L”に設定されている。NAND型フラッシュメモリ100−2は、チップ識別信号CADD0=“L”且つチップ識別信号CADD1=“H”に設定されている。
NAND型フラッシュメモリ100−3は、チップ識別信号CADD0=“H”且つチップ識別信号CADD1=“L”に設定されている。NAND型フラッシュメモリ100−4は、チップ識別信号CADD0=“H”且つチップ識別信号CADD1=“H”に設定されている。
図5は、NAND型フラッシュメモリ100に対するアドレス入力サイクルを示している。例えば、本実施形態に係るNAND型フラッシュメモリ100は、5サイクルの入力でアドレス指定を行う。ここで、例えば、入力アドレスの上位2ビットA35、A36が、チップアドレスに対応する。
チップセレクト回路12は、チップアドレスA35−36と、チップ識別信号CADD0−1との一致、不一致を検出する。チップアドレスとチップ識別信号が一致すれば、チップ選択信号SELECT=“H”となり、チップアドレスとチップ識別信号が不一致であれば、チップ選択信号SELECT=“L”となる。
上記構造を有するMCP1は、例えば、携帯機器などに搭載される。携帯機器などにおいては省電力化が求められ、スタンドバイ時の消費電流は規定値以下としなければならない。MCP1全体としての消費電流を規定値以下に抑えるためには、MCP1内部の各々のメモリチップが、過大スタンドバイ電流を流さないことが必要である。
従って、複数のメモリチップを積層してMCPを形成した後に、過大スタンドバイ電流を流すメモリチップが発生した場合、MCPを構成する他の正常なメモリチップを有効に利用することができない。よって、MCP内のどのメモリチップが過大スタンドバイ電流を流しているかを特定し、これをメモリ空間から除外する方法が求められる。
以下、本実施形態では、上述の構造を有するMCP1において、過大スタンドバイ電流が流れているメモリチップ(不良メモリチップ)を特定する方法について説明する。
図6は、本実施形態に係る不良メモリチップ検出工程を示すフローチャートである。
先ず、外部テスタとMCP1との電気的接続を確立し、不良メモリチップ検出工程を開始する。ここで検査対象となるMCPは、スタンドバイ電流が規定値内に収まらず、従来であれば破棄する必要があったデバイスである(ステップS100)。
次に、外部テスタは、過大スタンドバイ電流が流れているか否かを判定する対象となるメモリチップの番号N(本実施形態では、N=0〜3)をN=1に設定する(ステップS101)。
次に、外部テスタは、NAND型フラッシュメモリ100−1に対応するチップアドレスをMCP1に入力する。これにより、NAND型フラッシュメモリ100−1内部のチップセレクト回路12は、チップ選択信号SELECT=“H”を出力する。一方、NAND型フラッシュメモリ100−2〜4内部では、チップ選択信号SELECT=“L”となる(ステップS102)。
次に、外部テスタは、MCP1にパワーオフコマンドを入力する。NAND型フラッシュメモリ100−1は選択状態にあるため、パワーオフ回路13はパワーオフコマンドを受けて、パワーオフ信号POWER_OFF=“H”を出力する。一方、NAND型フラッシュメモリ100−2〜4は非選択状態にあるため、パワーオフ信号POWER_OFF=“L”のままである(ステップS103)。
次に、外部テスタは、過大スタンドバイ電流がなくなったか否かを判定する。高電圧発生回路14が停止すれば、スタンドバイ電流の大部分を占めるVdd系回路は電源が供給されないため、選択チップが不良原因であれば、過大スタンドバイ電流は検知されなくなる(ステップS104)。
ステップS104でNoの場合、即ち、過大スタンドバイ電流がなくならない場合は、選択チップは不良原因ではないので、N=N+1として判定対象を次のメモリチップに移し、ステップS102に戻る(ステップS105)。
ステップS104でYesの場合、即ち、過大スタンドバイ電流がなくなった場合は、選択チップが不良原因であるので、これを不良メモリチップとして外部テスタに登録する(ステップS106)。
不良メモリチップの特定及び外部テスタへの登録が完了した場合、不良メモリチップ検出工程を終了する(ステップS107)。
以上のように、本実施形態に係るMCP1においては、各々のNAND型フラッシュメモリ100が、外部から入力されるパワーオフコマンドに応じて高電圧発生回路14の昇圧動作を停止させるパワーオフ回路13を備えることで、過大スタンドバイ電流が流れているメモリチップを容易に特定することができる。
(第2の実施形態)
第1の実施形態では、過大スタンドバイ電流が流れているメモリチップを容易に特定することができる不揮発性半導体記憶装置について述べた。第2の実施形態では、更に、特定した不良メモリチップをメモリ空間から除外し、かつ、過大スタンドバイ電流が流れない状態としてMCPを救済することが可能な不揮発性半導体記憶装置について説明する。
第1の実施形態では、過大スタンドバイ電流が流れているメモリチップを容易に特定することができる不揮発性半導体記憶装置について述べた。第2の実施形態では、更に、特定した不良メモリチップをメモリ空間から除外し、かつ、過大スタンドバイ電流が流れない状態としてMCPを救済することが可能な不揮発性半導体記憶装置について説明する。
尚、第2の実施形態では、第1の実施形態と重複する記載は避け、実質的に同一の構成要素には同一の参照符号を付すものとする。
第2の実施形態に係るMCP型の不揮発性半導体記憶装置は、4個のNAND型フラッシュメモリ200−1、200−2、200−3、200−4を備えている。以下、4個のNAND型フラッシュメモリ200−1、200−2、200−3、200−4を特に区別する必要がない場合は、単にNAND型フラッシュメモリ200と記載する場合がある。
図7は、本実施形態に係るNAND型フラッシュメモリ200の機能構成を示すブロック図である。本実施形態に係るNAND型フラッシュメモリ200は、以下3点において第1の実施形態と相違する。
(1)更新されたチップ識別信号(更新チップ識別信号)CADDを、ROMフューズ15に記憶することが可能である。チップセレクト回路12は、ボンディングで決定された旧チップ識別信号(第1のチップ識別信号)に換えて、ROMフューズ15から読み出された更新チップ識別信号(第2のチップ識別信号)を外部から入力されたチップアドレスと比較することができる。
(2)自身が過大スタンドバイ電流を流す不良メモリチップである場合に、ROMフューズ15にフラグデータを書き込むことで、パワーオフ回路13へ内部パワーオフ信号ROM_POWER_OFFを入力することが可能である。内部パワーオフ信号ROM_POWER_OFFを受けたパワーオフ回路13は、外部パワーオフコマンドに依らず、強制的にパワーオフ信号POWER_OFF=“H”を出力するように制御される。
(3)過大スタンドバイ電流を流す不良メモリチップをアドレス空間から除外するため、ROMフューズ15に、ボンディングで決定された旧チップ識別信号を無効化するためのボンディング情報非活性化フラグを書き込むことが可能である。ROMフューズ15にボンディング情報非活性化フラグが書き込まれている場合、チップセレクト回路12は旧チップ識別信号に換えて、更新チップ識別信号を採用する。
尚、上記ROMフューズ15は、例えば、メモリセルアレイを構成する複数の不揮発性メモリの一部を用いて構成されている。また、更新チップ識別信号やフラグデータの格納場所は必ずしもROMフューズでなくとも良く、電気フューズ、レーザーフューズなど各種の手段を用いて同様の機能を実現できる。
以下具体的に、第1の実施形態で述べた不良メモリチップ検出工程で、4個のメモリチップの内NAND型フラッシュメモリ200−3が過大スタンドバイ電流を流す不良メモリチップであると判定された場合に、MCPを救済する方法について、図8を参照して説明する。図8は、メモリ空間を再構成する場合のチップ識別信号の更新例を示している。
NAND型フラッシュメモリ200−3が不良メモリチップである場合、このメモリチップをMCPのメモリ空間から除外し、かつ、このメモリチップに流れる過大スタンドバイ電流をなくすことが必要である。本実施形態では、各NAND型フラッシュメモリ200を下記状態に設定することでMCP救済を実現する。
A.NAND型フラッシュメモリ200−1
NAND型フラッシュメモリ200−1は、過大スタンドバイ電流を流す不良メモリチップではないので、内部パワーオフ信号ROM_POWER_OFFに対応するフラグデータを書き込む必要はない。また、メモリ空間を再構成する必要はないため、更新チップ識別信号及びボンディング情報非活性化フラグの書き込みは不要である。
NAND型フラッシュメモリ200−1は、過大スタンドバイ電流を流す不良メモリチップではないので、内部パワーオフ信号ROM_POWER_OFFに対応するフラグデータを書き込む必要はない。また、メモリ空間を再構成する必要はないため、更新チップ識別信号及びボンディング情報非活性化フラグの書き込みは不要である。
B.NAND型フラッシュメモリ200−2
NAND型フラッシュメモリ200−2は、過大スタンドバイ電流を流す不良メモリチップではないので、内部パワーオフ信号ROM_POWER_OFFに対応するフラグデータを書き込む必要はない。また、メモリ空間を再構成する必要はないため、更新チップ識別信号及びボンディング情報非活性化フラグの書き込みは不要である。
NAND型フラッシュメモリ200−2は、過大スタンドバイ電流を流す不良メモリチップではないので、内部パワーオフ信号ROM_POWER_OFFに対応するフラグデータを書き込む必要はない。また、メモリ空間を再構成する必要はないため、更新チップ識別信号及びボンディング情報非活性化フラグの書き込みは不要である。
C.NAND型フラッシュメモリ200−3
NAND型フラッシュメモリ200−3は、過大スタンドバイ電流を流す不良メモリチップであるため、この過大スタンドバイ電流を停止する必要がある。よって、内部パワーオフ信号ROM_POWER_OFFを生成するためのフラグデータがROMフューズ15に書き込まれている。
NAND型フラッシュメモリ200−3は、過大スタンドバイ電流を流す不良メモリチップであるため、この過大スタンドバイ電流を停止する必要がある。よって、内部パワーオフ信号ROM_POWER_OFFを生成するためのフラグデータがROMフューズ15に書き込まれている。
また、必要に応じて、ボンディング情報非活性化フラグをROMフューズ15に書き込み、チップ識別信号を更新しても良い。本実施形態の場合、元々NAND型フラッシュメモリ200−4に割り当てられていた更新チップ識別信号を対応付ければ良い。これにより、使用不可のメモリ空間をアドレス終端領域に移動させることができる。
D.NAND型フラッシュメモリ200−4
NAND型フラッシュメモリ200−4は、過大スタンドバイ電流を流す不良メモリチップではないので、内部パワーオフ信号ROM_POWER_OFFに対応するフラグデータを書き込む必要はない。但し、NAND型フラッシュメモリ200−3が不良のため、チップ識別信号を更新してメモリ空間を再構成する必要がある。
NAND型フラッシュメモリ200−4は、過大スタンドバイ電流を流す不良メモリチップではないので、内部パワーオフ信号ROM_POWER_OFFに対応するフラグデータを書き込む必要はない。但し、NAND型フラッシュメモリ200−3が不良のため、チップ識別信号を更新してメモリ空間を再構成する必要がある。
具体的には、NAND型フラッシュメモリ200−3が不良になったことで使用不可となったメモリ空間に対し、NAND型フラッシュメモリ200−4を対応付ける。即ち、元々NAND型フラッシュメモリ200−3に割り当てられていたチップ識別信号CADDと同様のデータ(チップ識別信号CADD0=“H”、チップ識別信号CADD0=“L”)を、ROMフューズ15に書き込む。
以上により、メモリチップ3個分の記憶領域に対応するメモリ空間を、連続してアクセス可能なアドレス領域としてユーザに提供できる。また、過大スタンドバイ電流を流すメモリチップは高電圧発生回路14を強制的に停止させているので、MCPとしての消費電流を規定値以下に抑えることが可能となる。
以下、第1の実施形態で述べた不良メモリチップ検出工程で不良メモリチップを登録した後、メモリ空間を再構成する場合のMCP救済工程について説明する。図9は、本実施形態に係るMCP救済工程を示すフローチャートである。
先ず、外部テスタとMCP1との電気的接続を確立し、MCP救済工程を開始する。ここで検査対象となるMCPについては、第1の実施形態で述べた不良チップ検出工程によって、既に各々のメモリチップの良否情報が外部テスタに登録されているとする(ステップS200)。
次に、外部テスタは、不良メモリチップであるかを確認する対象となるメモリチップの番号N(本実施形態では、N=0〜3)をN=1に設定する(ステップS201)。
次に、外部テスタは、所定の記憶領域に保持されたメモリチップの登録情報を参照する(ステップS202)。
次に、外部テスタは、当該チップが過大スタンドバイ電流を流す不良メモリチップであるか否かを判定する(ステップS203)。
ステップS203でNoと判定された場合、即ち、不良メモリチップでない場合は、N=N+1として判定対象を次のメモリチップに移し、ステップS202に戻る(ステップS204)。
ステップS203でYesと判定された場合、即ち、不良メモリチップである場合は、内部パワーオフ信号ROM_POWER_OFFに対応するフラグデータをROMフューズ15に書き込む(ステップS205)。
次に、不良メモリチップが生じたことでメモリ空間を再構成することが必要なメモリチップについて、更新チップ識別信号をROMフューズに書き込む。尚、不良メモリチップがNAND型フラッシュメモリ200−4である場合、即ち、アドレス終端を含むメモリチップの場合は、更新チップ識別信号を書き込む必要はない(ステップS206)。
次に、ステップS206でチップ識別信号を書き込んだメモリチップについて、ボンディング情報非活性化フラグをROMフューズ15に書き込む。これにより、ボンディングで決定された旧チップ識別信号を無効とし、ROMフューズ15に書き込まれた更新チップ識別信号を採用することができる(ステップS207)。
メモリ空間の再構成が終了した場合、MCP救済工程を終了する(ステップS208)。
以上のように、本実施形態に係るMCP1においては、過大スタンドバイ電流が流れているチップを特定し、この不良メモリチップの高電圧発生回路を強制的に停止させる。また、不良メモリチップに対応付けられていたメモリ空間を正常なメモリチップで置換することでメモリ空間を再構成している。
これにより、正常なメモリチップの記憶領域に対応するメモリ空間を、連続してアクセス可能なアドレス領域としてユーザに提供できる。従って、製造コストを増大させることなく歩留まり向上を図ることが可能となる。
尚、不良メモリチップとなる原因としては、過大スタンドバイ電流以外にも様々な場合が考えられる。例えば、出荷テスト時に実行するヒートラン試験(連続動作試験)で検出される高速劣化不良、OK(Pass)とNG(Fail)が不連続に繰り返される再現性の無いコンタクト性不良、あるいは、周辺回路不具合による特定カラム/IO不良(隣接IO間のショート不良など)などである。
これらの原因によって不良判定されたメモリチップを含むMCPについても、不良メモリチップに対応付けられていたメモリ空間を正常なメモリチップで置換することで、同様にメモリ空間を再構成することが可能である。
(第3の実施形態)
本実施形態では、MCPを複数備えたSSD(Solid State Drive)について説明する。本実施形態に係るSSDは、例えば、4個のNAND型フラッシュメモリを積層したMCPを8個備えている。
本実施形態では、MCPを複数備えたSSD(Solid State Drive)について説明する。本実施形態に係るSSDは、例えば、4個のNAND型フラッシュメモリを積層したMCPを8個備えている。
図10は、SSD(Solid State Drive)300の構成例を示すブロック図である。SSD300は、ATAインタフェース(ATA I/F)32などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置31と接続され、ホスト装置31の外部メモリとして機能する。
また、SSD300は、RS232Cインタフェース(RS232C I/F)などの通信インタフェース33を介して、デバッグ用/製造検査用機器400との間でデータを送受信することができる。
SSD300は、複数のNAND型フラッシュメモリと、ドライブ制御回路34と、電源回路35と、状態表示用のLED36と、ドライブ内部の温度を検出する温度センサ37と、フューズ38と、DRAM39とを備えている。
電源回路35は、ホスト装置31側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をSSD300内の各回路に供給する。また、電源回路35は、外部電源の立ち上がりまたは立ち下がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路34に供給する。
フューズ38は、ホスト装置31側の電源回路とSSD300内部の電源回路35との間に設けられている。外部電源回路から過電流が供給された場合フューズ38が切断され、内部回路の誤動作を防止する。
SSD300は、4並列動作を行う4つの並列動作要素300a〜300dを有し、1つの並列動作要素は、2つのNANDメモリパッケージ(MCP)を有する。各NANDメモリパッケージは、積層された複数のメモリチップ(例えば、1チップ=2GB)によって構成されている。
図10の場合は、各NANDメモリパッケージは、積層された4個のメモリチップによって構成されており、SSD300全体としては64GBの容量を有する。各NANDメモリパッケージが、積層された8枚のNANDメモリチップによって構成されている場合は、NANDメモリ10は128GBの容量を有することになる。
各々の並列動作要素300a〜300d内において、同一番号のメモリチップは並列アクセス単位を構成している。即ち、並列アクセス単位を構成するメモリチップに対して同時に書き込み、読出し、消去などの各種内部動作が実行される。
DRAM39は、ホスト装置31とNAND型フラッシュメモリ間でのデータ転送用キャッシュおよび作業領域用メモリとして機能する。また、DRAM39の代わりに、FeRAMを使用しても良い。ドライブ制御回路34は、ホスト装置31とNANDメモリ10との間でDRAM39を介してデータ転送制御を行うとともに、SSD300内の各構成要素を制御する。
また、ドライブ制御回路34は、状態表示用LED36にステータス表示用信号を供給するとともに、電源回路35からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を自回路内およびSSD300内の各部に供給する機能も有している。
本実施形態に係るSSD300のように大容量のストレージデバイスにおいて、パッケージ組み込み後に1個のメモリチップが過大スタンドバイ電流を流すことが検知された場合にデバイス全体を不良品として破棄すると、製造コストの大幅な増加が予想される。
従って、本実施形態では、第1の実施形態と同様にして過大スタンドバイ電流が流れる不良メモリチップを特定し、その後、以下2種類の方法にてSSDの救済を行う。
(1)不良メモリチップを含む並列アクセス単位全体をアクセス不可とする。
この場合、先ず、第2の実施形態と同様な方法によって不良メモリチップ内部の高電圧発生回路を停止させ、過大スタンドバイ電流をなくす。この段階で、第2の実施形態と同様にMCP内でメモリ空間を再構成する。
この場合、先ず、第2の実施形態と同様な方法によって不良メモリチップ内部の高電圧発生回路を停止させ、過大スタンドバイ電流をなくす。この段階で、第2の実施形態と同様にMCP内でメモリ空間を再構成する。
例えば、並列動作要素300b内のchip1が不良メモリチップである場合を想定する。この場合、chip1を含むメモリパッケージ内でメモリ空間を再構成し、使用不可のアドレス領域を最後尾(chip3に対応するメモリ空間)に移動させる。これにより、正常なメモリチップの記憶領域に対応するメモリ空間を、連続してアクセス可能なアドレス領域としてユーザに提供できる。
ドライブ制御回路34は、容量が通常より25%減少したchip0〜2からなるメモリパッケージ4個と、chip4〜7からなる通常容量のメモリパッケージが4個とが接続されているとみなしてアクセスを行う。この容量変更は、ドライブ制御回路34を制御するFW(Firm Ware)のパラメータを変更することで行う。
(2)不良メモリチップを含む並列アクセス単位について、並列数を減少させる。
この場合、先ず、第2の実施形態と同様な方法によって不良メモリチップ内部の高電圧発生回路を停止させ、過大スタンドバイ電流をなくす。この段階で、第2の実施形態と同様にMCP内でメモリ空間を再構成しても良い。ドライブ制御回路34は、不良メモリチップを含む並列要素について、並列数を減少させてアクセスを行う。
この場合、先ず、第2の実施形態と同様な方法によって不良メモリチップ内部の高電圧発生回路を停止させ、過大スタンドバイ電流をなくす。この段階で、第2の実施形態と同様にMCP内でメモリ空間を再構成しても良い。ドライブ制御回路34は、不良メモリチップを含む並列要素について、並列数を減少させてアクセスを行う。
例えば、図10に示すように、並列動作要素300d内のchip3が不良メモリチップである場合、ドライブ制御回路はchip3を含む並列アクセス単位に対して3並列でアクセスし、並列動作要素300a〜300cとの間でデータ授受を行うように制御する。これにより、使用不可となるメモリ空間を最低限に抑制することが可能となる。
以上のように、本実施形態に係るSSD300においては、過大スタンドバイ電流が流れているチップを特定し、製造コスト増大をさせることなく、歩留まり向上を図ることが可能となる。
以上、本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
1…MCP
2…基板
3…ボンディングワイヤ
4…スペーサ
5…半田ボール
100…NAND型フラッシュメモリ
10…入出力制御回路
11…NAND周辺回路及びNANDコア回路
12…チップセレクト回路
13…パワーオフ回路
14…高電圧発生回路
15…ROMフューズ
300…SSD
31…ホスト装置
32…ATA I/F
33…RS232C I/F
34…ドライブ制御回路
35…電源回路
36…LED
37…温度センサ
38…フューズ
39…DRAM
400…デバック/製造検査用機器
2…基板
3…ボンディングワイヤ
4…スペーサ
5…半田ボール
100…NAND型フラッシュメモリ
10…入出力制御回路
11…NAND周辺回路及びNANDコア回路
12…チップセレクト回路
13…パワーオフ回路
14…高電圧発生回路
15…ROMフューズ
300…SSD
31…ホスト装置
32…ATA I/F
33…RS232C I/F
34…ドライブ制御回路
35…電源回路
36…LED
37…温度センサ
38…フューズ
39…DRAM
400…デバック/製造検査用機器
Claims (6)
- 第1のチップ識別信号を設定するための第1の設定手段と、
前記第1の設定手段により設定された前記第1のチップ識別信号を更新し、第2のチップ識別信号を設定するための第2の設定手段と、
外部から供給される電源電圧を昇圧して内部電圧を生成する高電圧発生回路と、
複数の不揮発性メモリセルを含み、前記内部電圧を受けて動作するメモリコア回路と、
外部から入力されるチップアドレスと前記第1のチップ識別信号または前記第2のチップ識別信号とが一致した場合に、チップ選択信号を出力するチップセレクト回路と、
前記チップ選択信号及び外部コマンドを受けて活性化し、前記高電圧発生回路の昇圧動作を停止させるパワーオフ回路と、
前記パワーオフ回路を前記外部コマンドに依らず強制的に活性化させるためのフラグデータを格納する記憶部と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記チップセレクト回路及び前記パワーオフ回路は、外部から供給される電源電圧を受けて動作することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第1の設定手段は、特定のボンディングパッドを電源電圧または接地電圧のいずれか一方に接続することで前記第1のチップ識別信号を決定することを特徴とする請求項1または請求項2に記載の不揮発性半導体記憶装置。
- 前記第2の設定手段は、前記記憶部に前記チップ識別信号の更新データを書き込むことで前記第2のチップ識別信号を決定することを特徴とする請求項1乃至請求項3のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記記憶部は、前記複数の不揮発性メモリセルの一部から構成されることを特徴とする請求項1乃至請求項4のいずれか1項に記載の不揮発性半導体記憶装置。
- 請求項1乃至請求項5のいずれか1項に記載の不揮発性半導体記憶装置を複数備え、
各々の前記不揮発性半導体記憶装置には互いに異なる前記第1のチップ識別信号が設定され、
少なくとも1つの前記不揮発性半導体記憶装置の前記記憶部には前記フラグデータが格納され、当該不揮発性半導体記憶装置は、各々の前記不揮発性半導体記憶装置に前記第2のチップ識別信号を設定することによりアドレス空間から除外されていることを特徴とするマルチ・チップ・パッケージ型の複合メモリモジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008264942A JP2010097629A (ja) | 2008-10-14 | 2008-10-14 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008264942A JP2010097629A (ja) | 2008-10-14 | 2008-10-14 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010097629A true JP2010097629A (ja) | 2010-04-30 |
Family
ID=42259204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008264942A Pending JP2010097629A (ja) | 2008-10-14 | 2008-10-14 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010097629A (ja) |
-
2008
- 2008-10-14 JP JP2008264942A patent/JP2010097629A/ja active Pending
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