JP2008108379A - 半導体集積回路装置 - Google Patents

Abstract

【課題】消費電力を低減できる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、内部電源発生回路と、半導体メモリと、前記半導体メモリの不良情報を記録する記憶回路３３と、前記不良情報が読み出された場合に、前記内部電源発生回路から発生する内部電源を停止するように構成された制御回路３９とを具備する。
【選択図】 図４

Description

この発明は、半導体集積回路装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等の複数の半導体チップを実装したマルチ・チップ・パッケージ（ＭＣＰ：Multi-Chip-Package）等に適用されるものである。

近年のＮＡＮＤ型フラッシュメモリ等のメモリの需要の増大に伴って、複数のメモリチップを実装したマルチ・チップ・パッケージ（Multi-Chip-Package：以下、ＭＣＰ）やシステム・イン・パッケージ（SiP）等の半導体集積回路装置の需要が増大している（例えば、特許文献１参照）。

上記ＭＣＰでは、ＮＡＮＤ型フラッシュメモリがパッケージにアセンブリされた後、ＮＡＮＤ型フラッシュメモリ等が正常に動作するか否かの機能テストが行われている。

ここで、この機能テストにより、何らかの不具合が発見されたこの機能テストにより不具合が発見されたＮＡＮＤ型フラッシュメモリのみその動作を停止させ、その他のチップや回路は動作させる必要がある。しかし、従来の半導体集積回路装置では、何らか不具合が発見されたＮＡＮＤ型フラッシュメモリは、既存の回路を使って、スタンバイ状態にされている。一般に、スタンバイ状態解除後は即応性が要求されるため、不具合が発見されたＮＡＮＤ型フラッシュメモリにおいても入力バッファなどで電力が消費されてしまう。

しかし、上記機能テストの際に不具合が発見されたＮＡＮＤ型フラッシュメモリは、以後使用しないため、不具合が発見されたＮＡＮＤ型フラッシュメモリで消費される電力が無駄となっていた。

そのため、従来の半導体集積回路装置は、消費電力が増大するという問題があった。
特開２００４−２２８３２３号公報

この発明は、消費電力を低減できる半導体集積回路を提供する。

この発明の一態様によれば、内部電源発生回路と、半導体メモリと、前記半導体メモリの不良情報を記録する記憶回路と、前記不良情報が読み出された場合に、前記内部電源発生回路から発生する内部電源を停止するように構成された制御回路とを具備する半導体集積回路装置を提供できる。

この発明の一態様によれば、それぞれが、内部電源発生回路と、半導体メモリと、前記半導体メモリの不良情報を記録する記憶回路と、前記内部電源発生回路の電圧値を制御するように構成された制御回路とを備えた複数の半導体チップを具備し、前記複数の半導体チップの制御回路のうち、前記不良情報が読み出された半導体チップの前記制御回路は、読み出された前記不良情報に基づいて前記内部電源発生回路から発生する内部電源を停止する半導体集積回路装置を提供できる。

この発明によれば、消費電力を低減できる半導体集積回路装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
まず、図１乃至図６を用いてこの発明の第１の実施形態に係る半導体集積回路装置を説明する。この実施形態においては、ＮＡＮＤ型フラッシュメモリ等の複数の半導体チップを実装したマルチ・チップ・パッケージ（ＭＣＰ：Multi-Chip-Package）を例に挙げて説明する。このＭＣＰは、例えば、携帯電話等のホスト機器用のメモリとして用いられるものである。

図示するように、半導体集積回路装置１０は、基板３１上に順次積層された２値ＮＡＮＤ型フラッシュメモリ（chip２）１４、スペーサ２７−１、多値ＮＡＮＤ型フラッシュメモリ（chip１）１２、スペーサ２７−２、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）１１、およびコントローラ１３を同一パッケージ内に搭載している。

半導体集積回路装置１０は、プリント基板等に半田実装され、図示しない携帯電話等のホスト機器とデータ転送等を行う。

ＳＤＲＡＭ１１は、２値ＮＡＮＤフラッシュメモリ１４から読み出したファームウェア等のプログラムコードをホスト機器が使用する際に、このＲＡＭ１１上に一時的に展開（保持）する（shadowing）ように構成されている。ＮＯＲ型フラッシュメモリと異なり、本例のようなＮＡＮＤ型フラッシュメモリ１４は、ランダムアクセスせず、シリアルにデータを読み出す。そのため、ホスト機器がファームウェア等のプログラムコードを読み込む際には、ランダムアクセスできるようにこのＲＡＭ１１上に一時的に展開する必要があるからである。

多値ＮＡＮＤ型フラッシュメモリ（chip１）１２は、１つのメモリセルに多ビットの複数データを記憶することが可能なＮＡＮＤ型フラッシュメモリである。

２値ＮＡＮＤ型フラッシュメモリ（chip２）１４は、１つのメモリセルに１ビットのデータを記録することが可能なＮＡＮＤ型フラッシュメモリである。

コントローラ１３は、多値ＮＡＮＤ型フラッシュメモリ１２内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）を管理するように構成されている。また、コントローラ１３は、多値ＮＡＮＤ型フラッシュメモリ１２に対してデータの入出力制御、データの管理、及びデータを書き込む際には誤り訂正符号（ＥＣＣ）を付加し、読み出す際にも誤り訂正符号（ＥＣＣ）の解析・処理を行う。

さらに、図２および図３に示すように、ＲＡＭ１１は、ワイヤ２５により基板３１にボンディングされ、基板３１の裏面のＳＤＲＡＭＩ／Ｆ（図示せず）に導通され、半田ボール２８によって実装されている。

多値ＮＡＮＤ型フラッシュメモリ（chip１）１２は、ワイヤ２５により基板３１にボンディングされ、半田ボール２８によって実装されている。

コントローラ１３は、ワイヤ２５により基板３１にボンディングされ、基板３１の裏面のＳＤカードＩ／Ｆ（図示せず）に導通され、半田ボール２８によって実装されている。

２値ＮＡＮＤ型フラッシュメモリ（chip２）１４は、ワイヤ２５により基板３１にボンディングされ、半田ボール２８によって実装されている。

尚、上記説明においては、インターフェイスとして、ＳＤカードＩ／ＦやＳＤＲＡＭＩ／Ｆ等を一例として説明した。しかし、インターフェイスは、これに限られず、例えば、ＮＡＮＤＩ／Ｆ等のその他所定のメモリインターフェイスおよびホストインターフェイスを適用することが可能である。

＜ＮＡＮＤ型フラッシュメモリの構成例＞
次に、本例に係るＮＡＮＤ型フラッシュメモリ１２、１４の構成および動作について、図４乃至図７を用いて説明する。ここでは、多値ＮＡＮＤ型フラッシュメモリ（chip１）１２を例に挙げて説明する。

図示するように、多値ＮＡＮＤ型フラッシュメモリ１２（chip１）は、メモリセルアレイ３２、記憶回路３３、ビット線デコーダ／センスアンプ３４、ワード線デコーダ３５、データラッチ回路３６、入出力バッファ３７、内部電源発生回路３８、制御回路３９、アドレスラッチ回路４０、アドレスバッファ４１、制御信号用ラッチ回路４３、制御信号用バッファ４４を備えている。

メモリセルアレイ３２は、ワード線ＷＬとビット線ＢＬとの交差位置にマトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルＭＣのそれぞれは、半導体基板上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極ＣＧを備えた積層構造である。ビット線ＢＬ方向に沿って隣接するメモリセルＭＣは、電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列に接続するように配置されている。

電流経路の一端および他端が直列に接続されたメモリセルＭＣおよび選択トランジスタＳＴは、ＮＡＮＤセル列を構成している。ＮＡＮＤセル列の電流経路の一端はビット線デコーダ／センスアンプ３４に接続され、電流経路の他端はソース線（図示せず）に接続されている。

さらに、ワード線ＷＬごとに１ページ（PAGE）が存在する。このページごとにデータが書き込まれ、読み出される。

記憶回路３３は、上記ページの一であって、不具合情報（不良情報）５４を格納するメモリセルＭＣ、および動作条件を決定するパラメータ５６を格納するメモリセルＭＣを備えている。

ここで、図５に示すように、不具合情報５４およびパラメータ５６は、このＮＡＮＤ型フラッシュメモリ（chip１）１２がアセンブリされた後の機能テストの際にメモリセルＭＣに書き込まれるものである。

このメモリセルＭＣは、大量のデータを不揮発に記憶可能である。そのため、アセンブリ後の上記不具合セル５５の数やアドレス等のデータを容易に記憶でき、アセンブリ後に生じた不都合により対応することができる点で有利である。

不具合情報５４は、機能テストの際に、不具合セル５５が発見され、このＮＡＮＤ型フラッシュメモリ（chip１）１２が不具合チップと判明した場合、上記不具合セル５５の数やアドレス等が書き込まれ、不具合チップであることを示す情報である。

パラメータ５６は、後述するように、このＮＡＮＤ型フラッシュメモリ（chip１）１２の起動時に、制御回路３９内のパラメータレジスタ４５に取り込まれる。制御回路３９は、このパラメータ５６によりＮＡＮＤ型フラッシュメモリ（chip１）１２をディープスタンバイモードとなるように動作させる。

ビット線デコーダおよびワード線デコーダ３５は、メモリセルアレイ３２中のビット線ＢＬおよびワード線ＷＬを選択する。

センスアンプ３４は、メモリセルＭＣから読み出されたデータを増幅して読み出す。

データラッチ回路３６は、入出力バッファ３７により受け取られた読み出しデータおよび書き込みデータを一時的に保持する。

アドレスラッチ回路４０は、アドレスバッファ４１により受け取られたアドレスを一時的に保持する。

制御信号用ラッチ回路４３は、制御信号用バッファ４４により受け取られた制御信号を一時的に保持する。

内部電源発生回路３８は、上記メモリセルアレイ３２等のＮＡＮＤ型フラッシュメモリ１４内の回路に供給するための内部電源を発生するように構成されている。

制御回路３９は、内部電源発生回路３８から発生される内部電源の値を制御するように構成されている。例えば、後述するように、制御回路３９は、パラメータ５６に従い内部電源発生回路３８から発生される内部電源の値を制御し、ＮＡＮＤ型フラッシュメモリ（chip２）１４をディープスタンバイモードとなるように動作させる。

制御回路３９は、図６に示すように、パラメータレジスタ４５、ディープスタンバイモード制御回路４６、およびディープスタンバイモード制御信号用バッファ４７を備えている。

パラメータレジスタ４５は、チップ１４の起動時に、記憶回路３３中の不具合情報５４およびパラメータ５６がセットされるように構成されている。

ディープスタンバイモード制御回路４６は、上記パラメータ５６に従い、内部電源発生回路３８から発生する内部電源を制御し、多値ＮＡＮＤ型フラッシュメモリ（chip１）１２をディープスタンバイモードに移行させる。

ここで、ディープスタンバイモードは、内部電源電圧ＶDDの発生を停止するモードである点で、通常のスタンバイモードと異なる。通常のスタンバイモードでは解除後の即応性が要求されるため、図４のアドレスバッファ４１、制御信号用バッファ４４など一部の回路に内部電源３８から電力が供給され続ける。これに対して、解除後の即応性が要求されないディープスタンバイモードではアドレスバッファ４１、制御信号用バッファ４４などの回路に内部電源３８から電力を供給する必要がなく、これらの回路を止めることで消費電力を削減できる。

ディープスタンバイモード制御信号用バッファ４７は、この多値ＮＡＮＤ型フラッシュメモリ（chip１）１２外に設けられた外部電源５０により発生された外部電源を受け取る。

そのため、ディープスタンバイモード中であっても、ディープスタンバイモード制御回路４６には外部電源５０から電力が供給されており、ディープスタンバイ制御信号用バッファ４７等も同様に外部電源を供給され動作している。このため、ディープスタンバイモードにより内部電源発生回路３８が停止した場合であっても、制御回路３９は動作しているため、ディープスタンドバイモードの解除をすることができる。

＜駆動方法＞
次に、この実施形態に係る半導体集積回路装置の駆動方法について、図７に則して説明する。

まず、時刻ｔ０の際に、多値ＮＡＮＤ型フラッシュメモリ（chip１）１２、２値ＮＡＮＤ型フラッシュメモリ（chip２）１４等の複数の半導体チップ中の制御回路３９が、それぞれの内部電源発生回路３８を駆動させ、内部電源ＶDDまで立ち上げる。

続いて、時刻ｔ１の際に、chip１（多値ＮＡＮＤ型フラッシュメモリ１２）のディープスタンバイモード制御回路４６は、センスアンプ３４およびデータラッチ回路３６を介して、記憶回路３３中のメモリセルＭＣに記憶された不具合情報５４およびパラメータ５６をパラメータレジスタ４５にセットする。さらに、chip１のディープスタンバイモード制御回路４６は、パラメータレジスタ４５にセットされたパラメータ５６を読み込み、パワーオンリードを実行する。

一方、この時刻の際、chip２（２値ＮＡＮＤ型フラッシュメモリ１４）のディープスタンバイモード制御回路４６は、記憶回路３３中のメモリセルＭＣに不具合情報５４およびパラメータ５６を記憶していないため、これらのパラメータ５６を読み込むことをしない。

続いて、時刻ｔ２の際に、chip１（多値ＮＡＮＤ型フラッシュメモリ１２）のディープスタンバイモード制御回路４６は、パラメータ５６に従って、内部電源発生回路３８から発生される内部電源の発生を停止させ、その電圧値を０Ｖとするように制御して、多値ＮＡＮＤ型フラッシュメモリ１２（chip１）をディープスタンバイモードに移行させる。

ここで、ディープスタンバイモード中は、内部電源発生回路３８を停止させるが、ディープスタンバイ制御回路４６には外部電源５０から電源が供給されている。そのため、ディープスタンバイ制御信号用バッファ４７等も同様に外部電源５０から電源を供給され動作している。よって、内部電源発生回路３８が停止してもディープスタンバイ制御に関する回路は動作しており、制御回路３９はディープスタンドバイモードの解除をすることができる。

例えば、ディープスタンバイモード制御回路４６は、外部のコントローラ１３やホスト機器（図示せず）から送信されたディープスタンバイ制御信号をディープスタンバイモード制御用バッファ４７が受けた場合に、内部電源発生回路３８を制御し、ディープスタンドバイモードを解除する。

具体的に、このディープスタンバイ制御信号は、既存の信号、例えば、チップイネーブル（CE:ChipEnable）信号等を利用してディープスタンバイを解除する方式があり、この場合はこの信号を受けるバッファのみが外部電源でも動作するようにしておく。また、ディープスタンバイ制御専用の信号を持たせる方法もあり、この場合はディープスタンバイモード制御信号用バッファ４７のような専用の制御信号用バッファを外部電源で動作するようにする。

一方、この時刻の際、chip２（２値ＮＡＮＤ型フラッシュメモリ１４）のディープスタンバイモード制御回路４６は動作しない。そのため、chip２（２値ＮＡＮＤ型フラッシュメモリ１４）の内部電源発生回路３８からは内部電源ＶDDが供給され、chip２（２値ＮＡＮＤ型フラッシュメモリ１４）は、読み出し・書き込み可能なオペレーションモードで駆動する。

続いて、時刻ｔ３の際に、chip１（多値ＮＡＮＤ型フラッシュメモリ１２）に供給される内部電源は、その電圧値が低下して完全に０Ｖとなり、ディープスタンバイモードとなる。このように、ディープスタンバイモードは、内部電源電圧ＶDDの生成を停止するモードである点で、通常のスタンバイモードと相違している。

一方、この時刻の際、chip２（２値ＮＡＮＤ型フラッシュメモリ１４）に供給される内部電源は電圧値ＶDDであり、chip１はオペレーションモードで駆動している。

尚、本例の動作において、ディープスタンバイモードとなるのは、多値ＮＡＮＤ型フラッシュメモリ１２（chip１）である。そのため、多値ＮＡＮＤ型フラッシュメモリ１２（chip１）がディープスタンバイモードであっても、ファームウェア等の動作に必要な情報を記憶している２値ＮＡＮＤ型フラッシュメモリ１４（chip２）は動作しており、半導体集積回路装置（機器全体）１０の動作停止を防止している。

この実施形態に係る半導体集積回路装置によれば、下記（１）および（２）の効果が得られる。

（１）消費電力を低減できる。

上記のように、本例に係る半導体集積回路装置の多値ＮＡＮＤ型フラッシュメモリ（chip１）１２は、パラメータ５６および不具合情報５４が記録された複数のメモリセルＭＣを有する記憶回路３３を備えている。この不具合情報５４およびパラメータ５６は、多値ＮＡＮＤ型フラッシュメモリ（chip１）１２がアセンブリされた後の機能テストの際に、メモリセルＭＣに書き込まれるものである。

さらに、多値ＮＡＮＤ型フラッシュメモリ（chip１）１２のディープスタンバイモード制御回路４６は、不具合情報５４およびパラメータ５６をパラメータレジスタ４５にセットし、パラメータレジスタ４５にセットされたパラメータ５６を読み込み、パワーオンリードを実行する（時刻ｔ１）。続いて、多値ＮＡＮＤ型フラッシュメモリ（chip１）１２のディープスタンバイモード制御回路４６は、パラメータ５６に従って、内部電源発生回路３８から発生される内部電源の値を０Ｖとするように制御する（時刻ｔ２）。

そのため、不具合情報５４を有し、アセンブリ後の機能テストの際に、不具合チップと判断された多値ＮＡＮＤ型フラッシュメモリ（chip１）１２をディープスタンバイモードに移行することができる。

一方、図７中の破線５９に示すように、従来は、チップの不具合にかかわらず、全てのチップの内部電源発生回路３８に相当する回路が駆動するため、不具合チップの回路においても電流が流れ続けて電力が消費され、消費電力が増大していた。

しかし、本例の場合には、多値ＮＡＮＤ型フラッシュメモリ（chip１）１２で消費される電力は、外部電源５０より供給される電力により駆動する制御回路３９で消費される電力のみになり、従来のスタンバイモードに移行するチップ（図７中の破線５９）に比べ、消費電力を低減することができる。例えば、本例の場合、従来に比べて消費電力を、１／１００程度に低減することができる。

一方、本例の動作において、ディープスタンバイモードとなるのは、多値ＮＡＮＤ型フラッシュメモリ１２（chip１）のみである。そのため、多値ＮＡＮＤ型フラッシュメモリ１２（chip１）がディープスタンバイモードであっても、ファームウェア等の動作に必要な情報を記憶している２値ＮＡＮＤ型フラッシュメモリ１４（chip２）は動作しており、半導体集積回路装置（機器全体）１０の動作停止を防止することができる。

（２）アセンブリ後に生じた不都合に対応することができる。

記憶回路３３は、消去／再書き込み等のプログラムをすることが可能な複数のメモリセルＭＣを有している。そのため、アセンブリ後にＮＡＮＤ型フラッシュメモリ１２、１４（chip１、chip２）に不具合が生じた場合であっても、その情報を新たな不良情報（不具合情報５４、パラメータ５６）として、メモリセルＭＣに記録することができる。

例えば、新たな不具合セル５５の数やアドレス等の不具合情報５４およびパラメータ５６を多値ＮＡＮＤ型フラッシュメモリ（chip１）１２中のメモリセルＭＣにさらに書き込み、この新たな不具合情報５４に基づき、多値ＮＡＮＤ型フラッシュメモリ（chip１）１２をディープスタンバイモードとすることも可能である。

このように、必要に応じて、アセンブリ後に生じたフラッシュメモリの劣化や周辺回路の劣化等の不都合に対応することができる。

［第２の実施形態（アンチフューズ回路を適用した一例）］
次に、第２の実施形態に係る半導体記憶装置について、図８を用いて説明する。この実施形態は、上記記憶回路３３として、アンチフューズ回路を適用した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本例に係る半導体集積回路装置は、ＮＡＮＤ型フラッシュメモリ１４の記憶回路３３としてアンチフューズ回路５１を備えている点で、上記第１の実施形態と相違している。

アンチフューズ回路５１は、複数のアンチフューズを有している。このアンチフューズは、例えば、ゲートがプログラム用ノードに接続され、ソースおよびドレインが接地されたＭＯＳトランジスタ等である。

アンチフューズであるＭＯＳトランジスタのプログラムは、例えば、アセンブリされた後の機能テストの際に、プログラム用ノードに高電圧を印加してゲート絶縁膜を破壊し、ゲートおよびソース／ドレイン間を導通させること等により行われる。そのため、いったん導通すると、元に戻せず消去／再書き込みができない点で上記メモリセルＭＣと相違している。

その他の構成および動作等は上記第１の実施形態と実質的に同様である。

上記のように、この実施形態に係る半導体集積回路装置によれば、上記（１）と同様の効果が得られる。

さらに、本例のように、必要に応じて、上記記憶回路３３としてアンチフューズ回路５１を適応することが可能である。

［変形例（さらに複数のチップを備えた一例）］
次に、変形例に係る半導体記憶装置について、図９を用いて説明する。この変形例は、さらに複数のＮＡＮＤ型フラッシュメモリチップ（chip１〜chipＮ）を実装する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本変形例に係る半導体記憶装置１０は、さらに複数のＮＡＮＤ型フラッシュメモリ（chip１〜chipＮ）を実装している点で上記第１、第２の実施形態と相違している。

その他の構造および動作等は、上記第１、第２の実施形態と実質的に同様である。

本変形例に係る半導体集積回路装置によれば、上記（１）と同様の効果が得られる。

上記第１および第２の実施形態においては、２つのＮＡＮＤ型フラッシュメモリ１２、１４（chip１、chip２）等の半導体チップを実装するＭＣＰを例に挙げて説明した。しかし、本例のように、必要に応じて、さらに複数のＮＡＮＤ型フラッシュメモリ（chip１〜chipＮ）を実装する場合であっても同様に適用可能である。

そのため、本変形例に係る構成によれば、記憶容量を増大できる点で有効である。さらに、全ての不具合チップについて、ディープスタンバイモードに移行することにより、消費電力を低減できる点で有効である。

尚、上記第１、第２の実施形態および変形例において、２値ＮＡＮＤ型フラッシュメモリ１４を多値ＮＡＮＤ型フラッシュメモリ１２置き換えることも可能である。

また、上記ＭＣＰに限らず、例えば、複数のロジック回路を有する半導体集積回路装置に適用した場合であっても同様の効果を得ることができる。例えば、ロジック回路が有するフューズ回路に同様の不具合情報５４およびパラメータ５６が記録される一例が考えられる。この不具合情報５４およびパラメータ５６は、チップ起動時に、パラメータレジスタに取り込まれる。制御回路は、同様に、この不良情報を元にロジック回路をディープスタンバイモードに移行させるように内部電源発生回路を動作させることが可能である。

以上、第１、第２の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体集積回路装置（ＭＣＰ）を示す平面図。 図１中のＩＩ−ＩＩに沿った断面図。 図１中のＩＩＩ−ＩＩＩに沿った断面図。 第１の実施形態に係る半導体集積回路装置のＮＡＮＤ型フラッシュメモリを示す回路図。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイを説明するためのブロック図。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリの制御回路を説明するためのブロック図。 （ａ）は、第１の実施形態に係る２値ＮＡＮＤ型フラッシュメモリ（chip２）の内部電源の電圧値を示すタイミングチャート図、（ｂ）は、第１の実施形態に係る多値ＮＡＮＤ型フラッシュメモリ（chip１）の内部電源の電圧値を示すタイミングチャート図。 第２の実施形態に係る半導体集積回路装置のＮＡＮＤ型フラッシュメモリを示す回路図。 変形例に係る半導体集積回路装置を示す断面図。

符号の説明

１４…ＮＡＮＤ型フラッシュメモリ、３２…メモリセルアレイ、３３…記憶回路、３４…ビット線デコーダ／センスアンプ、３５…ワード線デコーダ、３６…データラッチ回路、３７…入出力バッファ、３８…内部電源発生回路、３９…制御回路、４０…アドレスラッチ回路、４１…アドレスバッファ、４３…制御信号用ラッチ回路、４４…制御信号用バッファ。

Claims (5)

1. 内部電源発生回路と、
   半導体メモリと、
   前記半導体メモリの不良情報を記録する記憶回路と、
   前記不良情報が読み出された場合に、前記内部電源発生回路から発生する内部電源を停止するように構成された制御回路とを具備すること
   を特徴とする半導体集積回路装置。
2. それぞれが、内部電源発生回路と、半導体メモリと、前記半導体メモリの不良情報を記録する記憶回路と、前記内部電源発生回路の電圧値を制御するように構成された制御回路とを備えた複数の半導体チップを具備し、
   前記複数の半導体チップの制御回路のうち、前記不良情報が読み出された半導体チップの前記制御回路は、読み出された前記不良情報に基づいて前記内部電源発生回路から発生する内部電源を停止すること
   を特徴とする半導体集積回路装置。
3. 前記制御回路は、ディープスタンバイモード制御信号用バッファと、
   起動時に前記不良情報がセットされるパラメータレジスタと、
   読み出した前記不良情報に従い、前記内部電源発生回路から発生する内部電源をディープスタンバイモードに移行させるディープスタンバイモード制御回路とを備えること
   を特徴とする請求項１または２に記載の半導体集積回路装置。
4. 前記記憶回路は、複数のメモリセルを備えた読み出し単位または書き込み単位であるか、または複数のアンチフューズを備えたアンチフューズ回路であること
   を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
5. 前記内部電源発生回路から発生する内部電源を停止することは、ディープスタンバイモードであること
   を特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。

Images