JP2009134828A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の生産コストを低減できる。
【解決手段】本発明の例に関わる半導体装置は、パッケージ基板と、パッケージ基板上に配置される不揮発性半導体メモリチップ２０と、不揮発性半導体メモリチップ２０上に配置され、変更可能な複数の機能を有する揮発性半導体メモリチップとを具備し、不揮発性半導体メモリチップ２０は、揮発性半導体メモリチップを制御するための制御回路３０を有し、揮発性半導体メモリチップの選択可能な複数の機能は、制御回路３０に入力された制御信号に基づいて、選択される。
【選択図】図３

Description

本発明は、半導体装置に係り、特に、複数の半導体チップが搭載されたマルチチップパッケージ装置に関する。

近年、電子機器に搭載される半導体メモリ装置は、パッケージの小型化及び高性能化の要求が高まっている。そのため、複数の半導体チップが絶縁性基板上に積層され、１つのパッケージとなっているマルチチップパッケージ（ＭＣＰ）技術が、用いられる。

ＭＣＰ技術において、メモリチップやＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップなど、機能の異なる複数のチップが積層される。ＭＣＰ装置に用いられるメモリチップとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ａｃｃｅｓｓ Ｒａｎｄｕｍ Ｍｅｍｏｒｙ）などの揮発性半導体メモリとフラッシュメモリなどの不揮発性半導体メモリが用いられ、それらが組み合わされて同一のパッケージ基板上に搭載されている。

ＤＲＡＭは、ページサイズやデータ転送方式など、選択可能な複数のオプション機能を有し、これらのオプション機能はユーザーの要求に合わせて選択される。一般に、オプション機能の選択は、ＭＣＰを作製する際のボンディング工程において、要求される機能に応じ、ＤＲＡＭチップのボンディングオプションを選択することで、実行されている。このように、ボンディングによってＤＲＡＭチップのオプション機能を選択した場合、ボンディング工程後にボンディングを変更して、ＤＲＡＭチップのオプション機能を変更することは、困難である。

そのため、ワイヤボンディング工程後に、ＭＣＰ装置の仕様が変更された場合には、製造された製品は、在庫又は廃棄処理となり、仕様に合ったＭＣＰ装置を再度製造しなければならない。その結果として、ＭＣＰ装置の生産コストが増加してしまう。

尚、特許文献１には、メモリセルアレイチップと、そのメモリ構成を変更するための回路を有するインターフェースチップを積層し、入出力ビットの構成を切り替える技術が開示されている。
特開２００６−１２３３７号公報

本発明の例は、半導体装置の生産コストを低減できる技術を提案する。

本発明の例に関わる半導体装置は、パッケージ基板と、前記パッケージ基板上に配置される不揮発性半導体メモリチップと、前記不揮発性半導体メモリチップ上に配置され、変更可能な複数の機能を有する揮発性半導体メモリチップとを具備し、前記不揮発性半導体メモリチップは、前記揮発性半導体メモリチップを制御するための制御回路を有し、前記揮発性半導体メモリチップの複数の機能は、前記制御回路に入力された制御信号に基づいて、選択されることを備える。

本発明の例に関わる半導体装置は、パッケージ基板と、前記パッケージ基板上に配置される不揮発性半導体メモリチップと、前記不揮発性半導体メモリ上に配置され、選択可能な複数の機能を有する揮発性半導体メモリチップとを具備し、前記不揮発性半導体メモリチップは、その記憶領域内に冗長ブロックを有し、前記揮発性半導体メモリチップの複数の機能の設定情報が前記冗長ブロック内に記憶されることによって、前記複数の機能が選択されることを備える。

本発明の例によれば、半導体装置の生産コストを低減できる。

以下、図面を参照しながら、本発明の例のいくつかの実施の形態について詳細に説明する。

１． 概要
本発明の実施形態は、パッケージ基板上に複数のチップが積層された半導体装置（ＭＣＰ装置）に関する。ＭＣＰ装置を構成する半導体チップのうち、例えば、メモリチップは、データ転送方式やデータ入出力方式などの選択可能な複数の機能を有するものがある。

本発明の実施形態においては、選択可能な複数の機能を有する揮発性メモリチップと、その機能を電気的に変更するための制御回路を有する不揮発性メモリチップとを積層させ、その制御回路によって、ユーザーに要求された仕様に合うように、ＭＣＰ装置内の揮発性メモリチップの複数の機能を変更させる。

これによれば、ワイヤボンディング工程後においても、選択されたメモリチップの機能を変更でき、要求されるＭＣＰ装置の機能に対し、フレキシブルに対応できる。したがって、本発明の実施形態によれば、ＭＣＰ装置のような半導体装置の生産コストを低減できる。

２． 実施形態
（１） 第１の実施形態
（ａ） 構成
図１乃至図３を用いて、本発明の第１の実施形態について説明する。

図１は、本発明の第１の実施形態の半導体装置の構造を示す平面図であり、図２は、図１のＩＩ−ＩＩ線に沿う断面図である。尚、図２において、ＩＩ−ＩＩ線よりも奥行き方向（もしくは手前方向）にある部材に関しては、破線で図示している。

図１及び図２に示すように、２つのメモリチップ１０，２０が積層されて、パッケージ基板１００上に搭載されている。図１及び図２に示す例では、パッケージ基板１００上に、メモリチップ２０が搭載され、メモリチップ２０上にはメモリチップ１０が搭載されている。２つのメモリチップ１０，２０及びパッケージ基板１００は、それぞれＡｕ線などのワイヤ６０によって各パッド１１，２１，２７，１０１間がワイヤボンディングされることで、電気的に接続されている。

パッケージ基板１００上に設けられたパッド１０１（以下、基板パッドと呼ぶ）を介して、外部装置（図示せず）からのデータの入出力や電源電圧の供給が、メモリチップ１０，２０に対して行われる。また、パッケージ基板１００は、例えば、基板裏面に設けられた半田ボール（図示せず）や、基板表面に設けられた外部入出力用のパッド（図示せず）を介したワイヤボンディングによって、外部装置（図示せず）と接続される。

下層側のメモリチップ２０のサイズは、例えば、上層側のメモリチップ１０のサイズより大きい。これによって、下層側のメモリチップ２０のボンディングのための領域（以下、ボンディングエリアと呼ぶ）が確保される。それゆえ、上層側のチップと下層側のチップとの間にスペーサを用いることによって、下層側のボンディングエリアを確保する必要はなく、ＭＣＰ装置を薄型化できる。

下層側のメモリチップ２０は、例えば、不揮発性メモリチップであり、ＮＡＮＤ型或いはＮＯＲ型などのフラッシュメモリチップが用いられている。また、上層側のメモリチップ１０は、例えば、揮発性メモリチップであり、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる。以下、本実施形態においては、メモリチップ１０として、ＤＲＡＭのうち、特に、シンクロナスＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ：ＳＤＲＡＭ）を例に、説明する。

ＳＤＲＡＭチップ１０は、チップ表面に複数のボンディング用のパッド１１，１５が設けられる。これら複数のパッドのうち、パッド１１は、ＳＤＲＡＭチップ１０とフラッシュメモリチップ２０或いは外部装置（図示せず）との間のデータの入出力や、電源電圧の供給のために設けられたパッド（以下、チップパッドと呼ぶ）である。尚、本実施形態においては、簡単化のため、チップパッド１１が、チップの２辺に沿ってそれぞれ設けられた例について図示しているが、これに限定されず、チップ上面の４辺に沿ってパッド１１を設けてもよいし、１辺に沿ってのみ設けてもよい。

ＳＤＲＡＭチップ１０は選択可能な複数のオプション機能を有しており、パッド１５は、ＳＤＲＡＭのオプション機能を選択するためのパッドである。以下、このパッド１５のことを、オプションパッドと呼ぶ。
オプションパッド１５は、ＳＤＲＡＭチップのデータサイズの変更、データ転送方式及びパッド位置の切り替えなどのオプション機能にそれぞれ対応している。そして、本実施形態において、これらのオプション機能は、フラッシュメモリチップ２０内部に設けられる制御回路３０により、要求に応じて選択された機能に変更される。

ここで、ＳＤＲＡＭチップ１０のオプション機能について、より具体的に説明する。ＳＤＲＡＭチップのオプション機能は、例えば、ページサイズの変更機能、Ｂｉｔ長変更機能、Ｆｕｎｃｔｉｏｎ機能変更機能、Ｄｕａｌ機能変更機能及びクロック・反転クロック（以下、／クロックと示す）のパッド位置切り替え機能がある。

ページサイズ変更機能は、データの読み出し・書き込み単位を示すページのサイズを変更できる機能であり、例えば、１ページのサイズを、２Ｋバイト又は１Ｋバイトのいずれか一方を選択できる。
Ｂｉｔ長の変更機能は、データのビット長を変更できる機能であり、例えば、８ビット、１６ビット、３２ビットのうちいずれか一つを選択できる。尚、Ｂｉｔ長変更機能に対応するパッドは、８ビットに対して１個のパッドが設けられ、上記のように３２ビットまで対応させる場合には、４個のオプションパッドが設けられる。

Ｆｕｎｃｔｉｏｎ機能の変更機能は、データ入出力時のデータ転送機能を変更できる機能であり、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）モード、又は、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）モードのいずれか一方を選択できる。ＳＤＲモードは、クロックの立ち上がりエッジのみを使用して、データの入力又は出力を開始する。また、ＤＤＲモードは、クロックの立ち上がりエッジと立ち下りエッジとを使用して、データの入力又は出力を開始する。そのため、ＤＤＲモードでは、データ転送のバンド幅が２倍となり、データ転送速度を向上できる。

Ｄｕａｌ機能の変更機能は、パッケージ基板１００及び他のチップ２０とのボンディングや基板上でのチップのレイアウトに合うように、チップの内部配線を切り替えることによって、チップ上のパッドの機能を変更する機能である。例えば、チップに採用されるボンディングレイアウトや配置レイアウトにあわせて、Ｄｕａｌ−１又はＤｕａｌ−２といったパッドの各機能があらかじめ設定され、いずれか一方が選択される。本実施形態においては、このＤｕａｌ機能は、ＳＤＲＡＭチップ１０のパッドだけでなく、フラッシュメモリチップ２０のパッドに対しても、その機能を切り替えることができる。

クロック・／クロックパッド位置切り替え機能は、ＳＤＲＡＭチップ１０のクロック入力パッド、／クロック入力パッドとして使用されるパッドを変更すると共に、／クロックパッドをアクティブにする機能である。上述のように、ＳＤＲモード又はＤＤＲモードの選択が可能で、ＳＤＲＡＭチップ１０がＤＤＲモードで動作する場合には、／クロックも使用されるために、有用となる。

上記のオプション機能を選択する制御回路を有するフラッシュメモリチップ２０は、ＳＤＲＡＭチップ１０のチップパッド１１と接続されるチップパッド２１を、チップ上面に有している。さらに、フラッシュメモリチップ２０のチップ上面には、ＳＤＲＡＭチップ１０のオプションパッド１５と接続されるオプションパッド２５を有している。
また、フラッシュメモリチップ２０は、パッケージ基板１００上の基板パッド１０１と接続するための基板接続用パッド２７を有している。基板接続用パッド２７は、例えば、フラッシュメモリチップ２０内に設けられる内部配線（図示せず）によって、チップパッド２１と接続されている。基板接続用パッド２７を介して、ＳＤＲＡＭチップ１０及びフラッシュメモリチップ２０のデータの入出力や電源電圧の供給が行われる。この基板接続用パッド２７は、例えば、フラッシュメモリチップ２０上面のチップパッド２１やオプションパッド２５が配置されないスペースに設けられ、パッドが設けられることによってチップサイズが増大するのを防止している。尚、基板接続用パッド２７を設けずに、チップパッド２１とパッケージ基板１００上の基板パッド１０１とを直接接続してもよい。

本発明の実施形態のＭＣＰ装置は、フラッシュメモリチップ２０内部には、上記のようなＳＤＲＡＭチップ１０のオプション機能を選択及び変更するための制御回路として、オプション機能選択回路３０が設けられていることを特徴とする。オプション機能選択回路３０は、オプションパッド１５，２５及びワイヤ６０を介して、ＳＤＲＡＭチップ１０と接続されている。このオプション機能選択回路３０によって、ＳＤＲＡＭチップ１０のオプション機能を、ユーザーの要求に合わせて随時選択・変更することが可能となり、ＭＣＰ装置の仕様の変更にフレキシブルに対応できる。

ここで、図３を用いて、本実施形態のフラッシュメモリチップ２０の内部構成について、説明する。尚、図３は、フラッシュメモリチップ２０内に設けられる回路を模式的に表したブロック図であり、本実施形態を説明するための主要部のみを図示している。

図３に示す例では、フラッシュメモリチップ２０は、オプション機能選択回路３０の他に、ＲＯＭデコーダ３５、電源投入回路４０、パワーオン検知回路４１、昇圧回路４２、コマンドインターフェイス回路４３、ステートマシン４３、ワード線ドライバ４５、メモリセルアレイ４６、センスアンプ４７、ラッチ回路４８が図示されている。

電源投入回路４０には、外部から電源電圧が供給される。パワーオン検知回路４１は、電源電圧が供給されたことを検知し、昇圧回路４２を駆動させる。昇圧回路４２は、供給された電源電圧を昇圧し、ＲＯＭデコーダ３１及びワード線ドライバ４３に駆動電圧を供給する。
コマンドインターフェイス回路４３は、入力されたコマンド信号をステートマシン４４に転送する。ステートマシン４４は、入力されたコマンド信号に基づき、フラッシュメモリチップ２０全体の動作を制御する。

ワード線ドライバ４５は、メモリセルアレイ４６のワード線に接続され、ステートマシン４４からの制御信号によって、ワード線を駆動する。

メモリセルアレイ４６内には、複数のメモリセルがアレイ状に配置されており、各メモリセルのゲート電極はワード線に接続され、ワード線ドライバ４５によって駆動される。

また、メモリセルアレイ４６は、ビット線を介して、センスアンプ４７に接続される。尚、メモリセルアレイ４６がＮＡＮＤ型フラッシュメモリの構成の場合、直列接続される複数のメモリセルとその両端に接続されるセレクトトランジスタからなる１つＮＡＮＤセルユニットに対して、１本のビット線が接続される。

センスアンプ４７は、メモリセルアレイ４６からビット線を介して出力されたデータを増幅し、増幅されたデータはラッチ回路４８で一度ラッチされてからチップ外部へ出力される。チップ外部からメモリセルアレイ４６内にデータが入力される場合には、入力されたデータは、ラッチ回路４８で一度ラッチされてから、センスアンプ４７及びビット線を介して、メモリセルアレイ４６内に入力される。

デコーダ３５は、コマンドインターフェイス回路４２及びステートマシン４３を介して入力された制御信号をデコードする。このデコーダ３５に入力される制御信号は、オプション機能選択回路３０に対する信号である。そして、このデコードされた制御信号に基づき、外部装置（図示せず）によって要求された機能が選択されるように、オプション機能選択回路３０が駆動され、少なくとも１つのオプション機能の設定が変更される。

オプション機能選択回路３０は、例えば、ＳＤＲＡＭの各機能にそれぞれ対応する複数のＲＯＭを有し、デコードされた制御信号に基づいて選択されたスイッチ素子３１のオン／オフが切り替えられることで、要求されたオプション機能が設定される。

本実施形態においては、複数のスイッチ素子３１は、例えば、ＭＯＳトランジスタであり、そのソースに電圧ＶＤＤ又は接地電位ＧＮＤ（＝ＶＳＳ）が供給されることによって、ＳＤＲＡＭチップ１０のオプション機能が選択・変更される。

このオプション機能選択回路３０によって、チップ外部からの制御信号に基づいて、ＳＤＲＡＭチップ１０の制御を行い、ＳＤＲＡＭチップ１０の機能を変更することができる。それゆえ、ワイヤボンディング工程後においても、ＳＤＲＡＭチップ１０のオプション機能を変更できる。

また、ページサイズ変更機能に対応するパッド２５及びスイッチ素子としてのＭＯＳトランジスタ３１が、選択されたときにオン状態となるように設定すると、それらを介して、ＳＤＲＡＭチップ１０とフラッシュメモリチップ２０とが電気的に接続される。それによって、オプションパッド２５、フラッシュメモリチップ２０内のオプション機能選択回路３０及びラッチ回路４８を介して、ＳＤＲＡＭチップ１０のデータの入出力を行うことも可能である。この場合、ＳＤＲＡＭチップ１０のデータ入出力用パッド数やチップ１０内部のラッチ回路を削減することができ、チップサイズの縮小及び生産コストの低減を図ることもできる。

また、本実施形態においては、ＳＤＲＡＭチップ１０のＤｕａｌ機能を、フラッシュメモリチップ２０に対しても反映させることができるので、パッケージ基板１００上でのチップ１０，２０のレイアウトもフレキシブルに対応することができる。

尚、オプション機能選択回路３０は、上記の構成に限定されず、電気的にパッド１５，２５の接続状態を切り替えることができる構成であればよい。また、本発明の実施形態は、ボンディング工程後に、ＳＤＲＡＭの上記のオプション機能のうち少なくとも１つを選択できる構成でもよい。

以下、図３に示すフラッシュメモリチップ２０内に設けられたオプション機能選択回路３０の動作について、説明する。

はじめに、フラッシュメモリチップ２０の電源投入回路４０に電源電圧が供給される。そして、電源電圧が供給されたことが、パワーオン検知回路４１により検知され、昇圧回路４２が駆動される。これによって、昇圧回路４２は電源電圧を昇圧し、ワード線ドライバ４５及びデコーダ回路３５に駆動電圧をそれぞれ供給する。

電源電圧の供給後、外部装置（図示せず）からフラッシュメモリチップ２０の動作を制御するための制御信号が、コマンドインターフェイス回路４２に入力される。ステートマシン４３は、コマンドインターフェイス回路に入力された制御信号に基づいて、メモリチップ２０内の各回路４２，４５，４６，４７，４８を駆動させ、フラッシュメモリチップ２０の読み出し動作、書き込み動作又は消去動作を制御させる。

そして、制御信号がＳＤＲＡＭチップ１０のオプション機能を選択するための信号である場合、ステートマシン４３は、選択された機能に変更されるように、デコーダ３５を介して、オプション機能選択回路３０を動作させる。オプション機能選択回路３０は、各オプション機能に対応するスイッチ素子のオン／オフを切り替えて、オプション機能の設定を変更する。これによって、ＳＤＲＡＭチップ１０の複数のオプション機能のうち、少なくとも１つが選択されて、変更される。
ＳＤＲＡＭチップ１０のオプション機能のうち、ページサイズを２Ｋバイトのページサイズに設定する場合には、図３に示すように、スイッチ素子３１がＭＯＳトランジスタであれば、そのゲートに所定のしきい値電圧が印加される。それとともに、例えば、２Ｋバイトのオプション機能に対応するＭＯＳトランジスタのソースに、接地電位ＧＮＤ（＝Ｖｓｓ）が印加されて、そのＭＯＳトランジスタがオン状態にされる。一方、１Ｋバイトのオプション機能に対応するＭＯＳトランジスタのソースに電圧ＶＤＤが印加され、そのＭＯＳトランジスタがオフ状態にされる。これによって、ＭＯＳトランジスタに接続されるパッドもそれぞれオン又はオフ状態となり、ＳＤＲＡＭチップ１０のオプション機能の１つであるページサイズ変更機能は、２Ｋバイトに設定される。尚、ＭＯＳトランジスタがオン状態のときは２Ｋバイトのページサイズを示し、オフ状態のときは１Ｋバイトのページサイズを示すように設定してもよい。
これと同様に、Ｂｉｔ長変更機能、Ｆｕｎｃｔｉｏｎモード変更機能、Ｄｕａｌ機能変更機能及びクロック・／クロックパッド切り替え機能においても、制御信号に基づいてそれぞれ選択・変更されて、ＳＤＲＡＭチップ１０のオプション機能が設定される。

したがって、本実施形態によれば、ＳＤＲＡＭチップ１０のオプション機能を、ボンディング工程後であっても、外部からの制御信号及びフラッシュメモリチップ２０のような他のチップに搭載された制御回路（オプション機能選択回路）によって、電気的に変更・選択できる。

以上のように、本発明の実施形態のＭＣＰ装置は、フラッシュメモリチップ２０の内部に、ＳＤＲＡＭチップ１０の機能を変更するための制御回路を具備していることを特徴とする。それゆえ、一方のメモリチップの内部機能を、他方のメモリチップが有する制御回路によって制御でき、これによって、選択可能な機能を随時変更することができる。

それゆえ、本実施形態によれば、ボンディング工程後であっても、外部からの制御信号によって、ＭＣＰ装置の仕様を随時変更することができるため、ユーザーの要求に対して、フレキシブルに対応することができる。

また、従来のように、ワイヤボンディングによってＳＤＲＡＭチップ１０のオプション機能を変更する場合には、ＳＤＲＡＭチップ１０とパッケージ基板１００とを接続するため、ＳＤＲＡＭチップ１０とフラッシュメモリチップ２０との間に仲介基板を設けて、ワイヤのたわみを防止していた。しかし、本実施形態では、フラッシュメモリチップ２０内のオプション機能選択回路３０によってオプション機能を選択するため、ＳＤＲＡＭチップ１０とフラッシュメモリチップ２０とをワイヤによって接続すればよく、ワイヤのたわみによる悪影響は小さくなる。また、仲介基板が不要となるので、ＭＣＰ装置の薄型化に貢献できる。

さらに、従来では、選択可能な機能であっても、ユーザーの仕様に合わせて、パッド間をワイヤボンディングによって接続するか否かによって選択していたため、１つのオプション機能に対して、複数のパッドをチップ上に設けなければならなかった。しかし、１つのＭＯＳトランジスタのオン／オフによって、１つのオプション機能の切り替えを行うように設定した場合には、１つのオプション機能に対して複数のパッドを設けずともよく、ＳＤＲＡＭチップ１０のパッド数及び内部配線数を減少させることができ、ＳＤＲＡＭチップ２０のパッド間及び内部配線間のピッチを広くできる。そのため、隣接するボンディングワイヤ間のショートや、パッドに接続されるチップの内部配線のショートを防ぐことができ、ＳＤＲＡＭチップ２０及びＭＣＰ装置の製造歩留まりを向上できる。また、ＳＤＲＡＭチップ２０のサイズを縮小できると共に、結線されない不要な部材を削減できるためＭＣＰ装置の生産コストを低減できる。

以上のように、本発明の実施形態によれば、ワイヤボンディング工程後であっても、ＭＣＰ装置の仕様を変更できるため、仕様変更による在庫・廃棄処理を減少でき、半導体チップの生産コストを低減することができる。

尚、図１に示す例では、パッケージ基板１００上のフラッシュメモリチップ２０上に、ＳＤＲＡＭチップ１０が積層されているが、それに限定されず、パッケージ基板１００上のＳＤＲＡＭチップ１０上に、フラッシュメモリチップ２０が積層されても良い。また、図１及び図２に示す例では、ＳＤＲＡＭチップ１０とフラッシュメモリチップ２０は、パッケージ基板１００上に積層されて配置されているが、それに限定されない。例えば、ＳＤＲＡＭチップ１０のパッド１１，１５と、フラッシュメモリチップ２０のパッド２１，２５とが、それぞれワイヤボンディングできるレイアウトで、パッケージ基板１００上に並んで配置されても良い。

（２） 第２の実施形態
以下、本発明の第２の実施形態ついて、図１乃至図３を参照して説明する。

第１の実施形態においては、一方のメモリチップ（ＳＤＲＡＭチップ１０）の選択可能な機能を、他方のメモリチップ（フラッシュメモリチップ２０）内に設けられた制御回路（オプション機能選択回路３０）によって、選択・変更する例について説明した。

第１の実施形態のように、他方のメモリチップがフラッシュメモリのような書き換え可能な不揮発性半導体メモリであれば、その記憶領域内に、他方のメモリチップの機能の設定情報を記憶させ、要求に応じてその設定情報を書き換えることも可能である。

本発明の第２の実施形態においては、フラッシュメモリチップ２０内の書き換え可能な記憶領域内に、ＳＤＲＡＭチップの機能の設定情報を記憶させ、その設定情報を要求に応じて書き換え、ＳＤＲＡＭチップの機能の設定を変更する例について、説明する。

フラッシュメモリチップ２０において、メモリセルアレイ４６は、実データが書き込まれるメモリ領域と、メモリ領域内の不良セルの置き換えに用いられるリダンダンシ領域の他に、エクステンドブロックやワークエリアブロックと呼ばれる冗長ブロックを有している。エクステンドブロックやワークエリアブロックは、メモリ領域と同様の書き換え可能なメモリ機能を有するが、通常のメモリチップの動作において、データの書き込み及び読み出し等の動作が実行されない領域である。

本実施形態において、フラッシュメモリチップ２０のエクステンドブロックやワークエリアブロックに、ＳＤＲＡＭチップ１０のオプション機能の設定情報が記憶される。そして、フラッシュメモリチップ２０であれば、データの書き換えが可能であるので、ユーザーの要求に応じてその設定を変更することができる。

設定の変更があった際には、メモリチップ１０，２０を制御するためのメモリコントローラ（図示せず）が、冗長ブロック内にデータの入出力を行うことによって、設定情報の変更が実行される。そして、メモリコントローラ（図示せず）が、その設定情報を読み出し、オプションパッド及びワイヤを介して、ＳＤＲＡＭチップ１０にオプション機能の設定を反映させる。これによって、ボンディング工程後のＳＤＲＡＭチップ１０の設定変更に対しても、フレキシブルに対応することができる。尚、メモリコントローラを用いずに、フラッシュメモリチップ２０内のエクステンドブロックやワークエリアブロック内に、さらに、ＳＤＲＡＭチップ１０の設定を変更するためのソフトウェアを記憶させ、それによって、ＳＤＲＡＭチップ１０の機能選択・変更の制御を行ってもよい。

上述のように、エクステンドブロックやワークエリアブロックは、通常ではデータの記憶に用いられない冗長ブロックであるため、これらの領域にＳＤＲＡＭの設定情報を書き込んだとしても、フラッシュメモリチップに要求される記憶容量が小さくなることはない。

また、本実施形態によれば、第１の実施形態のように、フラッシュメモリチップ２０内部に、オプション機能選択回路３０やデコーダ３５のような、ＳＤＲＡＭチップの設定を変更するための制御回路を搭載せずとも良くなる。それゆえ、フラッシュメモリチップ２０のチップサイズを縮小できるとともに、フラッシュメモリチップの生産コストを削減できる。

以上のように、本発明の第２の実施形態によれば、第１の実施形態と同様に、ワイヤボ+ンディング後においても、要求に応じてＭＣＰ装置の仕様を変更でき、半導体装置の生産コストを削減することができる。

３． その他
本発明の例は、半導体装置の生産コストを低減できる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

本発明の実施形態の半導体装置の構造を示す平面図。 図１のＩＩ−ＩＩ線に沿う断面図。 フラッシュメモリチップの内部構成を示すブロック図。

符号の説明

１：ＭＣＰ装置、１０：ＳＤＲＡＭチップ、２０：フラッシュメモリチップ、１００：パッケージ基板、１１，２１：チップパッド、１５，２５：オプションパッド、２７：基板接続用パッド、３０：オプション機能選択回路、３１：スイッチ素子、３５：デコーダ、４０：電源投入回路、４１：パワーオン検知回路、４２：コマンドインターフェイス回路、４３：ステートマシン、４４：昇圧回路、４５：ワード線ドライバ、４６：メモリセルアレイ、４７：センスアンプ、４８：ラッチ回路、６０：ボンディングワイヤ、１０１：基板パッド。

Claims (5)

1. パッケージ基板と、
   前記パッケージ基板上に配置される不揮発性半導体メモリチップと、
   前記不揮発性半導体メモリチップ上に配置され、選択可能な複数の機能を有する揮発性半導体メモリチップとを具備し、
   前記不揮発性半導体メモリチップは、前記揮発性半導体メモリチップを制御するための制御回路を有し、
   前記揮発性半導体メモリチップの選択可能な複数の機能は、前記制御回路に入力された制御信号に基づいて、選択されることを特徴とする半導体装置。
2. 前記制御回路は、前記選択可能な複数の機能のうち少なくとも１つを選択することを特徴とする請求項１に記載の半導体装置。
3. パッケージ基板と、
   前記パッケージ基板上に配置される不揮発性半導体メモリチップと、
   前記不揮発性半導体メモリ上に配置され、選択可能な複数の機能を有する揮発性半導体メモリチップとを具備し、
   前記不揮発性半導体メモリチップは、その記憶領域内に冗長ブロックを有し、
   前記揮発性半導体メモリチップの複数の機能の設定情報が、前記冗長ブロック内に記憶されることによって、前記複数の機能が選択されることを特徴とする半導体装置。
4. 前記冗長ブロック内に、前記設定情報を変更するためのソフトウェアをさらに具備することを特徴とする請求項３に記載の半導体装置。
5. 前記設定情報は、前記選択可能な複数の機能のうち少なくとも１つが設定されることを特徴とする請求項３に記載の半導体装置。

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