JP2017174486A - オプションコード供与回路及びその供与方法 - Google Patents

Abstract

【課題】データ保持を保証するために複数のＲｅＲＡＭセルの少なくとも一つが強度にフォーミング処理されるようにしたオプションコード供与回路及びその供与方法を提供する。
【解決手段】オプションコード供与回路は複数の抵抗変化型メモリセルとコントローラを含む。コントローラは、抵抗変化型メモリセルの少なくとも一つに強度にフォーミング処理を実行させるために制御信号を供給するかどうかを決定する。コントローラは抵抗変化型メモリセルのビット数を決定するために抵抗変化型メモリセルに読み出し処理を実行し、強度にフォーミング処理された強度にフォーミング処理された抵抗変化型メモリのビット数又は強度にフォーミング処理されてない抵抗変化型メモリセルのビット数によってオプションコードが決定される。
【選択図】図５

Description

本発明はオプションコード供与回路及びその供与方法に関する。特に、本発明は抵抗変化型メモリセルを用いたオプションコード供与回路及びその供与方法に関する。

近年、コンシューマエレクトロニクス製品が人々に日常的に使用される不可欠の道具になっている。エレクトロニクス製品には、情報を蓄積するために複数のメモリ装置が組み込まれている。不揮発性情報を蓄積するために、いわゆる抵抗変化型メモリ（ＲｅＲＡＭ）が益々人気になっている。

慣用技術では、ＲｅＲＡＭセルをプログラミング又は消去するには、ＲｅＲＡＭセルにリセット又はセット操作を実行する必要がある。しかし、物理的使用中に、セット又はリセットされたＲｅＲＡＭセルの抵抗値は何らかの理由で変化され得る。即ち、データ保持要件を満たすことができない。特に、オプションコードを供与するためには、データ保持要件が満たされない場合、誤った機能又は誤ったアプリケーションが実行される可能性があり、システムの性能が低下する。従って、ＲｅＲＡＭセルを用いてオプションコードを供与するためにはデータ保持要件を満たすことが重要である。

本発明は、データ保持を保証するために複数のＲｅＲＡＭセルの少なくとも一つが強度にフォーミング処理されるようにしたオプションコード供与回路及びその供与方法を目的とする。

本発明はオプションコード供与回路を提供する。このオプションコード供与回路は複数の抵抗変化型メモリセルとコントローラを含む。前記コントローラは前記抵抗変化型メモリセルに結合される。前記コントローラは、前記抵抗変化型メモリセルの少なくとも一つに強度にフォーミング処理を実行するために制御信号を供給するかどうかを決定する。前記コントローラは、強度にフォーミング処理された前記抵抗変化型メモリセルのビット数を決定するために前記抵抗変化型メモリセルに読み出し処理を実行し、強度にフォーミング処理された前記抵抗変化型メモリのビット数又は強度にフォーミング処理されてない前記抵抗変化型メモリセルのビット数によって前記オプションコードが決定される。

本発明はオプションコード供与方法も提供する。このオプションコード供与方法は、複数の抵抗変化型メモリセルに強度にフォーミング処理を実行するために制御信号を供給すべきかどうかを決定するステップと、前記抵抗変化型メモリセルに読み出し処理を実行して強度にフォーミング処理された前記抵抗変化型メモリセルのビット数を決定するステップと、強度にフォーミング処理された前記抵抗変化型メモリセルのビット数又は強度にフォーミング処理されてない前記抵抗変化型メモリセルのビット数に従ってオプションコードを生成するステップを備える。

上述の記載によれば、オプションコードは強度にフォーミング処理された抵抗変化型メモリセルのビット数を検出することによって生成され、オプションコードは抵抗変化型メモリセルの少なくとも一つに強度にフォーミング処理を実行することによって調整することができる。従って、強度にフォーミング処理された抵抗変化型メモリセルの少なくとも一つの抵抗値を安定値に保持することができ、オプションコードのデータ保持を保証することができる。

本発明の上述した特徴及び利点及びその他の特徴及び利点を解りやすくするために、いくつかの例示的な実施形態が添付図面とともに以下で詳細に説明される。

添付図面は本発明の更なる理解を与えるために本明細書に含まれ、組み込まれ、本明細書の一部を構成する。図面は本発明の実施形態を示し、その説明ととともに本発明の原理を説明する役目を果たしている。

本発明の一実施形態によるオプションコード供与回路のブロック図を示す。 本発明の他の実施形態によるオプションコード供与回路のブロック図を示す。 本発明の一実施形態によるビット数センサの概略図を示す。 本発明の別の実施形態によるオプションコード供与回路のブロック図を示す。 本発明の一実施形態によるオプションコード供与方法のフローチャートを示す。

図１を参照すると、図１は本発明の一実施形態によるオプションコード供与回路のブロック図を示す。オプションコード供与回路１００は複数の抵抗変化型メモリ（ＲｅＲＡＭ）セル１１１〜１１Ｎとコントローラ１２０を含む。ＲｅＲＡＭセル１１１〜１１Ｎはコントローラ１２０に結合される。オプションコードＯＰＣを供与するために、コントローラ１２０は読み出し操作を複数のＲｅＲＡＭセル１１１〜１１Ｎに実行し、セル電流を測定する。ＲｅＲＡＭセル１１１〜１１Ｎが強度にフォーミング処理されると、強度にフォーミング処理されたＲｅＲＡＭセルの抵抗値は極めて小さい値に低下し、あらかじめ設定された閾電流値より大きな高セル電流が強度にフォーミング処理されたＲｅＲＡＭセル１１１〜１１Ｎの少なくとも一つから測定される。その後、オプションコードＯＰＣは強度にフォーミング処理されたＲｅＲＡＭセル１１１〜１１Ｎのビット数により決定される。詳細には、強度にフォーミング処理されたＲｅＲＡＭセルのビット数が偶数、即ち０，２，４，．．．である場合、オプションコードＯＰＣは第１論理値であり、逆に強度にフォーミング処理されたＲｅＲＡＭセルのビット数が奇数、即ち１，３，５，．．．である場合、オプションコードＯＰＣは第２論理値である。一実施形態では、第１論理値は論理値“０”、第２論理値は“１”とし得る。また、別の実施形態では、第１論理値は論理値“１”、第２論理値は“０”とし得る。

他の実施形態では、オプションコードＯＰＣは強度にフォーミング処理されてないＲｅＲＡＭセル１１１〜１１Ｎのビット数により決定される。ＲｅＲＡＭセル１１１〜１１Ｎのどれも強度にフォーミング処理されないと、強度にフォーミング処理されてないＲｅＲＡＭセルの抵抗値は標準の値に維持され、あらかじめ設定された第２の閾電流値より小さいセル電流が強度にフォーミング処理されてないＲｅＲＡＭセル１１１〜１１Ｎの少なくとも一つから測定される。

本実施形態では、どのＲｅＲＡＭセル１１１〜１１Ｎも最初は強度にフォーミング処理されず、強度にフォーミング処理されたＲｅＲＡＭセルのデフォルトビット数は０である。オプションコードＯＰＣは第１の論理値であると決定される。オプションコードＯＰＣを調整するために、コントローラ１２０はＲｅＲＡＭセル１１１〜１１Ｎの少なくとも一つに制御信号を送信してＲｅＲＡＭセル１１１〜１１Ｎの少なくとも一つに強度にフォーミング処理を実行させる。読み出し操作がＲｅＲＡＭセル１１１〜１１Ｎに実行されると、強度にフォーミング処理されたＲｅＲＡＭセルから高セル電流が測定され、強度にフォーミング処理されてない残りのＲｅＲＡＭセルから低セル電流が測定される。強度にフォーミング処理されたＲｅＲＡＭセル１１１〜１１Ｎのビット数が変更され、オプションコードＯＰＣが調整される。ここで、強度にフォーミング処理するとは一度だけの強い書込み処理を実行することであり、オプションコード供与回路１００の良好なデータ保持特性を得ることができる。

実用例では、強度にフォーミング処理されたＲｅＲＡＭセルのデフォルトのビット数は０（偶数）に等しく、オプションコードは論理値“０”（第１の論理値）である。オプションコードＯＰＣを論理値“１”（第２の論理値）に調整するために、コントローラ１２０はＲｅＲＡＭセル１１１に強度にフォーミング処理を実行することができる。ＲｅＲＡＭセル１１１が強度にフォーミング処理された後に、強度にフォーミング処理されたＲｅＲＡＭセル１１１のビット数は１（奇数）になり、論理値“１”のオプションコードが供与される。更に、オプションコードＯＰＣを論理値“０”に再び調整するために、コントローラ１２０は更にＲｅＲＡＭセル１１２に強度にフォーミング処理を実行することができる。ＲｅＲＡＭセル１１１及び１１２の両方が強度にフォーミング処理された後、強度にフォーミング処理されたこれらのＲｅＲＡＭセルのビット数は２（偶数）になり、論理値“０”のオプションコードＯＰＣを供与し得る。

当然のことながら、まだ強度にフォーミング処理されてないＲｅＲＡＭセル１１１〜１１Ｎのうちの１つに強度にフォーミング処理を実行することによってオプションコードＯＰＣを再び調整することができる。すなわち、Ｎ個のＲｅＲＡＭを用いてオプションコードをＮ回調整することができる。

オプションコードＯＰＣを調整するために、コントローラ１２０はＲｅＲＡＭセル１１１〜１１Ｎに連続した順序で強度にフォーミング処理を実行するとは限らない点に注意されたい。例えば、ＲｅＲＡＭセル１１２はＲｅＲＡＭセル１１１の前に強度にフォーミング処理されてもよい。強度なフォーミング処理はそれぞれＲｅＲＡＭセル１１１〜１１Ｎにランダムな順序で実行することができる。

図２を参照すると、図２は本発明の他の実施形態によるオプションコード供与回路のブロック図を示す。オプションコード供与回路２００は、複数のＲｅＲＡＭセル２１１〜２１Ｎと、コントローラ２２０と、ビット数センサ２３０とを含む。コントローラ２２０は複数のＲｅＲＡＭセル２１１〜２１Ｎに結合され、ＲｅＲＡＭセル２１１〜２１Ｎはビット数センサ２３０に結合される。この実施形態では、ビット数センサ２３０は抵抗変化型メモリセル２１１〜２１Ｎの複数の格納データをそれぞれ読み出すためにＲｅＲＡＭセル２１１〜２１Ｎのビットラインに接続された複数の入力端を有する。ビット数センサ２３０は強度にフォーミングされたＲｅＲＡＭセル２１〜２１Ｎのビット数を検出し、抵抗変化型メモリセル２１１〜２１Ｎの格納データに応じたオプションコードＯＰＣを生成することができる。詳しくは、ＲｅＲＡＭセル（例えば、ＲｅＲＡＭセル２１１）が強度にフォーミングされているとき、ＲｅＲＡＭセル２１１の抵抗値は低い値に低下する。読み出し操作が強度にフォーミング処理されたＲｅＲＡＭセル２１１に実行されると、大きな電流が得られ、ＲｅＲＡＭセル２１１の格納データがビット数センサ２３０の入力端の一つに送信される。すなわち、ビット数センサ２３０は強度にフォーミング処理されたＲｅＲＡＭセル２１１〜２１Ｎのビット数を検出することができる。本発明の一実施形態では、ビット数センサ２３０は強度にフォーミング処理されたＲｅＲＡＭセル２１１〜２１Ｎのビット数が奇数か偶数かを検出し、オプションコードを生成する。

他の実施形態では、ビット数センサ２３０は強度にフォーミング処理されてないＲｅＲＡＭセル２１１〜２１Ｎのビット数を検出し、オプションコードＯＰＣを生成する。本発明の別の実施形態では、ビット数センサ２３０は強度にフォーミング処理されてないＲｅＲＡＭセル２１１〜２１Ｎのビット数が奇数か偶数かを検出し、オプションコードＯＰＣを生成する。

図３を参照すると、図３は本発明の一実施形態によるビット数センサの概略図を示す。図３において、ビット数センサ２３０は論理回路であり、この論理回路は論理ゲートを含み、この論理ゲートはＸＯＲゲート３１０とすることができる。ＸＯＲゲート３１０はＲｅＲＡＭセル２１１〜２１Ｎにそれぞれ結合する複数の入力端を有する。ＸＯＲゲート３１０は入力端における論理値“１”の量（数）を検出してオプションコードＯＰＣを生成する。

ここで、本発明の別の実施形態では、論理回路は別の異なるゲート、例えばＸＮＯＲゲートとしてもよいことに注意されたい。また、ＸＮＯＲゲートは直列に結合されたＸＯＲゲートとインバータで実装してもよい。ビット数センサ２３０の論理回路の実装はＸＯＲゲートを用いるものに限定されない。

図４を参照すると、図４は本発明の別の実施形態によるオプションコード供与回路のブロック図を示す。オプションコード供与回路４００は、複数のＲｅＲＡＭセル４１１〜４１Ｎと、複数の冗長ＲｅＲＡＭセル４３１〜４３Ｎと、コントローラ４２０とを含む。コントローラ４２０はＲｅＲＡＭセル４１１〜４１Ｎ及び冗長ＲｅＲＡＭセル４３１〜４３Ｎに結合される。コントローラ４２０はＲｅＲＡＭセル４１１〜４１Ｎ又は冗長ＲｅＲＡＭセル４３１〜４３Ｎを有効化してオプションコードＯＰＣを生成することができる。ＲｅＲＡＭセル４１１〜４１ＮがオプションコードＯＰＣを供与するために使用される場合、冗長ＲｅＲＡＭセル４３１〜４３Ｎはコントローラ４２０により無効化される。逆に、冗長ＲｅＲＡＭセル４３１〜４３ＮがオプションコードＯＰＣを供与するために使用される場合、ＲｅＲＡＭセル４１１〜４１Ｎはコントローラ４２０により無効化される。

詳細には、コントローラ４２０は第１の期間中にオプションコードＯＰＣを供与するために冗長ＲｅＲＡＭセル４３１〜４３Ｎを無効化し、ＲｅＲＡＭセル４１１〜４１Ｎを有効化する。第１の期間中に、コントローラ４２０は強度にフォーミング処理されたＲｅＲＡＭセル４１１〜４１Ｎのビット数に応じたオプションコードＯＰＣを生成する。更に、コントローラ４２０はＲｅＲＡＭセル４１１〜４１Ｎの少なくとも一つを強度にフォーミング処理してオプションコードＯＰＣを調整するためにＲｅＲＡＭセル４１１〜４１Ｎに制御信号を供給する。ＲｅＲＡＭセル４１１〜４１Ｎのすべてが強度にフォーミングされている場合で、オプションコードＯＰＣを更に調整する必要がある場合には、コントローラ４２０は第２の期間中にオプションコードＯＰＣを生成するためにＲｅＲＡＭセル４１１〜４１Ｎを無効化し、冗長ＲｅＲＡＭセル４３１〜４３Ｎを有効化することができる。

更に、ＲｅＲＡＭセル４１１〜４１Ｎの数及び冗長ＲｅＲＡＭセル４３１〜４３Ｎの数は同じにしても異ならせてもよい。そして、チップ上の物理的レイアウトにおいて、ＲｅＲＡＭセル４１１〜４１Ｎと冗長ＲｅＲＡＭセル４３１〜４３Ｎは同じ行又は列に配列してもよい。

本発明のいくつかの実施形態では、オプションコードＯＰＣを供与するために冗長ＲｅＲＡＭセル４３１〜４３Ｎの一つ又は複数のグループを実装してもよい。冗長ＲｅＲＡＭセル４３１〜４３Ｎのグループ及びＲｅＲＡＭセル４１１〜４１Ｎのグループのうちの多くとも１つがコントローラ４２０により有効化され、他のグループは無効化される。

図５を参照すると、図５は本発明の一実施形態によるオプションコード供与方法のフローチャートを示す。ステップＳ５１０において、複数の抵抗変化型メモリセルに強度にフォーミング処理を実行するために制御信号を供給するかどうかが決定される。次に、ステップＳ５２０において、前記抵抗変化型メモリセルに読み出し処理を実行して強度にフォーミング処理された抵抗変化型メモリセルのビット数を決定する。最後に、強度にフォーミング処理された抵抗変化型メモリセルのビット数又は強度にフォーミング処理されない抵抗変化型メモリセルのビット数に従ってオプションコードＯＰＣがステップＳ５３０において生成される。更に、オプションコードＯＰＣはステップＳ５１０〜Ｓ５３０をもう一度実行することによって調整することができ、オプションコードの調整回数は抵抗変化型メモリセルの総数によって決まる。

ステップＳ５１０，Ｓ５２０及びＳ５３０の詳細は上述した実施形態において記述されているので、これ以上ここでは繰り返さない。

オプションコードは特定の機能又はアプリケーションを有効化するために使用し得る。オプションコードのデータ保持が保証されるため、特定の機能又はアプリケーションを正確に活性化することができる。

要するに、本開示は強度にフォーミングされる複数のＲｅＲＡＭセルを提供し、オプションコードは強度にフォーミング処理されるＲｅＲＡＭセルのビット数により決定することができる。強度にフォーミング処理されたＲｅＲＡＭセルは元に戻ることはなく、データ保持要件が満足され、本開示のオプションコード供与装置の用いるシステムの性能を高めることができる。

当業者であれば本発明の範囲又は精神から逸脱することなく本発明の構成に様々な変更や変形を加えることができることは明らかであろう。以上を考慮すると、本発明は、本発明の様々な変更や変形が後記の請求項及びそれらの同等物の範囲に含まれるならば、それらの変更や変形をその範囲に含むことを意図している。

オプションコードを電子装置の一以上の機能を有効化／無効化するために供与することができる。本発明のオプションコード供与回路を使用すれば、オプションコードは強度にフォーミング処理されたＲｅＲＡＭセルにより供与され、オプションコードのデータ保持を保証することができる。

１００：オプションコード供与回路
１１１〜１１Ｎ，２１１〜２１Ｎ，３１１〜３１Ｎ，４１１〜４１Ｎ：抵抗変化型メモリセル
１２０，２２０：コントローラ
ＯＰＣ：オプションコード
２３０：ビット数センサ
３１０：ＸＯＲゲート
４３１〜４３Ｎ：冗長ＲｅＲＡＭセル
Ｓ５１０〜Ｓ５３０：オプションコード供与方法のステップ

Claims (12)

1. 複数の抵抗変化型メモリセルと、
   前記抵抗変化型メモリセルに結合され、前記抵抗変化型メモリセルの少なくとも一つに強度にフォーミング処理を実行するために制御信号を供給するかどうかを決定するコントローラとを備え、
   前記コントローラは強度にフォーミング処理された前記抵抗変化型メモリセルのビット数を決定するために前記抵抗変化型メモリセルに読み出し操作を実行し、強度にフォーミング処理された前記抵抗変化型メモリのビット数又は強度にフォーミング処理されてない前記抵抗変化型メモリセルのビット数によってオプションコードが決定される、
   オプションコード供与回路。
2. 前記強度にフォーミング処理された抵抗変化型メモリセルのビット数が奇数である場合、前記オプションコードは第１の論理値であり、前記強度にフォーミング処理された抵抗変化型メモリセルのビット数が偶数である場合、前記オプションコードは第２の論理値である、請求項１記載のオプションコード供与回路。
3. 前記抵抗変化型メモリセルに結合され、前記抵抗変化型メモリセルの複数の格納データをそれぞれ読み出し、前記格納データに基づいてオプションコードを生成するビット数センサを更に備える、請求項１〜２のいずれかに記載のオプションコード供与回路。
4. 前記ビット数センサは論理回路であり、前記論理回路が前記複数の格納データを論理演算して前記オプションコードを生成する、請求項３記載のオプションコード供与回路。
5. 前記論理回路は、前記複数の格納データをそれぞれ受信する入力端と前記オプションコードを生成する出力端を有するＸＯＲゲートを備える、請求項４記載のオプションコード供与回路。
6. 前記格納データの各々は対応する抵抗変化型メモリセルの抵抗値に基づいて得られる、請求項１〜５のいずれかに記載のオプションコード供与回路。
7. 前記コントローラに結合された、複数の冗長抵抗変化型メモリセルを更に備え、
   前記コントローラは前記抵抗変化型メモリセルを無効化し、前記複数の冗長抵抗変化型メモリセルの少なくとも一つをフォーミング処理して前記オプションコードを更新する、請求項１記載のオプションコード供与回路。
8. 複数の抵抗変化型メモリセルに強度にフォーミング処理を実行するために制御信号を供給するかどうかを決定するステップと、
   前記抵抗変化型メモリセルに読み出し処理を実行して強度にフォーミング処理された前記抵抗変化型メモリセルのビット数を決定するステップと、
   強度にフォーミング処理された前記抵抗変化型メモリセルのビット数又は強度にフォーミング処理されてない前記抵抗変化型メモリセルのビット数に従ってオプションコードを生成するステップと、
   を備える、オプションコード供与方法。
9. 強度にフォーミング処理された前記抵抗変化型メモリセルのビット数に従ってオプションコードを生成するステップは、前記ビット数が奇数である場合、前記オプションコードは第１の論理値であり、前記ビット数が偶数である場合、前記オプションコードは第２の論理値であり、前記第１の論理値は前記第２の論理値と相違する、請求項８記載のオプションコード供与方法。
10. 強度にフォーミング処理された前記抵抗変化型メモリセルのビット数に従ってオプションコードを生成するステップは、前記抵抗変化型メモリセルの複数の格納データをそれぞれ読み出すステップ、及び前記格納データに基づいてオプションコードを生成するステップを備える、請求項８〜９のいずれかに記載のオプションコード供与方法。
11. 前記格納データに基づいてオプションコードを生成するステップは、前記複数の格納データを論理演算して前記オプションコードを生成するステップを備える、請求項１０記載のオプションコード供与方法。
12. 複数の冗長抵抗変化型メモリセルを備えるステップ、及び
    前記抵抗変化型メモリセルを無効化し、前記複数の冗長抵抗変化型メモリセルの少なくとも一つをフォーミング処理して前記オプションコードを更新するステップ、
    を更に備える、請求項８〜１１のいずれかに記載のオプションコード供与方法。