KR101892110B1 - 옵션 코드 공여 회로 및 그 공여 방법 - Google Patents
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Abstract
옵션 코드 공여 회로는, 복수의 저항 변화형 메모리 셀과 콘트롤러를 포함한다. 콘트롤러는 저항 변화형 메모리 셀의 적어도 하나에 강한 포밍 처리를 실행시키기 위해 제어 신호를 공급할지 여부를 결정한다. 콘트롤러는 저항 변화형 메모리 셀의 비트수를 결정하기 위해 저항 변화형 메모리 셀에 독출 처리를 실행하고, 강한 포밍 처리된 저항 변화형 메모리의 비트수 또는 강한 포밍 처리되지 않은 저항 변화형 메모리 셀의 비트수에 의해 옵션 코드가 결정된다.
Description
본 발명은 옵션 코드 공여 회로 및 그 공여 방법에 관한 것이다. 특히, 본 발명은 저항 변화형 메모리 셀을 이용한 옵션 코드 공여 회로 및 그 공여 방법에 관한 것이다.
최근, 컨슈머 일렉트로닉스 제품은 사람들에게 일상적으로 사용되는 불가결한 도구가 되었다. 일렉트로닉스 제품에는, 정보를 축적하기 위해 복수의 메모리 장치가 장착되어 있다. 불휘발성 정보를 축적하기 위해, 이른바 저항 변화형 메모리(ReRAM)가 더욱 인기를 끌고 있다.
관용 기술에 있어서, ReRAM셀을 프로그래밍 또는 소거하기 위해서는, ReRAM셀에 리셋(reset) 또는 세트(set) 조작을 실행할 필요가 있다. 그러나, 물리적 사용 중에 세팅 또는 리셋된 ReRAM셀의 저항값은 어떠한 이유로 변화될 수 있다. 즉, 데이터 홀딩 요건을 충족할 수 없다. 특히, 옵션 코드를 공여(제공)하기 위해서는, 데이터 홀딩 요건이 충족되지 않은 경우, 잘못된 기능 또는 잘못된 어플리케이션이 실행될 가능성이 있고, 시스템의 성능이 저하된다. 따라서, ReRAM셀을 이용하여 옵션 코드를 공여하기 위해서는 데이터 홀딩 요건을 충족하는 것이 중요하다.
본 발명은 데이터 홀딩을 보증하기 위해 복수의 ReRAM셀의 적어도 하나가 강한 포밍 처리되도록 한 옵션 코드 공여 회로 및 그 공여 방법을 목적으로 한다.
본 발명은 옵션 코드 공여 회로를 제공한다. 이 옵션 코드 공여 회로는 복수의 저항 변화형 메모리 셀과 콘트롤러를 포함한다. 상기 콘트롤러는 상기 저항 변화형 메모리 셀에 결합된다. 상기 콘트롤러는 상기 저항 변화형 메모리 셀의 적어도 하나에 강한 포밍 처리를 실행하기 위해 제어 신호를 공급할지 여부를 결정한다. 상기 콘트롤러는, 강한 포밍 처리된 상기 저항 변화형 메모리 셀의 비트수를 결정하기 위해 상기 저항 변화형 메모리 셀에 독출 처리를 실행하고, 강한 포밍 처리된 상기 저항 변화형 메모리의 비트수 또는 강한 포밍 처리되지 않은 상기 저항 변화형 메모리 셀의 비트수에 의해 상기 옵션 코드가 결정된다.
본 발명은 옵션 코드 공여 방법도 제공한다. 이 옵션 코드 공여 방법은, 복수의 저항 변화형 메모리 셀에 강한 포밍 처리를 실행하기 위해 제어 신호를 공급해야 할지 여부를 결정하는 스텝; 상기 저항 변화형 메모리 셀에 독출 처리를 실행하여 강한 포밍 처리된 상기 저항 변화형 메모리 셀의 비트수를 결정하는 스텝; 및 강한 포밍 처리된 상기 저항 변화형 메모리 셀의 비트수 또는 강한 포밍 처리되지 않은 상기 저항 변화형 메모리 셀의 비트수에 따라 옵션 코드를 생성하는 스텝;을 포함한다.
상술한 기재에 의하면, 옵션 코드는 강한 포밍 처리된 저항 변화형 메모리 셀의 비트수를 검출함으로써 생성되고, 옵션 코드는 저항 변화형 메모리 셀의 적어도 하나에 강한 포밍 처리를 실행함으로써 조정할 수 있다. 따라서, 강한 포밍 처리된 저항 변화형 메모리 셀의 적어도 하나의 저항값을 안정값으로 홀딩할 수 있고, 옵션 코드의 데이터 홀딩을 보증할 수 있다.
본 발명의 상술한 특징 및 이점, 그리고 기타 특징 및 이점을 알기 쉽게 하기 위해, 몇개의 예시적인 실시 형태가 첨부 도면과 함께 이하에 상세하게 설명된다.
첨부 도면은 본 발명의 이해를 돕기 위해 본 명세서에 포함되고, 편입되며, 본 명세서의 일부를 구성한다. 도면은 본 발명의 실시 형태를 나타내고, 그 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 본 발명의 일 실시 형태에 의한 옵션 코드 공여 회로의 블록도를 나타낸다.
도 2는 본 발명의 다른 실시 형태에 의한 옵션 코드 공여 회로의 블록도를 나타낸다.
도 3은 본 발명의 일 실시 형태에 의한 비트수 센서의 개략도를 나타낸다.
도 4는 본 발명의 다른 실시 형태에 의한 옵션 코드 공여 회로의 블록도를 나타낸다.
도 5는 본 발명의 일 실시 형태에 의한 옵션 코드 공여 방법의 흐름도를 나타낸다.
도 2는 본 발명의 다른 실시 형태에 의한 옵션 코드 공여 회로의 블록도를 나타낸다.
도 3은 본 발명의 일 실시 형태에 의한 비트수 센서의 개략도를 나타낸다.
도 4는 본 발명의 다른 실시 형태에 의한 옵션 코드 공여 회로의 블록도를 나타낸다.
도 5는 본 발명의 일 실시 형태에 의한 옵션 코드 공여 방법의 흐름도를 나타낸다.
도 1을 참조하면, 도 1은 본 발명의 일 실시 형태에 의한 옵션 코드 공여 회로의 블록도를 나타낸다. 옵션 코드 공여 회로(100)는 복수의 저항 변화형 메모리(ReRAM) 셀(111~11N)과, 콘트롤러(120)를 포함한다. ReRAM셀(111~11N)은 콘트롤러(120)에 결합된다. 옵션 코드(OPC)를 공여하기 위해, 콘트롤러(120)는 독출 조작을 복수의 ReRAM셀(111~11N)에 실행하고, 셀 전류를 측정한다. ReRAM셀(111~11N)이 강한 포밍 처리되면, 강한(또는 강도) 포밍(forming) 처리된 ReRAM셀의 저항값은 극히 작은 값으로 저하되고, 미리 설정된 임계 전류값 보다 큰 높은 셀 전류가 강한 포밍 처리된 ReRAM셀(111~11N)의 적어도 하나로부터 측정된다. 그 후, 옵션 코드(OPC)는 강한 포밍 처리된 ReRAM셀(111~11N)의 비트수에 의해 결정된다. 상세하게는, 강한 포밍 처리된 ReRAM셀의 비트수가 짝수, 즉 0, 2, 4,...인 경우, 옵션 코드(OPC)는 제1 논리값이고, 반대로 강한 포밍 처리된 ReRAM셀의 비트수가 홀수, 즉 1, 3, 5,...인 경우, 옵션 코드(OPC)는 제2 논리값이다. 일 실시 형태에 있어서, 제1 논리값은 논리값 “0”, 제2 논리값은 “1”로 할 수 있다. 또한, 다른 실시 형태에 있어서, 제1 논리값은 논리값 “1”, 제2 논리값은 “0”으로 할 수 있다.
다른 실시 형태에 있어서, 옵션 코드(OPC)는 강한 포밍 처리되지 않은 ReRAM셀(111~11N)의 비트수에 의해 결정된다. ReRAM셀(111~11N)이 모두 강한 포밍 처리되지 않으면, 강한 포밍 처리되지 않은 ReRAM셀의 저항값은 표준값으로 유지되고, 미리 설정된 제2의 임계 전류값 보다 작은 셀 전류가 강한 포밍 처리되지 않은 ReRAM셀(111~11N)의 적어도 하나로부터 측정된다.
본 실시 형태에 있어서, 어떤 ReRAM셀(111~11N)도 처음에는 강한 포밍 처리되지 않으며, 강한 포밍 처리된 ReRAM셀의 디폴트 비트수는 0이다. 옵션 코드(OPC)는 제1의 논리값으로 결정된다. 옵션 코드(OPC)를 조정하기 위해, 콘트롤러(120)는 ReRAM셀(111~11N)의 적어도 하나에 제어 신호를 송신하여 ReRAM셀(111~11N)의 적어도 하나에 강한 포밍 처리를 실행시킨다. 독출 조작이 ReRAM셀(111~11N)에 실행되면, 강한 포밍 처리된 ReRAM셀로부터 높은 셀 전류가 측정되고, 강한 포밍 처리되지 않은 나머지 ReRAM셀로부터 낮은 셀 전류가 측정된다. 강한 포밍 처리된 ReRAM셀(111~11N)의 비트수가 변경되고, 옵션 코드(OPC)가 조정된다. 여기서, 강한 포밍 처리한다는 것은, 단 한번의 강한 기입 처리를 실행하는 것이고, 옵션 코드 공여 회로(100)의 양호한 데이터 홀딩 특성을 얻을 수 있다.
실용예에서는, 강한 포밍 처리된 ReRAM셀의 디폴트의 비트수는 0(짝수)과 같고, 옵션 코드는 논리값 “0”(제1의 논리값)이다. 옵션 코드(OPC)를 논리값 “1”(제2의 논리값)로 조정하기 위해, 콘트롤러(120)는 ReRAM셀(111)에 강한 포밍 처리를 실행할 수 있다. ReRAM셀(111)이 강한 포밍 처리된 후에, 강한 포밍 처리된 ReRAM셀(111)의 비트수는 1(홀수)이 되고, 논리값 “1”의 옵션 코드가 공여된다. 또한, 옵션 코드(OPC)를 논리값 “0”으로 다시 조정하기 위해, 콘트롤러(120)는 ReRAM셀(112)에 더 강한 포밍 처리를 실행할 수 있다. ReRAM셀(111 및 112)이 모두 강한 포밍 처리된 후, 강한 포밍 처리된 이러한 ReRAM셀의 비트수는 2(짝수)가 되고, 논리값 “0”의 옵션 코드(OPC)를 공여할 수 있다.
물론, 아직 강한 포밍 처리되지 않은 ReRAM셀(111~11N) 중 하나에 강한 포밍 처리를 실행함으로써 옵션 코드(OPC)를 다시 조정할 수 있다. 즉, N개의 ReRAM를 이용하여 옵션 코드를 N회 조정할 수 있다.
옵션 코드(OPC)를 조정하기 위해, 콘트롤러(120)는 ReRAM셀(111~11N)에 연속적인 순서로 강한 포밍 처리를 실행하는 것은 아니라는 점에 주의하여야 한다. 예컨대, ReRAM셀(112)은 ReRAM셀(111) 전에 강한 포밍 처리되어도 무방하다. 강한 포밍 처리는 각각 ReRAM셀(111~11N)에 랜덤한 순서로 실행할 수 있다.
도 2를 참조하면, 도 2는 본 발명의 다른 실시 형태에 의한 옵션 코드 공여 회로의 블록도를 나타낸다. 옵션 코드 공여 회로(200)는 복수의 ReRAM셀(211~21N), 콘트롤러(220), 및 비트수 센서(230)를 포함한다. 콘트롤러(220)는 복수의 ReRAM셀(211~21N)에 결합되고, ReRAM셀(211~21N)은 비트수 센서(230)에 결합된다. 이 실시 형태에 있어서, 비트수 센서(230)는 저항 변화형 메모리 셀(211~21N)의 복수의 입력 데이터를 각각 독출하기 위해 ReRAM셀(211~21N)의 비트 라인에 접속된 복수의 입력단을 갖는다. 비트수 센서(230)는 강한 포밍된 ReRAM셀(21~21N)의 비트수를 검출하고, 저항 변화형 메모리 셀(211~21N)의 입력 데이터에 따른 옵션 코드(OPC)를 생성할 수 있다. 상세하게는, ReRAM셀(예컨대, ReRAM셀(211))이 강한 포밍되어 있을 때, ReRAM셀(211)의 저항값은 낮은 값으로 저하된다. 독출 조작이 강한 포밍 처리된 ReRAM셀(211)에 실행되면, 큰 전류가 얻어지고, ReRAM셀(211)의 입력 데이터가 비트수 센서(230)의 입력단의 하나로 송신된다. 즉, 비트수 센서(230)는 강한 포밍 처리된 ReRAM셀(211~21N)의 비트수를 검출할 수 있다. 본 발명의 일 실시 형태에 있어서, 비트수 센서(230)는 강한 포밍 처리된 ReRAM셀(211~21N)의 비트수가 홀수인지 짝수인지를 검출하고, 옵션 코드를 생성한다.
다른 실시 형태에 있어서, 비트수 센서(230)는 강한 포밍 처리되지 않은 ReRAM셀(211~21N)의 비트수를 검출하고, 옵션 코드(OPC)를 생성한다. 본 발명의 다른 실시 형태에 있어서, 비트수 센서(230)는 강한 포밍 처리되지 않은 ReRAM셀(211~21N)의 비트수가 홀수인지 짝수인지를 검출하고, 옵션 코드(OPC)를 생성한다.
도 3을 참조하면, 도 3은 본 발명의 일 실시 형태에 의한 비트수 센서의 개략도를 나타낸다. 도 3에 있어서, 비트수 센서(230)는 논리 회로이고, 이 논리 회로는 논리 게이트를 포함하며, 이 논리 게이트는 XOR 게이트(310)로 할 수 있다. XOR 게이트(310)는 ReRAM셀(211~21N)에 각각 결합하는 복수의 입력단을 갖는다. XOR 게이트(310)는 입력단에서의 논리값 “1”의 개수를 검출하여 옵션 코드(OPC)를 생성한다.
여기서, 본 발명의 다른 실시 형태에 있어서, 논리 회로는 별도의 다른 게이트, 예컨대 XNOR 게이트로 할 수도 있음에 주의해야 한다. 또한, XNOR 게이트는 직렬로 결합된 XOR 게이트와 인버터로 실장할 수도 있다. 비트수 센서(230)의 논리 회로의 실장은 XOR 게이트를 이용하는 것에 한정되지 않는다.
도 4를 참조하면, 도 4는 본 발명의 다른 실시 형태에 의한 옵션 코드 공여 회로의 블록도를 나타낸다. 옵션 코드 공여 회로(400)는 복수의 ReRAM셀(411~41N), 복수의 리던던시 ReRAM셀(431~43N), 및 콘트롤러(420)를 포함한다. 콘트롤러(420)는 ReRAM셀(411~41N) 및 리던던시 ReRAM셀(431~43N)에 결합된다. 콘트롤러(420)는 ReRAM셀(411~41N) 또는 리던던시 ReRAM셀(431~43N)을 유효화하여 옵션 코드(OPC)를 생성할 수 있다. ReRAM셀(411~41N)이 옵션 코드(OPC)를 공여하기 위해 사용되는 경우, 리던던시 ReRAM셀(431~43N)은 콘트롤러(420)에 의해 무효화된다. 반대로, 리던던시 ReRAM셀(431~43N)이 옵션 코드(OPC)를 공여하기 위해 사용되는 경우, ReRAM셀(411~41N)은 콘트롤러(420)에 의해 무효화된다.
상세하게는, 콘트롤러(420)는 제1의 기간 중에 옵션 코드(OPC)를 공여하기 위해 리던던시 ReRAM셀(431~43N)을 무효화하고, ReRAM셀(411~41N)을 유효화한다. 제1의 기간 중에, 콘트롤러(420)는 강한 포밍 처리된 ReRAM셀(411~41N)의 비트수에 따른 옵션 코드(OPC)를 생성한다. 또한, 콘트롤러(420)는 ReRAM셀(411~41N)의 적어도 하나를 강한 포밍 처리하여 옵션 코드(OPC)를 조정하기 위해 ReRAM셀(411~41N)에 제어 신호를 공급한다. ReRAM셀(411~41N)이 모두 강한 포밍되어 있는 경우, 옵션 코드(OPC)를 더 조정할 필요가 있는 경우에는, 콘트롤러(420)는 제2의 기간 중에 옵션 코드(OPC)를 생성하기 위해 ReRAM셀(411~41N)을 무효화하고, 리던던시 ReRAM셀(431~43N)을 유효화할 수 있다.
또한, ReRAM셀(411~41N)의 수 및 리던던시 ReRAM셀(431~43N)의 수는 같게 할 수도 있고, 다르게 할 수도 있다. 그리고, 칩 상의 물리적 레이아웃에 있어서, ReRAM셀(411~41N)과 리던던시 ReRAM셀(431~43N)은 동일한 행 또는 열에 배열할 수도 있다.
본 발명의 몇몇 실시 형태에 있어서, 옵션 코드(OPC)를 공여하기 위해 리던던시 ReRAM셀(431~43N)의 하나 또는 복수의 그룹을 실장할 수도 있다. 리던던시 ReRAM셀(431~43N)의 그룹 및 ReRAM셀(411~41N)의 그룹 중 많아야 하나가 콘트롤러(420)에 의해 유효화되고, 다른 그룹은 무효화된다.
도 5를 참조하면, 도 5는 본 발명의 일 실시 형태에 의한 옵션 코드 공여 방법의 흐름도를 나타낸다. 스텝 S510에 있어서, 복수의 저항 변화형 메모리 셀에 강한 포밍 처리를 실행하기 위해 제어 신호를 공급할지 여부가 결정된다. 이어서, 스텝 S520에 있어서, 상기 저항 변화형 메모리 셀에 독출 처리를 실행하여 강한 포밍 처리된 저항 변화형 메모리 셀의 비트수를 결정한다. 마지막으로, 강한 포밍 처리된 저항 변화형 메모리 셀의 비트수 또는 강한 포밍 처리되지 않은 저항 변화형 메모리 셀의 비트수에 따라 옵션 코드(OPC)가 스텝 S530에서 생성된다. 또한, 옵션 코드(OPC)는 스텝 S510~S530을 한번 더 실행함으로써 조정할 수 있고, 옵션 코드의 조정 회수는 저항 변화형 메모리 셀의 총수에 의해 정해진다.
스텝 S510, S520 및 S530의 상세는 상술한 실시 형태에서 기술되어 있으므로, 더 이상 여기서는 반복하지 않는다.
옵션 코드는 특정의 기능 또는 어플리케이션을 유효화하기 위해 사용할 수 있다. 옵션 코드의 데이터 홀딩이 보증되기 때문에, 특정의 기능 또는 어플리케이션을 정확하게 활성화할 수 있다.
요컨데, 본 개시는 강한 포밍되는 복수의 ReRAM셀을 제공하고, 옵션 코드는 강한 포밍 처리되는 ReRAM셀의 비트수에 의해 결정할 수 있다. 강한 포밍 처리된 ReRAM셀은 원래로 되돌아가는 일은 없으며, 데이터 홀딩 요건이 만족되어 본 개시된 옵션 코드 공여 장치가 이용하는 시스템의 성능을 높일 수 있다.
당업자라면 본 발명의 범위 또는 정신으로부터 벗어나지 않고 본 발명의 구성에 다양한 변경이나 변형을 가할 수 있음은 명백하다. 이상을 고려하면, 본 발명은, 본 발명의 다양한 변경이나 변형이 후술하는 청구항 및 그 동등물의 범위에 포함된다면, 그러한 변경이나 변형을 그 범위에 포함하는 것을 의도하고 있다.
본 발명의 옵션 코드 공여 회로를 사용하면, 옵션 코드는 강한 포밍 처리된 ReRAM셀에 의해 공여되고, 옵션 코드의 데이터 홀딩을 보증할 수 있다.
100: 옵션 코드 공여 회로
111~11N, 211~21N, 311~31N, 411~41N: 저항 변화형 메모리 셀
120, 220: 콘트롤러
OPC: 옵션 코드
230: 비트수 센서
310: XOR 게이트
431~43N: 리던던시 ReRAM셀
S510~S530: 옵션 코드 공여 방법의 스텝
111~11N, 211~21N, 311~31N, 411~41N: 저항 변화형 메모리 셀
120, 220: 콘트롤러
OPC: 옵션 코드
230: 비트수 센서
310: XOR 게이트
431~43N: 리던던시 ReRAM셀
S510~S530: 옵션 코드 공여 방법의 스텝
Claims (12)
- 복수의 저항 변화형 메모리 셀;
상기 저항 변화형 메모리 셀에 결합되고, 상기 저항 변화형 메모리 셀의 적어도 하나에 강한 포밍 처리를 실행하기 위해 제어 신호를 공급할지 여부를 결정하는 콘트롤러를 포함하고,
상기 콘트롤러는 강한 포밍 처리된 상기 저항 변화형 메모리 셀의 비트수를 결정하기 위해 상기 저항 변화형 메모리 셀에 독출 조작을 실행하고, 강한 포밍 처리된 상기 저항 변화형 메모리 셀의 비트수 또는 강한 포밍 처리되지 않은 상기 저항 변화형 메모리 셀의 비트수에 의해 옵션 코드가 결정되는 옵션 코드 공여 회로. - 청구항 1에 있어서,
상기 강한 포밍 처리된 저항 변화형 메모리 셀의 비트수가 홀수인 경우, 상기 옵션 코드는 제1의 논리값이고, 상기 강한 포밍 처리된 저항 변화형 메모리 셀의 비트수가 짝수인 경우, 상기 옵션 코드는 제2의 논리값인 옵션 코드 공여 회로. - 청구항 1 또는 2에 있어서,
상기 저항 변화형 메모리 셀에 결합되고, 상기 저항 변화형 메모리 셀의 복수의 입력 데이터를 각각 독출하고, 상기 입력 데이터에 기초하여 옵션 코드를 생성하는 비트수 센서를 더 포함하는 옵션 코드 공여 회로. - 청구항 3에 있어서,
상기 비트수 센서는 논리 회로이고, 상기 논리 회로가 상기 복수의 입력 데이터를 논리 연산하여 상기 옵션 코드를 생성하는 옵션 코드 공여 회로. - 청구항 4에 있어서,
상기 논리 회로는 상기 복수의 입력 데이터를 각각 수신하는 입력단과 상기 옵션 코드를 생성하는 출력단을 갖는 XOR 게이트를 포함하는 옵션 코드 공여 회로. - 청구항 3에 있어서,
상기 입력 데이터 각각은 대응하는 저항 변화형 메모리 셀의 저항값에 기초하여 얻어지는 옵션 코드 공여 회로. - 청구항 1에 있어서,
상기 콘트롤러에 결합된 복수의 리던던시 저항 변화형 메모리 셀을 더 포함하고,
상기 콘트롤러는 상기 저항 변화형 메모리 셀을 무효화하고, 상기 옵션 코드를 갱신하지 않거나 상기 복수의 리던던시 저항 변화형 메모리 셀의 적어도 하나에 대한 강한 포밍 처리를 실행하는 제어 신호를 제공할지를 결정하는, 옵션 코드 공여 회로. - 복수의 저항 변화형 메모리 셀에 강한 포밍 처리를 실행하기 위해 제어 신호를 공급할지 여부를 결정하는 스텝;
상기 저항 변화형 메모리 셀에 독출 처리를 실행하여 강한 포밍 처리된 상기 저항 변화형 메모리 셀의 비트수를 결정하는 스텝; 및
강한 포밍 처리된 상기 저항 변화형 메모리 셀의 비트수 또는 강한 포밍 처리되지 않은 상기 저항 변화형 메모리 셀의 비트수에 따라 옵션 코드를 생성하는 스텝;을 포함하는 옵션 코드 공여 방법. - 청구항 8에 있어서,
강한 포밍 처리된 상기 저항 변화형 메모리 셀의 비트수에 따라 옵션 코드를 생성하는 스텝은, 상기 비트수가 홀수인 경우, 상기 옵션 코드를 제1의 논리값으로 하고, 상기 비트수가 짝수인 경우, 상기 옵션 코드를 제2의 논리값으로 하며, 상기 제1의 논리값은 상기 제2의 논리값과 서로 다른 옵션 코드 공여 방법. - 청구항 8 또는 9에 있어서,
강한 포밍 처리된 상기 저항 변화형 메모리 셀의 비트수에 따라 옵션 코드를 생성하는 스텝은, 상기 저항 변화형 메모리 셀의 복수의 입력 데이터를 각각 독출하는 스텝, 및 상기 입력 데이터에 기초하여 옵션 코드를 생성하는 스텝을 포함하는 옵션 코드 공여 방법. - 청구항 10에 있어서,
상기 입력 데이터에 기초하여 옵션 코드를 생성하는 스텝은, 상기 복수의 입력 데이터를 논리 연산하여 상기 옵션 코드를 생성하는 스텝을 포함하는 옵션 코드 공여 방법. - 청구항 8에 있어서,
복수의 리던던시 저항 변화형 메모리 셀을 포함하는 스텝; 및
상기 저항 변화형 메모리 셀을 무효화하고, 상기 옵션 코드를 갱신하지 않거나 상기 복수의 리던던시 저항 변화형 메모리 셀의 적어도 하나에 대한 강한 포밍 처리를 실행하는 제어 신호를 제공할지를 결정하는 스텝;을 더 포함하는 옵션 코드 공여 방법.
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080244370A1 (en) | 2007-03-30 | 2008-10-02 | Chung Hon Lam | Multi-bit memory error detection and correction system and method |
US20120182783A1 (en) | 2011-01-14 | 2012-07-19 | Numonyx B.V. | Programming an array of resistance random access memory cells using unipolar pulses |
US20140025907A1 (en) | 2012-07-18 | 2014-01-23 | Sony Corporation | Storage control apparatus, storage apparatus, and processing methods thereof |
US20140032871A1 (en) | 2012-07-27 | 2014-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tracking mechanism for writing to a memory cell |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4546456A (en) * | 1983-06-08 | 1985-10-08 | Trw Inc. | Read-only memory construction and related method |
JPH04283498A (ja) | 1991-03-12 | 1992-10-08 | Mitsubishi Electric Corp | 書換え可能型オプション機能設定回路 |
JPH11338765A (ja) | 1998-05-28 | 1999-12-10 | Nec Corp | アドレス変換回路および半導体記憶装置 |
US6975238B2 (en) * | 2003-10-01 | 2005-12-13 | Infineon Technologies Ag | System and method for automatically-detecting soft errors in latches of an integrated circuit |
US8112618B2 (en) * | 2004-04-08 | 2012-02-07 | Texas Instruments Incorporated | Less-secure processors, integrated circuits, wireless communications apparatus, methods and processes of making |
WO2006009069A1 (ja) * | 2004-07-21 | 2006-01-26 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置、書き換え処理方法およびプログラム |
JP4646608B2 (ja) | 2004-11-26 | 2011-03-09 | パナソニック株式会社 | 半導体記憶装置 |
KR100773398B1 (ko) * | 2005-12-14 | 2007-11-05 | 삼성전자주식회사 | 오티피 셀 어레이를 구비한 상 변화 메모리 장치 |
KR100809325B1 (ko) * | 2006-03-15 | 2008-03-06 | 삼성전자주식회사 | 상변화 메모리 장치 |
US7388771B2 (en) | 2006-10-24 | 2008-06-17 | Macronix International Co., Ltd. | Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states |
KR100868105B1 (ko) | 2006-12-13 | 2008-11-11 | 삼성전자주식회사 | 저항 메모리 장치 |
US7760545B2 (en) * | 2006-12-26 | 2010-07-20 | Elpida Memory, Inc. | Semiconductor memory device and programming method thereof |
KR100898673B1 (ko) | 2007-08-08 | 2009-05-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 동작 방법 |
KR20090026580A (ko) * | 2007-09-10 | 2009-03-13 | 삼성전자주식회사 | 저항 메모리 소자 및 그 형성방법 |
JP2009134828A (ja) | 2007-11-30 | 2009-06-18 | Toshiba Corp | 半導体装置 |
US8275927B2 (en) * | 2007-12-31 | 2012-09-25 | Sandisk 3D Llc | Storage sub-system for a computer comprising write-once memory devices and write-many memory devices and related method |
KR101517185B1 (ko) | 2008-04-15 | 2015-05-04 | 삼성전자주식회사 | 메모리 시스템 및 그것의 동작 방법 |
US8062918B2 (en) * | 2008-05-01 | 2011-11-22 | Intermolecular, Inc. | Surface treatment to improve resistive-switching characteristics |
US20100106953A1 (en) * | 2008-10-23 | 2010-04-29 | Horizon Semiconductors Ltd. | Method for patching rom boot code |
JP2012511789A (ja) | 2008-12-09 | 2012-05-24 | ラムバス・インコーポレーテッド | 並行且つパイプライン化されたメモリ動作用の不揮発性メモリデバイス |
JP2011066363A (ja) | 2009-09-18 | 2011-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
KR20110102734A (ko) * | 2010-03-11 | 2011-09-19 | 삼성전자주식회사 | 오티피 록 비트 레지스터를 구비한 불휘발성 반도체 메모리 장치 |
JP2012038371A (ja) | 2010-08-04 | 2012-02-23 | Toshiba Corp | 半導体記憶装置 |
US8982647B2 (en) * | 2012-11-14 | 2015-03-17 | Crossbar, Inc. | Resistive random access memory equalization and sensing |
KR101431215B1 (ko) | 2012-12-04 | 2014-08-19 | 성균관대학교산학협력단 | 반도체 메모리 장치, 리프레쉬 방법 및 시스템 |
JP6149598B2 (ja) | 2013-08-19 | 2017-06-21 | ソニー株式会社 | 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法 |
JP2015064918A (ja) | 2013-09-25 | 2015-04-09 | マイクロン テクノロジー, インク. | 半導体装置及びその書き込み方法 |
US9153343B2 (en) * | 2013-11-13 | 2015-10-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device having RRAM-based non-volatile storage array |
US9243321B2 (en) * | 2013-12-30 | 2016-01-26 | Intermolecular, Inc. | Ternary metal nitride formation by annealing constituent layers |
US9483339B2 (en) * | 2014-06-27 | 2016-11-01 | Sandisk Technologies Llc | Systems and methods for fast bit error rate estimation |
US9495285B2 (en) * | 2014-09-16 | 2016-11-15 | Integrated Device Technology, Inc. | Initiating operation of a timing device using a read only memory (ROM) or a one time programmable non volatile memory (OTP NVM) |
-
2016
- 2016-03-23 US US15/077,916 patent/US10579290B2/en active Active
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080244370A1 (en) | 2007-03-30 | 2008-10-02 | Chung Hon Lam | Multi-bit memory error detection and correction system and method |
US20120182783A1 (en) | 2011-01-14 | 2012-07-19 | Numonyx B.V. | Programming an array of resistance random access memory cells using unipolar pulses |
US20140025907A1 (en) | 2012-07-18 | 2014-01-23 | Sony Corporation | Storage control apparatus, storage apparatus, and processing methods thereof |
US20140032871A1 (en) | 2012-07-27 | 2014-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tracking mechanism for writing to a memory cell |
Also Published As
Publication number | Publication date |
---|---|
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