CN105097047A - 存储器、存储阵列的检测电路及方法 - Google Patents

Abstract

一种存储器、存储阵列的检测电路及方法，所述存储阵列包括呈阵列排布的待测存储单元，所述待测存储单元被编程前后的等效阻抗不相等。所述存储阵列的检测电路包括：N个检测单元，N为整数且N≥3；所述检测单元包括电压比较器，所述电压比较器的第一输入端适于输入基准电压，N个电压比较器的第二输入端相连并作为测试端，所述电压比较器的输出端适于输出二进制数据。本发明技术方案提供的存储器、存储阵列的检测电路及方法，能够提高检测所述存储阵列的速度，节省检测时间，降低检测成本。

Description

存储器、存储阵列的检测电路及方法

技术领域

本发明涉及存储器技术领域，特别涉及一种存储器、存储阵列的检测电路及方法。

背景技术

存储器(Memory)是计算机系统中的记忆设备，用来存放程序和数据。计算机中的全部信息，包括输入的原始数据、计算机程序、中间运行结果以及最终运行结果都保存在存储器中，存储器根据控制器指定的位置存入和取出信息。作为存储器的核心组成部分，存储阵列由大量的存储单元构成，每个存储单元能存放1位二进制数据0或1。

为了提高存储器的可靠性，在存储器的制造过程中，需要对形成的存储阵列进行各项检测。检测存储阵列中每个存储单元的可编程性是对存储阵列进行的一项重要检测，存储单元的可编程性是指存储单元能被写入数据。现有技术中，检测存储阵列中每个存储单元的可编程性时，通常是先往存储阵列中的所有存储单元写入数据，然后对所有存储单元逐个进行读取。若从存储单元读出的数据与对其写入的数据相同，那么该存储单元是可编程的，即该存储单元能被写入数据；反之，若从存储单元读出的数据与对其写入的数据不同，那么该存储单元是不可编程的，即该存储单元不能被写入数据。通过统计不能被写入数据的存储单元的数量，可以获得存储阵列中失效的存储单元的数量。

采用现有的方法检测存储阵列中每个存储单元的可编程性时，读取存储阵列所耗费的时间与存储阵列的容量成1:1的正比关系。而存储阵列的容量通常至少为几千字节，因此，采用现有的方法检测存储阵列中每个存储单元的可编程性耗费的时间很长。

发明内容

本发明解决的是检测存储阵列时耗费时间长的问题。

为解决上述问题，本发明提供一种存储阵列的检测电路，所述存储阵列包括呈阵列排布的待测存储单元，所述待测存储单元被编程前后的等效阻抗不相等；所述存储阵列的检测电路包括：

N个检测单元，N为整数且N≥3；

所述检测单元包括电压比较器，所述电压比较器的第一输入端适于输入基准电压，N个电压比较器的第二输入端相连并作为测试端，所述电压比较器的输出端适于输出二进制数据；

输入第n个电压比较器的基准电压的电压值根据

$\left\{\begin{array}{c}{V}_n<R_n\&times;i,n=1\\ R_{n-1}\&times;i<V_n<R_n\&times;i,1<n\&le;N\end{array}\right.$ 或者 $\left\{\begin{array}{c}{R}_n\&times;i<V_n<R_{n+1}\&times;i,1\&le;n<N\\ V_n>R_n\&times;i,n=N\end{array}\right.$ 确定，其中，V_n为输

入第n个电压比较器的基准电压的电压值，R_n为(N-n)个所述待测存储单元被编程前的等效阻抗与(n-1)个所述待测存储单元被编程后的等效阻抗并联的阻抗值，i为预先设定的检测电流的电流值。

可选的，所述检测单元还包括适于提供所述基准电压的基准电压产生单元。

可选的，所述基准电压产生单元包括阻抗单元；

所述阻抗单元的一端适于输入参考电位，所述阻抗单元的另一端适于输入基准电流并提供所述基准电压，所述阻抗单元的等效阻抗与所述基准电流的乘积减去所述参考电位等于所述基准电压。

可选的，所述基准电流的电流值与所述检测电流的电流值相等；

所述阻抗单元包括子阻抗单元以及(N-1)个结构与所述待测存储单元相同的基准存储单元，所述子阻抗单元与(N-1)个基准存储单元并联，并联的一端作为所述阻抗单元的一端，并联的另一端作为所述阻抗单元的另一端；

其中，第n个阻抗单元的(N-1)个基准存储单元中，(N-n)个基准存储单元未被编程，(n-1)个基准存储单元已被编程。

可选的，所述子阻抗单元包括第一电阻，所述第一电阻的两端作为所述子阻抗单元与所述(N-1)个基准存储单元并联的连接端。

可选的，所述子阻抗单元包括第二电阻和开关晶体管；

所述第二电阻的一端连接所述开关晶体管的漏极，所述开关晶体管的栅极适于输入控制电压，所述第二电阻的另一端和所述开关晶体管的源极作为所述子阻抗单元与所述(N-1)个基准存储单元并联的连接端。

基于上述存储阵列的检测电路，本发明还提供一种存储阵列的检测方法，包括：

对所述存储阵列中的待测存储单元进行编程；

执行分组检测步骤，以获得(N-1)个待测存储单元中不能被写入数据的存储单元的数量；

重复执行所述分组检测步骤，以获得所述存储阵列中不能被写入数据的存储单元的数量；

其中，所述分组检测步骤包括：

从所述存储阵列中选取(N-1)个待测存储单元进行并联，将所述(N-1)个待测存储单元并联的一端接地、并联的另一端连接所述测试端；

施加所述检测电流至所述测试端，施加所述基准电压至所述电压比较器的第二输入端；

根据所述N个电压比较器输出的二进制数据获得所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量。

基于上述存储阵列的检测电路，本发明还提供另一种存储阵列的检测方法，包括：

对所述存储阵列中的待测存储单元进行编程；

执行分组检测步骤，以获得(N-1)个待测存储单元中不能被写入数据的存储单元的数量；

重复执行所述分组检测步骤，以获得所述存储阵列中不能被写入数据的存储单元的数量；

其中，所述分组检测步骤包括：

从所述存储阵列中选取(N-1)个待测存储单元进行并联，将所述(N-1)个待测存储单元并联的一端接地、并联的另一端连接所述测试端；

施加所述检测电流至所述测试端，施加所述基准电流至所述阻抗单元的另一端；

根据所述N个电压比较器输出的二进制数据获得所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量。

基于上述存储阵列的检测电路，本发明还提供一种存储器，包括存储阵列，所述存储阵列包括呈阵列排布的待测存储单元，所述待测存储单元被编程前后的等效阻抗不相等；所述存储器还包括上述存储阵列的检测电路。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的存储阵列的检测电路及方法，根据待测存储单元被编程前后的等效阻抗不相等，对存储阵列写入数据后，每次将(N-1)个待测存储单元并联在一起同时检测。所述(N-1)个待测存储单元的等效阻抗，随其包含的不能被写入数据的存储单元的数量变化。通过设置N个检测单元，将所述(N-1)个待测存储单元的等效阻抗转换为电压，再与N个不同的基准电压进行比较。根据N个检测单元输出的二进制数据中“0”或“1”的数量，获得所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量。与现有技术中逐个读取编程后的存储单元的检测方法相比，本发明技术方案每次可同时检测(N-1)个待测存储单元，提高了检测速度，节省了检测时间，降低了检测成本。

本发明的可选方案中，所述存储阵列的检测电路还包括适于提供所述基准电压的基准电压产生单元。通过设置所述基准电压产生单元，无需外部检测设备同时提供所述N个不同的基准电压，减小了对外部检测设备的依赖性，进一步降低了检测成本。

本发明的可选方案中，所述基准电压产生单元包括阻抗单元，所述阻抗单元包括子阻抗单元以及(N-1)个结构与所述待测存储单元相同的基准存储单元。由于所述基准存储单元的结构与所述待测存储单元的结构相同，其等效阻抗与所述待测存储单元的等效阻抗相同。因此，通过所述阻抗单元产生的基准电压，能够随所述待测存储单元的等效阻抗变化而进行变化，测试不同芯片上的存储阵列时，不必再重新确定所述基准电压，提高了检测精度，进一步节省了检测时间。

本发明的可选方案中，所述子阻抗单元包括第一电阻。通过设置所述第一电阻，产生所述基准电压与所述(N-1)个待测存储单元对应的电压之间的误差电压。所述第一电阻的结构简单，节省了所述存储阵列的检测电路的面积。

本发明的可选方案中，所述子阻抗单元包括第二电阻和开关晶体管，所述子阻抗单元的结构与所述待测存储单元的结构相同，方便对所述存储阵列的检测电路进行布局。

附图说明

图1是本发明实施例提供的一种存储阵列的检测电路的结构示意图；

图2是本发明实施例提供的另一种存储阵列的检测电路的结构示意图；

图3是本发明实施例提供的另一种存储阵列的检测电路的结构示意图；

图4是本发明实施例提供的另一种存储阵列的检测电路的结构示意图；

图5是本发明实施例提供的电熔丝存储阵列的检测电路的结构示意图。

具体实施方式

正如背景技术中所描述的，现有技术中检测存储单元的可编程性时，通常是采用对所有存储单元逐个读取的方式进行，耗费时间较长。本发明技术方案提供一种存储阵列的检测电路及方法，通过每次同时对多个待测存储单元进行检测，节省检测时间。需要说明的是，本发明对所述待测存储单元的具体结构不作限制，只要所述待测存储单元被编程前后的等效阻抗不相等，均适用于本发明技术方案。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明实施例提供的一种存储阵列10及其检测电路11的结构示意图。参考图1，所述存储阵列10包括多个呈阵列排布的待测存储单元，所述待测存储单元被编程前后的等效阻抗不相等。本领域技术人员知晓，对所述待测存储单元进行编程，可将所述待测存储单元由存储二进制数据“0”编程为存储二进制数据“1”，也可将所述待测存储单元由存储二进制数据“1”编程为存储二进制数据“0”。因此，所述待测存储单元被编程前的等效阻抗可以大于其被编程后的等效阻抗，也可以小于其被编程后的等效阻抗，具体根据所述待测存储单元的结构确定。在本发明的所有实施例中，均是以所述待测存储单元被编程前的等效阻抗小于其被编程后的等效阻抗进行说明。

所述检测电路11包括N个检测单元：检测单元111、检测单元112、···、检测单元11N，N为整数。所述检测单元的数量N根据每次同时想要检测的待测存储单元的数量确定，每次同时检测的待测存储单元的数量为(N-1)个。例如，若设置每次同时检测8个待测存储单元，则N的取值为9，即所述检测电路11包括9个检测单元。与现有技术相比，所述检测电路11每次同时检测至少2个待测存储单元才能节省检测时间，因此N≥3。

进一步，所述检测单元包括电压比较器，所述电压比较器的第一输入端适于输入基准电压，N个电压比较器的第二输入端相连并作为测试端T，所述电压比较器的输出端适于根据其第一输入端的电压和第二输入端的电压输出二进制数据“0”或“1”。需要说明的是，所述电压比较器的第一输入端可以为所述电压比较器的正端，所述电压比较器的第二输入端相应为所述电压比较器的负端；所述电压比较器的第一输入端也可以为所述电压比较器的负端，所述电压比较器的第二输入端相应为所述电压比较器的正端，本发明对此不作限制。

具体地，所述检测单元111包括电压比较器comp₁，所述电压比较器comp₁的第一输入端适于输入基准电压VR₁；所述检测单元112包括电压比较器comp₂，所述电压比较器comp₂的第一输入端适于输入基准电压VR₂；···；所述检测单元11N包括电压比较器comp_N，所述电压比较器comp_N的第一输入端适于输入基准电压VR_N。所述电压比较器comp₁的第二输入端、所述电压比较器comp₂的第二输入端、···、所述电压比较器comp_N的第二输入端相连并作为所述测试端T，所述电压比较器comp₁的输出端out₁、所述电压比较器comp₂的输出端out₂、···、所述电压比较器comp_N的输出端out_N适于输出二进制数据“0”或“1”。

所述基准电压VR₁、基准电压VR₂、···、基准电压VR_N作为比较的基准，其电压值根据 $\left\{\begin{array}{c}{V}_n<R_n\&times;i,n=1\\ R_{n-1}\&times;i<V_n<R_n\&times;i,1<n\&le;N\end{array}\right.$ 或者 $\left\{\begin{array}{c}{R}_n\&times;i<V_n<R_{n+1}\&times;i,1\&le;n<N\\ V_n>R_n\&times;i,n=N\end{array}\right.$ 确定，其中，V_n为输入第n个电压比较器的基准电压的电压值，R_n为(N-n)个所述待测存储单元被编程前的等效阻抗与(n-1)个所述待测存储单元被编程后的等效阻抗并联的阻抗值，i为预先设定的检测电流Isense的电流值。所述检测电流Isense的电流值i根据实际需求进行设定，所述检测电路11还可以包括适于提供所述检测电流Isense的检测电流产生单元。

具体地，当n＝1时，(N-1)个所述待测存储单元被编程前的等效阻抗并联的阻抗值为R₁；

当n＝2时，(N-2)个所述待测存储单元被编程前的等效阻抗与1个所述待测存储单元被编程后的等效阻抗并联的阻抗值为R₂；

···；

当n＝N时，(N-1)个所述待测存储单元被编程后的等效阻抗并联的阻抗值为R_N。

由于所述待测存储单元被编程前的等效阻抗小于其被编程后的等效阻抗，因而R₁＜R₂＜···＜R_N。所述基准电压VR₁的电压值V₁＜(R₁×i)，(R₁×i)＜所述基准电压VR₂的电压值V₂＜(R₂×i)，···，(R_N-1×i)＜所述基准电压VR_N的电压值V_N＜(R_N×i)；或者(R₁×i)＜所述基准电压VR₁的电压值V₁＜R₂×i，(R₂×i)＜所述基准电压VR₂的电压值V₂＜R₃×i，···，所述基准电压VR_N的电压值V_N＞R_N×i。

需要说明的是，在本实施例中，所述基准电压VR₁、基准电压VR₂、···、基准电压VR_N可直接由对所述存储阵列10进行检测的外部检测设备提供。本发明实施提供还提供一种图2所示的检测电路21，与图1所示的检测电路11相比，所述检测电路21中的检测单元还包括适于提供所述基准电压的基准电压产生单元：检测单元111还包括适于提供所述基准电压VR₁的基准电压产生单元211，检测单元112还包括适于提供所述基准电压VR₂的基准电压产生单元212，···，检测单元11N还包括适于提供所述基准电压VR_N的基准电压产生单元21N。通过设置所述基准电压产生单元，所述检测电路21无需外部检测设备同时提供N个不同的基准电压，降低了对外部检测设备的要求，减小了所述检测电路21对外部检测设备的依赖性，进一步降低了检测成本。

基于图1所示的检测电路11和图2所示的检测电路21，本发明实施例还提供一种所述存储阵列10的检测方法，所述检测方法适于检测所述存储阵列10中不能被写入数据的待测存储单元的数量。所述存储阵列10的检测方法包括：

对所述存储阵列10中的待测存储单元进行编程。具体地，所述存储阵列10被制造好后，每个待测存储单元默认存储二进制数据“0”或“1”。对所述存储阵列10中的待测存储单元进行编程，即是将每个待测存储单元存储的二进制数据“0”改写为二进制数据“1”，或者将每个待测存储单元存储的二进制数据“1”改写为二进制数据“0”。对所述待测存储单元进行编程的具体操作根据所述待测存储单元的具体结构确定，本领域技术人员知晓对各种存储单元进行编程的操作，在此不再赘述。

完成对所述存储阵列10中的待测存储单元编程后，执行分组检测步骤，以获得(N-1)个待测存储单元中不能被写入数据的存储单元的数量。所述分组检测步骤包括：

从所述存储阵列10中选取(N-1)个待测存储单元进行并联，将所述(N-1)个待测存储单元并联的一端接地、并联的另一端连接所述测试端T。具体地，以对所述存储阵列10中的待测存储单元C₁、待测存储单元C₂、···、待测存储单元C_N-1测试为例，可基于所述待测存储单元C₁、待测存储单元C₂、···、待测存储单元C_N-1的地址，通过编码的方式将所述待测存储单元C₁、待测存储单元C₂、···、待测存储单元C_N-1并联在一起。(N-1)个待测存储单元并联的一端接地，并联的另一端连接所述测试端T。本领域技术人员知晓如何通过编码方式并联所述待测存储单元C₁、待测存储单元C₂、···、待测存储单元C_N-1，在此不再赘述。当然，在其他实施例中，也可以通过其他方式将所述待测存储单元C₁、待测存储单元C₂、···、待测存储单元C_N-1并联在一起，本发明对此不作限定。

完成对所述(N-1)个待测存储单元的并联后，施加所述检测电流Isense至所述测试端T，施加所述基准电压至所述电压比较器的第二输入端。具体地，所述检测电流Isense由外部检测设备提供，其电流值根据实际需求进行设定。施加所述基准电压VR₁至所述电压比较器cmp₁的第二输入端，施加所述基准电压VR₂至所述电压比较器cmp₂的第二输入端，···，施加所述基准电压VR_N至所述电压比较器cmp_N的第二输入端。

根据所述N个电压比较器输出的二进制数据获得所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量。具体地，对所述测试端T施加所述检测电流Isense后，所述(N-1)个并联的待测存储单元的等效阻抗被转换为所述测试端T的电压，所述测试端T的电压等于所述检测电流Isense与所述(N-1)个待测存储单元的等效阻抗的乘积。所述电压比较器对所述测试端T的电压和所述基准电压进行比较，根据比较结果输出二进制数据“0”或“1”。

所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量存在N种情况，相应地，所述测试端T的电压也存在N种电压值：

所述(N-1)个待测存储单元全都不能被写入数据，所述测试端T的电压值为A₁；

所述(N-1)个待测存储单元有一个存储单元被写入数据，有(N-2)个存储单元不能被写入数据，所述测试端T的电压值为A₂；

所述(N-1)个待测存储单元有两个存储单元被写入数据，有(N-3)个存储单元不能被写入数据，所述测试端T的电压值为A₃；

···；

所述(N-1)个待测存储单元全都被写入数据，所述测试端T的电压值为A_N。

由于所述基准电压VR₁、基准电压VR₂、···、基准电压VR_N的电压值是根据 $\left\{\begin{array}{c}{V}_n<R_n\&times;i,n=1\\ R_{n-1}\&times;i<V_n<R_n\&times;i,1<n\&le;N\end{array}\right.$ 或者 $\left\{\begin{array}{c}{R}_n\&times;i<V_n<R_{n+1}\&times;i,1\&le;n<N\\ V_n>R_n\&times;i,n=N\end{array}\right.$ 确定的，因此，V₁＜A₁，A₁＜V₂＜A₂，···，A_N-1＜V_N＜A_N，或者，A₁＜V₁＜A₂，A₂＜V₂＜A₃，···，V_N＞A_N。

若所述电压比较器的第一输入端为电压比较器的正端，所述电压比较器的第二输入端为电压比较器的负端，且V₁＜A₁，A₁＜V₂＜A₂，···，A_N-1＜V_N＜A_N，那么：

当所述(N-1)个待测存储单元全都不能被写入数据时，N个电压比较器输出N位二进制数据“011···1”，其中，最高位数据“0”对应为所述电压比较器comp₁输出的二进制数据，最低位数据“1”对应为所述电压比较器comp_N输出的二进制数据；

当所述(N-1)个待测存储单元有一个存储单元被写入数据、有(N-2)个存储单元不能被写入数据时，N个电压比较器输出N位二进制数据“001···1”；

当所述(N-1)个待测存储单元有两个存储单元被写入数据、有(N-3)个存储单元不能被写入数据时，N个电压比较器输出N位二进制数据“000···1”；

···；

当所述(N-1)个待测存储单元全都被写入数据时，N个电压比较器输出N位二进制数据“000···0”。

因此，所述N个电压比较器输出N位二进制数据中“1”的数量即是所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量。

若所述电压比较器的第一输入端为电压比较器的正端，所述电压比较器的第二输入端为电压比较器的负端，且A₁＜V₁＜A₂，A₂＜V₂＜A₃，···，V_N＞A_N，那么：

当所述(N-1)个待测存储单元全都不能被写入数据时，N个电压比较器输出N位二进制数据“111···1”，其中，最高位数据“0”对应为所述电压比较器comp₁输出的二进制数据，最低位数据“1”对应为所述电压比较器comp_N输出的二进制数据；

当所述(N-1)个待测存储单元有一个存储单元被写入数据、有(N-2)个存储单元不能被写入数据时，N个电压比较器输出N位二进制数据“011···1”；

当所述(N-1)个待测存储单元有两个存储单元被写入数据、有(N-3)个存储单元不能被写入数据时，N个电压比较器输出N位二进制数据“001···1”；

···；

当所述(N-1)个待测存储单元全都被写入数据时，N个电压比较器输出N位二进制数据“000···1”。

因此，所述N个电压比较器输出N位二进制数据中“1”的数量减1即是所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量。

若所述电压比较器的第一输入端为电压比较器的负端，所述电压比较器的第二输入端为电压比较器的正端，根据所述N个电压比较器输出的二进制数据获得所述(N-1)个待测存储单元中不能被写入数据的存储单元的方法与上述方法类似，在此不再赘述。

获取所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量后，重复执行所述分组检测步骤，再次选取(N-1)个待测存储单元进行检测，直到完成对所述存储阵列10中的所有待测存储单元的检测。将每次获得的(N-1)个待测存储单元中不能被写入数据的存储单元的数量相加，获得所述存储阵列10中不能被写入数据的存储单元的数量，即获得所述存储阵列10中失效的待测存储单元的数量。

本发明实施例提供的存储阵列10的检测电路及方法，根据所述存储阵列10中的待测存储单元被编程前后的等效阻抗不相等，对所述存储阵列10写入数据后，每次将(N-1)个待测存储单元并联在一起同时检测。与现有技术中逐个读取编程后的存储单元的检测方法相比，本发明技术方案每次可同时检测(N-1)个待测存储单元，提高了检测速度，节省了检测时间，降低了检测成本。

对于图2所示的检测电路21，所述基准电压产生单元可为能够产生直流电压的任意电路，例如，带隙基准电路等。本发明实施例提供一种所述基准电压产生单元的电路结构，参考图3所示的检测电路31，所述基准电压产生单元包括阻抗单元。所述阻抗单元的一端适于输入参考电位，所述阻抗单元的另一端适于输入基准电流并提供所述基准电压。所述阻抗单元的等效阻抗根据所述基准电压、所述基准电流以及所述参考电位确定，即所述阻抗单元的等效阻抗与所述基准电流的乘积减去所述参考电位等于所述基准电压。在本实施例中，所述参考电位为地电位，因而所述阻抗单元的等效阻抗与所述基准电流的乘积等于所述基准电压。

具体地，所述基准电压产生单元211包括阻抗单元311。所述阻抗单元311的一端接地，所述阻抗单元311的另一端适于输入基准电流Ir1并提供所述基准电压VR₁，即所述阻抗单元311的另一端输出所述基准电压VR₁。所述阻抗单元311的等效阻抗与所述基准电流Ir1的乘积等于所述基准电压VR₁。

所述基准电压产生单元212包括阻抗单元312。所述阻抗单元312的一端接地，所述阻抗单元312的另一端适于输入基准电流Ir2并提供所述基准电压VR₂，即所述阻抗单元312的另一端输出所述基准电压VR₂。所述阻抗单元312的等效阻抗与所述基准电流Ir2的乘积等于所述基准电压VR₂。

···

所述基准电压产生单元21N包括阻抗单元31N。所述阻抗单元31N的一端接地，所述阻抗单元31N的另一端适于输入基准电流IrN并提供所述基准电压VR_N，即所述阻抗单元31N的另一端输出所述基准电压VR_N。所述阻抗单元31N的等效阻抗与所述基准电流IrN的乘积等于所述基准电压VR_N。

所述阻抗单元可以由电阻元件单独构成，也可以由电阻元件和其他无源元件共同构成，只要所述阻抗单元的等效阻抗与所述基准电流的乘积减去所述参考电位等于所述基准电压即可，本发明对此不作限定。所述基准电流Ir1、所述基准电流Ir2、···、所述基准电流IrN的电流值可以设置成不等，也可以设置成相等。

在存储器制造过程中，需要对不同芯片上的存储阵列进行检测。由于制造工艺存在偏差，不同芯片上的待测存储单元的等效阻抗也不相同。因此，采用本实施例的检测电路及方法测试不同芯片上的存储阵列时，需要给不同芯片上的存储阵列的检测电路提供不同的基准电压。本发明实施例提供一种所述阻抗单元的电路结构，使所述基准电压产生单元提供的基准电压能够自动随所述待测存储单元的等效阻抗变化。

参考图4所示的检测电路41，将所述基准电流的电流值设置成与所述检测电流Isense的电流值相等，即所述基准电流Ir1的电流值、所述基准电流Ir2的电流值、···、所述基准电流IrN的电流值均等于所述检测电流Isense的电流值。所述阻抗单元包括子阻抗单元以及(N-1)个结构与所述待测存储单元相同的基准存储单元，所述子阻抗单元与(N-1)个基准存储单元并联，并联的一端作为所述阻抗单元的一端，并联的另一端作为所述阻抗单元的另一端；其中，第n个阻抗单元的(N-1)个基准存储单元中，(N-n)个基准存储单元未被编程，(n-1)个基准存储单元已被编程。

具体地，所述阻抗单元311包括并联的子阻抗单元411、基准存储单元M₁₁、基准存储单元M₁₂、···、基准存储单元M_1(N-1)，并联的一端作为所述阻抗单元311的一端接地，并联的另一端作为所述阻抗单元311的另一端，适于输入所述基准电流Ir1，并产生所述基准电压VR₁。所述基准存储单元M₁₁、基准存储单元M₁₂、···、基准存储单元M_1(N-1)的结构与所述待测存储单元的结构相同，并且，所述阻抗单元311中的基准存储单元均未被编程。

所述阻抗单元312包括并联的子阻抗单元412、基准存储单元M₂₁、基准存储单元M₂₂、···、基准存储单元M_2(N-1)，并联的一端作为所述阻抗单元312的一端接地，并联的另一端作为所述阻抗单元312的另一端，适于输入所述基准电流Ir2，并产生所述基准电压VR₂。所述基准存储单元M₂₁、基准存储单元M₂₂、···、基准存储单元M_2(N-1)的结构与所述待测存储单元的结构相同，并且，所述阻抗单元312中的基准存储单元有一个基准存储单元已被编程，即已被写入数据，有(N-2)个基准存储单元未被编程。

···。

所述阻抗单元31N包括并联的子阻抗单元41N、基准存储单元M_N1、基准存储单元M_N2、···、基准存储单元M_N(N-1)，并联的一端作为所述阻抗单元31N的一端接地，并联的另一端作为所述阻抗单元31N的另一端，适于输入所述基准电流IrN，并产生所述基准电压VR_N。所述基准存储单元M_N1、基准存储单元M_N2、···、基准存储单元M_N(N-1)的结构与所述待测存储单元的结构相同，并且，所述阻抗单元31N中的基准存储单元均已被编程，即全部被写入数据。

进一步，所述基准存储单元的结构与所述待测存储单元的结构相同，所述基准电流的电流值与所述检测电流Isense的电流值相等，若不设置所述子阻抗单元，在所述N个电压比较器中，有一个电压比较器的第一输入端的电压将会与其第二输入端的电压相等，亦即N个基准电压中有一个基准电压的电压值不满足设计需求，造成所述电压比较器无法产生正确的比较结果。因此，需要设置所述子阻抗单元，提供与所述基准存储单元并联的阻抗，使所述基准电压产生单元提供的基准电压满足设计需求。

由于所述基准存储单元的结构与所述待测存储单元的结构相同，所述存储阵列和所述检测电路的制造工艺相同，所述基准电压产生单元产生的基准电压能够自动随所述待测存储单元的等效阻抗变化。因此，测试不同芯片上的存储阵列时，不必再重新确定所述基准电压，提高了检测精度，进一步节省了检测时间。

所述子阻抗单元可以由电阻元件单独构成，也可以由电阻元件和其他无源元件共同构成。在本发明实施例中，所述子阻抗单元包括第一电阻，所述第一电阻的两端作为所述子阻抗单元与所述(N-1)个基准存储单元并联的连接端。具体地，所述子阻抗单元411包括第一电阻R₁，所述第一电阻R₁与所述基准存储单元M₁₁、基准存储单元M₁₂、···、基准存储单元M_1(N-1)并联；所述子阻抗单元412包括第一电阻R₂，所述第一电阻R₂与所述基准存储单元M₂₁、基准存储单元M₂₂、···、基准存储单元M_2(N-1)并联；···；所述子阻抗单元41N包括第一电阻R_N，所述第一电阻R_N与所述基准存储单元M_N1、基准存储单元M_N2、···、基准存储单元M_N(N-1)并联。

所述第一电阻的结构简单，可以节省所述检测电路的面积。在其他实施例中，所述子阻抗单元可以设置成与所述待测存储单元类似的结构，以方便对所述检测电路进行布局。例如，对于由熔丝元件和开关晶体管构成的待测存储单元，所述子阻抗单元可以包括第二电阻和开关晶体管；所述第二电阻的一端连接所述开关晶体管的漏极，所述开关晶体管的栅极适于输入控制电压，所述第二电阻的另一端和所述开关晶体管的源极作为所述子阻抗单元与所述(N-1)个基准存储单元并联的连接端。所述控制电压控制所述开关晶体管导通，所述子阻抗单元的等效阻抗即为所述第二电阻的阻抗。

基于图3所示的检测电路31和图4所示的检测电路41，本发明实施例还提供一种存储阵列的检测方法，包括：

对所述存储阵列中的待测存储单元进行编程；

执行分组检测步骤，以获得(N-1)个待测存储单元中不能被写入数据的存储单元的数量；

重复执行所述分组检测步骤，以获得所述存储阵列中不能被写入数据的存储单元的数量；

其中，所述分组检测步骤包括：

从所述存储阵列中选取(N-1)个待测存储单元进行并联，将所述(N-1)个待测存储单元并联的一端接地、并联的另一端连接所述测试端；

施加所述检测电流至所述测试端，施加所述基准电流至所述阻抗单元的另一端；

根据所述N个电压比较器输出的二进制数据获得所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量。

基于所述检测电路31和所述检测电路41的检测方法与基于所述检测电路11和所述检测电路21的检测方法类似，具体可参考前述实施例的描述，在此不再赘述。

如前所述，本发明技术方案提供的存储阵列的检测电路及方法，适用于被编程前后的等效阻抗不相等的待测存储单元，例如一次性可编程(OTP，OneTimeProgrammable)存储单元。电熔丝存储单元作为一种典型的一次性可编程存储单元，其在被编程前的等效阻抗很小，当有大电流经过电熔丝时，电熔丝被熔断，电熔丝存储单元的等效电阻倍增。因此，本发明技术方案提供的检测电路及方法能够用于检测电熔丝存储阵列。

图5是一种电熔丝存储阵列50及其检测电路51的结构示意图。参考图5，所述电熔丝存储阵列50包括多个呈阵列排布的待测存储单元，所述待测存储单元包括熔丝元件和开关晶体管。以待测存储单元501为例，所述待测存储单元501包括熔丝元件F和开关晶体管M1。所述熔丝元件F的一端作为所述待测存储单元501的阳极，所述熔丝元件F的另一端连接所述开关晶体管M1的漏极；所述开关晶体管M1的栅极适于输入控制电压Vc，所述开关晶体管M1的源极接地。所述控制电压Vc适于控制所述开关晶体管M1导通，以形成等效阻抗。所述检测电路51的结构与所述检测电路41的结构类似，与所述检测电路41的区别在于：所述子阻抗单元包括第二电阻和开关晶体管。所述检测电路51的结构和功能可参考对图4的描述，在此不再赘述。

需要说明的是，对所述电熔丝存储阵列50进行检测时，需要施加所述控制电压Vc至并联的(N-1)个待测存储单元以及所述检测电路51中的开关晶体管的栅极，以形成等效阻抗。本领域技术人员知晓如何以及何时施加所述控制电压Vc，在此不再赘述。

基于本发明实施例提供的存储阵列的检测电路，本发明实施例还提供一种存储器。所述存储器包括存储阵列以及所述存储阵列的检测电路，所述检测电路的结构可以为图1至图4所示的任意一种结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种存储阵列的检测电路，所述存储阵列包括呈阵列排布的待测存储单元，所述待测存储单元被编程前后的等效阻抗不相等；其特征在于，所述存储阵列的检测电路包括：

N个检测单元，N为整数且N≥3；

所述检测单元包括电压比较器，所述电压比较器的第一输入端适于输入基准电压，N个电压比较器的第二输入端相连并作为测试端，所述电压比较器的输出端适于输出二进制数据；

输入第n个电压比较器的基准电压的电压值根据

$\left\{\begin{array}{c}{V}_n<R_n\&times;i,n=1\\ R_{n-1}\&times;i<V_n<R_n\&times;i,1<n\&le;N\end{array}\right.$ 或者 $\left\{\begin{array}{c}{R}_n\&times;i<V_n<R_{n+1}\&times;i,1\&le;n<N\\ V_n>R_n\&times;i,n=N\end{array}\right.$ 确定，其中，V_n为输入第n个电压比较器的基准电压的电压值，R_n为(N-n)个所述待测存储单元被编程前的等效阻抗与(n-1)个所述待测存储单元被编程后的等效阻抗并联的阻抗值，i为预先设定的检测电流的电流值。

2.如权利要求1所述的存储阵列的检测电路，其特征在于，所述检测单元还包括适于提供所述基准电压的基准电压产生单元。

3.如权利要求2所述的存储阵列的检测电路，其特征在于，所述基准电压产生单元包括阻抗单元；

所述阻抗单元的一端适于输入参考电位，所述阻抗单元的另一端适于输入基准电流并提供所述基准电压，所述阻抗单元的等效阻抗与所述基准电流的乘积减去所述参考电位等于所述基准电压。

4.如权利要求3所述的存储阵列的检测电路，其特征在于，所述参考电位为地电位。

5.如权利要求3所述的存储阵列的检测电路，其特征在于，所述基准电流的电流值与所述检测电流的电流值相等；

所述阻抗单元包括子阻抗单元以及(N-1)个结构与所述待测存储单元相同的基准存储单元，所述子阻抗单元与(N-1)个基准存储单元并联，并联的一端作为所述阻抗单元的一端，并联的另一端作为所述阻抗单元的另一端；

其中，第n个阻抗单元的(N-1)个基准存储单元中，(N-n)个基准存储单元未被编程，(n-1)个基准存储单元已被编程。

6.如权利要求5所述的存储阵列的检测电路，其特征在于，所述子阻抗单元包括第一电阻，所述第一电阻的两端作为所述子阻抗单元与所述(N-1)个基准存储单元并联的连接端。

7.如权利要求5所述的存储阵列的检测电路，其特征在于，所述子阻抗单元包括第二电阻和开关晶体管；

所述第二电阻的一端连接所述开关晶体管的漏极，所述开关晶体管的栅极适于输入控制电压，所述第二电阻的另一端和所述开关晶体管的源极作为所述子阻抗单元与所述(N-1)个基准存储单元并联的连接端。

8.如权利要求1至7任一项所述的存储阵列的检测电路，其特征在于，所述待测存储单元为电熔丝存储单元。

9.如权利要求8所述的存储阵列的检测电路，其特征在于，还包括适于提供所述检测电流的检测电流产生单元。

10.如权利要求8所述的存储阵列的检测电路，其特征在于，所述待测存储单元包括熔丝元件和开关晶体管；

所述熔丝元件的一端作为所述待测存储单元的阳极，所述熔丝元件的另一端连接所述开关晶体管的漏极；

所述开关晶体管的栅极适于输入控制电压，所述开关晶体管的源极接地。

11.一种存储阵列的检测方法，基于权利要求1或2所述的存储阵列的检测电路，其特征在于，包括：

对所述存储阵列中的待测存储单元进行编程；

执行分组检测步骤，以获得(N-1)个待测存储单元中不能被写入数据的存储单元的数量；

重复执行所述分组检测步骤，以获得所述存储阵列中不能被写入数据的存储单元的数量；

其中，所述分组检测步骤包括：

从所述存储阵列中选取(N-1)个待测存储单元进行并联，将所述(N-1)个待测存储单元并联的一端接地、并联的另一端连接所述测试端；

施加所述检测电流至所述测试端，施加所述基准电压至所述电压比较器的第二输入端；

根据所述N个电压比较器输出的二进制数据获得所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量。

12.一种存储阵列的检测方法，基于权利要求3至10任一项所述的存储阵列的检测电路，其特征在于，包括：

对所述存储阵列中的待测存储单元进行编程；

执行分组检测步骤，以获得(N-1)个待测存储单元中不能被写入数据的存储单元的数量；

重复执行所述分组检测步骤，以获得所述存储阵列中不能被写入数据的存储单元的数量；

其中，所述分组检测步骤包括：

从所述存储阵列中选取(N-1)个待测存储单元进行并联，将所述(N-1)个待测存储单元并联的一端接地、并联的另一端连接所述测试端；

施加所述检测电流至所述测试端，施加所述基准电流至所述阻抗单元的另一端；

根据所述N个电压比较器输出的二进制数据获得所述(N-1)个待测存储单元中不能被写入数据的存储单元的数量。

13.一种存储器，包括存储阵列，所述存储阵列包括呈阵列排布的待测存储单元，所述待测存储单元被编程前后的等效阻抗不相等；其特征在于，所述存储器还包括权利要求1至10任一项所述的存储阵列的检测电路。