CN109584930B - 数据读取方法以及使用此方法的非易失性存储器装置 - Google Patents

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Abstract

本发明提供一种数据读取方法以及使用此方法的非易失性存储器装置。所述数据读取方法包括：从非易失性存储器装置的存储单元对取得第一读取电流以及第二读取电流；根据第一读取电流以及第二读取电流进行计算操作以取得计算结果；并且根据计算结果判断此存储单元对的逻辑状态。所述计算操作至少包括一个信号加法运算及一个信号乘法运算。

Description

数据读取方法以及使用此方法的非易失性存储器装置
技术领域
本发明涉及一种存储器装置，尤其涉及一种数据读取方法以及使用此数据读取方法的非易失性存储器装置。
背景技术
非易失性存储器(Non-Volatile Memory，NVM)在电源关闭后仍可保留存储数据，因此是让许多电子产品功能正常不可或缺的存储器装置。目前，电阻式随机存取存储器(Resistive Random Access Memory，RRAM)是一种业界积极开发的非易失性存储器，其具有低电压写入操作、短时间内写入及消除、长久的存储时间、进行非破坏性的读取操作、能进行多状态存储、具有结构简单以及需求面积小的优点。所以，RRAM在未来的个人电脑以及电子装置的应用上具有很大的潜力。
一般而言，一个电阻式存储单元被用以作为RRAM的一个比特，并且可以以一可逆和非易失性的方式被设置为低电阻状态(Low-Resistive State，LRS)或高电阻状态(High-Resistive State，HRS)，以便表示具有不同状态的存储数据。例如，施加RESET脉冲可以形成高电阻状态以写入逻辑1的数据；施加具有相反极性的SET脉冲可以形成低电阻状态以写入逻辑0的数据。因此，在数据读取期间，可根据在不同电阻状态所产生的读取电流来判断出逻辑1或逻辑0的数据。
然而，低电阻状态的电阻通常在高温下有增加的趋向，而高电阻状态的电阻在高温下则通常有减少的趋向。这种电阻随温度变化的情况通常会导致难以区分低电阻状态和高电阻状态。据此，提供一种用于改善高温数据保持能力(High temperature dataretention，HTDR)的数据读取方法是有帮助的。
发明内容
本发明提供一种数据读取方法及使用此数据读取方法的非易失性存储器装置，藉此可改善高温数据保持能力，并可降低比特错误率。
本发明提供一种适用于非易失性存储器的数据读取方法。所述数据读取方法包括从非易失性存储器的存储单元对取得第一读取电流及第二读取电流；根据第一读取电流及第二读取电流进行计算操作以取得计算结果；并且根据所述计算结果判断所述存储单元对的逻辑状态。计算操作至少包括一个信号加法运算及一个信号乘法运算。
本发明也提供一种非易失性存储器装置，包括存储器阵列、信号处理电路以及状态判断电路。存储器阵列包括多个存储单元对。信号处理电路耦接于存储器阵列，并且至少包括一个信号加法电路以及一个信号乘法电路。状态判断电路耦接于信号处理电路且用以判断逻辑状态。信号处理电路从多个存储单元对的其中之一接收第一读取电流和第二读取电流，并且根据第一读取电流及第二读取电流通过信号加法电路和信号乘法电路进行计算操作以取得计算结果。状态判断电路则接收计算结果并且根据计算结果判断对应的存储单元对的逻辑状态。
基于上述，本发明实施例所提供的数据读取方法及使用此方法的非易失性存储器装置，通过至少一个加法计算和至少一个乘法计算来处理存储单元对的两个存储单元的两读取电流，并且将处理结果用以判断存储单元对的逻辑状态。据此，非易失性存储器的数据存储器在高温下变得强健，因此可降低比特错误率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明一实施例所示出的非易失性存储器装置的方块图；
图2是根据本发明一实施例所示出的电阻式存储器装置读取方法的流程图；
图3是根据本发明一实施例所示出的非易失性存储器装置的方块图；
图4是根据本发明一实施例所示出的非易失性存储器装置的方块图；
图5是根据本发明一实施例所示出的非易失性存储器装置的方块图。
具体实施方式
图1示出本发明一实施例的非易失性存储器装置的方块图。请参照图1，非易失性存储器100包括存储器阵列110、信号处理电路130以及状态判断电路150。信号处理电路130是耦接于存储器阵列110，并且状态判断电路150是耦接于信号处理电路130。存储器阵列110包括多个存储单元且每两个存储单元形成一个存储单元对。如图1所示，存储器阵列110包括多个存储单元对110_1至110_n，而每个存储单元对包含两个存储单元。以存储单元对110_1为例，存储单元对110_1包括第一存储单元MC1和第二存储单元MC2。
在一实施例中，NVM 100是采用双晶体管双电阻器结构的RRAM。其中，每个存储单元对代表NVM 100的一个比特数据。具体来说，对于采用单晶体管单电阻器(one-transistor-one-resistor，1T1R)结构的RRAM，每个包括1T1R的存储单元用于代表一个比特数据，并且所感测的各存储单元的读取电流可用来判断存储在对应存储单元的数据的逻辑状态(即，LRS或HRS)。对于在本实施例中采用2T2R结构的RRAM，每个存储单元对包括两个存储单元用于代表RRAM的一个比特数据，并且两个存储单元有分别的两个读取电流，可用来判断存储在对应的存储单元对的数据的逻辑状态，在其他实施例中，NVM 100可以是磁阻式随机存取存储器(magnetoresistive random access memory，MRAM)或其他相似的存储器装置，本发明并不限于此。
根据本发明的实施例，在判断逻辑状态之前会先由信号处理电路130处理两个读取电流，以便改善HTDR和/或循环灵敏度(cycling sensitivity)。
图2示出本发明一实施例的数据读取方法的流程图。请参照图1和图2，本实施例的数据读取方法至少适用于例如图1所示出的NVM 100。以下将参考NVM 100的各个元件来描述本发明实施例的数据读取方法的步骤。
值得注意的是，为了描述上的方便，以下以存储单元对110_1为例来描述数据读取方法的各步骤。然而，NVM 100的其他存储单元对(例如，110_2至110_n)也可以通过类似的方式读取。
在步骤210中，信号处理电路130从NVM 100的存储单元对取得第一读取电流I1及第二读取电流I2。在一实施例中，NVM 100是采用2T2R结构的RRAM。一个固定电压(例如，0.2V)被施加在第一存储单元MC1和第二存储单元MC2上，响应于第一存储单元MC1和第二存储单元MC2各自的电阻，因而产生第一读取电流I1和第二读取电流I2。所述第一读取电流I1和所述第二读取电流I2例如流入信号处理电路130的两个输入端。
在步骤S230，信号处理电路130根据第一读取电流I1和第二读取电流I2进行计算操作以取得计算结果CR。特别是，信号处理电路130包括信号乘法电路131及信号加法电路132。
信号乘法电路131包括至少一个乘法器，每个乘法器用以进行乘法计算，且可以模拟或数字实现。例如，乘法器有两个输入端用以接收两个信号，并且将这两个接收到的信号相乘以产生乘积结果。又例如，乘法器只有一个输入端用以接收一个信号，并且计算接收到的信号的n次方(例如，平方或立方等)，以产生乘积结果。通过采用乘法计算，可以正确识别HRS的逻辑状态LS1。也就是说，可以减少识别HRS逻辑状态LS1时的杂讯，所属领域技术人员可以基于当前的技术来实现信号乘法电路131，本发明并不在此加以限制。
信号加法电路132包括至少一个加法器，每个加法器用以进行加法计算。例如，加法器具有至少两个输入端，各自用以接收一个信号，并且加法器将所有接收到的信号加在一起以产生总和结果。同样地，所属领域技术人员可以基于当前的技术来实现信号加法电路132，本发明并不在此加以限制。
在一实施例中，信号乘法电路131经配置为信号加法电路132的前级。也就是，在信号处理电路130中至少一个信号乘法电路131的输出端连接于至少一个信号加法电路132的输入端，并且信号加法电路132的输出端耦接于状态判断电路150。
本发明的另一实施例中，信号加法电路132经配置为信号乘法电路131的前级。也就是说，在信号处理电路130中至少一个信号加法电路132的输出端连接于至少一个信号乘法电路131的输入端，并且至少一个信号乘法电路131的输出端耦接于状态判断电路150。
在判断存储单元对110_1的逻辑状态LS1之前，信号处理电路130根据第一读取电流I1和第二读取电流I2进行至少一个乘法计算及至少一个加法计算。信号处理电路130所产生的计算结果CR例如再被传送至状态判断电路150。
在步骤250，状态判断电路150根据计算结果CR判断存储单元对110_1的逻辑状态LS1。具体而言，状态判断电路150根据来自信号处理电路130的信号输出值可判断存储单元对110_1的逻辑状态LS1。值得注意的是，在本发明中存储单元对110_1的逻辑状态LS1的状态数量并不受限制。
预设门槛可被设置在状态判断电路150中，如果计算结果CR大于预设门槛，则存储单元对的逻辑状态LS1可被判断为第一状态(例如，0)，如果计算结果CR小于或等于预设门槛，则被判断为第二状态(例如，1)。在其他实施例中，更多的门槛值可被设置以区别存储单元对110_1的逻辑状态LS1的更多状态。
在一实施例中，状态判断电路150可以是NVM 100中存储器控制电路的一部分，存储器控制电路是负责NVM 100的整体运作。在另一实施例中，状态判断电路150可以中央处理器(Central Processing Unit,CPU)、微处理器、数字信号处理器(Digital SignalProcessor,DSP)、可程序控制器、可程序化逻辑装置(Programmable Logic Device)或任何其他相似装置或组合装置来实作，本发明并不在此限制。
以下提供多个示范性实施例来介绍使用本发明所提供的数据读取方法的NVM 100的各种实施方式。值得注意的是，本发明不应受限定于那些实施例，在不脱离本发明的精神下，可以对下方所描述的实施例进行修改。
图3示出本发明一实施例的非易失性存储器装置的方块图。如图3，信号乘法电路131经配置为信号加法电路132的前级，并且信号乘法电路131包括三个乘法器131a、131b以及131c。
在本实施例中，第一读取电流I1被分成第一读取电流I1a、第一读取电流I1b以及第一读取电流I1c。第一读取电流I1a和第一读取电流I1b流入乘法器131b的输入端，而第一读取电流I1c则流入乘法器131a的一输入端。另一方面，第二读取电流I2被分成第二读取电流I2a、第二读取电流I2b以及第二读取电流I2c。第二读取电流I2a流入乘法器131a的另一输入端，而第二读取电流I2b和第二读取电流I2c则流入乘法器131c的输入端。
需要注意的是，每个分路电流I1a、I1b、I1c、I2a、I2b及I2c的精确电流值是承自至少三个乘法器131a、131b及131c的阻抗。
乘法器131a具有一输出端耦接至信号加法电路132。在实施例中，乘法器131a将接收到的第一读取电流I1c乘上接收到的第二读取电流I2a以产生第一乘积，并将第一乘积输出至信号加法电路132。
乘法器131b具有一输出端耦接至信号加法电路132。在此实施例中，乘法器131b将接收到的第一读取电流I1a乘上接收到的第一读取电流I1b以产生第二乘积，并输出第二乘积至信号加法电路132。特别的是，当接收到的第一读取电流I1a与接收到的第一读取电流I1b有相同电流值时，乘法器131b会将接收到的第一读取电流I1a平方以产生第二乘积，然后输出第二乘积至信号加法电路132。
乘法器131c具有一输出端耦接至信号加法电路132。在此实施例中，乘法器131c将接收到的第二读取电流I2b乘上接收到的第二读取电流I2c以产生第三乘积，并输出第三乘积至信号加法电路132。特别的是，当接收到的第二读取电流I2b与接收到的第二读取电流I2c有相同电流值时，乘法器131c会将接收到的第二读取电流I2b平方以产生第三乘积，然后输出第三乘积至信号加法电路132。
在此实施例中，信号加法电路132包括加法器，其将接收到的三个乘积(即，第一、第二及第三乘积)相加以产生计算结果CR。然后信号加法电路132会输出计算结果CR至状态判断电路150用以判断存储单元对110_1的逻辑状态LS1。
图4示出本发明一实施例的非易失性存储器装置的方块图。请参照图4，信号加法电路132经配置为信号乘法电路131的前级。有利的是，在本实施例中，信号处理电路130还包括最大值取得电路133同样经配置为信号乘法电路131的前级。最大值取得电路133有助于明确地识别存储单元对110_1的逻辑状态LS1，从而降低比特错误率。具体而言，最大值取得电路133有助于明确地识别LRS的逻辑状态LS1。所属技术领域技术人员可以基于当前的技术实现最大值取得电路133，用以从所有输入端中取最大值，本发明并不在此限。
在本实施例中，第一读取电流I1被分成第一读取电流I1a及第一读取电流I1b。第一读取电流I1a流入信号加法电路132的一输入端且第一读取电流I1b流入最大值取得电路133的一输入端。另一方面，第二读取电流I2被分成第二读取电流I2a及第二读取电流I2b。第二读取电流I2a流入信号加法电路132的另一输入端且第二读取电流I2b流入最大值取得电路133的另一输入端。
如上所述，每个第一读取电流I1a及I1b、第二读取电流I2a及I2b的精确电流值是承自信号加法电路132和最大值取得电路133的阻抗。
信号加法电路132具有一输出端耦接至信号乘法电路131。在此实施例中，信号加法电路132(加法器)将所接收到的第一读取电流I1a和第二读取电流I2a相加以产生总和，并且输出所述总和至信号乘法电路131。
最大值取得电路133具有一输出耦接至信号乘法电路131。在此实施例中，最大值取得电路133取接收到的第一读取电流I1b和第二读取电流I2b的最大值，并且输出所述最大值至信号乘法电路131。
在此实施例中，信号乘法电路131包括单一乘法器，将接收到的总和及接收到的最大值相乘以产生计算结果CR。然后信号乘法电路131会输出计算结果CR至状态判断电路150用以判断存储单元对110_1的逻辑状态LS1。
图5示出本发明一实施例的非易失性存储器装置的方块图。请参照图5，本实施例的NVM 100结构与图4的实施例相似，其间的差异在于信号乘法电路131多包括一个乘法器。有利的是，在本实施例中，因为此额外的乘法器可以更进一步地降低比特错误率。并且，在用于识别LRS的逻辑状态LS1的最小计算结果与用于识别HRS的逻辑状态LS1的最大计算结果之间的裕度(margin)可以更宽。
在本实施例中，信号乘法电路131包括第一乘法器131a和第二乘法器131b，而第一乘法器131a与第二乘法器131b彼此串联连接，如图5所示。
第一乘法器131a接收来自信号加法电路132的总和以及接收来自最大值取得电路133的最大值。在此之后，第一乘法器131a将接收到的所述总和及接收到的所述最大值相乘以产生乘积，然后输出所述乘积至第二乘法器131b。第二乘法器131b将所述乘积乘上所述乘积本身以取得此乘积的平方作为计算结果CR。然后乘法器131b输出计算结果CR至状态判断电路150以判断存储单元对110_1的逻辑状态LS1。
值得注意的是，当读取存储在NVM的数据时第二乘法器131b可降低比特错误率。在另一实施例中，信号乘法电路131可包括两个以上的乘法器，用以获取由第一乘法器131a产生的乘积的更多次方。据此，比特错误率可更进一步的降低。换句话说，信号乘法电路131可包括至少一个乘法器，以便获取总和与最大值的n次方，其中n是一取决于信号乘法电路131中乘法器数量的自然数。
综上所述，本发明实施例所提供的数据读取方法及非易失性存储器装置中，在从存储单元对的两个存储单元感测到两读取电流之后，至少一个信号加法电路及至少一个信号乘法电路经配置以处理这两个读取电流以判断存储单元对的逻辑状态，因此在高温下，非易失性存储器装置的数据存储变得强健，进而可以降低比特错误率。另一方面，至少一个最大值取得电路更进一步地参与处理所述两个读取电流。据此，可更进一步的降低比特错误率。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (15)

1.一种数据读取方法，适用于非易失性存储器，所述数据读取方法包括：
从所述非易失性存储器的存储单元对取得第一读取电流以及第二读取电流；
根据所述第一读取电流以及所述第二读取电流进行计算操作以取得计算结果；以及
根据所述计算结果判断所述存储单元对的逻辑状态，其中所述计算操作包括信号加法运算以及信号乘法运算。
2.根据权利要求1所述的数据读取方法，其中根据所述第一读取电流以及所述第二读取电流进行所述计算操作以取得所述计算结果包括：
将所述第一读取电流乘以所述第二读取电流以取得第一乘积；以及
根据所述第一乘积进行所述信号加法运算以取得所述计算结果。
3.根据权利要求2所述的数据读取方法，其中根据所述第一读取电流以及所述第二读取电流进行所述计算操作以取得所述计算结果还包括：
将所述第一读取电流取平方以取得第二乘积；
将所述第二读取电流取平方以取得第三乘积；以及
根据所述第一乘积、所述第二乘积以及所述第三乘积进行所述信号加法运算以取得所述计算结果。
4.根据权利要求3所述的数据读取方法，其中根据所述第一乘积、所述第二乘积以及所述第三乘积进行所述信号加法运算以取得所述计算结果还包括：
计算所述第一乘积、所述第二乘积以及所述第三乘积的总和以作为所述计算结果。
5.根据权利要求1所述的数据读取方法，其中根据所述第一读取电流以及所述第二读取电流进行所述计算操作以取得所述计算结果包括：
将所述第一读取电流以及所述第二读取电流相加以取得总和；以及
根据所述总和进行所述信号乘法运算以取得所述计算结果。
6.根据权利要求5所述的数据读取方法，其中所述计算操作还包括最大值取得运算，其中根据所述第一读取电流以及所述第二读取电流进行所述计算操作以取得所述计算结果还包括：
取得所述第一读取电流和所述第二读取电流的最大值；以及
根据所述总和以及所述最大值进行所述信号乘法运算以取得所述计算结果。
7.根据权利要求6所述的数据读取方法，其中根据所述总和以及所述最大值进行所述信号乘法运算以取得所述计算结果包括：
计算所述总和以及所述最大值的乘积；以及
取所述乘积的n次方作为所述计算结果，其中n是自然数。
8.一种非易失性存储器装置，包括：
存储器阵列，包括多个存储单元对；
信号处理电路，耦接至所述存储器阵列，并包括信号加法电路以及信号乘法电路；以及
状态判断电路，耦接至所述信号处理电路，并且用以判断逻辑状态，
其中所述信号处理电路从所述多个存储单元对的其中之一接收第一读取电流以及第二读取电流，并且根据所述第一读取电流及所述第二读取电流以所述信号加法电路及所述信号乘法电路进行计算操作以取得计算结果，
其中所述状态判断电路接收所述计算结果，并根据所述计算结果判断对应的所述存储单元对的所述逻辑状态。
9.根据权利要求8所述的非易失性存储器装置，其中所述非易失性存储器装置是采用双晶体管双电阻器结构的电阻式随机存取存储器，且各存储单元对代表所述电阻式随机存取存储器的一个比特数据，各存储单元对包括第一存储单元以及第二存储单元，其中所述信号处理电路分别接收来自对应的所述存储单元对的所述第一存储单元的所述第一读取电流，以及所述第二存储单元的所述第二读取电流。
10.根据权利要求8所述的非易失性存储器装置，其中所述信号乘法电路接收所述第一读取电流及所述第二读取电流，将接收到的所述第一读取电流乘以接收到的所述第二读取电流以取得第一乘积，并输出所述第一乘积至所述信号加法电路。
11.根据权利要求10所述的非易失性存储器装置，其中所述信号乘法电路将接收到的所述第一读取电流取平方以取得第二乘积，将接收到的所述第二读取电流取平方以取得第三乘积，并且输出所述第二乘积及所述第三乘积至所述信号加法电路。
12.根据权利要求11所述的非易失性存储器装置，其中所述信号加法电路将所述第一乘积、所述第二乘积以及所述第三乘积相加以取得所述计算结果。
13.根据权利要求8所述的非易失性存储器装置，其中所述信号加法电路接收所述第一读取电流及所述第二读取电流，将接收到的所述第一读取电流及接收到的所述第二读取电流相加以取得总和，并输出所述总和至所述信号乘法电路。
14.根据权利要求13所述的非易失性存储器装置，其中所述信号处理电路还包括最大值取得电路，其中所述最大值取得电路接收所述第一读取电流以及所述第二读取电流，取所述第一读取电流及所述第二读取电流的最大值，并输出所述最大值至所述信号乘法电路。
15.根据权利要求14所述的非易失性存储器装置，其中所述信号乘法电路将所述总和乘以所述最大值以取得乘积，并且取所述乘积的n次方作为所述计算结果。
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