CN107017020B - 一种非易失性存储器数据读取方法 - Google Patents

一种非易失性存储器数据读取方法 Download PDF

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Abstract

本发明涉及一种非易失性存储器数据读取方法，具体如下：外围读取电路模块同时与低阻值参考单元、数据单元、高阻值参考单元相连，产生的读取信号分别记为SL、SD、SH；信号处理模块输入端与外围读取电路模块相连，同时与低阻值参考单元、数据单元、高阻值参考单元相连，接收读取信号SL、SD、SH；信号处理模块输出端与信号判决模块输入端相连，对接收的信号SL、SD、SH处理，并输出两个处理后的信号，分别为DL与DH；信号判决模块的两个输入端与信号处理模块两个输出端相连，接收信号DL与DH，进行比较判决并放大，输出最终数据读取结果。本发明可极大减小工艺参数偏差的影响；同时可进一步提高读取裕度，进而提高非易失性存储器的数据读取可靠性。

Description

一种非易失性存储器数据读取方法
技术领域
本发明涉及一种非易失性存储器数据读取方法。属于存储器技术领域。
背景技术
近年来，新型非易失性存储器技术迅速发展，并逐渐进入应用阶段，如自旋转移矩磁性随机存储器(Spin Transfer Torque Magnetic Random Access Memory，STT-MRAM)，阻变式随机存储器(Resistive Random Access Memory，RRAM)，与相变随机存储器(PhaseChange Random Access Memory，PCRAM)等，其工作原理为通过改变存储单元中非易失性存储器件的电阻值状态，使其在高阻值(RH)和低阻值(RL)之间变换，并以此存储数据信息。比如高阻值代表数据比特“1”，低阻值代表数据比特“0”，或者反之亦然。
一般而言，一个存储器包含两种存储单元，一种是数据单元，其电阻状态可变，记为Rdata，用于存储二进制数据信息；另一种是参考单元，其电阻状态已知，记为Rref(其电阻值通常为Rref＝(RH+RL)/2)，用于读取数据时，给数据单元提供判决参考信号。典型的存储单元结构如附图1所示，由一个非易失性存储器件(可看作一个可变电阻Rdata)和一个晶体管构成。
典型的非易失性存储器数据读取方案如附图2所示，读取数据时，通过给数据单元和参考单元同时施加相同的电流(或电压)来检测它们相应的输出电压(或电流)，然后进行对比，即可判断出数据单元中存储的信息。然而实际中，由于工艺参数偏差的影响，存储单元的阻值存在波动。当读取判决裕量不能克服读取电路本身的输入失配时，则可能产生读取错误，影响存储器的数据读取可靠性。此外，由于工艺尺寸不断微缩，工艺参数偏差不断增大，读取裕度下降，使得读取可靠性不断下降。典型的数据读取方案已难以满足实际需求。
发明内容
一、发明目的：
针对上述背景中提到的问题，本发明公开一种非易失性存储器数据读取方法。它克服了现有技术的不足，直接使用两个分别具有高低两种阻值的存储单元分别作为高阻值参考单元和低阻值参考单元，提供数据单元读取时的判决参考信号，从而减小工艺参数偏差的影响；同时通过信号处理的方式来进一步提高读取裕度，进而提高非易失性存储器的数据读取可靠性。
二、技术方案：
本发明的技术方案是：一种非易失性存储器数据读取方法，如附图3所示，整个数据读取方法由一个高阻值参考单元、一个低阻值参考单元、一个数据单元、一个外围读取电路模块、一个信号处理模块以及一个信号判决模块组成。它们之间的位置连接关系及信号走向是：外围读取电路模块同时与低阻值参考单元、数据单元、高阻值参考单元相连，产生相应的读取信号分别记为SL、SD、SH；信号处理模块输入端与外围读取电路模块相连，同时与低阻值参考单元、数据单元、高阻值参考单元相连，接收读取信号SL、SD、SH；信号处理模块输出端与信号判决模块输入端相连，对接收到的信号SL、SD、SH进行处理，并输出两个处理后的信号，分别记为DL与DH；信号判决模块的两个输入端与信号处理模块的两个输出端相连，接收信号DL与DH，进行比较判决并放大，输出最终的数据读取结果。
所述的高阻值参考单元、低阻值参考单元和数据单元隶属于非易失性存储器的存储阵列；其中高阻值参考单元和低阻值参考单元中的非易失性存储器件的电阻状态固定，其用于读取数据时，给数据单元提供判决参考信号，分别记为SL和SH；而数据单元中的非易失性存储器件的电阻状态根据实际存储的数据可变，其数据读取信号记为SD。
所述的信号处理模块对判决参考信号(SL和SH)和数据读取信号(SD)进行处理，输出两个处理后的信号，分别记为DL与DH，使其满足DL＝SD-SL和DH＝SH-SD，或其它类似算术运算结果；其内部具体实施方式不作限定。
一种非易失性存储器数据读取方法的数据读取原理和流程如下：首先在外围读取电路模块的控制下，数据单元、低阻值参考单元和高阻值参考单元分别产生一个读取信号(电压或者电流信号)，分别记为SD，SL，和SH，代表对应数据单元、低阻值参考单元和高阻值参考单元中非易失性存储器件的电阻状态；然后信号处理模块接收到这三个读取信号，并进行运算，输出两个处理后的信号，满足DL＝SL-SD和DH＝SD-SH或其他类似算术运算结果；最后信号判决模块接收DL与DH两个信号，比较判决其大小，并进行放大，输出最终的数据读取结果。
三、优点及功效:
本发明所述的一种非易失性存储器数据读取方法的优点是：参考单元与数据单元具有相同的结构，可以极大地减小工艺参数偏差的影响；同时通过信号处理的方式可以进一步提高读取裕度，进而提高非易失性存储器的数据读取可靠性。
附图说明
图1为典型的非易失性存储单元结构示意图。
图2为典型的非易失性存储器数据读取方案示意图。
图3为本发明提出的一种非易失性存储器数据读取方案示意图。
图4为本发明提出的一种非易失性存储器数据读取方案的一个具体实施例。
文中的参数定义为：
BL：表示位线，为Bit-Line的简称；
Ref-BL：参考单元的位线；
WL：表示字线，为Word-Line的简称；
SL：表示源极线，为Source-Line的简称；
NMOS：N型金属氧化物半导体，为N-Mental-Oxide-Semiconductor的简称；
PMOS：P型金属氧化物半导体，为P-Mental-Oxide-Semiconductor的简称；
RL：非易失性存储器件处于低阻值状态的阻值；
RH：非易失性存储器件处于高阻值状态的阻值；
Rref：参考单元中非易失性存储器件的阻值；
Rdata：数据单元中非易失性存储器件的阻值，有RH和RL两种可能；
Vdd：表示供电电源电压；
VG_clamp：表示钳位晶体管栅极控制电压；
VGload：表示负载晶体管栅极控制电压；
VGsel：表示位线晶体管栅极控制电压；
Vdata：表示数据单元输出的电压信号；
Vref：表示参考单元输出的电压信号；
Idata：表示数据单元输出的电流信号；
Iref：表示参考单元输出的电流信号；
SL：表示低阻值参考单元输出的电压(或电流)信号；
SD：表示数据单元输出的电压(或电流)信号；
SH：表示高阻值参考单元输出的电压(或电流)信号；
DL：表示信号处理模块中数据单元与低阻值参考单元信号运算后的输出信号；
DH：表示信号处理模块中数据单元与高阻值参考单元信号运算后的输出信号；
CS1：表示第一个控制信号，用于控制传输们通断；
表示第二个控制信号，用于控制传输们通断；
C1：表示第一个电容；
C2：表示第二个电容；
具体实施方式
参照附图，进一步说明本发明的实质性特点。在此公开的实施例，其特定的结构细节和功能细节仅是描述特定实施例的目的，因此，可以以许多可选择的形式来实施本发明，且本发明不应该被理解为仅仅局限于在此提出的示例实施例，而是应该覆盖落入本发明范围内的所有变化、等价物和可替换物。另外，将不会详细描述或将省略本发明的众所周知的元件，器件与子电路，以免混淆本发明的实施例的相关细节。
附图1为典型的非易失性存储单元结构示意图。
存储单元由一个非易失性存储器件(可看作一个可变电阻Rdata)与一个晶体管(通常为NMOS晶体管)串联构成。其中非易失性存储器件用于存储数据信息，其阻值可以有两种状态，一种为高阻值态(RH)，一种为低阻值态(RL)，分别代表数据比特“0”和“1”，或者反之。晶体管用于对存储单元进行访问控制，其栅极接字线，漏极经由非易失性存储器件后接位线，源极接源极线，源极线一般接地。通过控制字线和位线的电压即可控制晶体管的开闭，从而控制存储单元的选择与否。更具体地，当字线与位线同时为高电平时，晶体管处于导通状态，存储单元可访问，可对其进行读写操作；而当字线或位线为低电平时，晶体管处于非导通状态，存储单元不可访问。
附图2典型的非易失性存储器数据读取方案示意图。
整个数据读取方案由一个信号判决模块，负载电路(PMOS晶体管)，钳位晶体管(NMOS晶体管)以及位线晶体管(NMOS晶体管)组成。进行读取操作时，存储控制器通过字线与位线选择待读取的数据单元(其电阻状态Rdata未知，为RH或RL中的一种)与相应的参考单元(其电阻状态Rref＝(RH+RL)/2)，同时通过钳位晶体管栅极控制电压VG_clamp控制位线电压，防止数据单元与参考单元因为位线电压过高而损坏或造成误写操作。在位线电压的作用下，会产生流过数据单元的电流(Idata)与流过参考单元的电流(Iref)。然后在负载电路(记其负载电阻值为Rload)的作用下，Idata与Iref被转换成相应的数据单元的读取电压Vdata＝Idata×Rload与参考单元的读取电压Vref＝Iref×Rload，由于数据单元与参考单元中非易失性存储器件具有不同的电阻值，因此Idata≠Iref，从而Vdata＝Idata×Rload≠Vref＝Iref×Rload。最后Vdata与Vref被同时接入信号判决模块的两个输入端，进行比较判决并放大，输出最终的数据读取结果。更具体地，如果数据单元中的非易失性存储器件为低电阻态RL，则Vdata＝VLVref，输出数据读取结果“0”；反之如果数据单元中的非易失性存储器件为高电阻态RH，则Vdata＝VH＞Vref，输出数据读取结果“1”，或者反之亦然。
下面结合附图3和附图4，详细说明本发明的具体实施方式。
附图3为本发明提出的一种非易失性存储器数据读取方法示意图。
一种非易失性存储器数据读取方法由一个高阻值参考单元、一个低阻值参考单元、一个数据单元、一个外围读取电路模块、一个信号处理模块以及一个信号判决模块组成。它们之间的位置连接关系及信号走向是：外围读取电路模块同时与低阻值参考单元、数据单元、高阻值参考单元相连，产生相应的读取信号分别记为SL、SD、SH；信号处理模块输入端与外围读取电路模块相连，同时与低阻值参考单元、数据单元、高阻值参考单元相连，接收读取信号SL、SD、SH；信号处理模块输出端与信号判决模块输入端相连，对接收到的信号SL、SD、SH进行处理，并输出两个处理后的信号，分别记为DL与DH；信号判决模块的两个输入端与信号处理模块的两个输出端相连，接收信号DL与DH，进行比较判决并放大，输出最终的数据读取结果。
所述的高阻值参考单元、低阻值参考单元和数据单元隶属于非易失性存储器的存储阵列；其中高阻值参考单元和低阻值参考单元中的非易失性存储器件的电阻状态固定，其用于读取数据时，给数据单元提供判决参考信号，分别记为SL和SH；而数据单元中的非易失性存储器件的电阻状态根据实际存储的数据可变，其数据读取信号记为SD。
所述的外围读取电路模块同时与低阻值参考单元、数据单元、高阻值参考单元相连；执行数据读取操作时，产生相应的读取信号，分别记为SL、SD、SH；其内部具体实施方式不作限定。
所述的信号处理模块对判决参考信号(SL和SH)和数据读取信号(SD)进行处理，输出两个处理后的信号，分别记为DL与DH，使其满足DL＝SL-SD和DH＝SD-SH，或其它类似算术运算结果；其内部具体实施方式不作限定。
所述的信号判决模块与信号处理模块相连，对信号处理模块输出的两个信号(DL与DH)进行比较判决，并放大，输出最终的数据读取结果；其内部具体实施方式不作限定。
一种非易失性存储器数据读取方法的数据读取原理和流程如下：首先在外围读取电路模块的控制下，数据单元、低阻值参考单元和高阻值参考单元分别产生一个读取信号(电压或者电流信号)，分别记为SD，SL，和SH，代表对应数据单元、低阻值参考单元和高阻值参考单元中非易失性存储器件的电阻状态；然后信号处理模块接收到这三个读取信号，并进行运算，输出两个处理后的信号，满足DL＝SD-SL和DH＝SH-SD或其他类似算术运算结果；最后信号判决模块接收DL与DH两个信号，比较判决其大小，并进行放大，输出最终的数据读取结果。
附图4为本发明提出的一种非易失性存储器数据读取方案的一个具体实施例。
由附图4可见，数据单元、高阻值参考单元和低阻值参考单元具有与附图1相同的结构，均由一个非易失性存储器件与一个NMOS晶体管串联构成。其中高阻值参考单元和低阻值参考单元中的非易失性存储器件的电阻状态固定(分别记为RH和RL)，用于读取数据时，给数据单元提供判决参考信号，分别记为SL和SH；而数据单元的非易失性存储器件的电阻状态根据实际存储的数据可变(记为Rdata，可为RH或RL中的一种)，其数据读取信号记为SD。外围读取电路模块由负载电路(PMOS晶体管)，钳位晶体管(NMOS晶体管)以及位线晶体管(NMOS晶体管)组成，分别由负载晶体管栅极控制电压钳位晶体管栅极控制电压(VG_clamp)以及位线晶体管栅极控制电压(VG_sel)进行控制。外围读取电路模块用于在执行数据读取操作时，对应低阻值参考单元、数据单元、高阻值参考单元产生相应的读取信号，分别记为SL、SD、SH。信号处理模块由两个电容(C1和C2)，六个传输门以及两个外部输入控制信号(CS1和)组成；其中CS1和由存储控制器控制。信号处理模块对判决参考信号(SL和SH)和数据读取信号(SD)进行处理，输出两个处理后的信号，分别记为DL与DH；在本实施例中DL与DH满足DL＝SL-SD；DH＝SD-SH。信号判决模块为一个比较放大器，其对信号处理模块输出的两个信号(即DL与DH)进行比较判决，并放大，输出最终的数据读取结果。执行数据读取操作时，首先在外围读取电路模块的控制下，会有电流从Vdd经负载晶体管、钳位晶体管、位线晶体管、低阻值参考单元或数据单元或高阻值参考单元流向地电位。由于低阻值参考单元、数据单元、高阻值参考单元中非易失性存储器件的电阻不同，因此当电流流过时其电流值也不同，分别记为IL、Idata、IH，从而在相同的负载下产生不同的读取信号，分别记为SL，SD，和SH。通过CS1和这两个控制信号，SL，SD，和SH间的差值DL与DH被分别储存在电容C1和C2中。最终信号判决模块接收到DL与DH，比较判决两者的大小并放大，输出最终的数据读取信号。
更具体地，本发明具体实施例的数据读取过程可分为如下五个阶段，我们不妨假设数据单元中非易失性存储器件的电阻值为RL，即存储的数据信息为“0”：
(1)第一个阶段：Vdd供电，同时存储控制器通过字线与位线选择待读取的数据单元以及相应的低阻值参考单元和高阻值参考单元；此外，VG_sel、VG_clamp、控制负载电路、钳位晶体管、位线晶体管导通。在外围读取电路模块的控制下，产生流过低阻值参考单元、数据单元、高阻值参考单元的读取电流；由于各单元中非易失性存储器件的电阻值不同，从而产生不同的读取电流，记为IL、Idata、IH。然后在负载电路(Rload)的作用下，这三个读取电流被转换成相应的读取电压，记为SL＝IL×Rload、SD＝Idata×Rload、SH＝SH×Rload。
(2)第二个阶段：这三个读取电压信号(SL、SD、SH)被接入到信号处理模块；此时CS1控制的传输门打开，控制的传输门关闭，即CS1＝0，对两个电容C1和C2的左右两端进行预充电，使两个电容内侧的电压都为Vdd/2，同时SD被接入到C2外侧，SH被接入到C1外侧。由于数据单元中非易失性存储器件的电阻值为RL，即存储的数据信息为“0”，则SD＝SL。
(3)第三个阶段：关闭信号处理模块中所有的传输门，即CS1＝1，保持电容C1和C2两端电压保持不变。
(4)第四个阶段：关闭CS1控制的传输门，同时控制的传输门打开，即CS1＝1，此时SD与C1外侧连接，C1外侧电压变化为SD-SH＝SL-SH，引起电容C1内侧电压随之变化，此时DH＝Vdd/2+(SL-SH)。同时SL与电容C2外侧连接，由于SD＝SL，则C2外侧电压不变，始终为SL。因此，DL＝Vdd/2保持不变，而DH＝Vdd/2+(SL-SH)减小。然后，信号处理模块最终输出DH与DL。
(5)第五个阶段：最终信号处理模块输出的两个信号DH与DL被接入到信号判决模块，比较判决它们之间的大小关系，可以看出DL＝Vdd/2＞DH＝Vdd/2+(SL-SH)，因此，最终数据读取结果为“0”。
如果数据单元中非易失性存储器件的电阻值为RH，即存储的数据信息为“1”，其数据读取过程类似。此时，
(1)第一个阶段：与如上数据信息为“1”的情况相同。
(2)第二个阶段：这三个读取电压信号(SL、SD、SH)被接入到信号处理模块；此时CS1控制的传输门打开，控制的传输门关闭，即CS1＝0，对两个电容C1和C2的左右两端进行预充电，使两个电容内侧的电压都为Vdd/2，同时SD被接入到C2外侧，SH被接入到C1外侧。由于数据单元中非易失性存储器件的电阻值为RH，即存储的数据信息为“1”，则SD＝SH。
(3)第三个阶段：关闭信号处理模块中所有的传输门，即CS1＝1，保持电容C1和C2两端电压保持不变。
(4)第四个阶段：关闭CS1控制的传输门，同时控制的传输门打开，即CS1＝1，此时SD与C1外侧连接，由于SD＝SH，则C1外侧电压不变，始终为SH；同时SL与电容C2外侧连接，C2外侧电压下降SL-SD＝SL-SH，引起电容C2内侧电压随之变化，此时DL＝Vdd/2+(SL-SH)。因此，DH＝Vdd/2保持不变，而DL＝Vdd/2+(SL-SH)减小。然后，信号处理模块最终输出DH与DL。
(5)第五个阶段：最终信号处理模块输出的两个信号DH与DL被接入到信号判决模块，比较判决它们之间的大小关系，可以看出DH＝Vdd/2＞DL＝Vdd/2+(SL-SH)，因此，最终数据读取结果为“1”。

Claims (3)

1.一种非易失性存储器数据读取方法，特征在于：该数据读取方法由一个高阻值参考单元、一个低阻值参考单元、一个数据单元、一个外围读取电路模块、一个信号处理模块以及一个信号判决模块组成；它们之间的位置连接关系是：外围读取电路模块同时与低阻值参考单元、数据单元、高阻值参考单元相连，产生相应的读取电压信号分别记为SL、SD、SH；信号处理模块输入端与外围读取电路模块相连，同时与低阻值参考单元、数据单元、高阻值参考单元相连，接收读取电压信号SL、SD、SH；信号处理模块输出端与信号判决模块输入端相连，并直接输出两个处理后的电压信号，分别记为DL与DH，这两个电压差值信号真实存在，均为可测量的电压值；信号判决模块的两个输入端与信号处理模块的两个输出端相连，接收电压信号DL与DH；
其中，信号处理模块由两个电容C1和C2，六个传输门以及两个外部输入控制信号CS1和组成；其中CS1和由存储控制器控制；由于低阻值参考单元、数据单元、高阻值参考单元中非易失性存储器件的电阻不同，因此当电流流过时其电流值也不同，分别记为IL、Idata、IH，从而在相同的负载下产生不同的读取信号，分别记为SL，SD，和SH；通过CS1和这两个控制信号，SL，SD，和SH间的差值DL与DH被分别储存在电容C1和C2中；最终信号判决模块接收到DL与DH，比较判决两者的大小并放大，输出最终的数据读取信号。
2.根据权利要求1所述的一种非易失性存储器数据读取方法，其特征在于：所述的信号处理模块对读取电压信号进行处理，输出两个处理后电压信号，分别记为DL与DH，使其满足DL＝SD-SL和DH＝SH-SD。
3.根据权利要求1所述的一种非易失性存储器数据读取方法，其特征在于：减法操作依靠电容与开关门的组合电路实现。
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