KR20050069048A - 미분회로들을 채택하는 감지증폭기들을 갖는 자기램 소자들 - Google Patents

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KR20050069048A
KR20050069048A KR1020030100880A KR20030100880A KR20050069048A KR 20050069048 A KR20050069048 A KR 20050069048A KR 1020030100880 A KR1020030100880 A KR 1020030100880A KR 20030100880 A KR20030100880 A KR 20030100880A KR 20050069048 A KR20050069048 A KR 20050069048A
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박재현
정창욱
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삼성전자주식회사
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Abstract

자기램 소자들을 제공한다. 상기 자기램 소자는 비트라인을 갖는 자기램 셀 및 상기 비트라인에 전기적으로 접속된 미분회로를 구비한다. 상기 미분회로의 출력단은 극성변화 감지회로에 전기적으로 접속된다. 상기 극성변화 감지회로는 상기 미분회로의 출력신호의 극성이 변하는 경우에 논리 "1" 또는 논리 "0"에 해당하는 출력신호를 생성시킨다.

Description

미분회로들을 채택하는 감지증폭기들을 갖는 자기램 소자들{Magnetic random access memory devices having sense amplifiers employing differential circuits}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 감지증폭기를 갖는 자기램 소자에 관한 것이다.
모든 반도체 메모리 소자들은 단위 셀들에 저장된 데이터들을 감지 및 증폭시키어 논리 "0" 또는 논리 "1"에 해당하는 출력신호를 생성시키는 감지증폭기들을 갖는다. 상기 반도체 메모리 소자들 중에 자기램 소자는 저전압 및 고속에서 동작될 수 있는 비휘발성 메모리 소자로서 널리 사용되고 있다.
상기 자기램 소자의 대부분은 복수개의 메인 셀들과 아울러서 복수개의 기준 셀들을 구비한다. 상기 메인 셀들 및 기준 셀들의 각각은 차례로 적층된 고정층, 터널층 및 자유층으로 구성된 자기터널 접합(magnetic tunnel junction; MTJ) 구조체를 갖는다. 상기 고정층 및 자유층 내의 자기 스핀들이 서로 평행하도록 배열된 경우에, 상기 자기터널 접합 구조체는 최소 저항값을 갖는다. 이와 반대로, 상기 고정층 및 자유층 내의 자기 스핀들이 서로 반평행(anti-parallel)하도록 배열된 경우에, 상기 자기터널 접합 구조체는 최대 저항값을 갖는다.
상기 기준 셀들은 상기 메인 셀들 내에 저장된 데이터들과 비교되는 기준값들을 제공한다. 상기 자기램 소자의 감지증폭기들의 감지 여유도(sensing margin)를 극대화시키기 위해서는, 상기 기준 셀들은 상기 메인 셀들의 최대 저항값 및 최소 저항값 사이의 중간값(mid-value)을 가져야 하고, 상기 최소 저항값 및 상기 최대 저항값 사이의 차이가 커야 한다. 그러나, 반도체기판의 전체에 걸쳐서 상기 자기터널 접합 구조체들을 균일하게 형성하기가 어렵다. 즉, 상기 반도체기판에 형성되는 모든 자기터널 접합 구조체들의 최소 저항값들 및 최대 저항값들의 균일도들을 향상시키기 위하여 공정 조건들을 최적화시키는 것은 매우 어렵다. 따라서, 상기 기준 셀들을 사용하여 메인 셀들 내에 저장된 데이터들을 정확하게 읽어내는 방법에 한계가 있다.
상기 기준 셀들을 사용하는 읽기 방법의 문제점을 해결하기 위하여 최근에 자기기준 방식을 사용하는 비파괴적 읽기 방법(nondestructive read method using a self reference scheme)이 제안된 바 있다.
도 1은 종래의 자기램 소자의 단위 셀 및 감지증폭기를 도시한 등가회로도이다.
도 1을 참조하면, 종래의 자기램 셀은 전송 트랜지스터(TA) 및 상기 전송 트랜지스터(TA)의 드레인에 접속된 일 단을 갖는 자기저항체(MR)를 포함한다. 상기 자기저항체(MR)의 타 단은 비트라인(BL)에 접속된다. 상기 자기저항체(MR)는 제1 및 제2 전극들과 아울러서 상기 전극들 사이에 개재된 자기터널 접합 구조체를 갖고, 상기 자기터널 접합 구조체는 고정층 및 자유층과 아울러서 이들 사이에 개재된 터널층을 갖는다. 상기 종래의 자기램 셀은 또한 상기 자기저항체(MR) 내에 원하는 데이터를 기입하는 데 사용되는 디지트라인과 아울러서 상기 전송 트랜지스터(TA)의 게이트 전극에 전기적으로 접속된 워드라인(WL)을 갖는다.
상기 비트라인은 제어신호(Φc)에 의해 제어되는 스위칭 회로(SC)의 입력단에 접속된다. 상기 스위칭 회로(SC)는 상기 제어신호(Φc)에 따라 상기 비트라인에 유기되는 신호(비트라인 전압)를 신호지연회로(SD)로 출력시키거나 감지증폭기(SA)의 제1 입력단으로 직접 출력시킨다. 상기 신호지연회로(SA)의 출력단은 상기 감지증폭기(SA)의 제2 입력단에 접속된다. 상기 감지증폭기(SA)는 상기 제1 및 제2 입력단들을 통하여 입력되는 신호들을 비교 및 증폭시키어 논리 "0" 또는 논리 "1"에 해당하는 출력 데이터(Dout)를 생성시킨다.
도 2는 도 1의 자기 램 셀에 저장된 데이터 "0"을 읽어내는 방법을 설명하기 위한 비트라인 전압(VBL0) 및 디지트라인 전류(IDL)를 도시한 그래프들이고, 도 3은 도 1의 자기 램 셀에 저장된 데이터 "1"을 읽어내는 방법을 설명하기 위한 비트라인 전압(VBL1) 및 디지트라인 전류를 도시한 그래프들이다. 여기서, 상기 데이터 "0"는 자기 램 셀의 고정층 및 자유층 내의 자기 스핀들이 서로 평행하도록 배열된 상태를 의미하고, 상기 데이터 "1"은 자기 램 셀의 고정층 및 자유층 내의 자기 스핀들이 서로 반평행하도록 배열된 상태를 의미한다.
도 1 및 도 2를 참조하면, 상기 자기저항체(MR)가 데이터 "0"에 해당하는 최소 저항값을 갖는 경우에, 상기 비트라인(BL)은 읽기 모드에서 제1 전압(V1)을 갖는다. 상기 제1 전압(V1)은 상기 신호지연회로(SD)를 통하여 상기 감지증폭기(SA)의 제1 입력단에 전달된다. 이어서, 제1 시간(t1)부터 제2 시간(t2)까지 상기 디지트라인(DL)에 디지트라인 전류(IDL)를 가한다. 상기 디지트라인 전류(IDL)는 상기 자기저항체(MR)의 자유층 내의 자기 스핀들을 약 90°만큼 회전시키는 역할을 한다. 그 결과, 상기 자기저항체(MR)는 상기 최소 저항값보다 큰 중간 저항값을 갖고, 상기 비트라인(BL)에 상기 제1 전압(V1)보다 높은 중간 전압(VM)이 유기된다.
상기 중간 전압(VM)은 상기 감지증폭기(SA)의 제2 입력단으로 직접 전달되고, 상기 제1 입력단에 전달된 상기 제1 전압(V1)은 상기 중간전압(VM)과 비교된다. 이 경우에, 상기 감지증폭기(SA)는 논리 "0"에 해당하는 출력신호(Dout)를 발생시킨다. 상기 제2 시간(t2) 후에 상기 디지트라인 전류(IDL)의 공급이 중단되면, 상기 자기저항체(MR)의 자유층 내의 자기 스핀들은 최초의 상태로 되돌아간다. 이에 따라, 상기 비트라인(BL)은 다시 상기 제1 전압(V1)을 갖는다.
도 1 및 도 3을 참조하면, 상기 자기저항체(MR)가 데이터 "1"에 해당하는 최대 저항값을 갖는 경우에, 상기 비트라인(BL)은 읽기 모드에서 상기 제1 전압(V1)보다 높은 제2 전압(V2)을 갖는다. 상기 제2 전압(V2)은 상기 신호지연회로(SD)를 통하여 상기 감지증폭기(SA)의 제1 입력단에 전달된다. 이어서, 제1 시간(t1)부터 제2 시간(t2)까지 상기 디지트라인(DL)에 디지트라인 전류(IDL)를 가한다. 상기 디지트라인 전류(IDL)는 상기 자기저항체(MR)의 자유층 내의 자기 스핀들을 약 90°만큼 회전시키는 역할을 한다. 그 결과, 상기 자기저항체(MR)는 상기 최대 저항값보다 작은 중간 저항값을 갖고, 상기 비트라인(BL)에 상기 제2 전압(V2)보다 낮은 중간 전압(VM)이 유기된다.
상기 중간 전압(VM)은 상기 감지증폭기(SA)의 제2 입력단으로 직접 전달되고, 상기 제1 입력단에 전달된 상기 제2 전압(V2)은 상기 중간전압(VM)과 비교된다. 이 경우에, 상기 감지증폭기(SA)는 논리 "1"에 해당하는 출력신호(Dout)를 발생시킨다. 상기 제2 시간(t2) 후에 상기 디지트라인 전류(IDL)의 공급이 중단되면, 상기 자기저항체(MR)의 자유층 내의 자기 스핀들은 최초의 상태로 되돌아간다. 이에 따라, 상기 비트라인(BL)은 다시 상기 제2 전압(V2)을 갖는다.
상술한 종래의 기술에 따르면, 상기 감지증폭기는 선택된 자기램 셀의 최소 저항값 또는 최대 저항값을 상기 선택된 자기램 셀 자신의 중간 저항값과 비교하여 논리 "0" 또는 논리 "1"에 해당하는 출력신호를 발생시킨다. 따라서, 도 1에 보여진 종래의 자기램소자는 메인 셀들의 데이터들과 비교되는 기준 데이터들을 발생시키기 위한 기준 셀들을 요구하지 않는다. 결과적으로, 상기 종래의 자기램 소자는 기준 셀들 및 메인 셀들의 불균일한 특성에 기인하는 읽기 불량을 해결할 수 있다. 그러나, 상기 자기램 셀의 중간 저항값 및 최소 저항값(또는 최대 저항값) 사이의 차이값이 일정값보다 작은 경우에, 상기 감지 증폭기의 감지 여유도를 향상시키는 데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 자기램 셀에 저장된 데이터에 대한 감지 여유도를 향상시킬 수 있는 감지증폭기를 갖는 자기램 소자를 제공하는 데 있다.
본 발명의 실시예들은 자기램 소자를 제공한다. 상기 자기램 소자는 비트라인을 갖는 자기램 셀, 상기 비트라인에 전기적으로 접속된 미분회로 및 상기 미분회로의 출력단에 전기적으로 접속된 극성변화 감지회로를 포함한다. 상기 극성변화 감지회로는 상기 미분회로의 출력신호의 극성이 변하는 경우에 논리 "1" 또는 논리 "0"에 해당하는 출력신호를 생성시킨다.
본 발명의 일 실시예에서, 상기 미분회로는 상기 비트라인에 접속된 커패시터 및 상기 커패시터 및 접지단자 사이에 개재된 저항체를 포함함다. 이 경우에, 상기 극성변화 감지회로의 입력단은 상기 커패시터 및 상기 저항체 사이의 노드에 전기적으로 접속될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4a는 본 발명에 따른 자기램 소자의 단위 셀 및 감지증폭기를 도시한 등가회로도이고, 도 4b는 도 4a의 자기저항체, 디지트라인 및 비트라인을 도시한 평면도이다.
도 4a 및 도 4b를 참조하면, 본 발명에 따른 자기램 소자는 종래의 자기램 셀과 동일한 구성을 갖는다. 즉, 상기 자기램 셀은 전송 트랜지스터(TA) 및 상기 전송 트랜지스터(TA)의 드레인에 전기적으로 접속된 일 단을 갖는 자기저항체(MR)를 포함한다. 상기 자기저항체(MR)의 타 단은 비트라인(BL)에 접속되고, 상기 전송 트랜지스터(TA)의 게이트 전극은 워드라인(WL)에 전기적으로 접속된다. 상기 자기저항체(MR) 역시 한 쌍의 전극들 및 상기 전극들 사이에 개재된 자기터널 접합 구조체를 구비하고, 상기 자기터널 접합 구조체는 차례로 적층된 고정층, 터널층 및 자유층을 갖는다. 더 나아가서, 상기 자기저항체(MR)의 자유층 내의 자기 스핀들은 디지트라인(DL)을 통하여 흐르는 전류에 의해 회전할 수 있다.
상기 디지트라인(DL) 및 비트라인(BL)은 도 4b에 도시된 바와 같이 서로 교차하도록 배치되고, 상기 자기저항체(MR)는 상기 디지트라인(DL) 및 비트라인(BL) 사이에 개재된다. 또한, 상기 자기저항체(MR)는 평면적으로 보여질 때 길이(L) 및 상기 길이(L)보다 작은 폭(W)을 갖는 직사각형의 형태를 가질 수 있다. 이 경우에, 상기 디지트라인(DL) 및 비트라인(BL)은 각각 상기 자기저항체(MR)의 길이(L) 방향 및 폭(W) 방향에 평행하도록 배치되는 것이 바람직하다. 다시 말해서, 상기 디지트라인(DL)을 통하여 흐르는 전류는 상기 자기저항체(MR)의 하드 자계를 생성시키고, 상기 비트라인(BL)을 통하여 흐르는 전류는 상기 자기저항체(MR)의 이지 자계를 생성시킨다.
상기 비트라인(BL)은 감지증폭기(SAP)에 전기적으로 접속된다. 상기 감지증폭기(SAP)는 상기 비트라인(BL)에 전기적으로 접속된 미분회로(DC) 및 상기 미분회로(DC)의 출력단에 접속된 극성변화 감지회로(PSA)를 포함한다. 상기 미분회로(DC)는 상기 비트라인(BL)에 유기되는 신호를 미분하고, 상기 극성변화 감지회로(PSA)는 읽기 모드에서 상기 미분회로(DC)의 출력신호의 극성이 변할 때마다 논리 "0" 또는 논리 "1"에 해당하는 출력신호(Dout)를 발생시킨다.
상기 미분회로(DC)는 상기 비트라인(BL)에 접속된 커패시터(C)와 아울러서 상기 커패시터(C) 및 접지단자 사이에 개재된 저항체(R)로 구성될 수 있다. 이 경우에, 상기 극성변화 감지회로(PSA)의 입력단은 상기 커패시터(C) 및 저항체(R) 사이의 노드(N)에 접속된다. 즉, 상기 노드(N)는 상기 미분회로(DC)의 출력단 또는 상기 극성변화 감지회로(PSA)의 입력단에 해당한다.
도 5는 도 4a에 보여진 자기램 셀이 데이터 "0"을 갖는 경우에 상기 데이터 "0"을 읽어내는 방법을 설명하기 위한 타이밍 다이아그램이고, 도 6은 도 4a에 보여진 자기램 셀이 데이터 "1"을 갖는 경우에 상기 데이터 "1"을 읽어내는 방법을 설명하기 위한 타이밍 다이아그램이다. 여기서, 상기 데이터 "0"은 상기 자기 램 셀의 고정층 및 자유층 내의 자기 스핀들이 서로 평행하도록 배열되어 최소저항값을 갖는 상태를 의미하고, 상기 데이터 "1"은 자기 램 셀의 고정층 및 자유층 내의 자기 스핀들이 서로 반평행하도록 배열되어 최대저항값을 갖는 상태를 의미한다.
도 4a 및 도 5를 참조하면, 상기 자기램 셀이 데이터 "0"을 갖는 경우에, 상기 비트라인(BL)에 유기되는 신호(ΦBL0)는 읽기 모드의 초기 시간(T0)부터 제1 시간(T1)까지 상승하여 제1 전압(V1)에 도달한다. 이때, 상기 미분회로(DC)의 출력단에 해당하는 상기 노드(N)에 유기되는 신호(ΦN0)는 양의 전압을 보인다. 상기 비트라인(BL)은 제2 시간(T2)까지 더 이상의 변화 없이 상기 제1 전압(V1)을 유지한다. 따라서, 상기 노드신호(ΦN0)는 0 볼트의 전압을 보인다.
계속해서, 상기 디지트라인(DL)에 소정의 디지트라인 신호(ΦDL), 즉 디지트라인 전류(IDL)를 가하여 상기 자기저항체(MR)의 자유층 내의 자기 스핀들을 약 90°만큼 회전시킨다. 이때, 상기 디지트라인 전류(IDL)는 상기 제2 시간(T2)부터 제3 시간(T3)까지 지속적으로 증가한다. 그 결과, 상기 비트라인 신호(ΦBL0) 역시 상기 제3 시간(T3)까지 상기 제1 전압(V1)으로부터 상기 제1 전압(V1)보다 높은 중간 전압(VM)으로 상승하고, 상기 노드신호(ΦN0)는 상기 비트라인 신호(ΦBL0)의 미분된 결과에 해당하는 양의 전압(V+)을 갖는다. 상기 중간 전압(VM)은 상기 자기저항체(MR)의 최소저항값 및 최대저항값 사이의 중간저항값에 대응하는 전압이다.
상기 디지트라인 전류(IDL)는 제4 시간(T4)까지 지속적으로 공급된 후에 차단될 수 있다. 그 결과, 상기 디지트라인 신호(ΦDL)는 상기 제4 시간(T4)부터 제5 시간(T5)까지 점점 감소하여 0 암페어의 전류값을 보일 수 있다. 이 경우에, 상기 자기저항체(MR)의 자유층 내의 자기 스핀들은 상기 자기저항체(MR)의 고정층 내의 고정된 자기 스핀들에 평행하도록 초기 상태로 되돌아간다. 그 결과, 상기 비트라인 신호(ΦBL0)는 상기 제4 시간(T4)부터 상기 제5 시간(T5)까지 점점 하강하여 상기 제1 전압(V1)을 다시 갖는다. 이에 따라, 상기 노드신호(ΦN0)는 상기 제4 시간(T4)부터 상기 제5 시간(T5)까지 상기 비트라인 신호(ΦBL0)의 미분된 결과에 해당하는 음의 전압(V-)을 보인다.
한편, 상기 극성변화 감지회로(PSA)는 상기 미분회로(DC)의 출력신호가 상기 양의 전압(V+)으로부터 상기 음의 전압(V-)으로 변하는 경우에 논리 "0"에 해당하는 출력신호(Dout)를 생성시킨다.
도 4a 및 도 6을 참조하면, 상기 자기램 셀이 데이터 "1"을 갖는 경우에, 상기 비트라인(BL)에 유기되는 신호(ΦBL1)는 읽기 모드의 초기 시간(T0)부터 제1 시간(T1)까지 상승하여 상기 제1 전압(V1)보다 높은 제2 전압(V2)에 도달한다. 이때, 상기 미분회로(DC)의 출력단에 해당하는 상기 노드(N)에 유기되는 신호(ΦN1)는 양의 전압을 보인다. 상기 비트라인(BL)은 제2 시간(T2)까지 더 이상의 변화 없이 상기 제2 전압(V2)을 유지한다. 따라서, 상기 노드신호(ΦN1)는 0 볼트의 전압을 보인다.
계속해서, 상기 디지트라인(DL)에 소정의 디지트라인 신호(ΦDL), 즉 디지트라인 전류(IDL)를 가하여 상기 자기저항체(MR)의 자유층 내의 자기 스핀들을 약 90°만큼 회전시킨다. 이때, 상기 디지트라인 전류(IDL)는 상기 제2 시간(T2)부터 제3 시간(T3)까지 지속적으로 증가한다. 그 결과, 상기 비트라인 신호(ΦBL1) 역시 상기 제3 시간(T3)까지 상기 제2 전압(V2)으로부터 상기 제2 전압(V1)보다 낮은 중간 전압(VM)으로 하강하고, 상기 노드신호(ΦN1)는 상기 비트라인 신호(ΦBL1)의 미분된 결과에 해당하는 음의 전압(V-)을 갖는다. 상기 중간 전압(VM)은 상기 자기저항체(MR)의 최소저항값 및 최대저항값 사이의 중간저항값에 대응하는 전압이다.
상기 디지트라인 전류(IDL)는 제4 시간(T4)까지 지속적으로 공급된 후에 차단될 수 있다. 그 결과, 상기 디지트라인 신호(ΦDL)는 상기 제4 시간(T4)부터 제5 시간(T5)까지 점점 감소하여 0 암페어의 전류값을 보일 수 있다. 이 경우에, 상기 자기저항체(MR)의 자유층 내의 자기 스핀들은 상기 자기저항체(MR)의 고정층 내의 고정된 자기 스핀들에 반평행하도록 초기 상태로 되돌아간다. 그 결과, 상기 비트라인 신호(ΦBL1)는 상기 제4 시간(T4)부터 상기 제5 시간(T5)까지 점점 상승하여 상기 제2 전압(V2)을 다시 갖는다. 이에 따라, 상기 노드신호(ΦN1)는 상기 제4 시간(T4)부터 상기 제5 시간(T5)까지 상기 비트라인 신호(ΦBL1)의 미분된 결과에 해당하는 양의 전압(V+)을 보인다.
한편, 상기 극성변화 감지회로(PSA)는 상기 미분회로(DC)의 출력신호가 상기 음의 전압(V-)으로부터 상기 양의 전압(V+)으로 변하는 경우에 논리 "1"에 해당하는 출력신호(Dout)를 생성시킨다.
상술한 바와 같이 본 발명에 따른 자기램 소자의 감지증폭기는 비트라인에 접속되는 미분회로를 채택한다. 이에 따라, 읽기 모드에서 상기 미분회로를 사용하여 상기 비트라인에 유기되는 전압의 변화율에 대한 극성의 변화를 감지하는 경우에, 상기 자기저항체의 중간 저항값 및 최소 저항값(또는 최대 저항값) 사이의 차이값이 작을지라도 감지증폭기의 감지여유도가 감소하는 것을 방지할 수 있다.
도 1은 종래의 자기램 소자의 단위 셀 및 감지증폭기를 도시한 등가회로도이다.
도 2는 도 1에 보여진 자기램 소자의 단위 셀에 저장된 데이터 "0"을 읽어내는 종래의 방법을 설명하기 위한 비트라인 신호 및 디지트라인 신호를 도시한 그래프들이다.
도 3은 도 1에 보여진 자기램 소자의 단위 셀에 저장된 데이터 "1"을 읽어내는 종래의 방법을 설명하기 위한 비트라인 신호 및 디지트라인 신호를 도시한 그래프들이다.
도 4a는 본 발명에 따른 자기램 소자의 단위 셀 및 감지증폭기를 도시한 등가회로도이다.
도 4b는 도 4a에 보여진 자기저항체, 비트라인 및 디지트라인을 도시한 평면도이다.
도 5는 도 4a에 보여진 자기램 소자의 단위 셀에 저장된 데이터 "0"을 읽어내는 방법들을 설명하기 위한 비트라인 신호, 디지트라인 신호 및 미분회로 출력신호를 도시한 그래프들이다.
도 6은 도 4a에 보여진 자기램 소자의 단위 셀에 저장된 데이터 "1"을 읽어내는 방법들을 설명하기 위한 비트라인 신호, 디지트라인 신호 및 미분회로 출력신호를 도시한 그래프들이다.

Claims (2)

  1. 비트라인을 갖는 자기램 셀;
    상기 비트라인에 전기적으로 접속된 미분회로; 및
    상기 미분회로의 출력단에 전기적으로 접속된 극성변화 감지회로를 포함하되, 상기 극성변화 감지회로는 상기 미분회로의 출력신호의 극성이 변하는 경우에 논리 "1" 또는 논리 "0"에 해당하는 출력신호를 생성시키는 것을 특징으로 하는 자기램 소자.
  2. 제 1 항에 있어서, 상기 미분회로는
    상기 비트라인에 접속된 커패시터; 및
    상기 커패시터 및 접지단자 사이에 개재된 저항체를 포함하되, 상기 극성변화 감지회로의 입력단은 상기 커패시터 및 상기 저항체 사이의 노드에 접속되는 것을 특징으로 하는 자기램 소자.
KR1020030100880A 2003-12-30 2003-12-30 미분회로들을 채택하는 감지증폭기들을 갖는 자기램 소자들 KR20050069048A (ko)

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