TWI668694B - 資料讀取方法以及使用此方法的非揮發性記憶體裝置 - Google Patents

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Abstract

本發明提供一種資料讀取方法以及使用此方法的非揮發性記憶體裝置。所述資料讀取方法包括：從非揮發性記憶體裝置的記憶胞對取得第一讀取電流以及第二讀取電流；根據第一讀取電流以及第二讀取電流進行計算操作以取得計算結果；並且根據計算結果判斷此記憶胞對的邏輯狀態。所述計算操作至少包括一個訊號加法運算及一個訊號乘法運算。

Description

資料讀取方法以及使用此方法的非揮發性記憶體裝置
本發明是有關於一種記憶體裝置，且特別是有關於一種資料讀取方法以及使用此資料讀取方法的非揮發性記憶體裝置。
非揮發性記憶體（Non-Volatile Memory，NVM）在電源關閉後仍可保留儲存資料，因此是讓許多電子產品功能正常不可或缺的記憶體裝置 。目前，電阻式隨機存取記憶體（Resistive Random Access Memory，RRAM）是一種業界積極開發的非揮發性記憶體，其具有低電壓寫入操作、短時間內寫入及消除、長久的記憶時間、進行非破壞性的讀取操作、能進行多狀態存儲、具有結構簡單以及需求面積小的優點。所以，RRAM在未來的個人電腦以及電子裝置的應用上具有很大的潛力。
一般而言，一個電阻式記憶胞被用以作為RRAM的一個位元，並且可以以一可逆和非揮發性的方式被設置為低電阻狀態（Low-Resistive State，LRS）或高電阻狀態（High-Resistive State，HRS），以便表示具有不同狀態的儲存資料。例如，施加RESET脈衝可以形成高電阻狀態以寫入邏輯1的資料；施加具有相反極性的SET脈衝可以形成低電阻狀態以寫入邏輯0的資料。因此，在資料讀取期間，可根據在不同電阻狀態所產生的讀取電流來判斷出邏輯1或邏輯0的資料。
然而，低電阻狀態的電阻通常在高溫下有增加的趨向，而高電阻狀態的電阻在高溫下則通常有減少的趨向。這種電阻隨溫度變化的情況通常會導致難以區分低電阻狀態和高電阻狀態。據此，提供一種用於改善高溫數據保持能力（High temperature data retention，HTDR）的資料讀取方法是有幫助的。
本發明提供一種資料讀取方法及使用此資料讀取方法的非揮發性記憶體裝置，藉此可改善高溫數據保持能力，並可降低位元錯誤率。
本發明提供一種適用於非揮發性記憶體的資料讀取方法。所述資料讀取方法包括從非揮發性記憶體的記憶胞對取得第一讀取電流及第二讀取電流；根據第一讀取電流及第二讀取電流進行計算操作以取得計算結果；並且根據所述計算結果判斷所述記憶胞對的邏輯狀態。計算操作至少包括一個訊號加法運算及一個訊號乘法運算。
本發明也提供一種非揮發性記憶體裝置，包括記憶體陣列、訊號處理電路以及狀態判斷電路。記憶體陣列包括多個記憶胞對。訊號處理電路耦接於記憶體陣列，並且至少包括一個訊號加法電路以及一個訊號乘法電路。狀態判斷電路耦接於訊號處理電路且用以判斷邏輯狀態。訊號處理電路從多個記憶胞對的其中之一接收第一讀取電流和第二讀取電流，並且根據第一讀取電流及第二讀取電流透過訊號加法電路和訊號乘法電路進行計算操作以取得計算結果。狀態判斷電路則接收計算結果並且根據計算結果判斷對應的記憶胞對的邏輯狀態。
基於上述，本發明實施例所提供的資料讀取方法及使用此方法的非揮發性記憶體裝置，透過至少一個加法計算和至少一個乘法計算來處理記憶胞對的兩個記憶胞的兩讀取電流，並且將處理結果用以判斷記憶胞對的邏輯狀態。據此，非揮發性記憶體的資料儲存器在高溫下變得強健，因此可降低位元錯誤率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1繪示本發明一實施例的非揮發性記憶體裝置的方塊圖。請參照圖1，非揮發性記憶體100包括記憶體陣列110、訊號處理電路130以及狀態判斷電路150。訊號處理電路130是耦接於記憶體陣列110，並且狀態判斷電路150是耦接於訊號處理電路130。記憶體陣列110包括多個記憶胞且每兩個記憶胞形成一個記憶胞對。如圖1所示，記憶體陣列110包括多個記憶胞對110_1至110_n，而每個記憶胞對包含兩個記憶胞。以記憶胞對110_1為例，記憶胞對110_1包括第一記憶胞MC1和第二記憶胞MC2。
在一實施例中，NVM 100是採用雙電晶體雙電阻器結構的RRAM。其中，每個記憶胞對代表NVM　100的一個位元資料。具體來說，對於採用單電晶體單電阻器（one-transistor-one-resistor，1T1R）結構的RRAM，每個包括1T1R的記憶胞用於代表一個位元資料，並且所感測的各記憶胞的讀取電流可用來判斷儲存在對應記憶胞的資料的邏輯狀態（即，LRS或HRS）。對於在本實施例中採用2T2R結構的RRAM，每個記憶胞對包括兩個記憶胞用於代表RRAM的一個位元資料，並且兩個記憶胞有分別的兩個讀取電流，可用來判斷儲存在對應的記憶胞對的資料的邏輯狀態，在其他實施例中，NVM 100可以是磁阻式隨機存取記憶體（magnetoresistive random access memory，MRAM）或其他相似的記憶體裝置，本發明並不限於此。
根據本發明的實施例，在判斷邏輯狀態之前會先由訊號處理電路130處理兩個讀取電流，以便改善HTDR及/或循環靈敏度（cycling sensitivity）。
圖2繪示本發明一實施例的資料讀取方法的流程圖。請參照圖1和圖2，本實施例的資料讀取方法至少適用於例如圖1所繪示的NVM 100。以下將參考NVM 100的各個元件來描述本發明實施例的資料讀取方法的步驟。
值得注意的是，為了描述上的方便，以下以記憶胞對100_1為例來描述資料讀取方法的各步驟。然而，NVM 100的其他記憶胞對（例如，110_2至110_n）也可以透過類似的方式讀取。
於步驟210中，訊號處理電路130從NVM　100的記憶胞對取得第一讀取電流I1及第二讀取電流I2。在一實施例中，NVM　100是採用2T2R結構的RRAM。一個固定電壓（例如，0.2V）被施加在第一記憶胞MC1和第二記憶胞MC2上，響應於第一記憶胞MC1和第二記憶胞MC2各自的電阻，因而產生第一讀取電流I1和第二讀取電流I2。所述第一讀取電流I1和所述第二讀取電流I2例如流入訊號處理電路130的兩個輸入端。
於步驟S230，訊號處理電路130根據第一讀取電流I1和第二讀取電流I2進行計算操作以取得計算結果CR。特別是，訊號處理電路130包括訊號乘法電路131及訊號加法電路132。
訊號乘法電路131包括至少一個乘法器，每個乘法器用以進行乘法計算，且可以類比或數位實現。例如，乘法器有兩個輸入端用以接收兩個訊號，並且將這兩個接收到的訊號相乘以產生乘積結果。又例如，乘法器只有一個輸入端用以接收一個訊號，並且計算接收到的訊號的n次方（例如，平方或立方等），以產生乘積結果。透過採用乘法計算，可以正確辨識HRS的邏輯狀態LS1。也就是說，可以減少辨識HRS邏輯狀態LS1時的雜訊，所屬領域具備通常知識者可以基於當前的技術來實現訊號乘法電路131，本發明並不在此加以限制。
訊號加法電路132包括至少一個加法器，每個加法器用以進行加法計算。例如，加法器具有至少兩個輸入端，各自用以接收一個訊號，並且加法器將所有接收到的訊號加在一起以產生總和結果。同樣地，所屬領域具備通常知識者可以基於當前的技術來實現訊號加法電路132，本發明並不在此加以限制。
在一實施例中，訊號乘法電路131經配置為訊號加法電路132的前級。也就是，在訊號處理電路130中至少一個訊號乘法電路131的輸出端連接於至少一個訊號加法電路132的輸入端，並且訊號加法電路132的輸出端耦接於狀態判斷電路150。
本發明的另一實施例中，訊號加法電路132經配置為訊號乘法電路131的前級。也就是說，在訊號處理電路130中至少一個訊號加法電路132的輸出端連接於至少一個訊號乘法電路131的輸入端，並且至少一個訊號乘法電路131的輸出端耦接於狀態判斷電路150。
在判斷記憶胞對110_1的邏輯狀態LS1之前，訊號處理電路130根據第一讀取電流I1和第二讀取電流I2進行至少一個乘法計算及至少一個加法計算。訊號處理電路130所產生的計算結果CR例如再被傳送至狀態判斷電路150。
於步驟250，狀態判斷電路150根據計算結果CR判斷記憶胞對110_1的邏輯狀態LS1。具體而言，狀態判斷電路150根據來自訊號處理電路130的訊號輸出值可判斷記憶胞對110_1的邏輯狀態LS1。值得注意的是，在本發明中記憶胞對110_1的邏輯狀態LS1的狀態數量並不受限制。
預設門檻可被設置在狀態判斷電路150中，如果計算結果CR大於預設門檻，則記憶胞對的邏輯狀態LS1可被判斷為第一狀態（例如，0），如果計算結果CR小於或等於預設門檻，則被判斷為第二狀態（例如，1）。在其他實施例中，更多的門檻值可被設置以區別記憶胞對110_1的邏輯狀態LS1的更多狀態。
在一實施例中，狀態判斷電路150可以是NVM 100中記憶體控制電路的一部份，記憶體控制電路是負責NVM 100的整體運作。在另一實施例中，狀態判斷電路150可以中央處理器(Central Processing Unit, CPU)、微處理器、數位訊號處理器(Digital Signal Processor, DSP)、可程式控制器、可程式化邏輯裝置(Programmable Logic Device)或任何其他相似裝置或組合裝置來實作，本發明並不在此限制。
以下提供多個示範性實施例來介紹使用本發明所提供的資料讀取方法的NVM 100的各種實施方式。值得注意的是，本發明不應受限定於那些實施例，在不脫離本發明的精神下，可以對下方所描述的實施例進行修改。
圖3繪示本發明一實施例的非揮發性記憶體裝置的方塊圖。如圖3，訊號乘法電路131經配置為訊號加法電路132的前級，並且訊號乘法電路131包括三個乘法器131a、131b以及131c。
在本實施例中，第一讀取電流I1被分成第一讀取電流I1a、第一讀取電流I1b以及第一讀取電流I1c。第一讀取電流I1a和第一讀取電流I1b流入乘法器131b的輸入端，而第一讀取電流I1c則流入乘法器131a的一輸入端。另一方面，第二讀取電流I2被分成第二讀取電流I2a、第二讀取電流I2b以及第二讀取電流I2c。第二讀取電流I2a流入乘法器131a的另一輸入端，而第二讀取電流I2b和第二讀取電流I2c則流入乘法器131c的輸入端。
需要注意的是，每個分路電流I1a、I1b、I1c、I2a、I2b及I2c的精確電流值是承自至少三個乘法器131a、131b及131c的阻抗。
乘法器131a具有一輸出端耦接至訊號加法電路132。在實施例中，乘法器131a將接收到的第一讀取電流I1c乘上接收到的第二讀取電流I2a以產生第一乘積，並將第一乘積輸出至訊號加法電路132。
乘法器131b具有一輸出端耦接至訊號加法電路132。在此實施例中，乘法器131b將接收到的第一讀取電流I1a乘上接收到的第一讀取電流I1b以產生第二乘積，並輸出第二乘積至訊號加法電路132。特別的是，當接收到的第一讀取電流I1a與接收到的第一讀取電流I1b有相同電流值時，乘法器131b會將接收到的第一讀取電流I1a平方以產生第二乘積，然後輸出第二乘積至訊號加法電路132。
乘法器131c具有一輸出端耦接至訊號加法電路132。在此實施例中，乘法器131c將接收到的第二讀取電流I2b乘上接收到的第二讀取電流I2c以產生第三乘積，並輸出第三乘積至訊號加法電路132。特別的是，當接收到的第二讀取電流I2b與接收到的第二讀取電流I2c有相同電流值時，乘法器131c會將接收到的第二讀取電流I2b平方以產生第三乘積，然後輸出第三乘積至訊號加法電路132。
在此實施例中，訊號加法電路132包括加法器，其將接收到的三個乘積（即，第一、第二及第三乘積）相加以產生計算結果CR。然後訊號加法電路132會輸出計算結果CR至狀態判斷電路150用以判斷記憶胞對110_1的邏輯狀態LS1。
圖4繪示本發明一實施例的非揮發性記憶體裝置的方塊圖。請參照圖4，訊號加法電路132經配置為訊號乘法電路131的前級。有利的是，在本實施例中，訊號處理電路130更包括最大值取得電路133同樣經配置為訊號乘法電路131的前級。最大值取得電路133有助於明確地辨識記憶胞對110_1的邏輯狀態LS1，從而降低位元錯誤率。具體而言，最大值取得電路133有助於明確地辨識LRS的邏輯狀態LS1。所屬技術領域具備通常知識者可以基於當前的技術實現最大值取得電路133，用以從所有輸入端中取最大值，本發明並不在此限。
在本實施例中，第一讀取電流I1被分成第一讀取電流I1a及第一讀取電流I1b。第一讀取電流I1a流入訊號加法電路132的一輸入端且第一讀取電流I1b流入最大值取得電路133的一輸入端。另一方面，第二讀取電流I2被分成第二讀取電流I2a及第二讀取電流I2b。第二讀取電流I2a流入訊號加法電路132的另一輸入端且第二讀取電流I2b流入最大值取得電路133的另一輸入端。
如上所述，每個第一讀取電流I1a及I1b、第二讀取電流I2a及I2b的精確電流值是承自訊號加法電路132和最大值取得電路133的阻抗。
訊號加法電路132具有一輸出端耦接至訊號乘法電路131。在此實施例中，訊號加法電路132（加法器）將所接收到的第一讀取電流I1a和第二讀取電流I2a相加以產生總和，並且輸出所述總和至訊號乘法電路131。
最大值取得電路133具有一輸出耦接至訊號乘法電路131。在此實施例中，最大值取得電路133取接收到的第一讀取電流I1b和第二讀取電流I2b的最大值，並且輸出所述最大值至訊號乘法電路131。
在此實施例中，訊號乘法電路131包括單一乘法器，將接收到的總和及接收到的最大值相乘以產生計算結果CR。然後訊號乘法電路131會輸出計算結果CR至狀態判斷電路150用以判斷記憶胞對110_1的邏輯狀態LS1。
圖5繪示本發明一實施例的非揮發性記憶體裝置的方塊圖。請參照圖5，本實施例的NVM 100結構與圖4的實施例相似，其間的差異在於訊號乘法電路131多包括一個乘法器。有利的是，在本實施例中，因為此額外的乘法器可以更進一步地降低位元錯誤率。並且，在用於辨識LRS的邏輯狀態LS1的最小計算結果與用於辨識HRS的邏輯狀態LS1的最大計算結果之間的裕度（margin）可以更寬。
在本實施例中，訊號乘法電路131包括第一乘法器131a和第二乘法器131b，而第一乘法器131a與第二乘法器131b彼此串聯連接，如圖5所示。
第一乘法器131a接收來自訊號加法電路132的總和以及接收來自最大值取得電路133的最大值。在此之後，第一乘法器131a將接收到的所述總和及接收到的所述最大值相乘以產生乘積，然後輸出所述乘積至第二乘法器131b。第二乘法器131b將所述乘積乘上所述乘積本身以取得此乘積的平方作為計算結果CR。然後乘法器131b輸出計算結果CR至狀態判斷電路150以判斷記憶胞對110_1的邏輯狀態LS1。
值得注意的是，當讀取儲存在NVM的資料時第二乘法器131b可降低位元錯誤率。在另一實施例中，訊號乘法電路131可包括兩個以上的乘法器，用以獲取由第一乘法器131a產生的乘積的更多次方。據此，位元錯誤率可更進一步的降低。換句話說，訊號乘法電路131可包括至少一個乘法器，以便獲取總和與最大值的n次方，其中n是一取決於訊號乘法電路131中乘法器數量的自然數。
綜上所述，本發明實施例所提供的資料讀取方法及非揮發性記憶體裝置中，在從記憶胞對的兩個記憶胞感測到兩讀取電流之後，至少一個訊號加法電路及至少一個訊號乘法電路經配置以處理這兩個讀取電流以判斷記憶胞對的邏輯狀態，因此在高溫下，非揮發性記憶體裝置的資料儲存變得強健，進而可以降低位元錯誤率。另一方面，至少一個最大值取得電路更進一步地參與處理所述兩個讀取電流。據此，可更進一步的降低位元錯誤率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧非揮發性記憶體
110‧‧‧記憶體陣列
110_1、110_2~110_n‧‧‧記憶胞對
130‧‧‧訊號處理電路
131‧‧‧訊號乘法電路
131a、131b、131c‧‧‧乘法器
132‧‧‧訊號加法電路
133‧‧‧最大值取得電路
150‧‧‧狀態判斷電路
CR‧‧‧計算結果
I1、I1a、I1b、I1c‧‧‧第一讀取電流
I2、I2a、I2b、I2c‧‧‧第二讀取電流
LS1‧‧‧邏輯狀態
MC1、MC2‧‧‧記憶胞
S210、S230、S250‧‧‧資料讀取方法的步驟
圖1是根據本發明一實施例所繪示的非揮發性記憶體裝置的方塊圖。 圖2是根據本發明一實施例所繪示的電阻式記憶體裝置讀取方法的流程圖。 圖3是根據本發明一實施例所繪示的非揮發性記憶體裝置的方塊圖。 圖4是根據本發明一實施例所繪示的非揮發性記憶體裝置的方塊圖。 圖5是根據本發明一實施例所繪示的非揮發性記憶體裝置的方塊圖。

Claims (17)

  1. 一種資料讀取方法，適用於非揮發性記憶體，所述資料讀取方法包括：從所述非揮發性記憶體的記憶胞對取得第一讀取電流以及第二讀取電流；根據所述第一讀取電流以及所述第二讀取電流進行計算操作以取得計算結果；以及根據所述計算結果判斷所述記憶胞對的邏輯狀態，其中所述計算操作包括訊號加法運算以及訊號乘法運算。
  2. 如申請專利範圍第1項所述的資料讀取方法，其中根據所述第一讀取電流以及所述第二讀取電流進行所述計算操作以取得所述計算結果包括：將所述第一讀取電流乘以所述第二讀取電流以取得第一乘積；以及根據所述第一乘積進行所述訊號加法運算以取得所述計算結果。
  3. 如申請專利範圍第2項所述的資料讀取方法，其中根據所述第一讀取電流以及所述第二讀取電流進行所述計算操作以取得所述計算結果更包括：將所述第一讀取電流取平方以取得第二乘積；將所述第二讀取電流取平方以取得第三乘積；以及根據所述第一乘積、所述第二乘積以及所述第三乘積進行所 述訊號加法運算以取得所述計算結果。
  4. 如申請專利範圍第3項所述的資料讀取方法，其中根據所述第一乘積、所述第二乘積以及所述第三乘積進行所述訊號加法運算以取得所述計算結果更包括：計算所述第一乘積、所述第二乘積以及所述第三乘積的總和以作為所述計算結果。
  5. 如申請專利範圍第1項所述的資料讀取方法，其中根據所述第一讀取電流以及所述第二讀取電流進行所述計算操作以取得所述計算結果包括：將所述第一讀取電流以及所述第二讀取電流相加以取得總和；以及根據所述總和進行所述訊號乘法運算以取得所述計算結果。
  6. 如申請專利範圍第5項所述的資料讀取方法，其中所述計算操作更包括最大值取得運算，其中根據所述第一讀取電流以及所述第二讀取電流進行所述計算操作以取得所述計算結果更包括：取得所述第一讀取電流和所述第二讀取電流的最大值；以及根據所述總和以及所述最大值進行所述訊號乘法運算以取得所述計算結果。
  7. 如申請專利範圍第6項所述的資料讀取方法，其中根據所述總和以及所述最大值進行所述訊號乘法運算以取得所述計算結果包括： 計算所述總和以及所述最大值的乘積；以及取所述乘積的n次方作為所述計算結果，其中n是自然數。
  8. 一種非揮發性記憶體裝置，包括：記憶體陣列，包括多個記憶胞對；訊號處理電路，耦接至所述記憶體陣列，並包括訊號加法電路以及訊號乘法電路；以及狀態判斷電路，耦接至所述訊號處理電路，並且用以判斷邏輯狀態，其中所述訊號處理電路從所述多個記憶胞對的其中之一接收第一讀取電流以及第二讀取電流，並且根據所述第一讀取電流及所述第二讀取電流以所述訊號加法電路及所述訊號乘法電路進行計算操作以取得計算結果，其中所述狀態判斷電路接收所述計算結果，並根據所述計算結果判斷對應的所述記憶胞對的所述邏輯狀態。
  9. 如申請專利範圍第8項所述的非揮發性記憶體裝置，其中所述非揮發性記憶體裝置是採用雙電晶體雙電阻器結構的電阻式隨機存取記憶體，且各記憶胞對代表所述電阻式隨機存取記憶體的一個位元資料。
  10. 如申請專利範圍第8項所述的非揮發性記憶體裝置，其中各記憶胞對包括第一記憶胞以及第二記憶胞，其中所述訊號處理電路分別接收來自對應的所述記憶胞對的所述第一記憶胞的所述第一讀取電流，以及所述第二記憶胞的所述第二讀取電流。
  11. 如申請專利範圍第8項所述的非揮發性記憶體裝置，其中所述訊號乘法電路接收所述第一讀取電流及所述第二讀取電流，將接收到的所述第一讀取電流乘以接收到的所述第二讀取電流以取得第一乘積，並輸出所述第一乘積至所述訊號加法電路。
  12. 如申請專利範圍第11項所述的非揮發性記憶體裝置，其中所述訊號乘法電路將接收到的所述第一讀取電流取平方以取得第二乘積，將接收到的所述第二讀取電流取平方以取得第三乘積，並且輸出所述第二乘積及所述第三乘積至所述訊號加法電路。
  13. 如申請專利範圍第12項所述的非揮發性記憶體裝置，其中所述訊號加法電路將所述第一乘積、所述第二乘積以及所述第三乘積相加以取得所述計算結果。
  14. 如申請專利範圍第8項所述的非揮發性記憶體裝置，其中所述訊號加法電路接收所述第一讀取電流及所述第二讀取電流，將接收到的所述第一讀取電流及接收到的所述第二讀取電流相加以取得總和，並輸出所述總和至所述訊號乘法電路。
  15. 如申請專利範圍第14項所述的非揮發性記憶體裝置，其中所述訊號處理電路更包括最大值取得電路，其中所述最大值取得電路接收所述第一讀取電流以及所述第二讀取電流，取所述第一讀取電流及所述第二讀取電流的最大值，並輸出所述最大值至所述訊號乘法電路。
  16. 如申請專利範圍第15項所述的非揮發性記憶體裝置，其中所述訊號乘法電路將所述總和乘以所述最大值以取得乘積，並且取所述乘積的n次方做為所述計算結果。
  17. 如申請專利範圍第8項所述的非揮發性記憶體裝置，其中所述非揮發性記憶體是磁阻式隨機存取記憶體。
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