TWI571875B - 電阻式記憶體裝置及其寫入方法 - Google Patents

Description

電阻式記憶體裝置及其寫入方法

本發明是有關於一種記憶體裝置及其寫入方法，且特別是有關於一種電阻式記憶體裝置及其寫入方法。

非揮發性記憶體具有存入的資料在斷電後也不會消失之優點，因此是許多電子產品維持正常操作所必備的記憶元件。目前，電阻式隨機存取記憶體（resistive random access memory，RRAM）是業界積極發展的一種非揮發性記憶體，其具有寫入操作電壓低、寫入抹除時間短、記憶時間長、非破壞性讀取、多狀態記憶、結構簡單以及所需面積小等優點，在未來個人電腦和電子設備上極具應用潛力。

一般而言，在寫入資料至記憶胞時，電阻式記憶體裝置的控制單元通常是依據資料的邏輯準位來決定提供設定脈衝或重置脈衝給記憶胞。然而，在現有技術中，或有提供寬度及振幅相同的設定脈衝或重置脈衝給記憶胞，惟此種寫入方式會造成控制單元在讀取記憶胞時容易誤判記憶胞的寫入狀態。此外，在現有技術中，另有提供振幅相同但寬度漸增的設定脈衝或重置脈衝給記憶胞，惟此種寫入方式會增加電阻式記憶體裝置的控制單元設計時的複雜程度，額外增加製造成本。

本發明提供一種電阻式記憶體裝置及其寫入方法，可增加讀取記憶胞時其狀態判斷的準確性。

本發明的電阻式記憶體裝置的寫入方法包括：接收邏輯資料，判斷邏輯資料的邏輯準位，並且選擇一電阻式記憶胞；依據邏輯資料的邏輯準位，在寫入期間，提供設定訊號至電阻式記憶胞，或者提供重置訊號至電阻式記憶胞。設定訊號包括第一設定脈衝以及與第一設定脈衝極性相反的第二設定脈衝。重置訊號包括第一重置脈衝以及與第一重置脈衝極性相反的第二重置脈衝。

本發明的電阻式記憶體裝置包括電阻式記憶胞陣列以及控制單元。電阻式記憶胞陣列包括多個電阻式記憶胞。控制單元耦接至電阻式記憶胞陣列。控制單元用以接收邏輯資料，判斷邏輯資料的邏輯準位，並且從電阻式記憶胞當中選擇一電阻式記憶胞。依據邏輯資料的邏輯準位，在寫入期間，控制單元提供設定訊號至電阻式記憶胞，或者提供重置訊號至電阻式記憶胞。設定訊號包括第一設定脈衝以及與第一設定脈衝極性相反的第二設定脈衝。重置訊號包括第一重置脈衝以及與第一重置脈衝極性相反的第二重置脈衝。

基於上述，在本發明的範例實施例中，在寫入期間，設定訊號當中的設定脈衝的極性相反，以及重置訊號當中的重置脈衝的極性相反，此種寫入方式可增加讀取記憶胞時其狀態判斷的準確性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1繪示本發明一實施例之電阻式記憶胞的能階概要示意圖。請參考圖1，本實施例之電阻式記憶胞例如是一種多階儲存記憶胞(Multi-Level Cell，MLC)。此種電阻式記憶胞可以在其中儲存2個以上的資料位元，其「多階」指的是電荷充電有多個能階(即多個電壓值)，如此便能儲存多個位元的值於電阻式記憶胞中。如圖1所示，電阻式記憶胞的電壓值由低至高依序對應資料位元「11」、「10」、「01」及「00」。

圖2繪示本發明一實施例之電阻式記憶體裝置的概要示意圖。請參照圖2，本實施例之電阻式記憶體裝置200包括電阻式記憶胞陣列210、電流驗證單元220以及控制單元230。在本實施例中，電阻式記憶胞陣列210包括多個電阻式記憶胞212。電阻式記憶胞陣列210透過多條位元線BL耦接至電流驗證單元220，以及透過多條源極線SL耦接至控制單元230。每個電阻式記憶胞212可以包括開關元件，例如金氧半導場效電晶體或雙極性接面電晶體，以及可變電阻元件，並且每個電阻式記憶胞212可以提供多個位元的儲存資料。

在本實施例中，電流驗證單元220可以是任何類型電流量測元件/電路。例如，感測放大器電路。電流驗證單元220可透過多條位元線BL耦接電阻式記憶胞212。電流驗證單元220用以在邏輯資料DATA被寫入電阻式記憶胞212時，驗證電阻式記憶胞212所產生的讀取電流IR1、IR2符合預設的參考電流，以表示控制單元230成功將邏輯資料DATA寫入電阻式記憶胞212。

在本實施例中，控制單元230可例如是中央處理單元(Central Processing Unit，CPU)、微處理器(Microprocessor)、數位訊號處理器(Digital Signal Processor，DSP)、可程式化控制器、可程式化邏輯裝置(Programmable Logic Device，PLD)或其他類似裝置或這些裝置的組合。控制單元230係可耦接至電流驗證單元220以及電阻式記憶胞陣列210的多條源極線SL。在本實施例中，控制單元230用以接收邏輯資料DATA，並且DATA判斷欲寫入的邏輯資料的邏輯準位。在本實施例中，控制單元230例如從電阻式記憶胞212當中選擇電阻式記憶胞214以作為要將邏輯資料DATA寫入的目標記憶胞。因此，控制單元230依據邏輯資料DATA的邏輯準位，在寫入期間選擇提供設定訊號SET或重置訊號RESET至電阻式記憶胞214。

圖3繪示本發明一實施例之電阻式記憶胞的元件結構的概要示意圖。請參照圖2及圖3，圖2的電阻式記憶胞214的元件結構例如圖3所示，係以過渡金屬氧化物(transition metal oxide，TMO)為基礎的電阻式記憶胞，其包括金屬層/絕緣層/金屬層(metal-insulator-metal，MIM)的層狀結構。控制單元230經由作為上下電極的第一金屬層312及第二金屬層314的將設定訊號SET或重置訊號RESET施加至電阻式記憶胞214，以將邏輯資料DATA寫入電阻式記憶胞214。應注意的是，圖3所繪示的元件結構僅用以例示說明，本發明並不加以限制。本發明的電阻式記憶體裝置的寫入方法當可適用於相同或類似元件結構的電阻式記憶胞。

圖4繪示本發明一實施例之設定訊號及重置訊號的概要波形圖。請參考圖2及圖4，在本實施例中，依據邏輯資料DATA的邏輯準位，控制單元230在寫入期間選擇如圖4所示的設定訊號SET或重置訊號RESET提供給電阻式記憶胞214。在本實施例中，設定訊號SET包括第一設定脈衝SET1以及第二設定脈衝SET2，重置訊號RESET包括第一重置脈衝RESET1以及第二重置脈衝RESET2。

具體而言，在本實施例中，從脈衝極性的角度來看，第一設定脈衝SET1與第二設定脈衝SET2的極性相反。第一重置脈衝RESET1與第二重置脈衝RESET2的極性相反。第一設定脈衝SET1與第一重置脈衝RESET1的極性相反。第二設定脈衝SET2與第二重置脈衝RESET2的極性相反。在本實施例中，雖然是以第一設定脈衝SET1與第一重置脈衝RESET1的極性相反來例示說明，惟本發明並不加以限制。在一實施例中，第一設定脈衝SET1與第一重置脈衝RESET1的極性。

在本實施例中，從脈衝寬度的角度來看，第一設定脈衝SET1的脈衝寬度T1大於第二設定脈衝SET2的脈衝寬度T2。在一實施例中，第一設定脈衝SET1的脈衝寬度T1也可等於第二設定脈衝SET2的脈衝寬度T2，本發明並不加以限制。亦即T1≧T2。此外，在本實施例中，從脈衝振幅的角度來看，第一設定脈衝SET1的脈衝振幅V1的絕對值大於第二設定脈衝SET2的脈衝振幅V2的絕對值。在一實施例中，第一設定脈衝SET1的脈衝振幅V1的絕對值也可等於第二設定脈衝SET2的脈衝振幅V2的絕對值，本發明並不加以限制。亦即|V1|≧|V2|。此外，第一重置脈衝RESET1與第二重置脈衝RESET2的脈衝寬度及脈衝振幅之間的大小關係類似於第一設定脈衝SET1與第二設定脈衝SET2，亦即T3≧T4、|V3|≧|V4|，在此不再贅述。

應注意的是，在本實施例中，第一設定脈衝SET1的脈衝寬度T1及脈衝振幅V1與第一重置脈衝RESET1的脈衝寬度T3及脈衝振幅V3可相等或不相等，本發明並不加以限制。第二設定脈衝SET2的脈衝寬度T2及脈衝振幅V2與第二重置脈衝RESET2的脈衝寬度T4及脈衝振幅V4可相等或不相等，本發明並不加以限制。

圖5繪示本發明另一實施例之設定訊號及重置訊號的概要波形圖。請參考圖2及圖5，本實施例之設定訊號SET及重置訊號RESET的訊號波形類似於圖4實施例，惟兩者之間主要的差異例如在於設定脈衝的脈衝振幅以及重置脈衝的脈衝振幅之間的大小關係。具體而言，在本實施例中，從脈衝振幅的角度來看，第一設定脈衝SET1的脈衝振幅V1的絕對值小於第二設定脈衝SET2的脈衝振幅V2的絕對值。在一實施例中，第一設定脈衝SET1的脈衝振幅V1的絕對值也可等於第二設定脈衝SET2的脈衝振幅V2的絕對值，本發明並不加以限制。亦即|V1|≦|V2|。此外，第一重置脈衝RESET1與第二重置脈衝RESET2的脈衝振幅之間的大小關係類似於第一設定脈衝SET1與第二設定脈衝SET2，亦即|V3|≦|V4|，在此不再贅述。

圖6繪示本發明另一實施例之設定訊號及重置訊號的概要波形圖。請參考圖2及圖6，本實施例之設定訊號SET及重置訊號RESET的訊號波形類似於圖4實施例，惟兩者之間主要的差異例如在於設定脈衝的脈衝振幅以及重置脈衝的脈衝寬度之間的大小關係。具體而言，在本實施例中，從脈衝寬度的角度來看，第一設定脈衝SET1的脈衝寬度T1小於第二設定脈衝SET2的脈衝寬度T2。在一實施例中，第一設定脈衝SET1的脈衝寬度T1也可等於第二設定脈衝SET2的脈衝寬度T2，本發明並不加以限制。亦即T1≦T2。此外，第一重置脈衝RESET1與第二重置脈衝RESET2的脈衝寬度之間的大小關係類似於第一設定脈衝SET1與第二設定脈衝SET2，亦即T3≦T4，在此不再贅述。

圖7繪示本發明另一實施例之設定訊號及重置訊號的概要波形圖。請參考圖2及圖7，本實施例之設定訊號SET及重置訊號RESET的訊號波形類似於圖4實施例，惟兩者之間主要的差異例如在於設定脈衝的脈衝振幅以及重置脈衝的脈衝振幅寬度以及脈衝振幅之間的大小關係。

具體而言，在本實施例中，從脈衝寬度的角度來看，第一設定脈衝SET1的脈衝寬度T1小於第二設定脈衝SET2的脈衝寬度T2。在一實施例中，第一設定脈衝SET1的脈衝寬度T1也可等於第二設定脈衝SET2的脈衝寬度T2，本發明並不加以限制。亦即T1≦T2。此外，在本實施例中，從脈衝振幅的角度來看，第一設定脈衝SET1的脈衝振幅V1的絕對值小於第二設定脈衝SET2的脈衝振幅V2的絕對值。在一實施例中，第一設定脈衝SET1的脈衝振幅V1的絕對值也可等於第二設定脈衝SET2的脈衝振幅V2的絕對值，本發明並不加以限制。亦即|V1|≦|V2|。此外，第一重置脈衝RESET1與第二重置脈衝RESET2的脈衝寬度及脈衝振幅之間的大小關係類似於第一設定脈衝SET1與第二設定脈衝SET2，亦即T3≦T4、|V3|≦|V4|，在此不再贅述。

在本發明的範例實施例中，依據邏輯資料DATA的邏輯準位，控制單元230在寫入期間選擇提供如圖4至圖7其中之一所示的設定訊號SET或重置訊號RESET至電阻式記憶胞214。值得注意的是，在圖4至圖7的範例實施例中，在控制單元230提供設定訊號SET的寫入期間，多個設定訊號SET係連續提供給電阻式記憶胞214，其中不包括重置訊號RESET。類似地，在控制單元230提供重置訊號RESET的寫入期間，多個重置訊號RESET係連續提供給電阻式記憶胞214，其中不包括設定訊號SET。

圖8繪示本發明一實施例之電阻式記憶胞的電導值與訊號數量的關係示意圖。請參考圖2及圖8，圖8之電導值(conductance)經正規化並且隨著訊號數量變化。在本實施例中，控制單元230在寫入期間例如選擇提供如圖4至圖7其中之一所示的設定訊號SET或重置訊號RESET至電阻式記憶胞214。在本實施例中，隨著提供的設定訊號SET的數量增加，電導值實質上均勻分布在正規化電導值的0至1之間，其表示電阻式記憶胞214的每一個儲存狀態所對應的正規化電導值區間都有電導值分布。類似地，隨著提供的重置訊號RESET的數量增加，電導值實質上也是均勻分布在0至1之間，其表示電阻式記憶胞214的每一個儲存狀態所對應的正規化電導值區間都有電導值分布。因此，控制單元230在寫入期間選擇提供如圖4至圖7其中之一所示的設定訊號SET或重置訊號RESET至電阻式記憶胞214，此種寫入方式可增加控制單元230讀取電阻式記憶胞214時判斷儲存狀態的準確性。

在圖4至圖7的範例實施例中，控制單元230在寫入期間所提供設定訊號SET以及重置訊號RESET，其脈衝波形係以方波為例，惟本發明並不加以限制。在其他實施例中，第一設定脈衝SET1、第二設定脈衝SET2、第一重置脈衝RESET1以及該第二重置脈衝RESET1的脈衝波形可以是階梯波形、三角波形、梯形波形、半圓波形或斜率漸變波形等類似的訊號波形，本發明並不加以限制。

圖9至圖13D繪示本發明不同實施例之設定訊號的訊號波形示意圖。請參考圖9至圖13D，在圖9中，第一設定脈衝SET1及第二設定脈衝SET2的脈衝波形例如是階梯波形。在圖10A及圖10B中，第一設定脈衝SET1及第二設定脈衝SET2的脈衝波形例如是不同的三角波形。在圖11中，第一設定脈衝SET1及第二設定脈衝SET2的脈衝波形例如是梯形波形。在圖12中，第一設定脈衝SET1及第二設定脈衝SET2的脈衝波形例如是半圓波形。在圖13A至圖13D中，第一設定脈衝SET1及第二設定脈衝SET2的脈衝波形例如是不同的斜率漸變波形。在這些斜率漸變波形當中，訊號波形的訊號緣至少其中一個的斜率逐漸變化。此外，雖然圖9至圖13D僅以設定訊號來例示說明的不同脈衝波形的範例實施例，惟重置訊號不同的脈衝波形當可由圖9至圖13D來類推之，在此不再贅述。

圖14繪示本發明一實施例之電阻式記憶體裝置的寫入方法的步驟流程圖。請參考圖2及圖14，本實施例之寫入方法至少適用於圖2的電阻式記憶體裝置200。在步驟S100中，控制單元230接收邏輯資料DATA，判斷邏輯資料DATA的邏輯準位，並且選擇電阻式記憶胞214。在步驟S110中，依據邏輯資料DATA的邏輯準位，控制單元230在寫入期間提供設定訊號SET或重置訊號RESET至電阻式記憶胞214。在本實施例中，設定訊號SET包括第一設定脈衝SET1以及與第一設定脈衝SET1極性相反的第二設定脈衝SET2。重置訊號RESET包括第一重置脈衝RESET1以及與第一重置脈衝RESET1極性相反的第二重置脈衝RESET2。

另外，本發明實施例的電阻式記憶體裝置的寫入方法可以由圖1至圖13D實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。

綜上所述，在本發明的範例實施例中，控制單元依據邏輯資料的邏輯準位在寫入期間提供設定訊號或重置訊號至電阻式記憶胞。設定訊號及重置訊號分別包括多個設定脈衝及多個重置脈衝。設定訊號當中的設定脈衝的極性相反，以及重置訊號當中的重置脈衝的極性相反，此種寫入方式可增加讀取記憶胞時其狀態判斷的準確性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

200‧‧‧電阻式記憶體裝置
210‧‧‧電阻式記憶胞陣列
212、214‧‧‧電阻式記憶胞
220‧‧‧電流驗證單元
230‧‧‧控制單元
DATA‧‧‧邏輯資料
BL‧‧‧位元線
SL‧‧‧源極線
IR1、IR2‧‧‧讀取電流
RESET‧‧‧重置訊號
SET‧‧‧設定訊號
312‧‧‧第一金屬層
314‧‧‧第二金屬層
RESET1、RESET2‧‧‧重置脈衝
SET1、SET2‧‧‧設定脈衝
T1、T2、T3、T4‧‧‧脈衝寬度
V1、V2、V3、V4‧‧‧脈衝振幅

圖1繪示本發明一實施例之電阻式記憶胞的能階概要示意圖。 圖2繪示本發明一實施例之電阻式記憶體裝置的概要示意圖。 圖3繪示本發明一實施例之電阻式記憶胞的元件結構的概要示意圖。 圖4繪示本發明一實施例之設定訊號及重置訊號的概要波形圖。 圖5繪示本發明另一實施例之設定訊號及重置訊號的概要波形圖。 圖6繪示本發明另一實施例之設定訊號及重置訊號的概要波形圖。 圖7繪示本發明另一實施例之設定訊號及重置訊號的概要波形圖。 圖8繪示本發明一實施例之電阻式記憶胞的電導值與訊號數量的關係示意圖。 圖9、圖10A、圖10B、圖11、圖12、圖13A、圖13B、圖13C、圖13D繪示本發明不同實施例之設定訊號的訊號波形示意圖。 圖14繪示本發明一實施例之電阻式記憶體裝置的寫入方法的步驟流程圖。

RESET‧‧‧重置訊號

SET‧‧‧設定訊號

RESET1、RESET2‧‧‧重置脈衝

SET1、SET2‧‧‧設定脈衝

T1、T2、T3、T4‧‧‧脈衝寬度

V1、V2、V3、V4‧‧‧脈衝振幅

Claims (10)

1. 一種電阻式記憶體裝置的寫入方法，包括： 接收一邏輯資料，判斷該邏輯資料的邏輯準位，並且選擇一電阻式記憶胞；以及 依據該邏輯資料的邏輯準位，在一寫入期間，提供一設定訊號至該電阻式記憶胞，或者提供一重置訊號至該電阻式記憶胞， 其中該設定訊號包括一第一設定脈衝以及與該第一設定脈衝極性相反的一第二設定脈衝，以及該重置訊號包括一第一重置脈衝以及與該第一重置脈衝極性相反的一第二重置脈衝。
2. 如申請專利範圍第1項所述的電阻式記憶體裝置的寫入方法，其中該第一設定脈衝的脈衝寬度大於或等於該第二設定脈衝的脈衝寬度，以及該第一重置脈衝的脈衝寬度大於或等於該第二重置脈衝的脈衝寬度。
3. 如申請專利範圍第1項所述的電阻式記憶體裝置的寫入方法，其中該第一設定脈衝的脈衝寬度小於該第二設定脈衝的脈衝寬度，以及該第一重置脈衝的脈衝寬度小於該第二重置脈衝的脈衝寬度。
4. 如申請專利範圍第1項所述的電阻式記憶體裝置的寫入方法，其中該第一設定脈衝的脈衝振幅的絕對值大於或等於該第二設定脈衝的脈衝振幅的絕對值，以及該第一重置脈衝的脈衝振幅的絕對值大於或等於該第二重置脈衝的脈衝振幅的絕對值。
5. 如申請專利範圍第1項所述的電阻式記憶體裝置的寫入方法，其中該第一設定脈衝的脈衝振幅的絕對值小於該第二設定脈衝的脈衝振幅的絕對值，以及該第一重置脈衝的脈衝振幅的絕對值小於該第二重置脈衝的脈衝振幅的絕對值。
6. 一種電阻式記憶體裝置，包括： 一電阻式記憶胞陣列，包括多個電阻式記憶胞；以及 一控制單元，耦接至該電阻式記憶胞陣列，用以接收一邏輯資料，判斷該邏輯資料的邏輯準位，並且從該些電阻式記憶胞當中選擇一電阻式記憶胞，以及依據該邏輯資料的邏輯準位，在一寫入期間，該控制單元提供一設定訊號至該電阻式記憶胞，或者提供一重置訊號至該電阻式記憶胞， 其中該設定訊號包括一第一設定脈衝以及與該第一設定脈衝極性相反的一第二設定脈衝，以及該重置訊號包括一第一重置脈衝以及與該第一重置脈衝極性相反的一第二重置脈衝。
7. 如申請專利範圍第6項所述的電阻式記憶體裝置，其中該第一設定脈衝的脈衝寬度大於或等於該第二設定脈衝的脈衝寬度，以及該第一重置脈衝的脈衝寬度大於或等於該第二重置脈衝的脈衝寬度。
8. 如申請專利範圍第6項所述的電阻式記憶體裝置，其中該第一設定脈衝的脈衝寬度小於該第二設定脈衝的脈衝寬度，以及該第一重置脈衝的脈衝寬度小於該第二重置脈衝的脈衝寬度。
9. 如申請專利範圍第6項所述的電阻式記憶體裝置，其中該第一設定脈衝的脈衝振幅的絕對值大於或等於該第二設定脈衝的脈衝振幅的絕對值，以及該第一重置脈衝的脈衝振幅的絕對值大於或等於該第二重置脈衝的脈衝振幅的絕對值。
10. 如申請專利範圍第6項所述的電阻式記憶體裝置，其中該第一設定脈衝的脈衝振幅的絕對值小於該第二設定脈衝的脈衝振幅的絕對值，以及該第一重置脈衝的脈衝振幅的絕對值小於該第二重置脈衝的脈衝振幅的絕對值。