TW201706616A - 半導體裝置、測試裝置及測試系統 - Google Patents

Abstract

提供一種與先前技術相比電路構成簡單且可高精確度觀測內部電壓波形的半導體裝置，所述半導體裝置包括：測試模式的控制電路，其檢測半導體裝置在既定的觀測期間中進行動作時的內部電壓而進行波形觀測；以及比較單元，其在所述觀測期間中將所述內部電壓與既定的基準電壓進行比較而輸出比較結果訊號，使所述基準電壓變化而進行所述比較，並將所述觀測期間的內部電壓的電壓波形的比較結果訊號輸出到測試裝置。

Description

半導體裝置、測試裝置及測試系統

本發明例如是半導體記憶裝置等的半導體裝置，且是關於一種用於進行波形觀測等的測試的半導體裝置、用於測試所述半導體裝置的測試裝置以及具備所述測試裝置與所述半導體裝置的測試系統。

在快閃記憶體等的非揮發性記憶裝置中，在內部產生為了讀取、寫入、以及消除資料的多個電壓，微調電路（trimming circuit）調整這些電壓。這些電壓除了其正確度以外，其波形的精確度也非常重要。

圖9是表示與先前例有關的包含測試裝置101和NAND型快閃記憶體102的測試系統的構成例的方塊圖（例如，參照專利文獻1的圖12）。

在圖9中，與先前例有關的NAND型快閃記憶體102具備以下而構成：具備資料暫存器10R的NAND型快閃記憶體區塊（memory block）10、控制所述NAND型快閃記憶體102全體的動作的動作控制器20、產生既定的基準電壓Vref30的基準電壓產生器30、將電源電壓升壓為基準電壓Vref30的既定倍數的既定電壓的幫浦電路（pump circuit）31-1~幫浦電路31-N、根據基準電壓Vref30和來自幫浦電路31-1~幫浦電路31-N的電壓產生既定的內部電壓V1~內部電壓VN的內部電壓產生器32-1~內部電壓產生器32-N、以及經由多重接腳（multi-pad）MP連接到作為進行記憶體晶片的測試的外部裝置的測試裝置101的內建式自我測試（built-in self-test，BIST）電路3。此處，BIST電路3具備以下而構成：根據來自微調控制器（trimming controller）35的控制訊號選擇基準電壓Vref30以及內部電壓V1~內部電壓VN中的一者輸出為內部電壓Vin的多工器（multiplexer）33、將內部電壓Vin進行電阻分壓而輸出電阻分壓後的電壓的電阻分壓電路34、將來自電阻分壓電路34的電壓與經由來自測試裝置101的開關SW的接點b輸入的外部基準電壓EVref進行比較並輸出比較結果的訊號的比較器（Comparator）36、以及微調控制器35，所述微調控制器35根據來自動作控制器20的控制訊號進行動作，包含判斷來自比較器36的訊號的判斷電路，對多工器33產生控制訊號並且對基準電壓產生器30及內部電壓產生器32-1~內部電壓產生器32-N進行電壓控制。

另外，藉由將開關SW切換至接點a側而經由多重接腳MP將來自電阻分壓電路34的內部電壓輸入到測試裝置101，而能夠以測試裝置101進行波形觀測。 [現有技術文獻] [專利文獻]

[專利文獻1]日本專利特開2014-10877號公報 [專利文獻2] 日本專利特開2006-234616號公報 [專利文獻3] 日本專利特開2006-090727號公報

[發明所欲解決之課題]

然而，觀測內部電壓波形的先前例的方法，如下述般，特別是具有所謂電壓的驅動力弱的很大的問題點。

快閃記憶體102的內部電壓經由多重接腳MP而由測試裝置101監控。然而，在內部電壓連接於測試裝置101的情況下，高寄生電容Cp除了測試裝置101內部的寄生電容，還存在於快閃記憶體102和測試裝置101之間的纜線中。這種寄生電容尤其對內部電壓的上升和下降時間有影響。

圖10是表示圖9的NAND型快閃記憶體102內的內部電壓波形和在測試裝置101觀測到的觀測電壓波形的波形圖。如圖10明顯地所示，觀測到的內部電壓波形實際上與預想的內部電壓波形相比，上升或下降遠遠較慢。因此，由外部負載效應驗證如此的觀測波形是否達到既定的規格值（specification value）是非常困難的。

例如，專利文獻2為了提供能夠以接近實際的波形狀態的狀態觀測內部訊號，而且，可掌握由實驗環境或實驗裝置的差異引起的訊號波形品質的差異的半導體裝置，所述半導體裝置以具備用於將內部訊號輸出至半導體裝置的外部而觀測的測試電路作為特徵。測試電路具備輸出切換電路以及記憶體電路，所述輸出切換電路可對應經由第1的測試輸入接腳（Input Pin）輸入的第1的控制訊號而切換正常動作模式和測試動作模式，在正常動作模式時輸出既定值，且在測試動作模式時輸出內部訊號，所述記憶體電路對應經由第2的測試輸入接腳輸入的第2的控制訊號而保持輸出切換電路的輸出訊號而自測試輸出接腳輸出。

特別是，專利文獻2的測試模式中，對應所述跳閘電壓（trip voltage）高位準或低位準的16個輸出訊號由控制訊號鎖存（latch）之後，經由監控接腳輸出。倘若準備多個電路，可選擇16個跳閘電壓。在此情況下，有所謂電路構成變大而變複雜的問題點以及跳閘電壓是根據電路決定的固定值而在裝置完成後沒有變更的自由度的問題點。

另外，專利文獻3在連接外部使用邏輯分析器（logic analyzer）時，為了解決引起記錄大型積體電路（Large Scale Integration，LSI）內部的狀態值時的記憶體容量不足等，並且導致除錯（debug）作業低效率化的主要原因的問題點，而提供具有以下構成的晶載（on-chip）•邏輯分析器。此處，監控訊號的波形資料輸出不同的狀態值時，將記憶體位址（memory address）遞增計數（count up）且將此狀態值寫入記憶體。輸出連續的同一狀態值時，將此狀態值壓縮處理，且使同一資料重覆次數的計數值、值相異的資料個數的計數值重疊來記錄。另外，在波形資料中無觸發（trigger）產生的期間，在記憶體有效位址內多次覆寫記憶體位址、記憶體資料。若產生觸發則使計數訊號產生電路的計數器減量（decrement），若計數器歸零則記憶體寫入動作便停止並通知結束訊號的狀態。根據此狀態資訊移往記憶體儲存資料的記憶體讀取（memory read）。

亦即，在專利文獻3中，提出設置在LSI晶片內的邏輯•分析器。此處，測試資料儲存在靜態隨機存取記憶體（Static Random Access Memories，SRAM），且藉由晶片外的中央處理器（Central Processing Unit，CPU）讀出。藉此，可讀取資料的波形，但有所述波形為1或0的邏輯波形而無法以高精確度進行波形觀測的問題點。

本發明的目的是解決上述的問題點，而提供一種與先前技術相比電路構成簡單且可以高精確度觀測內部電壓波形的半導體裝置、用於測試所述半導體裝置的測試裝置以及具備所述測試裝置和所述半導體裝置的測試系統。 [解決課題之手段]

有關第1發明的半導體裝置是一種具備測試模式的控制電路的半導體裝置，其中所述測試模式的控制電路檢測半導體裝置在既定的觀測期間中進行既定的動作時的內部電壓而進行波形觀測，所述半導體裝置的特徵在於：具備比較單元， 所述比較單元在所述既定的觀測期間中將所述內部電壓與既定的基準電壓進行比較而輸出比較結果訊號，並使所述基準電壓變化而進行所述比較，並將所述觀測期間的內部電壓的電壓波形的比較結果訊號輸出到測試裝置。

在所述的半導體裝置中，其特徵在於所述控制電路將所述比較結果訊號直接輸出到所述測試裝置。

另外，在所述的半導體裝置中，其特徵在於具備： 取樣電路，其將所述比較結果訊號以根據所述半導體裝置的內部時脈的既定的時間間隔進行取樣而轉換成二值化資料；以及 輸出鎖存器，其將所述轉換的二值化資料僅暫時地記憶既定的延遲時間而輸出。

進而，在所述的半導體裝置中，其特徵在於所述控制電路根據輸入的參數資料設定： （A）對應所述取樣電路的時間間隔的時間解析度； （B）對應暫時記憶到所述輸出鎖存器的所述取樣的二值化資料數的時脈數。

再進而，在所述的半導體裝置中，其特徵在於所述控制電路與針對所述測試裝置的觸發訊號同步而輸出上述轉換的二值化資料。

此處，特徵在於所述觸發訊號為所述半導體裝置的狀態訊號R／B。

再進而，在所述的半導體裝置中，其特徵在於所述控制電路根據從所述測試裝置輸入的暫停點的資料，使所述比較單元的比較暫時停止後啟動。

另外，在所述的半導體裝置中，其特徵在於更具備： 取樣電路，其對所述比較結果訊號以根據所述測試裝置的內部時脈的既定的時間間隔進行取樣而轉換成二值化資料；以及 輸出鎖存器，其將所述轉換的二值化資料僅暫時地記憶既定的延遲時間而輸出。

此處，特徵在於所述測試裝置的時脈作為讀出賦能訊號／RE或輸出賦能訊號／OE而輸入到所述半導體裝置。

在所述的半導體裝置中，其特徵在於， 所述半導體裝置具有多個內部電壓，且 所述控制電路根據輸入的選擇指令，選擇從所述多個內部電壓中的一個內部電壓而輸出到所述比較單元。

另外，在所述的半導體裝置中，其特徵在於更具備電阻分壓電路，所述電阻分壓電路插在輸出所述內部電壓的電路和所述比較單元之間，將所述內部電壓以既定的分壓比進行電阻分壓而輸出。

進而，在所述的半導體裝置中，其特徵在於所述比較單元兼用為微調所述內部電壓的比較單元。

再進而，在所述的半導體裝置中，其特徵在於所述基準電壓從所述測試裝置輸入到所述半導體裝置。

另外，在所述的半導體裝置中，其特徵在於更具備在所述控制電路的控制之下產生所述基準電壓的電壓產生電路。

進而，在所述的半導體裝置中，其特徵在於所述半導體裝置為非揮發性半導體記憶裝置。

有關第2發明的測試裝置是用於所述的半導體裝置的測試裝置，其特徵在於： 具備顯示單元，所述顯示單元接收所述輸出的比較結果訊號或二值化資料並顯示作為內部電壓的觀測電壓波形。

在所述的測試裝置中，其特徵在於更具備記憶所述接收的比較結果訊號的資料或二值化資料的記憶單元。

第3發明的測試系統，其特徵在於具備所述的半導體裝置和所述的測試裝置。 [發明的效果]

因此，根據本發明的半導體裝置等，與先前技術相比電路構成簡單而且能夠以高精確度觀測內部電壓波形。

以下，參照圖式於以下說明本發明的實施型態。圖式中，對於同樣的元件附上同一符號。

圖1是表示本發明的一實施型態的包含測試裝置1和NAND型快閃記憶體2的測試系統的構成例的方塊圖。圖1中，NAND型快閃記憶體2為半導體晶片，特別是其特徵在於：除了用戶接腳（user pad）P0~用戶接腳P13，具備輸入來自測試裝置1的比較用基準電壓Vref的測試接腳TP，且具備用於內部電壓的波形觀測的測試模式電路5。

圖1中，測試裝置1具備以下而構成：作為控制測試處理的控制器的中央處理單元（CPU）40、作為儲存執行測試處理的控制流程及資料的動態隨機存取記憶體（DRAM）的工作記憶體（work memory）41、輸入輸入指令及輸入資料的鍵盤、滑鼠等的輸入部42、顯示波形觀測結果等的輸出資料的顯示部43、與快閃記憶體2的用戶接腳P0~用戶接腳P13連接而進行輸入輸出訊號的轉換的介面（interface）部（I／F部）44、儲存包含暫時儲存通過／失敗（pass／fail）資料的失效記憶體（fail memory）的測定結果的電壓•電流資料的測定資料記憶體47、保存儲存測試程式（test program）或觀測資料的硬碟驅動器（Hard Disk Drive，HDD）45以及產生既定的比較用基準電壓（指用於比較的臨界電壓）Vref的電壓產生電路46。此處，各電路41~47和CPU40連接。測試裝置1中，後述的圖3~圖6的測試處理等的程式預先儲存到硬碟驅動器45，在使用時載入（load）到工作記憶體41。測試裝置1藉由對快閃記憶體2實行後述的圖3~圖6的測試處理，觀測並以二值資料的形式得到快閃記憶體2內的內部電壓（指來自圖1的高電壓及中間電壓產生電路32的高電壓及中間電壓等的內部電壓）的電壓波形（圖2）。此處，觀測波形資料的二值化資料例如一開始儲存到測定資料記憶體47，且在進行保存時複製•儲存到硬碟驅動器45。

快閃記憶體2具備以下而構成：NAND快閃記憶體區塊10、用戶接腳P0~用戶接腳P13、測試接腳TP、動作控制器20、控制訊號邏輯電路21、輸入輸出控制器22、指令暫存器（command register）23、位址暫存器24、輸入輸出資料暫存器25、高電壓及中間電壓產生電路32以及測試模式電路5。此處，NAND快閃記憶體區塊10具備以下而構成：NAND型快閃記憶體陣列11、頁面緩衝器（page buffer）12、X解碼器（decoder）13以及Y解碼器14。另外，測試模式電路5具備以下而構成：具有測試暫存器R1~測試暫存器R6的測試暫存器電路37、作為測試模式的控制電路的測試模式邏輯電路38、多工器33、電阻分壓電路34和比較器36。

在本實施形態的測試系統中，用戶接腳P0~用戶接腳P13連接於測試裝置1的介面部44且為了輸入輸出以下的訊號而設定。

（1）P0~P7：8位元（bit）的位址、資料或指令等的輸入輸出資料IO[0]~IO[7]； （2）P8：表示晶片為就緒（ready，R）狀態或是忙碌（busy，／B）狀態的狀態訊號R／B； （3）P9：為了使晶片為賦能（enable）狀態的晶片賦能訊號／CE； （4）P10：為了使指令鎖存賦能的指令鎖存賦能訊號CLE； （5）P11：為了使位址鎖存賦能的位址鎖存賦能訊號ALE； （6）P12：為了對晶片寫入資料的寫入賦能訊號（write enable signal）／WE；以及 （7）P13：為了從晶片讀出資料的讀出賦能訊號／RE。 再者，訊號名前面的「／」表示低賦能訊號（low enable signal）。

控制訊號邏輯電路21根據來自用戶接腳P9~用戶接腳P13的各控制訊號控制輸入輸出控制器22的輸入輸出動作及動作控制器20的記憶體寫入、消除、驗證（verify）以及讀出動作。輸入輸出控制器22根據來自控制訊號邏輯電路21的控制訊號，經由輸入輸出資料暫存器25將從用戶接腳P0~用戶接腳P7輸入的資料寫入到快閃記憶體區塊10，並且經由輸入輸出資料暫存器25將來自快閃記憶體區塊10的資料輸出到用戶接腳P0~用戶接腳P7。另外，輸入輸出控制器22根據來自控制訊號邏輯電路21的控制訊號，經由位址暫存器24將從用戶接腳P0~用戶接腳P7輸入的位址輸出到快閃記憶體區塊10。進而，輸入輸出控制器22根據來自控制訊號邏輯電路21的控制訊號，經由指令暫存器23將從用戶接腳P0~用戶接腳P7輸入的指令輸出到動作控制器20。測試模式邏輯電路38藉由測試暫存器電路37內的取樣（sampling）電路37S，將從比較器36輸出的比較結果訊號Scomp的資料以既定的取樣率（sampling rate）進行取樣而轉換成二值化資料後，輸出到輸入輸出控制器22，繼而，用輸出鎖存器22L進行鎖存或不鎖存而經由用戶接腳P0等來輸出到測試裝置1。此處，取樣電路37S在內部時脈（clock）同步模式下，藉由根據快閃記憶體2的內部時脈決定的時脈來取樣，另外，在測試時脈同步模式下，例如根據讀出賦能訊號／RE來取樣。

動作控制器20根據來自指令暫存器23的指令、來自控制訊號邏輯電路21的控制訊號以及來自測試模式邏輯電路38的控制訊號，控制快閃記憶體區塊10和高電壓及中間電壓產生電路32的動作。高電壓及中間電壓產生電路32產生在快閃記憶體區塊10中必要的既定的高電壓及中間電壓（總稱為內部電壓）而輸出到快閃記憶體區塊10，並且經由以測試模式邏輯電路38選擇控制的多工器33輸出到電阻分壓電路34。。

測試暫存器電路37暫時地記憶來自指令暫存器23或輸入輸出控制器22的指令後，輸出到測試模式邏輯電路38。另外，測試暫存器電路37暫時地記憶來自比較器36的比較結果訊號Scomp的二值化資料後，經由輸入輸出控制器22輸出到測試裝置1。此處，測試暫存器電路37具有以下的暫存器。

（1）暫存器R1：是將選擇應監控（monitor）的內部電壓的多工器33用的指令暫時地記憶的暫存器。 （2）暫存器R2：是將選擇電阻分壓電路34的分壓比（例如，1／2、1／4、1／8等）的電阻分壓電路34用的指令暫時地記憶的暫存器。 （3）暫存器R3：是暫時地記憶來自比較器36的比較結果訊號Scomp的二值化資料的暫存器。 （4）暫存器R4：是將設定內部時脈同步模式、測試時脈同步模式或暫停模式（break mode）等的測試模式（關於各測試模式於後詳述）的指令暫時地記憶的暫存器。 （5）暫存器R5：是暫時地記憶時間解析度（time resolution）（例如，10 ns、50 ns、100 ns、200ns、300 ns等）及輸出鎖存器記憶時脈數（是和在輸入輸出控制器22內的輸出鎖存器22L中的鎖存位元數對應的時脈數，例如，0（通過模式（Through mode））、1、8、16、32等）的暫存器。 （6）暫存器R6：是將變更內部電壓、時間解析度或輸出鎖存器記憶時脈數的指令暫時地記憶的暫存器。

測試模式邏輯電路38根據暫存器R1的選擇應監控的內部電壓的多工器33用指令，指示多工器33應選擇的內部電壓而控制切換。另外，測試模式邏輯電路38根據暫存器R2的電阻分壓電路34用指令，設定電阻分壓電路34應設定的電阻分壓比而進行設定控制。比較器36將從電阻分壓電路34輸出的內部電壓或從內部電壓電阻分壓的電壓，與經由測試接腳TP從測試裝置1輸入的基準電壓（臨界電壓）Vref進行比較，並將比較結果訊號Scomp的二值化資料輸出到測試暫存器電路37內的暫存器R3。

圖2是表示用圖1的測試系統觀測的內部電壓觀測資料的一例的時間圖。測試模式邏輯電路38首先選擇在多工器33中的既定的內部電壓，並設定在電阻分壓電路34中的電阻分壓。測試裝置1設定第一次的基準電壓Vr1，以既定的時間間隔（對應後述的時間解析度）觀測在既定的觀測期間（t0~t24）的內部電壓，並將此時的比較結果訊號Scomp的二值化資料記憶到測試暫存器電路37。重覆如下處理：一邊使基準電壓Vref依序僅遞增既定的遞增電壓（Vr2~Vr16），一邊觀測在所述觀測期間（t0~t24）的內部電壓，並將此時的比較結果訊號Scomp的二值化資料記憶到測試暫存器電路37。藉此，可得到被稱為「什穆圖（shmoo plot）」的圖2的二值化資料。此處，比較結果訊號Scomp的二值化資料可藉由四個模式傳送到測試裝置1而顯示輸出到顯示部43。

此處，例如，設為觀測記憶體寫入的20V的高電壓的波形，若比較器36的電源電壓為3.3V，則電阻分壓電路34設定成1／8，若假設對電源電壓使用昇壓電壓7V，則將電阻分壓電路34設為1／4。也可準備兩個比較器作為進行切換選擇的電路。

繼而，對於本實施型態的四個測試模式詳細敘述。

（1）通過模式 圖3是表示圖1的測試系統的通過模式測試處理的流程圖。

將測試裝置1設定為所謂的波形監控模式而實行通過模式測試處理。此時，來自比較器36的比較結果訊號Scomp作為連續訊號例如經由用戶接腳P0（IO[0]）而輸出到測試裝置1。測試裝置1在其讀取循環（read cycle）的週期讀取比較結果訊號Scomp而得到波形觀測資料（圖7（b））。此情況下，測試暫存器電路37未將比較結果訊號Scomp鎖存在暫存器R3，而是進行通過並傳送到輸入輸出控制器22，而直接從用戶接腳P0輸出。

在圖3的步驟S1中，將選擇應監控的內部電壓的指令輸入到測試暫存器R1，且在步驟S2中，將選擇電阻分壓電路34的分壓比的指令輸入到測試暫存器R2。繼而，在步驟S3中經由測試接腳TP從測試裝置1施加初期基準電壓，在步驟S4中輸入使記憶體晶片的動作啟動的既定的觀測期間的指令、位址、資料。進而，在步驟S5中從測試暫存器R3以通過模式讀出比較結果訊號Scomp，並在步驟S6中輸入使記憶體晶片的動作結束的指令。在步驟S7中判斷基準電壓是否到達結束電壓，YES的時候結束所述測試處理，另一方面，NO的時候往步驟8前進。在步驟S8中，遞增基準電壓後，回到步驟S4，且重覆上述的處理。

（2）內部時脈同步模式 圖4是表示圖1的測試系統的內部時脈同步模式測試處理的流程圖。

在通過模式中，對於比較用基準電壓附近的電壓而言，有可能會成為來自比較器36的比較結果訊號Scomp頻繁地重覆高位準和低位準的切換的狀態，且上述情況也有產生嚴重的雜訊的可能性而較為不佳。於是，以如下為特徵：藉由以晶片內部的時脈暫時鎖存高位準或低位準而進行取樣（數位化（digitize）），而決定輸出的循環率（頻率），藉此抑制所述的雜訊。伴隨於此，追加以下兩個參數。

（1）時間解析度的參數：在內部基本時脈的1倍、2倍、4倍、8倍等的設定下，以所述頻度由取樣電路37S對來自比較器36的比較結果訊號Scomp的二值化資料進行取樣後，由暫存器R3及輸出鎖存器22L鎖存而輸出到測試裝置1。 （2）輸出鎖存器22L的參數（對應暫時記憶在輸出鎖存器22L的經取樣的二值化資料數的時脈數）：僅鎖存N個（輸出鎖存器記憶時脈數N=0（通過模式），1、8、16、…）來自比較器36的比較結果訊號Scomp的二值化資料，若變成N個則從例如用戶接腳P0輸出。為了以測試裝置1捕捉所述輸出資料，使作為同步訊號的狀態訊號R／B觸發（toggle）。不過，不是狀態訊號R／B，也可以是例如用戶接腳P7（IO[7]），但是由於牽涉到輸出鎖存器記憶時脈數而欲將用戶接腳P0~P7用於輸出比較結果訊號Scomp，因此狀態訊號R／B最為適合。

測試裝置1若偵測到狀態訊號R／B從低位準到高位準的上升，便在由時間解析度和輸出鎖存器22L的參數決定的時間內從例如用戶接腳P0讀入波形觀測資料。例如，在程式化（資料寫入）模式的波形監控中，若進入程式化動作，則狀態訊號R／B便會變成低位準，且每個內部時脈的固定週期中狀態訊號R／B從高位準觸發到低位準、高位準、低位準，因此測試裝置1將所述狀態訊號R／B作為觸發訊號而捕捉所述波形觀測資料。（圖7（c））若固定時間內狀態訊號R／B未從高位準變成低位準，則表示程式化動作結束。

圖4的步驟S1中，將選擇應監控的內部電壓的指令輸入到測試暫存器R1，且在步驟S2中將選擇電阻分壓電路34的分壓比的指令輸入到測試暫存器R2，並在步驟S11中將設定內部時脈同步模式的指令輸入到測試暫存器R4。接著，在步驟S12中將設定時間解析度及輸出鎖存器記憶時脈數的指令輸入到測試暫存器R5，在步驟S3中經由測試接腳TP從測試裝置1施加初期基準電壓。然後，在步驟S4中輸入使記憶體晶片的動作啟動的既定的觀測期間的指令、位址、資料，在步驟S5A中從輸出鎖存器22L補足‧同步狀態訊號R／B觸發而讀出比較結果訊號Scomp，在步驟S6中輸入使記憶體晶片的動作結束的指令。接著，在步驟S7中判斷基準電壓是否到達結束電壓，YES的時候結束所述測試處理，另一方面，NO的時候往步驟8前進。在步驟S8中，遞增基準電壓後，回到步驟S4，且重覆上述的處理。

圖4的流程圖和圖3的流程圖的相異處在於：插入內部時脈同步模式的指令輸入和所述兩個參數的設定（步驟S11、步驟S12），另外，插入狀態訊號R／B的觸發和將其捕捉而以測試裝置1的讀出處理（步驟S5A）。

（3）測試時脈同步模式 圖5是表示圖1的測試系統的測試時脈同步模式測試處理的流程圖。

晶片內部的動作是與晶片內部時脈同步進行，但是來自比較器36的比較結果訊號Scomp的數位化（取樣）、往輸出鎖存器22L的輸入、來自輸入用戶接腳P0等的輸出是和來自測試裝置1的時脈輸入同步而進行。測試裝置1的時脈輸入到例如用戶接腳P13（讀出賦能訊號／RE的輸入端子），因讀出賦能訊號／RE從低位準到高位準的上升，而來自比較器36的比較結果訊號Scomp輸入到輸出鎖存器22L，而且因讀出賦能訊號／RE從高位準到低位準的下降，而從例如用戶接腳P0輸出（圖7（d））。

測試時脈同步模式中，藉由適宜地改變讀出賦能訊號／RE的高位準／低位準的循環（週期），能夠以時間軸改變時間分析度，因此同時可做到粗略（rough）的部分和詳細觀測的部份。再者，波形觀測資料的輸出也可利用狀態訊號R／B而不利用用戶接腳P0。

圖5的步驟S1中將選擇應監控的內部電壓的指令輸入到測試暫存器R1，且在步驟S2中將選擇電阻分壓電路34的分壓比的指令輸入到測試暫存器R2，並在步驟S13中將設定測試時脈同步模式的指令輸入到測試暫存器R4。接著，在步驟S3中經由測試接腳TP從測試裝置1施加初期基準電壓，在步驟S4中輸入使記憶體晶片的動作啟動的既定的觀測期間的指令、位址、資料，並在步驟S5B中從測試暫存器R3讀出在／RE時脈同步測試模式的比較結果訊號Scomp，且在步驟S6中輸入使記憶體晶片的動作結束的指令。然後，在步驟S7中判斷基準電壓是否到達結束電壓，YES的時候結束所述測試處理，另一方面，NO的時候往步驟8前進。在步驟S8中，遞增基準電壓後，回到步驟S4，且重覆上述的處理。

與圖3的流程圖比較，圖5的流程圖中追加測試時脈同步模式的指令輸入的處理（步驟S13）。另外，為了決定對來自比較器36的比較結果訊號Scomp進行取樣（數位化）而輸出的時機，從測試裝置1使用讀出賦能訊號／RE來輸入時脈。例如在程式化的動作啟動後（狀態訊號R／B變成低位準）使讀出賦能訊號／RE時脈同步，而讀取在／RE=低位準的期間輸出的資料。

（4）暫停模式 圖6是表示圖1的測試系統的暫停模式測試處理的流程圖。

暫停模式是與所述3個測試模式相比為獨立的模式，但主要在內部時脈同步模式中使用。所述暫停模式為測試模式之一，且是在程式化、消除、讀出的動作途中的某一點停止動作的機能，能夠在此時間點變更動作或改變動作條件。圖6的暫停模式中，表示內部時脈同步模式中的暫停模式的處理例。所述暫停模式中，例如，可從粗略的時間解析度變更成詳細的時間解析度，或進行觀測的電壓的變更。另外，改變晶片的動作條件而波形如何變化等的觀測也是可能的。

圖6的步驟S1中將選擇應監控的內部電壓的指令輸入到測試暫存器R1，且在步驟S2中將選擇電阻分壓電路34的分壓比的指令輸入到測試暫存器R2，並在步驟S12A中將設定時間解析度及輸出鎖存器記憶時脈數的指令輸入到測試暫存器R5，且在步驟S14中將設定暫停模式的指令輸入到測試暫存器R4。接著，步驟S3中經由測試接腳TP從測試裝置1施加初期基準電壓。然後，在步驟S4中輸入使記憶體晶片的動作啟動的既定的觀測期間的指令、位址、資料，且在步驟S5A中從暫存器R3讀出在狀態訊號R／B觸發模式的比較結果訊號Scomp。

然後，在步驟S15中在暫停點使記憶體晶片的動作暫時停止，且在步驟S16中將變更內部電壓、時間解析度或輸出鎖存器記憶時脈數的指令輸入到測試暫存器R6，並在步驟S17中記憶體晶片的動作從暫停點再次啟動。

進而，在步驟S18中從測試暫存器R3讀出在狀態訊號R／B觸發模式的比較結果訊號Scomp，且在步驟S6中輸入使記憶體晶片的動作結束的指令。然後，在步驟S7中判斷基準電壓是否到達結束電壓，YES的時候結束所述測試處理，另一方面，NO的時候往步驟8前進。在步驟S8中，遞增基準電壓後，回到步驟S4，且重覆上述的處理。

圖7（a）~圖7（d）是表示如上述般構成的圖1的測試系統的動作的各訊號的時間圖。此處，圖7（a）是表示在既定的觀測期間的內部電壓波形和基準電壓的關係的波形圖。再者，在圖7（a）~圖7（d）中，Stester表示藉由測試裝置1輸入的比較結果訊號Scomp的二值化資料（波形觀測資料）。另外，此處，除了通過模式之外，將比較結果訊號Scomp的二值化資料從測試暫存器R3傳送到輸出鎖存器電路22L至少需要1時脈份的延遲，但此為了容易理解和波形的關係而省略。而且，輸出鎖存器22L的記憶時脈數設為1。

圖7（b）是表示通過模式的動作的各訊號的時間圖，沒有暫存器R3及輸出鎖存器22L的延遲，因此變成IO[0]=Scomp，與測試裝置1的資料輸入觸發訊號201同步而輸入比較結果訊號Scomp的資料。

圖7（c）是表示內部時脈同步模式的動作的各訊號的時間圖，經由輸出鎖存器22L，從IO[0]輸出藉由內部時脈（=狀態訊號R／B的從低位準到高位準的上升）對比較結果訊號Scomp（圖7（a））進行了取樣（數位化）的波形。測試裝置1偵測狀態訊號R／B的從低位準到高位準的上升作為資料的輸入的觸發訊號。測試裝置1看見狀態訊號R／B的訊號變化後才輸入資料，因此輸入輸出控制器22從狀態訊號R／B稍微延遲輸出比較結果訊號Scomp（步驟202），測試裝置1的觸發訊號和狀態訊號R／B的從低位準到高位準的上升同步而輸入比較結果訊號Scomp的二值化資料（步驟203）。

此處，說明關於將輸出鎖存器記憶時脈數設定為8的情況。所述模式中，與內部時脈同步而取樣的比較結果訊號Scomp是每次依序儲存8取樣份到輸出鎖存器22L的8位元分的鎖存而從輸入輸出IO[0]~IO[7]輸出。測試裝置1偵測狀態訊號R／B而進行8位元資料的輸入。亦即，狀態訊號R／B和資料輸出的頻率變成1／8。測試裝置1的動作頻率比欲觀測的時間解析度慢的情況時為有效模式。再者，輸出鎖存器記憶時脈數的最大值基本上以所述快閃記憶體2的輸入輸出IO數決定。

圖7（d）是表示測試時脈同步模式的動作的各訊號的時間圖，藉由從測試裝置1輸入的讀出賦能訊號／RE的從低位準到高位準的上升，輸入輸出控制器22鎖存比較結果訊號Scomp（步驟204），藉由讀出賦能訊號／RE的從高位準到低位準的下降作為輸入輸出資料IO來進行輸出比較結果訊號Scomp（圖7（a））（步驟205）。測試裝置1輸入藉由讀出賦能訊號／RE的從高位準到低位準的下降輸出的比較結果訊號Scomp的二值化資料。

若根據如以上說明的本實施狀態的測試系統，以測試裝置1的取樣頻率十分快速，由於使用1個基準電壓進行比較，因此利用比較器36的內部電壓波形的上升或下降的時間急促，而且可非常正確地捕捉。由於在晶片內部的比較器36觀測內部電壓波形，因此與測試裝置1和快閃記憶體2之間的纜線的寄生電容及測試裝置1內的輸入寄生電容無關，與先前技術相比，能夠以簡單的構成並以高精確度測定記憶體晶片的內部電壓。

變形例. 圖8是表示有關於本發明的變形例的包含測試裝置1A和NAND型快閃記憶體2A的測試系統的構成例的方塊圖。圖8的測試系統與圖1的測試系統相較而有以下差異點。 （1）具備無電壓產生電路46的測試裝置1A來取代測試裝置1。 （2）具備具有測試模式電路5A的快閃記憶體2A來取代快閃記憶體2。此處，測試模式電路5A具備根據來自測試模式邏輯電路38的控制訊號產生既定的比較用基準電壓Vref的電壓產生電路39。亦即，在變形例中，以將電壓產生電路39設在半導體晶片內部作為特徵，由於作為直流電壓而使用，因此可藉由微調（trimming）而供給正確的電壓，故可觀測充分正確的波形。

以上的實施型態中，將比較器36用作內部電壓的波形觀測用的比較器，然而本發明不限定於此，也可兼用為如圖9的先前例的用於微調調整的比較器。關於多工器33、電阻分壓電路34也同樣可兼用。

以上的實施型態中，說明關於用於NAND型快閃記憶體的測試模式電路5，然而本發明不限定於此，也適用於包含反或（NOR）型快閃記憶體、DRAM、SRAM等的半導體記憶裝置等的半導體裝置。再者，NAND型快閃記憶體2的情況下作為對於測試裝置1的觸發訊號，而使用讀出賦能訊號／RE，然而NOR型快閃記憶體的情況時則使用輸出賦能訊號／OE來取代之。 [產業上之可利用性]

如上所詳述，根據本發明的半導體裝置等，與先前技術相比電路構成簡單且可以高精確度觀測內部電壓波形。

1、1A、101‧‧‧測試裝置
2、2A、102‧‧‧NAND型快閃記憶體
3‧‧‧內建式自我測試電路
5、5A‧‧‧測試模式電路
10‧‧‧NAND型快閃記憶體區塊
10R‧‧‧資料暫存器
11‧‧‧NAND型快閃記憶體陣列
12‧‧‧頁面緩衝器
13‧‧‧X解碼器
14‧‧‧Y解碼器
20‧‧‧動作控制器
21‧‧‧控制訊號邏輯電路
22‧‧‧輸入輸出控制器
22L‧‧‧輸出鎖存器
23‧‧‧指令暫存器
24‧‧‧位址暫存器
25‧‧‧輸入輸出資料暫存器
30‧‧‧基準電壓產生器
31-1~31-N‧‧‧幫浦電路
32-1~32-N‧‧‧內部電壓產生器
32‧‧‧高電壓及中間電壓產生電路
33‧‧‧多工器
34‧‧‧電阻分壓電路
35‧‧‧微調控制器
36‧‧‧比較器
37‧‧‧測試暫存器電路
37S‧‧‧取樣電路
38‧‧‧測試模式邏輯電路
39、46‧‧‧電壓產生電路
40‧‧‧中央處理單元
41‧‧‧工作記憶體
42‧‧‧輸入部
43‧‧‧顯示部
44‧‧‧介面部
45‧‧‧硬碟驅動器
47‧‧‧測定資料記憶體
MP‧‧‧多重接腳
P0~P13‧‧‧用戶接腳
R1~R6‧‧‧測試暫存器
201‧‧‧觸發訊號
202~205‧‧‧步驟
SW‧‧‧開關
Scomp‧‧‧比較結果訊號
TP‧‧‧測試接腳
Vref30、Vref‧‧‧基準電壓
Vin、V1~VN‧‧‧內部電壓
EVref‧‧‧外部基準電壓
a、b‧‧‧接點
Cp‧‧‧寄生電容
IO[0]~IO[7]‧‧‧輸入輸出資料
R／B、／CE、CLE、ALE、／WE、／RE‧‧‧賦能訊號
S1~S5、S5A、S5B、S6~S8、S11、S12、S12A、S13~S18‧‧‧步驟

圖1是表示本發明的一實施型態的包含測試裝置1和NAND型快閃記憶體2的測試系統的方塊圖。 圖2是表示用圖1的測試系統觀測的內部電壓觀測資料的一例的時間圖。 圖3是表示圖1的測試系統的通過模式測試處理的流程圖。 圖4是表示圖1的測試系統的內部時脈同步模式測試處理的流程圖。 圖5是表示圖1的測試系統的測試時脈同步模式測試處理的流程圖。 圖6是表示圖1的測試系統的暫停模式測試處理的流程圖。 圖7（a）~圖7（d）是表示圖1的測試系統的動作的各訊號的時間圖。 圖8是表示本發明的變形例的包含測試裝置1A和NAND型快閃記憶體2A的測試系統的構成例的方塊圖。 圖9是表示先前例的包含測試裝置101和NAND型快閃記憶體102的測試系統的構成例的方塊圖。 圖10是表示由圖9的NAND型快閃記憶體102的內部電壓波形和測試裝置101觀測的觀測電壓波形的波形圖。

1‧‧‧測試裝置

2‧‧‧NAND型快閃記憶體

5‧‧‧測試模式電路

10‧‧‧NAND型快閃記憶體區塊

11‧‧‧NAND型快閃記憶體陣列

12‧‧‧頁面緩衝器

13‧‧‧X解碼器

14‧‧‧Y解碼器14

20‧‧‧動作控制器

21‧‧‧控制訊號邏輯電路

22‧‧‧輸入輸出控制器

22L‧‧‧輸出鎖存器

23‧‧‧指令暫存器

24‧‧‧位址暫存器

25‧‧‧輸入輸出資料暫存器

32‧‧‧高電壓及中間電壓產生電路

33‧‧‧多工器

34‧‧‧電阻分壓電路

36‧‧‧比較器

37‧‧‧測試暫存器電路

37S‧‧‧取樣電路

38‧‧‧測試模式邏輯電路

46‧‧‧電壓產生電路

40‧‧‧中央處理單元

41‧‧‧工作記憶體

42‧‧‧輸入部

43‧‧‧顯示部

44‧‧‧介面部

45‧‧‧硬碟驅動器

47‧‧‧測定資料記憶體

P0~P13‧‧‧用戶接腳

R1~R6‧‧‧測試暫存器

IO[0]~IO[7]‧‧‧輸入輸出資料

R/B、/CE、CLE、ALE、/WE、/RE‧‧‧賦能訊號

Scomp‧‧‧比較結果訊號

TP‧‧‧測試接腳

Vref‧‧‧基準電壓

Claims (18)

1. 一種半導體裝置，包括： 測試模式的控制電路，所述測試模式的控制電路檢測半導體裝置在既定的觀測期間中進行既定的動作時的內部電壓而進行波形觀測；以及 比較單元，所述比較單元在所述觀測期間中將所述內部電壓與既定的基準電壓進行比較而輸出比較結果訊號，並使所述基準電壓變化而進行所述比較，並將所述觀測期間的內部電壓的電壓波形的比較結果訊號輸出到測試裝置。
2. 如申請專利範圍第1項所述的半導體裝置，其中所述控制電路將所述比較結果訊號直接輸出到所述測試裝置。
3. 如申請專利範圍第1項所述的半導體裝置，其包括： 取樣電路，其將所述比較結果訊號以根據所述半導體裝置的內部時脈的既定的時間間隔進行取樣而轉換成二值化資料；以及 輸出鎖存器，其將所述轉換的二值化資料僅暫時地記憶既定的延遲時間而輸出。
4. 如申請專利範圍第3項所述的半導體裝置，其中所述控制電路根據輸入的參數資料設定： （A）對應所述取樣電路的時間間隔的時間解析度；以及 （B）對應暫時記憶到所述輸出鎖存器的所述取樣的二值化資料數的時脈數。
5. 如申請專利範圍第3項所述的半導體裝置，其中所述控制電路與對應所述測試裝置的觸發訊號同步而輸出所述轉換的二值化資料。
6. 如申請專利範圍第5項所述的半導體裝置，其中所述觸發訊號為所述半導體裝置的狀態訊號R／B。
7. 如申請專利範圍第3項所述的半導體裝置，其中所述控制電路根據從所述測試裝置輸入的暫停點的資料，使所述比較單元的比較暫時停止後啟動。
8. 如申請專利範圍第1項所述的半導體裝置，其更具備： 取樣電路，其將所述比較結果訊號以根據所述測試裝置的內部時脈的既定的時間間隔進行取樣而轉換成二值化資料；以及 輸出鎖存器，其將所述轉換的二值化資料僅暫時地記憶既定的延遲時間而輸出。
9. 如申請專利範圍第8項所述的半導體裝置，其中所述測試裝置的時脈作為讀出賦能訊號／RE或輸出賦能訊號／OE而輸入到所述半導體裝置。
10. 如申請專利範圍第1項所述的半導體裝置，其中， 所述半導體裝置具有多個內部電壓，且 所述控制電路根據輸入的選擇指令，選擇所述多個內部電壓中的一個內部電壓而輸出到所述比較單元。
11. 如申請專利範圍第1項所述的半導體裝置，其更包括： 電阻分壓電路，所述電阻分壓電路插在輸出所述內部電壓的電路和所述比較單元之間，且將所述內部電壓以既定的分壓比進行電阻分壓而輸出。
12. 如申請專利範圍第1項所述的半導體裝置，其中所述比較單元兼用為微調所述內部電壓的比較單元。
13. 如申請專利範圍第1項所述的半導體裝置，其中所述基準電壓從所述測試裝置輸入到所述半導體裝置。
14. 如申請專利範圍第1項所述的半導體裝置，其更包括：電壓產生電路，其在所述控制電路的控制之下產生所述基準電壓。
15. 如申請專利範圍第1項所述的半導體裝置，其中所述半導體裝置為非揮發性半導體記憶裝置。
16. 一種測試裝置，其用於如申請專利範圍第1項到第15項中任一項所述的半導體裝置，包括： 顯示單元，所述顯示單元接收所述輸出的比較結果訊號或二值化資料並顯示為內部電壓的觀測電壓波形。
17. 如申請專利範圍第16項所述的測試裝置，更包括：記憶單元，其記憶所述接收的比較結果訊號的資料或二值化資料的。
18. 一種測試系統，包括：如申請專利範圍第1項到第15項中任一項所述的半導體裝置以及如申請專利範圍第16項或第17項所述的測試裝置。