JP5038256B2 - 試験モジュールおよび試験方法 - Google Patents

Description

本発明は、試験モジュールおよび試験方法に関する。本発明は、特に、任意間隔で計測したチャネル毎の累積フェイル数を高速に読み出すことのできる試験モジュールおよび試験方法に関する。

たとえば、特許文献１は、リペアブロックをエリア領域毎に有する被試験メモリの試験時間を短縮することができる試験装置を開示する。当該試験装置は、被試験メモリに供給する試験パターン等を発生するパターン発生器と、試験パターンに応じて被試験メモリが出力した出力信号と期待値信号とを比較し、出力信号と期待値信号とが一致しない場合にフェイルデータを出力する論理比較器と、被試験メモリが出力した出力信号についてのフェイルデータの数を計数する複数のフェイルカウンタと、を備える。
特開２００６−０１２２５３号公報

従来の試験装置においては、前記の通りフェイル数をカウントするフェイルカウンタを備える。しかし、フェイルカウンタによるフェイル数のカウントは、複数の試験パターンが継続するパターンバーストにおいてカウントされ、パターンバーストの終了後にフェイルカウンタの値を読み出すことによって、当該パターンバーストにおけるフェイル数を知ることができる。よって、試験パターンごとのフェイル数を知るには、フェイルの有無を時系列に記録したフェイルメモリのデータを利用する。たとえば着目する試験パターンに対応するフェイルメモリのデータを読み出し、ソフトウェアで稼動するデータ処理装置により読み出したデータを処理してフェイル数を知ることができる。フェイルデータの読み出しおよびその処理は事後的なデータ処理なので、その時間分だけ試験時間が長くなってしまう。

また、試験パターンごとのエラーレートを算出するには、論理比較するパターン数を知らなければならない。フェイルメモリに格納したデータを事後的に処理してエラーレートを算出する場合には、論理比較した全データをフェイルメモリに格納する必要があり、フェイルメモリの容量が大きくなる。言い換えれば、論理比較のサンプリング間隔がフェイルメモリの容量に依存することになり、少ない容量の場合にはサンプリング間隔が長くなってしまう。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験モジュールであって、被試験デバイスに与える試験パターンおよび試験パターンに対応する期待値パターンをパターンプログラムに基づいて生成するパターン生成部と、試験パターンを与えた被試験デバイスが出力する出力パターンを取得する出力パターン取得部と、出力パターンと期待値パターンとを比較する比較部と、比較部での出力パターンと期待値パターンとの比較が不一致の場合に出力されるフェイル情報の出力回数をカウントするフェイルカウンタと、フェイルカウンタの動作を、パターンプログラムに含まれる制御命令により制御する制御部と、を備えた試験モジュールを提供する。

前記した試験モジュールにおいて、比較部が比較した出力パターンおよび期待値パターンの比較ビット数をカウントするチェックカウンタをさらに備え、制御部は、チェックカウンタの動作を制御命令によりさらに制御してよい。比較部は、出力パターンまたは期待値パターンの中で指定されるイベントを検知し、比較部がイベントを検知した回数を計数するイベントカウンタをさらに備え、制御部は、イベントカウンタの動作を制御命令によりさらに制御してよい。フェイルカウンタ、チェックカウンタまたはイベントカウンタの各カウンタの動作を指示する制御データを制御コードに対応付けて記録する制御テーブルをさらに備え、制御部は、制御命令で指定する制御コードに対応付けられている制御データを制御テーブルから取得して、取得した制御データに従い各カウンタを制御してよい。各カウンタの値を一時的に取り込むレジスタと、各カウンタの値を格納するフェイルメモリとをさらに備え、制御部は、制御データに含まれるリセットデータに基づき各カウンタをリセットし、制御データに含まれるロックデータに基づき各カウンタの値をレジスタにセットし、制御データに含まれるストアデータに基づきレジスタにセットされた値をフェイルメモリに書き込んでよい。

各カウンタは、被試験デバイスに試験パターンまたは出力パターンを入出力するチャネル毎に設けられてよい。この場合、フェイルメモリを複数備え、複数のフェイルメモリは、各カウンタの各々に対応して設けられてよい。あるいは、フェイルメモリを複数備え、複数のフェイルメモリは、チャネル毎に設けられてよい。フェイルカウンタおよびチェックカウンタの値に基づきエラーレートを算出する算出部をさらに備えてよい。制御部は、フェイルカウンタ、チェックカウンタまたはイベントカウンタの各カウンタの動作を任意に停止してよい。

第２の形態においては、被試験デバイスを試験する試験方法であって、被試験デバイスに与えるべき試験パターンおよび試験パターンに対応する期待値パターンをパターンプログラムに基づいて生成するパターン生成段階と、試験パターンを与えた被試験デバイスが出力する出力パターンを取得する出力パターン取得段階と、出力パターンと期待値パターンとを比較する比較段階と、比較段階での出力パターンと期待値パターンとの比較が不一致の場合に出力されるフェイル情報の出力回数をカウントするフェイルカウント段階と、フェイルカウント段階におけるカウント動作を、パターンプログラムに含まれる制御命令により制御する制御段階と、を備えた試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、試験モジュール１００の構成例を被試験デバイス（ＤＵＴ）２００とともに示す。試験モジュール１００は、被試験デバイス２００を試験する。試験モジュール１００は、パターン生成部１１０、パターン出力部１１２、出力パターン取得部１１４、比較部１１６、カウンタ部１１８、フェイルメモリ１２０、算出部１２２、制御部１２４、制御テーブル１２６を備える。カウンタ部１１８は、チェックカウンタ１３０、フェイルカウンタ１３２、イベントカウンタ１３４、レジスタ１３６，１３８，１４０、ストア部１４２を有する。

パターン生成部１１０は、被試験デバイス２００に与える試験パターンおよび試験パターンに対応する期待値パターンをパターンプログラムに基づいて生成する。パターン出力部１１２は、パターン生成部１１０が生成した試験パターンを被試験デバイス２００に出力する。出力パターン取得部１１４は、試験パターンを与えた被試験デバイス２００が出力する出力パターンを取得する。比較部１１６は、出力パターンと期待値パターンとを比較する。比較部１１６は、出力パターンまたは期待値パターンの中で指定されるイベントを検知してもよい。

カウンタ部１１８は、比較部１１６での比較結果を受け取り、結果に応じた値をカウントする。カウンタ部１１８は、測定チャネル毎に備えることができる。カウンタ部１１８は、チェックカウンタ１３０、フェイルカウンタ１３２、イベントカウンタ１３４等のカウントする対象が異なる複数のカウンタを有することができる。

チェックカウンタ１３０は、比較部１１６が比較した出力パターンおよび期待値パターンの比較ビット数をカウントする。フェイルカウンタ１３２は、比較部１１６での出力パターンと期待値パターンとの比較が不一致の場合に出力されるフェイル情報の出力回数をカウントする。イベントカウンタ１３４は、比較部１１６がイベントを検知した回数を計数する。チェックカウンタ１３０、フェイルカウンタ１３２およびイベントカウンタ１３４の各カウンタは、被試験デバイス２００に試験パターンまたは出力パターンを入出力するチャネル毎に設けられてよい。

レジスタ１３６，１３８，１４０の各々は、チェックカウンタ１３０、フェイルカウンタ１３２およびイベントカウンタ１３４の各カウンタの値を一時的に取り込む。ストア部１４２は、レジスタ１３６，１３８，１４０に格納された値をフェイルメモリ１２０にストアする。

フェイルメモリ１２０は、チェックカウンタ１３０、フェイルカウンタ１３２およびイベントカウンタ１３４の各カウンタの値を格納する。フェイルメモリ１２０は、複数備えることができる。複数のフェイルメモリ１２０は、チェックカウンタ１３０、フェイルカウンタ１３２およびイベントカウンタ１３４の各カウンタに対応して設けられてよい。複数のフェイルメモリ１２０は、チャネル毎に設けられてよい。

算出部１２２は、フェイルカウンタ１３２およびチェックカウンタ１３０の値に基づきエラーレートを算出する。算出部１２２は、その他カウンタ部１１８に備えるカウンタの値に基づき、試験結果を表す任意の値を計算してよい。

制御部１２４は、フェイルカウンタ１３２の動作を、パターンプログラムに含まれる制御命令により制御する。制御部１２４は、チェックカウンタ１３０の動作を制御命令により制御してよい。制御部１２４は、イベントカウンタ１３４の動作を制御命令により制御してよい。制御部１２４は、制御命令で指定する制御コードに対応付けられている制御データを制御テーブル１２６から取得して、取得した制御データに従い各カウンタを制御してよい。

制御部１２４は、制御データに含まれるリセットデータに基づき各カウンタをリセットしてよい。制御部１２４は、制御データに含まれるロックデータに基づき各カウンタの値をレジスタ１３６，１３８，１４０にセットしてよい。制御部１２４は、制御データに含まれるストアデータに基づきレジスタ１３６，１３８，１４０にセットされた値をフェイルメモリ１２０に書き込んでよい。制御部１２４は、フェイルカウンタ１３２、チェックカウンタ１３０またはイベントカウンタ１３４の各カウンタの動作を任意に停止してよい。

制御テーブル１２６は、フェイルカウンタ１３２、チェックカウンタ１３０またはイベントカウンタ１３４の各カウンタの動作を指示する制御データを制御コードに対応付けて記録する。表１は、制御テーブル１２６の一例を示す。

表１に示すように、制御テーブルは、たとえば１２ビットのバイナリデータであってよく、上位４ビットがイベントカウンタ１３４の制御データに、中位４ビットがフェイルカウンタ１３２の制御データに、下位４ビットがチェックカウンタ１３０の制御データに、各々割り当てられてよい。

イベントカウンタ１３４の制御データには、Ｉｎｃデータ、Ｓｔｏｒｅデータ、ＬｏｃｋデータおよびＲｅｓｅｔデータが含まれてよい。Ｉｎｃデータは、イベントカウンタ１３４の値をインクリメントする。Ｓｔｏｒｅデータは、イベントカウンタ１３４に対応するレジスタ１４０の値をフェイルメモリ１２０にストアする。Ｌｏｃｋデータは、現在のイベントカウンタ１３４の値を対応するレジスタ１４０に格納する。Ｒｅｓｅｔデータは、イベントカウンタ１３４をリセットする。

フェイルカウンタ１３２の制御データには、Ｓｔｏｒｅデータ、ＬｏｃｋデータおよびＲｅｓｅｔデータが含まれてよい。Ｓｔｏｒｅデータは、フェイルカウンタ１３２に対応するレジスタ１３８の値をフェイルメモリ１２０にストアする。Ｌｏｃｋデータは、現在のフェイルカウンタ１３２の値を対応するレジスタ１４０に格納する。Ｒｅｓｅｔデータは、フェイルカウンタ１３２をリセットする。

チェックカウンタ１３０の制御データには、Ｓｔｏｒｅデータ、ＬｏｃｋデータおよびＲｅｓｅｔデータが含まれてよい。Ｓｔｏｒｅデータは、チェックカウンタ１３０に対応するレジスタ１３６の値をフェイルメモリ１２０にストアする。Ｌｏｃｋデータは、現在のチェックカウンタ１３０の値を対応するレジスタ１４０に格納する。Ｒｅｓｅｔデータは、チェックカウンタ１３０をリセットする。

上記した実施形態の試験モジュール１００によれば、比較部１１６における比較結果に応じた各種フェイルデータがカウンタ部１１８に記録される。たとえば、比較回数である比較ビット数がチェックカウンタ１３０でカウントされ、フェイル数がフェイルカウンタ１３２でカウントされる。さらに制御命令で指定できる制御データによってイベントを指定し、このイベントの検出回数をイベントカウンタ１３４でカウントできる。これら各カウンタでカウントした値は、制御データにより、任意のタイミングでフェイルメモリ１２０に書き出し、算出部１２２での計算に供することができる。

その結果、たとえば、ある試験パターンの開始から終了までの比較回数とフェイル数とをカウントし、その試験パターンのエラーレートを算出できる。そして、エラーレートの算出には、カウンタに記録された値を利用するので、フェイルメモリ１２０に全ての比較結果を記録する必要がなく、フェイルメモリ１２０のメモリ容量を削減することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

試験モジュール１００の構成例を被試験デバイス２００とともに示す。

符号の説明

１００ 試験モジュール
１１０ パターン生成部
１１２ パターン出力部
１１４ 出力パターン取得部
１１６ 比較部
１１８ カウンタ部
１２０ フェイルメモリ
１２２ 算出部
１２４ 制御部
１２６ 制御テーブル
１３０ チェックカウンタ
１３２ フェイルカウンタ
１３４ イベントカウンタ
１３６ レジスタ
１３８ レジスタ
１４０ レジスタ
１４２ ストア部
２００ 被試験デバイス

Claims (10)

1. 被試験デバイスを試験する試験モジュールであって、
   前記被試験デバイスに与える試験パターンおよび前記試験パターンに対応する期待値パターンをパターンプログラムに基づいて生成するパターン生成部と、
   前記試験パターンを与えた前記被試験デバイスが出力する出力パターンを取得する出力パターン取得部と、
   前記出力パターンと前記期待値パターンとを比較する比較部と、
   前記比較部での前記出力パターンと前記期待値パターンとの比較が不一致の場合に出力されるフェイル情報の出力回数をカウントするフェイルカウンタと、
   前記比較部が比較した前記出力パターンおよび前記期待値パターンの比較ビット数をカウントするチェックカウンタと、
   前記フェイルカウンタの動作を、前記パターンプログラムに含まれる制御命令により制御するとともに、前記チェックカウンタの動作を前記制御命令により制御する制御部と、
   を備えた試験モジュール。
2. 前記比較部は、前記出力パターンまたは前記期待値パターンの中で指定されるイベントを検知し、
   前記比較部が前記イベントを検知した回数を計数するイベントカウンタ、をさらに備え、
   前記制御部は、前記イベントカウンタの動作を前記制御命令によりさらに制御する、
   請求項１に記載の試験モジュール。
3. 前記フェイルカウンタ、前記チェックカウンタまたは前記イベントカウンタの各カウンタの動作を指示する制御データを制御コードに対応付けて記録する制御テーブル、をさらに備え、
   前記制御部は、前記制御命令で指定する制御コードに対応付けられている制御データを前記制御テーブルから取得して、取得した前記制御データに従い前記各カウンタを制御する、
   請求項２に記載の試験モジュール。
4. 前記各カウンタの値を一時的に取り込むレジスタと、前記各カウンタの値を格納するフェイルメモリとをさらに備え、
   前記制御部は、前記制御データに含まれるリセットデータに基づき前記各カウンタをリセットし、前記制御データに含まれるロックデータに基づき前記各カウンタの値を前記レジスタにセットし、前記制御データに含まれるストアデータに基づき前記レジスタにセットされた値を前記フェイルメモリに書き込む、
   請求項３に記載の試験モジュール。
5. 前記各カウンタは、前記被試験デバイスに前記試験パターンまたは前記出力パターンを入出力するチャネル毎に設けられている、
   請求項４に記載の試験モジュール。
6. 前記フェイルメモリを複数備え、
   複数の前記フェイルメモリは、前記各カウンタの各々に対応して設けられている、
   請求項５に記載の試験モジュール。
7. 前記フェイルメモリを複数備え、
   複数の前記フェイルメモリは、前記チャネル毎に設けられている、
   請求項５に記載の試験モジュール。
8. 前記フェイルカウンタおよび前記チェックカウンタの値に基づきエラーレートを算出する算出部、
   をさらに備えた請求項１から７の何れか１項に記載の試験モジュール。
9. 前記制御部は、前記フェイルカウンタ、前記チェックカウンタまたは前記イベントカウンタの各カウンタの動作を任意に停止する、
   請求項３に記載の試験モジュール。
10. 被試験デバイスを試験する試験方法であって、
    前記被試験デバイスに与えるべき試験パターンおよび前記試験パターンに対応する期待値パターンをパターンプログラムに基づいて生成するパターン生成段階と、
    前記試験パターンを与えた前記被試験デバイスが出力する出力パターンを取得する出力パターン取得段階と、
    前記出力パターンと前記期待値パターンとを比較する比較段階と、
    前記比較段階での前記出力パターンと前記期待値パターンとの比較が不一致の場合に出力されるフェイル情報の出力回数をカウントするフェイルカウント段階と、
    前記比較段階において比較した前記出力パターンおよび前記期待値パターンの比較ビット数をカウントするチェックカウンタ段階と、
    前記フェイルカウント段階におけるカウント動作を、前記パターンプログラムに含まれる制御命令により制御するとともに、前記チェックカウンタの動作を前記制御命令により制御する制御段階と、
    を備えた試験方法。

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