(第1の実施形態)
本発明の第1の実施形態について図を参照して詳細に説明する。図1は、本実施形態のデバック回路の構成の概要を示したものである。本実施形態のデバック回路は、カウント手段1と、記憶手段2と、停止制御手段3と、条件判断手段4と、保持手段5と、比較結果出力手段6を備えている。カウント手段1は、デバック対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ、デバックカウントとして出力する。記憶手段2は、デバックカウントと出力信号を関連づけて記憶する。停止制御手段3は、デバックカウントが所定の設定値となったときに、出力信号の記憶手段2への記憶を停止するように制御する。条件判断手段4は、出力信号とデバックトリガ条件として入力された条件が一致するかを判断する。保持手段5は、出力信号とデバックトリガ条件が一致するときのデバックカウントの値を保持カウントとして保持する。比較結果出力手段6は、条件判断手段4が、出力信号とデバックトリガ条件が一致したと判断したときのデバックカウントと保持カウントを比較し、比較結果を出力する。
本実施形態のデバック回路は、カウント手段1のデバックカウントが設定値となったとき、記憶手段2への出力信号の記憶を停止し、条件判断手段4によって出力信号とデバックトリガ条件が一致するかを判断している。また、本実施形態のデバック回路は、比較結果出力手段6において、出力信号とデバックトリガ条件が一致したと判断したときのデバックカウントと保持カウントを比較している。すなわち、本実施形態のデバック回路は、デバックカウンタが設定値になったと判断した後に、出力信号がデバックトリガ条件と一致したと判断したときに、保持されているデバックカウントとの比較を行っている。よって、デバックカウンタの値にずれが生じていても、デバックトリガ条件との一致を判断した際のデバックカウントと保持カウントを比較することで、ずれの発生を検知することができる。そのため、本実施形態のデバック回路を用いることで、データの欠落を検知して再度、デバック試験を行うことができるので、時系列的に連続したデータを取得することが可能になる。その結果、本実施形態のデバック回路は、データの欠けを生じることなく時分割でデバック試験のデータを取得することができる。
(第2の実施形態)
本発明の第2の実施形態について図を参照して詳細に説明する。図2は、本実施形態のデバック試験システムの構成の概要を示したものである。本実施形態のデバック試験システムは、デバック回路10と、外部制御装置20を備えている。本実施形態のデバック試験システムは、デバック回路10内に形成されているデバック対象の回路のデバック試験の出力信号をデバック回路10内の記憶素子に保存し、外部制御装置20が読み出して解析を行うシステムである。外部制御装置20は、時分割でデバック回路10内の記憶素子に保存された出力振動のデータの読み出しを行う。
デバック回路10の構成について説明する。デバック回路10は、デバック対象回路11と、デバックモジュール12と、基本記憶装置13を備えている。
デバック対象回路11は、LSI(Large Scale Integrated circuit)回路であるデバック回路10に内蔵されているデバック試験の対象となる回路である。デバック試験の実行の際にデバック対象回路11は、観測信号S11と、デバック開始信号S12を出力する。デバック対象回路11は、観測信号S11をデバックモジュール12および基本記憶装置13にそれぞれ出力する。観測信号S11は、デバック対象回路11で処理を行った際の出力信号である。また、デバック対象回路11は、デバック開始信号S12をデバックモジュール12に出力する。デバック開始信号S12は、デバック試験の開始を通知する信号である。
デバックモジュール12は、デバックトリガ条件検出部31と、デバックカウンタ部32と、カウンタ保持部33と、トリガタイミング判定部34と、記憶装置制御部35を備えている。
デバックトリガ条件検出部31は、デバック対象回路11から送られてくる観測信号S11と、外部制御装置20から送られてくるデバックトリガ条件信号S18を比較し、一致の有無を判断する。デバックトリガ条件信号S18は、デバック試験の結果を解析する際に解析の起点となる現象を示す情報である。例えば、出力信号の異常の要因を解析するために、異常の発生時を起点として時間的に遡って出力信号のデータを収集する際に、異常を示す出力信号の内容を示す情報がデバックトリガ条件としてデバックトリガ条件検出部31に入力される。すなわち、デバックトリガ条件検出部31は、外部制御装置20からデバックトリガ条件信号S18として入力されるデバックトリガ条件を基に、出力信号が解析の起点となる信号であるかを監視する機能を有する。
デバックトリガ条件検出部31は、観測信号S11とデバックトリガ条件信号S18が一致した場合に、デバックトリガ条件が検出されたと判断する。デバックトリガ条件検出部31は、デバックトリガ条件が検出されると、デバックトリガ条件が検出されたことを示す情報を、デバックトリガ信号S15として、デバックカウンタ部32、トリガタイミング判定部34および記憶装置制御部35に送る。また、本実施形態のデバックトリガ条件検出部31は、第1の実施形態の条件判断手段4に相当する。
デバックカウンタ部32は、カウンタを有している。デバックカウンタ部32は、デバック対象回路11からデバック開始信号S12を受け取ると、カウンタのカウントアップを開始する。本実施形態では、デバックカウンタ部32のカウンタの値をデバックカウントと呼ぶ。デバックカウンタ部32は、観測信号S11としてトレースデータ、すなわち、デバック対象回路11の出力信号が入力されるごとにデバックカウントのカウントアップを行う。デバックカウンタ部32は、デバックトリガ条件検出部31からデバックトリガ信号S15を受け取ったとき、デバックカウントのカウントアップを停止する。デバックカウンタ部32は、デバックカウントの値をデバックカウント信号S16として、トリガタイミング判定部34、カウンタ保持部33および記憶装置制御部35に出力する。
デバックカウンタ部32によるカウント値であるデバックカウントは、上位ビットと下位ビットによって構成されている。下位ビットは、基本記憶装置13のアドレスとして使用されている。上位ビットは、リングバッファで構成されている基本記憶装置13のメモリの回転数を示している。また、本実施形態のデバックカウンタ部32は、第1の実施形態のカウント手段1に相当する。
カウンタ保持部33は、デバックカウンタ部32からデバックカウント信号S16として送られてくるデバックカウンタの値を保持する。カウンタ保持部33は、初回トレースデータ取得デバック時にデバックトリガ条件検出部31からのデバックトリガ信号S15を受け取ったとき、デバックカウントを内部レジスタに保持する。また、カウンタ保持部33は、保持したデバックカウントの値を示す保持カウントを、保持カウント信号S17として、トリガタイミング判定部34および記憶装置制御部35に出力する。本実施形態では、デバック対象回路11の出力信号をトレースデータとして時分割で取得する際、初めにデータを取得するデバック動作を、初回トレースデータ取得デバックと呼ぶ。また、初回トレースデータ取得デバックよりも時系列を遡ってトレースデータの取得を行うデバック動作を、過去トレースデータ取得デバックと呼ぶ。
トリガタイミング判定部34は、過去トレースデータ取得デバック時に、デバックトリガ条件検出部31からのデバックトリガ信号S15を受け取ると、タイミングの判定を行う。トリガタイミング判定部34は、カウンタ保持部33から入力される保持カウント信号S17とデバックカウンタ部32から入力されるデバックカウント信号S16の値を比較することでタイミングの判定を行う。トリガタイミング判定部34は、タイミングの判定結果をタイミング判定結果信号S19としてとして外部制御装置20に出力する。本実施形態のトリガタイミング判定部34は、保持カウント信号S17とデバックカウント信号S16のカウント値の一致の有無を判断し、一致の有無を示す情報をタイミング判定結果信号S19として出力する。トリガタイミング判定部34は、初回トレースデータ取得デバック時に、デバックトリガが検出されたときのデバックカウンタの値を外部制御装置20に送る。また、本実施形態のトリガタイミング判定部34は、第1の実施形態の比較結果出力手段6に相当する。
記憶装置制御部35の構成について説明する。図3は、本実施形態の記憶装置制御部35の構成を示したものである。記憶装置制御部35は、トレース停止制御部41と、アドレス生成部42と、書き込み制御部43を備えている。
トレース停止制御部41は、基本記憶装置13への観測信号S11に基づくトレースデータの書き込みの停止を判断する機能を有する。トレースデータとは、基本記憶装置13に記憶され、外部制御装置20がデバック試験のために基本記憶装置13から取得するデータのことをいう。トレース停止制御部41は、デバックトリガ信号S15、デバックカウント信号S16、保持カウント信号S17、トレース停止設定値信号S20が入力される。トレース停止設定値信号S20は、時分割でトレースデータの取得を行う際に、トレースデータの基本記憶装置13への書き込みを停止するタイミングを示す情報である。トレース停止設定値信号S20は、外部制御装置20から入力される。
トレース停止設定値信号S20が初回トレースデータ取得デバックを示す場合に、トレース停止制御部41は、デバックトリガ信号S15が入力されたときに、観測信号S11の書き込みを停止させるトレース停止指示信号S23を出力する。トレース停止制御部41は、トレース停止指示信号S23を書き込み制御部43に出力する。
トレース停止設定値信号S20が過去トレースデータ取得デバックを示す場合に、トレース停止制御部41は、実行中のデバック試験のデバックカウントの上位ビットと、トレース停止設定値信号S20の上位ビットを比較する。2つの上位ビットが一致した場合は、トレース停止制御部41は、トレース停止指示信号S23を書き込み制御部43に出力する。また、本実施形態のトレース停止制御部41は、第1の実施形態の停止制御手段3に相当する。
アドレス生成部42は、デバックカウンタ部32からデバックカウント信号S16としてデバックカウントを受け取り、下位ビットの情報を基本記憶装置13に基本記憶装置アドレス信号S13として出力する。
書き込み制御部43は、デバック対象回路11からデバック開始信号S12を受け取ると、観測信号S11が基本記憶装置13にトレースデータとして書き込まれるように制御する。また、書き込み制御部43は、トレース停止制御部41からトレース停止指示信号S23を受け取ると、観測信号S11の基本記憶装置13への書き込みを停止するように制御する。書き込み制御部43は、基本記憶装置13に観測信号S11のデータの書き込みの開始または停止を示す制御信号を基本記憶装置書き込み信号S14として基本記憶装置13に出力する。
基本記憶装置13は、観測信号S11として入力されるデータをトレースデータとして記憶する機能を有する。基本記憶装置13は、リングバッファで構成されている。基本記憶装置13は、記憶容量以上のデータが入力されたとき、記憶しているうち最も古いデータを新たに入力されるデータで上書きする。基本記憶装置13は、デバックモジュール12から送られてくる基本記憶装置アドレス信号S13と基本記憶装置書き込み信号S14に基づいて、観測信号S11のデータの書き込みを行う。また、基本記憶装置13は、外部制御装置20から基本記憶装置読み出し制御信号S21としてトレースデータの読み出し要求を受け取ると、記憶しているトレースデータを基本記憶装置データ信号S22として外部制御装置20に出力する。また、本実施形態の基本記憶装置13は、第1の実施形態の記憶手段2に相当する。
外部制御装置20は、デバック試験の条件の設定およびトレースデータの解析を行う機能を有する。外部制御装置20は、過去トレースデータ取得デバックを行う際に、トレース停止設定値をトレース停止設定値信号S20としてデバックモジュール12に送る。また、外部制御装置20は、初回トレースデータ取得デバックを行う際に、初回トレースデータ取得出デバックであることを示す情報をトレース停止設定値信号S20としてデバックモジュール12に送る。
外部制御装置20は、デバックトリガの検出条件をデバックトリガ条件信号S18としてデバックモジュール12に送る。デバックトリガの検出条件は、解析対象となる異常が生じたときの観測信号S11のデータ等として設定される。
外部制御装置20は、トリガ検出タイミングの判定結果をタイミング判定結果信号S19としてデバックモジュール12から受け取る。外部制御装置20は、タイミング判定結果信号S19を基に、トレースデータが正常に取得できたと判断すると、基本記憶装置13からトレースデータを取得して結果の解析を行う。外部制御装置20は、基本記憶装置読み出し制御信号S21を基本記憶装置13に送り、基本記憶装置13に保存されているトレースデータを基本記憶装置データ信号S22として取得する。
外部制御装置20は、解析に必要な期間のトレースデータを取得できなかったとき、時系列を遡ってトレースデータを取得するため、トレース停止設定値をトレース停止設定値信号S20としてデバックモジュール12に送る。また、外部制御装置20には、CPU(Central Processing Unit)や記憶装置によって構成される制御ユニットや情報処理装置を用いることができる。
本実施形態のデバック試験システムの動作について説明する。図4および図5は、本実施形態のデバック試験システムにおいてデバック試験を行う際の動作フローを示したものである。図4は、初回トレースデータ取得デバック時の動作フローを示している。また、図5は、過去トレースデータ取得デバック時の動作フローを示している。
始めに、図4を参照して初回トレースデータ取得デバックについて説明する。初回トレースデータ取得デバックの開始の際に作業者等による開始操作によりデバック回路10が動作を開始する(ステップ111)。デバック回路10が動作を開始すると、デバック対象回路11が動作を開始する(ステップ112)。デバック対象回路11は、デバックの動作を開始すると、デバック開始信号S12をデバックモジュール12に送る。また、デバック対象回路11は、観測信号S11をデバックモジュール12に送る。観測信号S11は、デバックモジュール12を介して基本記憶装置13に送られる。
デバックモジュール12に入力されたデバック開始信号S12は、デバックカウンタ部32と、記憶装置制御部35の書き込み制御部43に送られる。デバックカウンタ部32は、デバック開始信号S12を受け取ると、カウントアップを開始する。また、記憶装置制御部35の書き込み制御部43は、デバック開始信号S12を受け取ると、観測信号S11のデータを基本記憶装置13にトレースデータとして書き込む(ステップ113)。
観測信号S11のデータの書き込み動作が行われる際に、デバックトリガ条件検出部31は、デバック対象回路11から入力される観測信号S11と外部制御装置20から入力されるデバックトリガ条件信号S18を比較する。観測信号S11とデバックトリガ条件信号S18が一致しないとき(ステップ114でNo)、デバックカウンタ部32は、カウントアップを行う(ステップ118)。デバックカウントのカウントアップが行われると、ステップ113に戻り、観測信号S11の書き込み動作が継続される。
観測信号S11とデバックトリガ条件信号S18が一致すると(ステップ114でYes)、デバックトリガ条件検出部31は、デバックトリガ信号S15を出力する。デバックトリガ信号S15は、デバックカウンタ部32と、カウンタ保持部33と、記憶装置制御部35のトレース停止制御部41に入力される。
デバックカウンタ部32は、デバックトリガ信号S15を受け取ると、カウントアップを停止する。また、カウンタ保持部33は、デバックトリガ信号S15を受け取ると、デバックカウント信号S16として入力されるデバックカウントの値を保持カウントとして保持する(ステップ115)。
記憶装置制御部35のトレース停止制御部41は、デバックトリガ信号S15を受け取ると、観測信号S11のデータの基本記憶装置13への書き込みを停止する。デバックトリガ信号S15によって、観測信号S11の書き込み動作等が終了すると、デバック対象回路11は動作を停止する(ステップ116)。
トリガタイミング判定部34は、デバックトリガ信号S15を受け取ると、初回トレースデータ取得デバックが終了したことを示す情報をタイミング判定結果信号S19として外部制御装置20に送る。
外部制御装置20は、初回トレースデータ取得デバックが終了したことを検知すると、基本記憶装置13に保存されているトレースデータの読み出しを要求する基本記憶装置読み出し制御信号S21を基本記憶装置13に送る。基本記憶装置13は、基本記憶装置読み出し制御信号S21を受け取ると、保存しているトレースデータを外部制御装置20に基本記憶装置データ信号S22として出力する(ステップ117)。
外部制御装置20は、基本記憶装置13から取得したトレースデータの解析を行い、取得したトレースデータで解析を実行できる場合には、デバック試験を終了する。取得したトレースデータでは不足していて解析が実行できない場合には、時系列を遡ったトレースデータの取得、すなわち、過去トレースデータ取得デバックが行われる。
次に、図5を参照して過去トレースデータ取得デバックについて説明する。過去トレースデータ取得デバックを行うとき、外部制御装置20は、トレース停止位置の設定を行う。トレース停止位置は、初回トレースデータ取得デバックとトレースデータが連続して取得できるように設定される。外部制御装置20は、例えば、前回のトレースデータ取得デバック時にトリガタイミング判定部34から取得したデバックカウント値と読み出したトレースデータのデータ量を基に、次にトレースデータを取得する位置を判断する。外部制御装置20は、トレース停止位置の情報を、トレース停止設定値信号S20としてデバック回路10に出力し、トレース停止位置の条件の設定を行う(ステップ121)。
トレース停止位置の設定が行われると、デバック対象回路11が動作を開始する(ステップ122)。デバック対象回路11は、デバックの動作を開始すると、デバック開始信号S12をデバックモジュール12に送る。また、デバック対象回路11は、観測信号S11をデバックモジュール12に送る。観測信号S11は、デバックモジュール12を介して基本記憶装置13に送られる。
デバックモジュール12に入力されたデバック開始信号S12は、デバックカウンタ部32と、記憶装置制御部35の書き込み制御部43に送られる。デバックカウンタ部32は、デバック開始信号S12を受け取ると、カウントアップを開始する。また、記憶装置制御部35の書き込み制御部43は、デバック開始信号S12を受け取ると、観測信号S11のデータを基本記憶装置13にトレースデータとして書き込む(ステップ123)。
デバックカウントのカウントアップが行われると、トレース停止制御部41は、デバックカウント信号S16として入力されるデバックカウント値と、トレース停止設定値信号S20として入力されるカウント値を比較する。
トレース停止設定値信号S20として入力されるトレース停止条件と、デバックカウントが一致しないとき(ステップ124でNo)、デバックカウンタ部32においてカウントアップが行われる(ステップ125)。カウントアップが行われると、ステップ123に戻って観測信号S11の基本記憶装置13への書き込みが継続される。
カウント値がトレース停止条件と一致すると(ステップ124でYes)、トレース停止制御部41は、トレース停止指示信号S23を書き込み制御部43に出力する。書き込み制御部43は、トレース停止指示信号S23を受けと取ると、観測信号S11の基本記憶装置13への書き込みを停止する。
観測信号S11の基本記憶装置13への書き込みが停止された後も、デバックカウンタ部23は、観測信号S11が入力されるごとにカウントアップを継続する。デバックカウンタ部23は、デバックトリガ信号S15が入力されているかを確認し、デバックトリガ信号S15が入力されていないとき(ステップ126でNo)、カウントアップを継続する(ステップ127)。
デバックトリガ信号S15が入力されているとき(ステップ126でYes)、デバックカウンタ部23は、カウントアップを停止する。また、デバックトリガが検出されると、デバック対象回路11は、動作を停止する(ステップ129)。トリガタイミング判定部34は、デバックトリガ信号S15が入力されると、デバックカウント信号S16と保持カウント信号S17の値を比較する。トリガタイミング判定部34は、デバックカウント信号S16と保持カウント信号S17の値の比較結果を、タイミング判定結果信号S19として外部制御装置20に送る。
デバックカウント信号S16と保持カウント信号S17が一致していないとき(ステップ130でNo)、トレース停止位置の条件の変更を行わずに再度、ステップ122からのトレースデータの取得動作が行われる。すなわち、デバックトリガが検出されたときのデバックカウントと、保持カウントが一致しなかったとき、同期ずれ等が生じていると判断して、再度、同じ範囲でのトレースデータの取得動作が行われる。
デバックカウント信号S16のデバックカウントと保持カウント信号S17が一致しているとき(ステップ130でYes)、外部制御装置20は、基本記憶装置13からトレースデータの読み出しを行う。基本記憶装置13は、外部制御装置20からの要求に基づいて初回トレースデータ取得デバックのときと同様にトレースデータの出力を行う(ステップ131)。
外部制御装置20はトレースデータを取得すると、取得したデータの解析を行う。取得したデータ内で要因の解析が完了したとき(ステップ132でYes)、デバック回路10は動作を停止し、デバック試験を終了する(ステップ134)。取得したトレースデータでは不足していて解析が実行できない場合には(ステップ132でNo)、外部制御装置20は、さらに遡ってトレースデータを取得できるようにトレース停止条件を設定する(ステップ133)。トレース停止条件は、過去トレースデータ取得デバック間で、トレースデータが時系列的に連続するように設定される。トレース停止条件が設定されると、ステップ122からの過去トレースデータ取得デバックの動作が、再度、行われる。
図6は、トレース停止条件のみで完了を判断した場合におけるタイミングの例を模式的に示したものである。図6の上段は、初回トレースデータ取得デバック時のタイミングの例を示している。図6の上段では、観測信号がカウント0から28まで継続的に出力され、基本記憶装置に「N」で示すカウント24から28に示すタイミングで観測信号が保存されている。初回トレースデータ取得デバック時は、トレースデータ取得開始から、デバックトリガ検出までのデータがトレースデータとして用いられている。
また、図6の下段は、過去トレースデータ取得デバック時のタイミングの例を示している。時系列に沿って連続的なデータを取得する必要があるにも関わらず、図6の下段の例では同期ずれ等によってトレース停止条件が初回時からずれ取得できない範囲が生じている。一方で、本実施形態のデバック試験システムでは、トレース停止条件を検知し、基本記憶装置への観測信号の保存を停止した後も、カウントアップを続け、デバックトリガ検出時のカウントと初回時のデバックトリガ検出時のカウントとの比較を行っている。そのため、カウント値のずれから取得できないデータの発生を検知することができるので、再度、デバック試験をおこなって時系列的に連続したトレースデータの取得を行うことができる。
本実施形態のデバック試験システムのデバック回路10は、初回のデバック試験の際に、デバックトリガ条件検出部31がデバックトリガ条件を検出したときのデバックカウント値を保持カウントとしてカウンタ保持部33の保持している。また、本実施形態のデバック回路10は、さらにトレースデータ取得のためのデバック試験を行う際に、デバックカウントが設定値になり観測信号S11の保存を停止した後も、デバックカウンタ部32によるデバックカウントのカウントアップを継続している。その際に、本実施形態のデバック回路10は、デバックトリガ条件検出部31による観測信号S11の監視を継続しながらカウントアップを継続している。トリガタイミング判定部34は、デバックトリガ条件を検出したときのデバックカウントと初回のデバック試験の際に保持した保持カウントを比較することで、初回のデバック試験時とのデバックカウンタのずれが生じていないかを確認している。保持カウントとデバックトリガ条件検出時のデバックカウントにずれが生じている場合には、外部制御装置20が取得するトレースデータにずれが生じている可能性が高い。そのため、外部制御装置20は、保持カウントとデバックトリガ条件検出時のデバックカウントにずれが生じている場合には、トレースデータの取得範囲を変えずにデバック回路10におけるデバック試験を、再度、行っている。このような方法でデバック試験を行うことで、本実施形態のデバック試験システムでは、限られた記憶容量の記憶装置を用いて時分割でトレースデータを取得する際に、トレースデータの欠けの発生を抑制することができる。その結果、本実施形態のデバック試験システムは、データの欠けを生じることなく時分割でデバック試験のデータを取得することができる。
(第3の実施形態)
本発明の第3の実施形態について図を参照して詳細に説明する。図7は、本実施形態のデバック試験システムの構成の概要を示したものである。本実施形態のデバック試験システムは、デバック回路50と、外部制御装置21を備えている。第2の実施形態のデバック試験システムではカウント値が一致したときのみ正常にトレースデータが取得できたと判断していた。本実施形態のデバック試験システムは、基本記憶装置よりも記憶容量の小さな記憶装置を補助的に備えることで、デバック試験ごとのカウンタ値のずれを吸収することを特徴とする。
デバック回路50の構成について説明する。デバック回路50は、デバック対象回路11と、デバックモジュール51と、基本記憶装置13を備えている。本実施形態のデバック対象回路11および基本記憶装置13の構成と機能は、第2の実施形態の同名称の部位と同様である。
デバックモジュール51の構成について説明する。デバックモジュール51は、デバックトリガ条件検出部31と、デバックカウンタ部32と、カウンタ保持部33と、トリガタイミング判定部61と、記憶装置制御部62を備えている。本実施形態のデバックトリガ条件検出部31、デバックカウンタ部32およびカウンタ保持部33の構成と機能は、第2の実施形態の同名称の部位と同様である。
本実施形態の観測信号S11、デバック開始信号S12、基本記憶装置アドレス信号S13、基本記憶装置書き込み信号S14、デバックトリガ信号S15およびデバックカウント信号S16の構成と機能は、第2の実施形態の同名称の信号と同様である。また、本実施形態の保持カウント信号S17、デバックトリガ条件信号S18、トレース停止設定値信号S20、基本記憶装置読み出し制御信号S21および基本記憶装置データ信号S22構成と機能は、第2の実施形態の同名称の信号と同様である。また、本実施形態のトレース停止指示信号S23の構成と機能は、第2の実施形態と同様である。
トリガタイミング判定部61は、初回トレースデータ取得デバック時は、第2の実施形態のトリガタイミング判定部34と同様の動作を行う。トリガタイミング判定部61は、過去トレースデータ取得デバック時にデバックトリガ信号S15が入力されると、保持カウントとデバックカウントを比較する。トリガタイミング判定部61は、保持カウントとデバックカウントの差が所定の基準内であるかを判断する。保持カウントとデバックカウントの差を判断する際の所定の基準は、前方追加記憶装置73および後方追加記憶装置74で取得可能な記憶容量内の値としてあらかじめ設定されている。トリガタイミング判定部61は、保持カウントとデバックカウントの差が所定の基準内であるかを判断した結果をタイミング判定結果信号S19として外部制御装置21に出力する。また、トリガタイミング判定部61は、保持カウントとデバックカウントのカウント値の差の情報を差分アドレス信号S31として外部制御装置21に出力する。
記憶装置制御部62の構成について説明する。図8は、本実施形態の記憶装置制御部62の構成を示したものである。記憶装置制御部62は、トレース停止制御部41と、アドレス生成部42と、書き込み制御部43と、前方アドレス範囲検出部71と、後方アドレス範囲検出部72と、前方追加記憶装置73と、後方追加記憶装置74を備えている。本実施形態のトレース停止制御部41、アドレス生成部42および書き込み制御部43の構成と機能は、第2の実施形態の同名称の部位と同様である。また、アドレス生成部42から出力された基本記憶装置アドレス信号S13は、前方アドレス範囲検出部71および後方アドレス範囲検出部72にも入力される。また、トレース停止制御部41から出力されたトレース停止指示信号S23は、後方アドレス範囲検出部72にも入力される。また、観測信号S11が前方追加記憶装置73および後方追加記憶装置74にそれぞれ入力される。
前方アドレス範囲検出部71は、基本記憶装置13のメモリ回転を行う値、すなわち、基本記憶装置13のアドレスの最大値から前方追加記憶装置73の容量分のアドレスを引いた値を、前方追加記憶装置73の書き込み開始アドレスとして設定する。前方アドレス範囲検出部71は、基本記憶装置アドレス信号S13が書き込み開始アドレスから、基本記憶装置13のアドレスの最大値までの間を示すとき、前方追加記憶装置書き込み信号S37を前方追加記憶装置73に出力する。前方アドレス範囲検出部71は、アドレス生成部42から基本記憶装置アドレス信号S13を受け取る。
前方追加記憶装置書き込み信号S37は、観測信号S11を、基本記憶装置13に加えて前方追加記憶装置73に書き込むことを示す信号である。前方アドレス範囲検出部71は、書き込み開始アドレスを0番地として、デバックカウンタと同様にカウントアップを行い、カウント値に基づいて観測信号S11を書き込むアドレスを前方追加記憶装置アドレスとして生成する。前方アドレス範囲検出部71は、生成した前方追加記憶装置アドレスを前方追加記憶装置アドレス信号S36として前方追加記憶装置73に出力する。
後方アドレス範囲検出部72は、トレース停止指示信号S23を受け取ってから、基本記憶装置アドレスが後方追加記憶装置74の容量分のアドレスまでの範囲内のとき、後方追加記憶装置書き込み信号S39を後方追加記憶装置74に出力する。後方アドレス範囲検出部72は、アドレス生成部42から基本記憶装置アドレス信号S13を受け取る。後方追加記憶装置書き込み信号S39は、観測信号S11を基本記憶装置13に加えて後方追加記憶装置74に書き込むことを示す信号である。後方アドレス範囲検出部72は、トレース停止制御部41からトレース停止指示信号S23を受け取ると、受け取ったタイミングで後方追加記憶装置アドレスを0番地とする。後方アドレス範囲検出部72は、デバックカウンタと同様にカウントアップを行い、カウント値に基づいて観測信号S11を書き込むアドレスを後方追加記憶装置アドレスとして生成する。後方アドレス範囲検出部72は、生成した後方追加記憶装置アドレスを後方追加記憶装置アドレス信号S38として後方追加記憶装置74に出力する。
前方追加記憶装置73は、基本記憶装置13と同様にリングバッファで構成される記憶装置である。前方追加記憶装置73は、基本記憶装置13よりも記憶容量が小さい。前方追加記憶装置73は、前方追加記憶装置アドレス信号S36と、前方追加記憶装置書き込み信号S37に基づいて、デバック対象回路11から送られてくる観測信号S11の書き込みを行う。前方追加記憶装置73は、前方追加記憶装置アドレス信号S36および前方追加記憶装置書き込み信号S37を前方アドレス範囲検出部71から受け取る。前方追加記憶装置73は、外部制御装置21から前方追加記憶装置読み出し制御信号S32として送られてくるデータの読み出し要求に基づいて、記憶しているデータを外部制御装置21に前方追加記憶装置データ信号S33として出力する。
後方追加記憶装置74は、基本記憶装置13と同様にリングバッファで構成される記憶装置である。後方追加記憶装置74は、基本記憶装置13よりも記憶容量が小さい。後方追加記憶装置74は、後方追加記憶装置アドレス信号S38と、後方追加記憶装置書き込み信号S39に基づいて、デバック対象回路11から送られてくる観測信号S11の書き込みを行う。後方追加記憶装置74は、後方追加記憶装置アドレスおよび後方追加記憶装置書き込み信号を後方アドレス範囲検出部72から受け取る。後方追加記憶装置74は、外部制御装置21から後方追加記憶装置読み出し制御信号S34として送られてくるデータの読み出し要求に基づいて、記憶しているデータを外部制御装置21に後方追加記憶装置データ信号S35として出力する。
外部制御装置21は、第2の実施形態の外部制御装置20と同様の機能を有する。また、本実施形態の外部制御装置21は、差分アドレス信号S31の値が前方追加記憶装置73および後方追加記憶装置74の記憶容量の範囲内であるとき、前方追加記憶装置73および後方追加記憶装置74からトレースデータを取得する。
外部制御装置21は、前方追加記憶装置73に前方追加記憶装置読み出し制御信号S32を送ることで前方追加記憶装置73にトレースデータの出力を要求する。また、外部制御装置21は、前方追加記憶装置73から保存しているトレースデータを前方追加記憶装置データ信号S33として受け取る。
外部制御装置21は、後方追加記憶装置74に後方追加記憶装置読み出し制御信号S34を送ることで後方追加記憶装置74にトレースデータの出力を要求する。また、外部制御装置21は、後方追加記憶装置74から保存しているトレースデータを後方追加記憶装置データ信号S35として受け取る。
外部制御装置21は、差分アドレス信号S31に基づいて、基本記憶装置13から受け取ったトレースデータと、前方追加記憶装置73または後方追加記憶装置74を時系列的に連続したデータとすることで解析を行う。また、外部制御装置21は、差分アドレス信号S31の値が前方追加記憶装置73および後方追加記憶装置74の記憶容量のよりも大きいとき、第2の実施形態と同様にトレース停止位置を変えずに過去トレースデータ取得デバックを行う。
本実施形態のデバック検査システムの動作について説明する。本実施形態のデバック検査システムにおいて、初回トレースデータ取得デバックを行う際の、デバック回路60および外部制御装置21の動作は、第2の実施形態と同様である。よって、以下では、図9および図10を参照して過去トレースデータ取得デバック時の動作についてのみ説明する。図9および図10は、過去トレースデータ取得デバック時の動作フローを示したものである。
過去トレースデータ取得デバックを開始する際、外部制御装置21は、初回トレースデータ取得デバック時のデバックカウント等に基づいてトレース停止位置を判断しトレース停止条件設定する(ステップ141)。外部制御装置21は、トレース停止位置の情報をトレース停止設定値信号S20としてデバック回路50に送る。
トレース停止位置の設定が行われるとデバック対象回路11は、デバック動作を開始する(ステップ142)。
デバック対象回路11は、動作を開始すると観測信号S11を出力する。デバック対象回路11から出力される観測信号S11のデータは、記憶装置制御部62の制御に基づいて基本記憶装置13に書き込まれる(ステップ143)。
また、観測信号S11のデータの基本記憶装置13への書き込みが行われる際、記憶装置制御部62の前方アドレス範囲検出部71は、基本記憶装置アドレス信号S13のアドレスが前方アドレス範囲であるかを確認する。基本記憶装置アドレス信号S13のアドレスが前方アドレス範囲内である場合(ステップ145でYes)、前方アドレス範囲検出部71は、前方追加記憶装置アドレス信号S36および前方追加記憶装置書き込み信号S37を前方追加記憶装置73に出力する。前方追加記憶装置73は、前方追加記憶装置アドレス信号S36および前方追加記憶装置書き込み信号S37を受け取ると、観測信号S11のデータを前方追加記憶装置73に書き込む(ステップ145)。基本記憶装置アドレス信号S13のアドレスが前方アドレス範囲外である場合(ステップ144でNo)、観測信号S11は、前方追加記憶装置73には書き込まれず、基本記憶装置13にのみ書き込まれる。
記憶装置制御部62のトレース停止制御部41は、トレース停止設定値信号S20のトレース停止位置とデバックカウント信号S16のデバックカウンタを比較する。トレース停止条件とカウント値が一致しないとき(ステップ146でNo)、デバックカウントのカウントアップが行われる(ステップ147)。デバックカウントのカウントアップが行われると、ステップ143からの動作が繰り返される。
トレース停止条件とカウント値が一致すると(ステップ146でYes)、トレース停止制御部41は、トレース停止指示信号S23を出力する。トレース停止指示信号S23は、書き込み制御部43と、後方アドレス範囲検出部72に出力される。
書き込み制御部43は、トレース停止指示信号S23を受け取ると、観測信号S11のデータの基本記憶装置13への書き込みを停止する。また、後方アドレス範囲検出部72は、トレース停止指示信号S23を受け取ると、基本記憶装置アドレス信号S13のアドレスが後方アドレス範囲であるかを確認する。
基本記憶装置アドレス信号S13のアドレスが後方アドレス範囲内である場合(ステップ148でYes)、後方アドレス範囲検出部72は、後方追加記憶装置アドレス信号S38および後方追加記憶装置書き込み信号S39を後方追加記憶装置74に出力する。後方追加記憶装置74は、後方追加記憶装置アドレス信号S38および後方追加記憶装置書き込み信号S39を受け取ると、観測信号S11のデータを後方追加記憶装置74に書き込む(ステップ149)。基本記憶装置アドレス信号S13のアドレスが後方アドレス範囲外である場合、後方アドレス範囲検出部72は、観測信号S11を後方追加記憶装置74に書き込むための信号の出力を行わない。
デバックモジュールのデバックトリガ条件検出部31が観測信号S11とデバックトリガ条件の一致を検出するまで上記の動作は、繰り返される。
後方アドレス範囲検出部72が観測信号S11の書き込みの要否の判断を終えると、デバックトリガ条件検出部31は、観測信号S11がデバックトリガ条件信号S18のデバックトリガ条件と一致するかを確認する。観測信号S11がデバックトリガ条件と一致しないとき(ステップ150でNo)、デバックカウントのカウントアップが行われる(ステップ151)。デバックカウントのカウントアップが行われると、ステップ148からの動作が行われる。
観測信号S11とデバックトリガ条件が一致するとき(ステップ150でYes)、デバック対象回路11は動作を停止する(ステップ152)。デバック対象回路11が動作を停止すると、トリガタイミング判定部61は、デバックトリガ信号S15のデバックトリガと保持カウント信号S17の保持カウントの値を比較する。
保持カウントとデバックカウントが一致しないとき(ステップ153でNo)、トリガタイミング判定部61は、保持カウントとデバックカウントの差が所定の基準内かを確認する。保持カウントとデバックカウントの差が所定の基準外であるとき(ステップ154でNo)、トリガタイミング判定部61は、所定の基準外であることを示す情報を外部制御装置21に送る。外部制御装置21が所定の基準外であることを示す情報を受け取ると、ステップ142に戻り、トレース停止位置を変更せずに過去トレースデータ取得デバックが行われる。
保持カウントとデバックカウントの差が所定の基準内であるとき(ステップ154でYes)、トリガタイミング判定部61は、カウント値の差の情報を差分アドレス信号S31として外部制御装置21に送る(ステップ155)。また、トリガタイミング判定部61は、保持カウントとデバックカウントの差が所定の基準内であることを示す情報をタイミング判定結果信号S19として外部制御装置21に送る。
外部制御装置21は、差分アドレス信号S31として所定の基準内であることを示す情報を受け取ると、基本記憶装置13のデータに加えて、前方追加記憶装置73または後方追加記憶装置74のデータを要求して読み出しを行う。基本記憶装置13と、前方追加記憶装置73または後方追加記憶装置74はトレースデータの要求を受け取ると、トレースデータを外部制御装置21に出力する(ステップ156)。
保持カウントとデバックカウントが一致したとき(ステップ153でYes)トリガタイミング判定部61は、保持カウントとデバックカウントが一致したことを示す情報をタイミング判定結果信号S19として外部制御装置21に送る。外部制御装置21は、保持カウントとデバックカウントが一致したことを示す情報を受け取ると、基本記憶装置13のデータの読み出しを行う。基本記憶装置13は、トレースデータの要求を受け取ると、トレースデータを外部制御装置21に出力する(ステップ156)。
外部制御装置21は、要求したデータを取得すると取得したトレースデータの解析を行う。外部制御装置21は、前方追加記憶装置73または後方追加記憶装置74からトレースデータを取得したとき、差分アドレス信号S31に基づいて、トレースデータを時系列的に連続したデータとして結合する。トレースデータを時系列的に連続したデータとして結合すると、外部制御装置21は、結合したトレースデータの解析を行う。
外部制御装置21において取得したトレースデータで解析を完了できる場合には(ステップ157でYes)、デバック回路の動作を停止してデバック試験を終了する(ステップ159)。取得したトレースデータでは不足していて解析が実行できない場合には(ステップ157でNo)、外部制御装置21は、さらに時系列を遡ってトレースデータの取得を行うためにトレース停止条件を設定する。(ステップ158)。トレース停止条件が設定されると、ステップ152に戻って過去トレースデータ取得デバックが行われる。
本実施形態のデバック試験システムにおいて、保持カウンタとデバックカウンタの値の差が所定の基準内であった場合のタイミングについて図11および図12を参照して説明する。図11は、初回トレースデータ取得デバック時のタイミングを示している。また、図12は、追加トレースデータ取得デバック時のタイミングを示している。図12は、「N」で示した初回トレースデータ取得デバックに加え、「N−1」、「N−2」および「N−3」の3回の過去トレースデータ取得デバックが行われた場合のタイミングを模式的に示している。
図11に示す初回トレースデータ取得デバック時には、トレースデータの取得開始位置からデバックトリガが検出されるタイミングまで、基本記憶装置13に観測信号S11のデータの書き込みが行われる。また、デバックカウンタ部32において、デバックカウンタのカウントアップが継続して行われる。初回とレースデータ取得時では、トレースデータの取得開始地点からデバックトリガの検出までのトレースデータが取得される。
図12に示す過去トレースデータ取得デバック時には、前回のトレースデータの取得開始位置のカウント値がトレース停止条件として設定される。過去トレースデータ取得デバックには、デバック開始時点からカウントが行われ、デバックトリガ条件を検出するまでカウントアップが行われる。
また、観測信号S11の書き込みは、基本記憶装置13に加えて、前方追加記憶装置73および後方追加記憶装置74にも行われる。トレースデータの取得開始位置よりも前方追加記憶装置73の記憶容量分前になると、前方追加記憶装置73への観測信号S11の書き込みが行われる。また、トレースデータ取得位置になると、トレース停止位置まで基本記憶装置13に観測信号S11のデータの書き込みが行われる。レース停止条件を満たすと、後方アドレス範囲内まで、後方追加記憶装置74に観測信号S11の書き込みが行われる。
図12に示すように初回トレースデータ取得デバック時と、過去トレースデータ取得デバック時でデバックカウントにずれが生じている場合にも、後方追加記憶装置74等に保存されているトレースデータを読み出すことで、解析用のデータの欠けが生じない。そのため、本実施形態のデバック試験システムでは時系列的に連続したトレースデータの解析を、デバック試験のやり直し回数を抑制して行うことができる。
本実施形態のデバック試験システムは、第2の実施形態と同様の効果を有する。また、本実施形態のデバック試験システムのデバック回路60は、前方追加記憶装置73および後方追加記憶装置74を備えている。そのため、本実施形態のデバック回路60は、デバック試験時に、基本記憶装置13に観測信号S11を保存する範囲の前後の観測信号S11のデータを保存することができる。デバックトリガ検出時のデバックカウントと保持カウントの間に各追加記憶装置の記憶容量以下のずれが生じたときに、外部制御装置21は、基本記憶装置13に加え、前方追加記憶装置73または後方追加記憶装置74からトレースデータの読み出しを行っている。そのため、本実施形態のデバック試験システムでは、デバックカウンタにずれが生じている場合でも、基本記憶装置13に保存されたトレースデータに時系列的な欠けが生じないようにトレースデータが欠けた部分を埋めることができる。その結果、本実施形態のデバック試験システムは、データの欠けを生じることなく時分割でデバック試験のデータを取得することができる。
(第4の実施形態)
本発明の第4の実施形態について図を参照して詳細に説明する。図13は、本実施形態のデバック試験システムの構成の概要を示したものである。本実施形態のデバック試験システムは、デバック回路80と、外部制御装置22を備えている。第2の実施形態では、デバック回路10が動作を開始すると、トレースデータの取得の動作が開始されていたが、本実施形態のデバック試験システムは、特定の条件を満たす観測信号S11を検知したときに動作を開始することを特徴とする。
デバック回路30の構成について説明する。デバック回路80は、デバック対象回路11と、デバックモジュール81と、基本記憶装置13を備えている。本実施形態のデバック対象回路11および基本記憶装置13の構成と機能は、第2の実施形態の同名称の部位と同様である。
デバックモジュール81は、デバックトリガ条件検出部31と、デバックカウンタ部91と、カウンタ保持部33と、トリガタイミング判定部34と、トレース開始条件検出部92と、記憶装置制御部93を備えている。
本実施形態のデバックトリガ条件検出部31、カウンタ保持部33およびトリガタイミング判定部34の構成と機能は、第2の実施形態の同名称の部位を同様である。
また、本実施形態の観測信号S11、デバック開始信号S12、基本記憶装置アドレス信号S13、基本記憶装置書き込み信号S14、デバックトリガ信号S15およびデバックカウント信号S16の構成と機能は、第2の実施形態の同名称の信号と同様である。また、本実施形態の保持カウント信号S17、デバックトリガ条件信号S18、トレース停止設定値信号S20、基本記憶装置読み出し制御信号S21および基本記憶装置データ信号S22構成と機能は、第2の実施形態の同名称の信号と同様である。また、本実施形態のトレース停止指示信号S23の構成と機能は、第2の実施形態と同様である。
デバックカウンタ部91は、カウンタのカウントアップの開始のタイミング以外では、第2の実施形態のデバックカウンタ部32と同様の機能を有する。本実施形態のデバックカウンタ部91は、トレース開始条件検出部92から送られてくるトレース開始信号S41を受信したときに、カウンタのカウントアップを開始する。
トレース開始条件検出部92は、デバック対象回路11から観測信号S11およびデバック開始信号S12を受け取ると、観測信号S11と、外部制御装置22から入力されるトレース開始条件信号S42との比較を行う。トレース開始条件とは、トレース開始を判断する観測信号S11の内容を示した情報のことをいう。トレース開始条件検出部92は、観測信号S11とトレース開始条件が一致したと判断すると、トレースの開始を示す情報をトレース開始信号S41として、デバックカウンタ部91および記憶装置制御部93に出力する。
記憶装置制御部93の構成について説明する。図14は、本実施形態の記憶装置制御部93の構成を示したものである。記憶装置制御部93は、トレース停止制御部41と、アドレス生成部42と、書き込み制御部101を備えている。本実施形態のトレース停止制御部41およびアドレス生成部42は、第2の実施形態の同名称の部位と同様である。
書き込み制御部101は、書き込み動作開始のタイミングに関する機能以外は、第2の実施形態の書き込み制御部43を同様の機能を有する。本実施形態の書き込み制御部101は、トレース開始条件検出部92からトレース開始信号S41を受け取ったときに、観測信号S11の基本記憶装置13への書き込みを開始する。
外部制御装置22は、第2の実施形態の外部制御装置20と同様の機能を有する。また、外部制御装置22は、トレース開始を判断する観測信号S11の内容を示した情報であるトレース開始条件を、トレース開始条件信号S42としてデバックモジュール81に出力する。
本実施形態のデバック試験システムの動作について説明する。図15および図16は、本実施形態のデバック試験システムの動作フローを示したものである。図15は、初回トレースデータ取得デバックを行う際の動作フローを示している。また、図16は、過去トレースデータ取得デバックを行う際の動作フローを示している。
始めに図15を参照して初回トレースデータ取得デバックについて説明する。デバック試験を開始する際に、外部制御装置22は、トレース開始条件を示すトレース開始条件信号S42をトレース開始条件検出部92に送る。また、外部制御装置22は、デバックトリガ条件信号S18をデバックトリガ条件検出部31に送る。また、外部制御装置22は、トレース停止設定値をトレース停止設定値信号S20として記憶装置制御部93に送る。
作業者等の開始操作によってデバック回路80がデバックの動作を開始すると(ステップ161)、デバック対象回路11は、動作を開始する(ステップ162)。動作を開始すると、デバック対象回路11は、観測信号S11およびデバック開始信号S12を出力する。観測信号S11は、基本記憶装置13、デバックトリガ条件検出部31およびトレース開始条件検出部92にそれぞれ入力される。また、デバック開始信号S12は、トレース開始条件検出部92に入力される。
トレース開始条件検出部92は、デバック開始信号S12を受け取ると、観測信号S11とトレース開始条件信号S42を比較する。観測信号S11とトレース開始条件信号S42の内容が一致しないとき(ステップ163でNo)、トレース開始条件検出部92は、観測信号S11が入力されるごとに、観測信号S11と、トレース開始条件を比較する。
観測信号S11とトレース開始条件が一致するとき(ステップ163でYes)、トレース開始条件検出部92は、トレース開始信号S41をデバックカウンタ部91および記憶装置制御部93の書き込み制御部101に出力する。トレース開始信号S41を受け取ると、デバックカウンタ部91は、カウンタのカウントアップを開始する。また、トレース開始信号S41を受け取ると、記憶装置制御部93の書き込み制御部101は、基本記憶装置13への観測信号S11の書き込みを開始する(ステップ164)。ステップ164からステップ169までの動作は、第2の実施形態のステップ113からステップ118までの動作と同様に行われる。
次に、図16を参照して過去トレースデータ取得デバックを行う際の動作について説明する。過去トレースデータ取得デバックが開始され、第2の実施形態と同様に、トレース停止条件が設定されると(ステップ171)、デバック対象回路が動作を開始する(ステップ172)。
動作を開始すると、デバック対象回路11は、観測信号S11およびデバック開始信号S12を出力する。観測信号S11は、基本記憶装置13、デバックトリガ条件検出部31およびトレース開始条件検出部92にそれぞれ入力される。また、デバック開始信号S12は、トレース開始条件検出部92に入力される。
トレース開始条件検出部92は、デバック開始信号S12を受け取ると、観測信号S11とトレース開始条件信号S42を比較する。観測信号S11とトレース開始条件信号S42の内容が一致しないとき(ステップ173でNo)、トレース開始条件検出部92は、観測信号S11が入力されるごとに、観測信号S11と、トレース開始条件を比較する。
観測信号S11とトレース開始条件が一致するとき(ステップ173でYes)、トレース開始条件検出部92は、トレース開始信号S41をデバックカウンタ部91および記憶装置制御部93の書き込み制御部101に出力する。トレース開始信号S41を受け取ると、デバックカウンタ部91は、カウンタのカウントアップを開始する。また、トレース開始信号S41を受け取ると、記憶装置制御部93の書き込み制御部101は、基本記憶装置13への観測信号S11の書き込みを開始する(ステップ174)。ステップ174からステップ184までの動作は、第2の実施形態のステップ123からステップ134までの動作と同様に行われる。
本実施形態のデバック試験システムは、第2の実施形態と同様の効果を有する。また、本実施形態のデバック試験システムのデバック回路80は、トレース開始条件検出部92におけるデバック試験の開始時を観測信号S11とトレース開始条件信号S42の比較によって判断している。観測信号S11がトレース開始条件信号S42に一致したときにデバックカウントのカウントアップを開始することで、デバックカウントのずれの発生を抑制することができる。そのため、本実施形態のデバック試験システムは、デバック試験を行う際の時分割でのトレースデータの取得をより確実に行うことができる。
第4の実施形態において、トレース開始条件検出部がトレース開始を判断する構成は、第3の実施形態のデバック試験システムに適用してもよい。また、第2乃至第4の実施形態において、デバック回路内にデバック対象回路、デバックモジュールおよび基本記憶装置が形成されている構成について示したが、各回路は別の半導体基板上に形成されていてもよい。また、各回路が別の半導体基板上に形成されている際に、各半導体基板が1つの半導体パッケージ内に収納されている構成としてもよい。