JP6863727B2 - デバッグ回路およびデバッグ試験方法 - Google Patents

Description

本発明は、デバック試験に関するものであり、特に、デバック試験における解析用データを取得する技術に関するものである。

製造後のＬＳＩ（Large Scale Integrated circuit）回路の動作試験を行う際に、ＬＳＩ回路に形成されたデバック試験用の回路を動作させ、ＬＳＩ回路の内部信号を基に異常動作の解析を行う方法が用いられることがある。そのような試験方法において、異常の要因の解析を行うために、異常の発生を示す内部信号が出力された時点から過去に遡った内部信号のデータを取得して解析を行うことがある。しかし、ＬＳＩ回路の内部信号を、ＬＳＩ回路内の記憶素子に保存する場合には、保存できる内部信号のデータは、使用可能な記憶容量内に限られる。そのため、異常等の解析に必要な内部信号のデータ量が記憶容量を超えた場合には、内部信号の保存および取得を行う期間をずらしながら再現試験を行い、時分割でＬＳＩ回路の内部信号のデータの取得を行う必要がある。そのため、ＬＳＩ回路の内部信号のデータの取得を時分割で行う技術の開発が行われている。そのような、ＬＳＩ回路の内部信号のデータの取得を時分割で行う技術としては、例えば、特許文献１のような技術が開示されている。

特許文献１は、半導体装置内の容量の小さいトレース用の内部記憶素子を用いて内部信号の取得を行う技術に関するものである。特許文献１の半導体装置は、トレース用の記憶素子の空き容量を監視し、空き領域が無くなる前にプロセッサの動作を一時停止している。特許文献１の半導体装置は、記憶素子に保存したデータが読み出された後に、再度、再現試験を行ってトレース用の記憶素子に内部信号の保存を行っている。特許文献１は、記憶容量内のデータとなるように分割してデータを取得することで、容量の小さい内部記憶素子を用いてトレースデータの取得を行うことができるとしている。

また、特許文献２には、再現試験において異常等が検出された際に、再度、試験を行う試験装置が開示されている。特許文献２の試験装置は、異常等が検出された際に、再度、試験を実施することで、発生頻度の低い異常の解析を行うことができるとしている。

特開２００９−４８４７４号公報 国際公開第２００９／１０７１７４号

しかしながら、特許文献１の技術は次のような点で十分ではない。特許文献１の半導体装置は、時分割でトレース用のデータを取得しているが、デバック試験の対象となる半導体装置とデータを取得する装置の間で同期にずれが生じた場合には、取得されないデータが生じる恐れがある。また、特許文献２では、繰り返し再現試験を行っているが、試験に時間を要するとともに、時分割でデータを取得する場合に、同期ずれが生じた場合には、複数回、繰り返しても解析に必要なデータが取得されない恐れがある。よって、時系列を遡って内部信号のデータを取得使用とした場合に、許文献１および特許文献２の技術では、データの欠けの発生が生じ、異常の要因を正しく解析できない可能性がある。そのため、特許文献１および特許文献２の技術は、デバック試験用のデータを時分割で取得する技術としては十分ではない。

本発明は、上記の課題を解決するため、データの欠けを生じることなく時分割でデバック試験のデータを取得することができるデバック回路を得ることを目的としている。

上記の課題を解決するため、本発明のデバック回路は、カウント手段と、記憶手段と、停止制御手段と、条件判断手段と、保持手段と、比較結果出力手段を備えている。カウント手段は、デバック対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ、デバックカウントとして出力する。記憶手段は、デバックカウントと出力信号を関連づけて記憶する。停止制御手段は、デバックカウントが所定の設定値となったときに、出力信号の記憶手段への記憶を停止するように制御する。条件判断手段は、出力信号と、デバックトリガ条件として入力された条件が一致するかを判断する。保持手段は、出力信号とデバックトリガ条件が一致するときのデバックカウントの値を保持カウントとして保持する。比較結果出力手段は、条件判断手段が、出力信号とデバックトリガ条件が一致したと判断したときのデバックカウントと保持カウントを比較し、比較結果を出力する。

本発明のデバック試験方法は、デバック対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ、デバックカウントとして出力する。本発明のデバック試験方法は、デバックカウントと出力信号を関連づけて記憶する。本発明のデバック試験方法は、デバックカウントが所定の設定値となったときに、出力信号の記憶を停止する。本発明のデバック試験方法は、出力信号が、デバックトリガ条件として入力された条件と一致するかを判断する。本発明のデバック試験方法は、出力信号とデバックトリガ条件が一致したと判断したときのデバックカウントと、出力信号とデバックトリガ条件が一致するデバックカウントとして保持されている保持カウントを比較し、比較結果を出力する。

本発明によると、データの欠けを生じることなく時分割でデバック試験のデータを取得することができる。

本発明の第１の実施形態の構成の概要を示す図である。 本発明の第２の実施形態の構成の概要を示す図である。 本発明の第２の実施形態の回路構成の一部を示す図である。 本発明の第２の実施形態の動作フローを示す図である。 本発明の第２の実施形態の動作フローを示す図である。 デバック回路が動作している際のタイミングの例を示す例である。 本発明の第３の実施形態の構成の概要を示す図である。 本発明の第３の実施形態の回路構成の一部を示す図である。 本発明の第３の実施形態の動作フローを示す図である。 本発明の第３の実施形態の動作フローを示す図である。 本発明の第３の実施形態のデバック回路が動作している際のタイミングの例を示す例である。 本発明の第３の実施形態のデバック回路が動作している際のタイミングの例を示す例である。 本発明の第４の実施形態の構成の概要を示す図である。 本発明の第４の実施形態の回路構成の一部を示す図である。 本発明の第４の実施形態の動作フローを示す図である。 本発明の第４の実施形態の動作フローを示す図である。

（第１の実施形態）
本発明の第１の実施形態について図を参照して詳細に説明する。図１は、本実施形態のデバック回路の構成の概要を示したものである。本実施形態のデバック回路は、カウント手段１と、記憶手段２と、停止制御手段３と、条件判断手段４と、保持手段５と、比較結果出力手段６を備えている。カウント手段１は、デバック対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ、デバックカウントとして出力する。記憶手段２は、デバックカウントと出力信号を関連づけて記憶する。停止制御手段３は、デバックカウントが所定の設定値となったときに、出力信号の記憶手段２への記憶を停止するように制御する。条件判断手段４は、出力信号とデバックトリガ条件として入力された条件が一致するかを判断する。保持手段５は、出力信号とデバックトリガ条件が一致するときのデバックカウントの値を保持カウントとして保持する。比較結果出力手段６は、条件判断手段４が、出力信号とデバックトリガ条件が一致したと判断したときのデバックカウントと保持カウントを比較し、比較結果を出力する。

本実施形態のデバック回路は、カウント手段１のデバックカウントが設定値となったとき、記憶手段２への出力信号の記憶を停止し、条件判断手段４によって出力信号とデバックトリガ条件が一致するかを判断している。また、本実施形態のデバック回路は、比較結果出力手段６において、出力信号とデバックトリガ条件が一致したと判断したときのデバックカウントと保持カウントを比較している。すなわち、本実施形態のデバック回路は、デバックカウンタが設定値になったと判断した後に、出力信号がデバックトリガ条件と一致したと判断したときに、保持されているデバックカウントとの比較を行っている。よって、デバックカウンタの値にずれが生じていても、デバックトリガ条件との一致を判断した際のデバックカウントと保持カウントを比較することで、ずれの発生を検知することができる。そのため、本実施形態のデバック回路を用いることで、データの欠落を検知して再度、デバック試験を行うことができるので、時系列的に連続したデータを取得することが可能になる。その結果、本実施形態のデバック回路は、データの欠けを生じることなく時分割でデバック試験のデータを取得することができる。

（第２の実施形態）
本発明の第２の実施形態について図を参照して詳細に説明する。図２は、本実施形態のデバック試験システムの構成の概要を示したものである。本実施形態のデバック試験システムは、デバック回路１０と、外部制御装置２０を備えている。本実施形態のデバック試験システムは、デバック回路１０内に形成されているデバック対象の回路のデバック試験の出力信号をデバック回路１０内の記憶素子に保存し、外部制御装置２０が読み出して解析を行うシステムである。外部制御装置２０は、時分割でデバック回路１０内の記憶素子に保存された出力振動のデータの読み出しを行う。

デバック回路１０の構成について説明する。デバック回路１０は、デバック対象回路１１と、デバックモジュール１２と、基本記憶装置１３を備えている。

デバック対象回路１１は、ＬＳＩ（Large Scale Integrated circuit）回路であるデバック回路１０に内蔵されているデバック試験の対象となる回路である。デバック試験の実行の際にデバック対象回路１１は、観測信号Ｓ１１と、デバック開始信号Ｓ１２を出力する。デバック対象回路１１は、観測信号Ｓ１１をデバックモジュール１２および基本記憶装置１３にそれぞれ出力する。観測信号Ｓ１１は、デバック対象回路１１で処理を行った際の出力信号である。また、デバック対象回路１１は、デバック開始信号Ｓ１２をデバックモジュール１２に出力する。デバック開始信号Ｓ１２は、デバック試験の開始を通知する信号である。

デバックモジュール１２は、デバックトリガ条件検出部３１と、デバックカウンタ部３２と、カウンタ保持部３３と、トリガタイミング判定部３４と、記憶装置制御部３５を備えている。

デバックトリガ条件検出部３１は、デバック対象回路１１から送られてくる観測信号Ｓ１１と、外部制御装置２０から送られてくるデバックトリガ条件信号Ｓ１８を比較し、一致の有無を判断する。デバックトリガ条件信号Ｓ１８は、デバック試験の結果を解析する際に解析の起点となる現象を示す情報である。例えば、出力信号の異常の要因を解析するために、異常の発生時を起点として時間的に遡って出力信号のデータを収集する際に、異常を示す出力信号の内容を示す情報がデバックトリガ条件としてデバックトリガ条件検出部３１に入力される。すなわち、デバックトリガ条件検出部３１は、外部制御装置２０からデバックトリガ条件信号Ｓ１８として入力されるデバックトリガ条件を基に、出力信号が解析の起点となる信号であるかを監視する機能を有する。

デバックトリガ条件検出部３１は、観測信号Ｓ１１とデバックトリガ条件信号Ｓ１８が一致した場合に、デバックトリガ条件が検出されたと判断する。デバックトリガ条件検出部３１は、デバックトリガ条件が検出されると、デバックトリガ条件が検出されたことを示す情報を、デバックトリガ信号Ｓ１５として、デバックカウンタ部３２、トリガタイミング判定部３４および記憶装置制御部３５に送る。また、本実施形態のデバックトリガ条件検出部３１は、第１の実施形態の条件判断手段４に相当する。

デバックカウンタ部３２は、カウンタを有している。デバックカウンタ部３２は、デバック対象回路１１からデバック開始信号Ｓ１２を受け取ると、カウンタのカウントアップを開始する。本実施形態では、デバックカウンタ部３２のカウンタの値をデバックカウントと呼ぶ。デバックカウンタ部３２は、観測信号Ｓ１１としてトレースデータ、すなわち、デバック対象回路１１の出力信号が入力されるごとにデバックカウントのカウントアップを行う。デバックカウンタ部３２は、デバックトリガ条件検出部３１からデバックトリガ信号Ｓ１５を受け取ったとき、デバックカウントのカウントアップを停止する。デバックカウンタ部３２は、デバックカウントの値をデバックカウント信号Ｓ１６として、トリガタイミング判定部３４、カウンタ保持部３３および記憶装置制御部３５に出力する。

デバックカウンタ部３２によるカウント値であるデバックカウントは、上位ビットと下位ビットによって構成されている。下位ビットは、基本記憶装置１３のアドレスとして使用されている。上位ビットは、リングバッファで構成されている基本記憶装置１３のメモリの回転数を示している。また、本実施形態のデバックカウンタ部３２は、第１の実施形態のカウント手段１に相当する。

カウンタ保持部３３は、デバックカウンタ部３２からデバックカウント信号Ｓ１６として送られてくるデバックカウンタの値を保持する。カウンタ保持部３３は、初回トレースデータ取得デバック時にデバックトリガ条件検出部３１からのデバックトリガ信号S１５を受け取ったとき、デバックカウントを内部レジスタに保持する。また、カウンタ保持部３３は、保持したデバックカウントの値を示す保持カウントを、保持カウント信号Ｓ１７として、トリガタイミング判定部３４および記憶装置制御部３５に出力する。本実施形態では、デバック対象回路１１の出力信号をトレースデータとして時分割で取得する際、初めにデータを取得するデバック動作を、初回トレースデータ取得デバックと呼ぶ。また、初回トレースデータ取得デバックよりも時系列を遡ってトレースデータの取得を行うデバック動作を、過去トレースデータ取得デバックと呼ぶ。

トリガタイミング判定部３４は、過去トレースデータ取得デバック時に、デバックトリガ条件検出部３１からのデバックトリガ信号Ｓ１５を受け取ると、タイミングの判定を行う。トリガタイミング判定部３４は、カウンタ保持部３３から入力される保持カウント信号Ｓ１７とデバックカウンタ部３２から入力されるデバックカウント信号Ｓ１６の値を比較することでタイミングの判定を行う。トリガタイミング判定部３４は、タイミングの判定結果をタイミング判定結果信号Ｓ１９としてとして外部制御装置２０に出力する。本実施形態のトリガタイミング判定部３４は、保持カウント信号Ｓ１７とデバックカウント信号Ｓ１６のカウント値の一致の有無を判断し、一致の有無を示す情報をタイミング判定結果信号Ｓ１９として出力する。トリガタイミング判定部３４は、初回トレースデータ取得デバック時に、デバックトリガが検出されたときのデバックカウンタの値を外部制御装置２０に送る。また、本実施形態のトリガタイミング判定部３４は、第１の実施形態の比較結果出力手段６に相当する。

記憶装置制御部３５の構成について説明する。図３は、本実施形態の記憶装置制御部３５の構成を示したものである。記憶装置制御部３５は、トレース停止制御部４１と、アドレス生成部４２と、書き込み制御部４３を備えている。

トレース停止制御部４１は、基本記憶装置１３への観測信号Ｓ１１に基づくトレースデータの書き込みの停止を判断する機能を有する。トレースデータとは、基本記憶装置１３に記憶され、外部制御装置２０がデバック試験のために基本記憶装置１３から取得するデータのことをいう。トレース停止制御部４１は、デバックトリガ信号Ｓ１５、デバックカウント信号Ｓ１６、保持カウント信号Ｓ１７、トレース停止設定値信号Ｓ２０が入力される。トレース停止設定値信号Ｓ２０は、時分割でトレースデータの取得を行う際に、トレースデータの基本記憶装置１３への書き込みを停止するタイミングを示す情報である。トレース停止設定値信号Ｓ２０は、外部制御装置２０から入力される。

トレース停止設定値信号Ｓ２０が初回トレースデータ取得デバックを示す場合に、トレース停止制御部４１は、デバックトリガ信号Ｓ１５が入力されたときに、観測信号Ｓ１１の書き込みを停止させるトレース停止指示信号Ｓ２３を出力する。トレース停止制御部４１は、トレース停止指示信号Ｓ２３を書き込み制御部４３に出力する。

トレース停止設定値信号Ｓ２０が過去トレースデータ取得デバックを示す場合に、トレース停止制御部４１は、実行中のデバック試験のデバックカウントの上位ビットと、トレース停止設定値信号Ｓ２０の上位ビットを比較する。２つの上位ビットが一致した場合は、トレース停止制御部４１は、トレース停止指示信号Ｓ２３を書き込み制御部４３に出力する。また、本実施形態のトレース停止制御部４１は、第１の実施形態の停止制御手段３に相当する。

アドレス生成部４２は、デバックカウンタ部３２からデバックカウント信号Ｓ１６としてデバックカウントを受け取り、下位ビットの情報を基本記憶装置１３に基本記憶装置アドレス信号Ｓ１３として出力する。

書き込み制御部４３は、デバック対象回路１１からデバック開始信号Ｓ１２を受け取ると、観測信号Ｓ１１が基本記憶装置１３にトレースデータとして書き込まれるように制御する。また、書き込み制御部４３は、トレース停止制御部４１からトレース停止指示信号Ｓ２３を受け取ると、観測信号Ｓ１１の基本記憶装置１３への書き込みを停止するように制御する。書き込み制御部４３は、基本記憶装置１３に観測信号Ｓ１１のデータの書き込みの開始または停止を示す制御信号を基本記憶装置書き込み信号Ｓ１４として基本記憶装置１３に出力する。

基本記憶装置１３は、観測信号Ｓ１１として入力されるデータをトレースデータとして記憶する機能を有する。基本記憶装置１３は、リングバッファで構成されている。基本記憶装置１３は、記憶容量以上のデータが入力されたとき、記憶しているうち最も古いデータを新たに入力されるデータで上書きする。基本記憶装置１３は、デバックモジュール１２から送られてくる基本記憶装置アドレス信号Ｓ１３と基本記憶装置書き込み信号Ｓ１４に基づいて、観測信号Ｓ１１のデータの書き込みを行う。また、基本記憶装置１３は、外部制御装置２０から基本記憶装置読み出し制御信号Ｓ２１としてトレースデータの読み出し要求を受け取ると、記憶しているトレースデータを基本記憶装置データ信号Ｓ２２として外部制御装置２０に出力する。また、本実施形態の基本記憶装置１３は、第１の実施形態の記憶手段２に相当する。

外部制御装置２０は、デバック試験の条件の設定およびトレースデータの解析を行う機能を有する。外部制御装置２０は、過去トレースデータ取得デバックを行う際に、トレース停止設定値をトレース停止設定値信号Ｓ２０としてデバックモジュール１２に送る。また、外部制御装置２０は、初回トレースデータ取得デバックを行う際に、初回トレースデータ取得出デバックであることを示す情報をトレース停止設定値信号Ｓ２０としてデバックモジュール１２に送る。

外部制御装置２０は、デバックトリガの検出条件をデバックトリガ条件信号Ｓ１８としてデバックモジュール１２に送る。デバックトリガの検出条件は、解析対象となる異常が生じたときの観測信号Ｓ１１のデータ等として設定される。

外部制御装置２０は、トリガ検出タイミングの判定結果をタイミング判定結果信号Ｓ１９としてデバックモジュール１２から受け取る。外部制御装置２０は、タイミング判定結果信号Ｓ１９を基に、トレースデータが正常に取得できたと判断すると、基本記憶装置１３からトレースデータを取得して結果の解析を行う。外部制御装置２０は、基本記憶装置読み出し制御信号Ｓ２１を基本記憶装置１３に送り、基本記憶装置１３に保存されているトレースデータを基本記憶装置データ信号Ｓ２２として取得する。

外部制御装置２０は、解析に必要な期間のトレースデータを取得できなかったとき、時系列を遡ってトレースデータを取得するため、トレース停止設定値をトレース停止設定値信号Ｓ２０としてデバックモジュール１２に送る。また、外部制御装置２０には、ＣＰＵ（Central Processing Unit）や記憶装置によって構成される制御ユニットや情報処理装置を用いることができる。

本実施形態のデバック試験システムの動作について説明する。図４および図５は、本実施形態のデバック試験システムにおいてデバック試験を行う際の動作フローを示したものである。図４は、初回トレースデータ取得デバック時の動作フローを示している。また、図５は、過去トレースデータ取得デバック時の動作フローを示している。

始めに、図４を参照して初回トレースデータ取得デバックについて説明する。初回トレースデータ取得デバックの開始の際に作業者等による開始操作によりデバック回路１０が動作を開始する（ステップ１１１）。デバック回路１０が動作を開始すると、デバック対象回路１１が動作を開始する（ステップ１１２）。デバック対象回路１１は、デバックの動作を開始すると、デバック開始信号Ｓ１２をデバックモジュール１２に送る。また、デバック対象回路１１は、観測信号Ｓ１１をデバックモジュール１２に送る。観測信号Ｓ１１は、デバックモジュール１２を介して基本記憶装置１３に送られる。

デバックモジュール１２に入力されたデバック開始信号Ｓ１２は、デバックカウンタ部３２と、記憶装置制御部３５の書き込み制御部４３に送られる。デバックカウンタ部３２は、デバック開始信号Ｓ１２を受け取ると、カウントアップを開始する。また、記憶装置制御部３５の書き込み制御部４３は、デバック開始信号Ｓ１２を受け取ると、観測信号Ｓ１１のデータを基本記憶装置１３にトレースデータとして書き込む（ステップ１１３）。

観測信号Ｓ１１のデータの書き込み動作が行われる際に、デバックトリガ条件検出部３１は、デバック対象回路１１から入力される観測信号Ｓ１１と外部制御装置２０から入力されるデバックトリガ条件信号Ｓ１８を比較する。観測信号Ｓ１１とデバックトリガ条件信号Ｓ１８が一致しないとき（ステップ１１４でＮｏ）、デバックカウンタ部３２は、カウントアップを行う（ステップ１１８）。デバックカウントのカウントアップが行われると、ステップ１１３に戻り、観測信号Ｓ１１の書き込み動作が継続される。

観測信号Ｓ１１とデバックトリガ条件信号Ｓ１８が一致すると（ステップ１１４でＹｅｓ）、デバックトリガ条件検出部３１は、デバックトリガ信号Ｓ１５を出力する。デバックトリガ信号Ｓ１５は、デバックカウンタ部３２と、カウンタ保持部３３と、記憶装置制御部３５のトレース停止制御部４１に入力される。

デバックカウンタ部３２は、デバックトリガ信号Ｓ１５を受け取ると、カウントアップを停止する。また、カウンタ保持部３３は、デバックトリガ信号Ｓ１５を受け取ると、デバックカウント信号Ｓ１６として入力されるデバックカウントの値を保持カウントとして保持する（ステップ１１５）。

記憶装置制御部３５のトレース停止制御部４１は、デバックトリガ信号Ｓ１５を受け取ると、観測信号Ｓ１１のデータの基本記憶装置１３への書き込みを停止する。デバックトリガ信号Ｓ１５によって、観測信号Ｓ１１の書き込み動作等が終了すると、デバック対象回路１１は動作を停止する（ステップ１１６）。

トリガタイミング判定部３４は、デバックトリガ信号Ｓ１５を受け取ると、初回トレースデータ取得デバックが終了したことを示す情報をタイミング判定結果信号Ｓ１９として外部制御装置２０に送る。

外部制御装置２０は、初回トレースデータ取得デバックが終了したことを検知すると、基本記憶装置１３に保存されているトレースデータの読み出しを要求する基本記憶装置読み出し制御信号Ｓ２１を基本記憶装置１３に送る。基本記憶装置１３は、基本記憶装置読み出し制御信号Ｓ２１を受け取ると、保存しているトレースデータを外部制御装置２０に基本記憶装置データ信号Ｓ２２として出力する（ステップ１１７）。

外部制御装置２０は、基本記憶装置１３から取得したトレースデータの解析を行い、取得したトレースデータで解析を実行できる場合には、デバック試験を終了する。取得したトレースデータでは不足していて解析が実行できない場合には、時系列を遡ったトレースデータの取得、すなわち、過去トレースデータ取得デバックが行われる。

次に、図５を参照して過去トレースデータ取得デバックについて説明する。過去トレースデータ取得デバックを行うとき、外部制御装置２０は、トレース停止位置の設定を行う。トレース停止位置は、初回トレースデータ取得デバックとトレースデータが連続して取得できるように設定される。外部制御装置２０は、例えば、前回のトレースデータ取得デバック時にトリガタイミング判定部３４から取得したデバックカウント値と読み出したトレースデータのデータ量を基に、次にトレースデータを取得する位置を判断する。外部制御装置２０は、トレース停止位置の情報を、トレース停止設定値信号Ｓ２０としてデバック回路１０に出力し、トレース停止位置の条件の設定を行う（ステップ１２１）。

トレース停止位置の設定が行われると、デバック対象回路１１が動作を開始する（ステップ１２２）。デバック対象回路１１は、デバックの動作を開始すると、デバック開始信号Ｓ１２をデバックモジュール１２に送る。また、デバック対象回路１１は、観測信号Ｓ１１をデバックモジュール１２に送る。観測信号Ｓ１１は、デバックモジュール１２を介して基本記憶装置１３に送られる。

デバックモジュール１２に入力されたデバック開始信号Ｓ１２は、デバックカウンタ部３２と、記憶装置制御部３５の書き込み制御部４３に送られる。デバックカウンタ部３２は、デバック開始信号Ｓ１２を受け取ると、カウントアップを開始する。また、記憶装置制御部３５の書き込み制御部４３は、デバック開始信号Ｓ１２を受け取ると、観測信号Ｓ１１のデータを基本記憶装置１３にトレースデータとして書き込む（ステップ１２３）。

デバックカウントのカウントアップが行われると、トレース停止制御部４１は、デバックカウント信号Ｓ１６として入力されるデバックカウント値と、トレース停止設定値信号Ｓ２０として入力されるカウント値を比較する。

トレース停止設定値信号Ｓ２０として入力されるトレース停止条件と、デバックカウントが一致しないとき（ステップ１２４でＮｏ）、デバックカウンタ部３２においてカウントアップが行われる（ステップ１２５）。カウントアップが行われると、ステップ１２３に戻って観測信号Ｓ１１の基本記憶装置１３への書き込みが継続される。

カウント値がトレース停止条件と一致すると（ステップ１２４でＹｅｓ）、トレース停止制御部４１は、トレース停止指示信号Ｓ２３を書き込み制御部４３に出力する。書き込み制御部４３は、トレース停止指示信号Ｓ２３を受けと取ると、観測信号Ｓ１１の基本記憶装置１３への書き込みを停止する。

観測信号Ｓ１１の基本記憶装置１３への書き込みが停止された後も、デバックカウンタ部２３は、観測信号Ｓ１１が入力されるごとにカウントアップを継続する。デバックカウンタ部２３は、デバックトリガ信号Ｓ１５が入力されているかを確認し、デバックトリガ信号Ｓ１５が入力されていないとき（ステップ１２６でＮｏ）、カウントアップを継続する（ステップ１２７）。

デバックトリガ信号Ｓ１５が入力されているとき（ステップ１２６でＹｅｓ）、デバックカウンタ部２３は、カウントアップを停止する。また、デバックトリガが検出されると、デバック対象回路１１は、動作を停止する（ステップ１２９）。トリガタイミング判定部３４は、デバックトリガ信号Ｓ１５が入力されると、デバックカウント信号Ｓ１６と保持カウント信号Ｓ１７の値を比較する。トリガタイミング判定部３４は、デバックカウント信号Ｓ１６と保持カウント信号Ｓ１７の値の比較結果を、タイミング判定結果信号Ｓ１９として外部制御装置２０に送る。

デバックカウント信号Ｓ１６と保持カウント信号Ｓ１７が一致していないとき（ステップ１３０でＮｏ）、トレース停止位置の条件の変更を行わずに再度、ステップ１２２からのトレースデータの取得動作が行われる。すなわち、デバックトリガが検出されたときのデバックカウントと、保持カウントが一致しなかったとき、同期ずれ等が生じていると判断して、再度、同じ範囲でのトレースデータの取得動作が行われる。

デバックカウント信号Ｓ１６のデバックカウントと保持カウント信号Ｓ１７が一致しているとき（ステップ１３０でＹｅｓ）、外部制御装置２０は、基本記憶装置１３からトレースデータの読み出しを行う。基本記憶装置１３は、外部制御装置２０からの要求に基づいて初回トレースデータ取得デバックのときと同様にトレースデータの出力を行う（ステップ１３１）。

外部制御装置２０はトレースデータを取得すると、取得したデータの解析を行う。取得したデータ内で要因の解析が完了したとき（ステップ１３２でＹｅｓ）、デバック回路１０は動作を停止し、デバック試験を終了する（ステップ１３４）。取得したトレースデータでは不足していて解析が実行できない場合には（ステップ１３２でＮｏ）、外部制御装置２０は、さらに遡ってトレースデータを取得できるようにトレース停止条件を設定する（ステップ１３３）。トレース停止条件は、過去トレースデータ取得デバック間で、トレースデータが時系列的に連続するように設定される。トレース停止条件が設定されると、ステップ１２２からの過去トレースデータ取得デバックの動作が、再度、行われる。

図６は、トレース停止条件のみで完了を判断した場合におけるタイミングの例を模式的に示したものである。図６の上段は、初回トレースデータ取得デバック時のタイミングの例を示している。図６の上段では、観測信号がカウント０から２８まで継続的に出力され、基本記憶装置に「Ｎ」で示すカウント２４から２８に示すタイミングで観測信号が保存されている。初回トレースデータ取得デバック時は、トレースデータ取得開始から、デバックトリガ検出までのデータがトレースデータとして用いられている。

また、図６の下段は、過去トレースデータ取得デバック時のタイミングの例を示している。時系列に沿って連続的なデータを取得する必要があるにも関わらず、図６の下段の例では同期ずれ等によってトレース停止条件が初回時からずれ取得できない範囲が生じている。一方で、本実施形態のデバック試験システムでは、トレース停止条件を検知し、基本記憶装置への観測信号の保存を停止した後も、カウントアップを続け、デバックトリガ検出時のカウントと初回時のデバックトリガ検出時のカウントとの比較を行っている。そのため、カウント値のずれから取得できないデータの発生を検知することができるので、再度、デバック試験をおこなって時系列的に連続したトレースデータの取得を行うことができる。

本実施形態のデバック試験システムのデバック回路１０は、初回のデバック試験の際に、デバックトリガ条件検出部３１がデバックトリガ条件を検出したときのデバックカウント値を保持カウントとしてカウンタ保持部３３の保持している。また、本実施形態のデバック回路１０は、さらにトレースデータ取得のためのデバック試験を行う際に、デバックカウントが設定値になり観測信号Ｓ１１の保存を停止した後も、デバックカウンタ部３２によるデバックカウントのカウントアップを継続している。その際に、本実施形態のデバック回路１０は、デバックトリガ条件検出部３１による観測信号Ｓ１１の監視を継続しながらカウントアップを継続している。トリガタイミング判定部３４は、デバックトリガ条件を検出したときのデバックカウントと初回のデバック試験の際に保持した保持カウントを比較することで、初回のデバック試験時とのデバックカウンタのずれが生じていないかを確認している。保持カウントとデバックトリガ条件検出時のデバックカウントにずれが生じている場合には、外部制御装置２０が取得するトレースデータにずれが生じている可能性が高い。そのため、外部制御装置２０は、保持カウントとデバックトリガ条件検出時のデバックカウントにずれが生じている場合には、トレースデータの取得範囲を変えずにデバック回路１０におけるデバック試験を、再度、行っている。このような方法でデバック試験を行うことで、本実施形態のデバック試験システムでは、限られた記憶容量の記憶装置を用いて時分割でトレースデータを取得する際に、トレースデータの欠けの発生を抑制することができる。その結果、本実施形態のデバック試験システムは、データの欠けを生じることなく時分割でデバック試験のデータを取得することができる。

（第３の実施形態）
本発明の第３の実施形態について図を参照して詳細に説明する。図７は、本実施形態のデバック試験システムの構成の概要を示したものである。本実施形態のデバック試験システムは、デバック回路５０と、外部制御装置２１を備えている。第２の実施形態のデバック試験システムではカウント値が一致したときのみ正常にトレースデータが取得できたと判断していた。本実施形態のデバック試験システムは、基本記憶装置よりも記憶容量の小さな記憶装置を補助的に備えることで、デバック試験ごとのカウンタ値のずれを吸収することを特徴とする。

デバック回路５０の構成について説明する。デバック回路５０は、デバック対象回路１１と、デバックモジュール５１と、基本記憶装置１３を備えている。本実施形態のデバック対象回路１１および基本記憶装置１３の構成と機能は、第２の実施形態の同名称の部位と同様である。

デバックモジュール５１の構成について説明する。デバックモジュール５１は、デバックトリガ条件検出部３１と、デバックカウンタ部３２と、カウンタ保持部３３と、トリガタイミング判定部６１と、記憶装置制御部６２を備えている。本実施形態のデバックトリガ条件検出部３１、デバックカウンタ部３２およびカウンタ保持部３３の構成と機能は、第２の実施形態の同名称の部位と同様である。

本実施形態の観測信号Ｓ１１、デバック開始信号Ｓ１２、基本記憶装置アドレス信号Ｓ１３、基本記憶装置書き込み信号Ｓ１４、デバックトリガ信号Ｓ１５およびデバックカウント信号Ｓ１６の構成と機能は、第２の実施形態の同名称の信号と同様である。また、本実施形態の保持カウント信号Ｓ１７、デバックトリガ条件信号Ｓ１８、トレース停止設定値信号Ｓ２０、基本記憶装置読み出し制御信号Ｓ２１および基本記憶装置データ信号Ｓ２２構成と機能は、第２の実施形態の同名称の信号と同様である。また、本実施形態のトレース停止指示信号Ｓ２３の構成と機能は、第２の実施形態と同様である。

トリガタイミング判定部６１は、初回トレースデータ取得デバック時は、第２の実施形態のトリガタイミング判定部３４と同様の動作を行う。トリガタイミング判定部６１は、過去トレースデータ取得デバック時にデバックトリガ信号Ｓ１５が入力されると、保持カウントとデバックカウントを比較する。トリガタイミング判定部６１は、保持カウントとデバックカウントの差が所定の基準内であるかを判断する。保持カウントとデバックカウントの差を判断する際の所定の基準は、前方追加記憶装置７３および後方追加記憶装置７４で取得可能な記憶容量内の値としてあらかじめ設定されている。トリガタイミング判定部６１は、保持カウントとデバックカウントの差が所定の基準内であるかを判断した結果をタイミング判定結果信号Ｓ１９として外部制御装置２１に出力する。また、トリガタイミング判定部６１は、保持カウントとデバックカウントのカウント値の差の情報を差分アドレス信号Ｓ３１として外部制御装置２１に出力する。

記憶装置制御部６２の構成について説明する。図８は、本実施形態の記憶装置制御部６２の構成を示したものである。記憶装置制御部６２は、トレース停止制御部４１と、アドレス生成部４２と、書き込み制御部４３と、前方アドレス範囲検出部７１と、後方アドレス範囲検出部７２と、前方追加記憶装置７３と、後方追加記憶装置７４を備えている。本実施形態のトレース停止制御部４１、アドレス生成部４２および書き込み制御部４３の構成と機能は、第２の実施形態の同名称の部位と同様である。また、アドレス生成部４２から出力された基本記憶装置アドレス信号Ｓ１３は、前方アドレス範囲検出部７１および後方アドレス範囲検出部７２にも入力される。また、トレース停止制御部４１から出力されたトレース停止指示信号Ｓ２３は、後方アドレス範囲検出部７２にも入力される。また、観測信号Ｓ１１が前方追加記憶装置７３および後方追加記憶装置７４にそれぞれ入力される。

前方アドレス範囲検出部７１は、基本記憶装置１３のメモリ回転を行う値、すなわち、基本記憶装置１３のアドレスの最大値から前方追加記憶装置７３の容量分のアドレスを引いた値を、前方追加記憶装置７３の書き込み開始アドレスとして設定する。前方アドレス範囲検出部７１は、基本記憶装置アドレス信号Ｓ１３が書き込み開始アドレスから、基本記憶装置１３のアドレスの最大値までの間を示すとき、前方追加記憶装置書き込み信号Ｓ３７を前方追加記憶装置７３に出力する。前方アドレス範囲検出部７１は、アドレス生成部４２から基本記憶装置アドレス信号Ｓ１３を受け取る。

前方追加記憶装置書き込み信号Ｓ３７は、観測信号Ｓ１１を、基本記憶装置１３に加えて前方追加記憶装置７３に書き込むことを示す信号である。前方アドレス範囲検出部７１は、書き込み開始アドレスを０番地として、デバックカウンタと同様にカウントアップを行い、カウント値に基づいて観測信号Ｓ１１を書き込むアドレスを前方追加記憶装置アドレスとして生成する。前方アドレス範囲検出部７１は、生成した前方追加記憶装置アドレスを前方追加記憶装置アドレス信号Ｓ３６として前方追加記憶装置７３に出力する。

後方アドレス範囲検出部７２は、トレース停止指示信号Ｓ２３を受け取ってから、基本記憶装置アドレスが後方追加記憶装置７４の容量分のアドレスまでの範囲内のとき、後方追加記憶装置書き込み信号Ｓ３９を後方追加記憶装置７４に出力する。後方アドレス範囲検出部７２は、アドレス生成部４２から基本記憶装置アドレス信号Ｓ１３を受け取る。後方追加記憶装置書き込み信号Ｓ３９は、観測信号Ｓ１１を基本記憶装置１３に加えて後方追加記憶装置７４に書き込むことを示す信号である。後方アドレス範囲検出部７２は、トレース停止制御部４１からトレース停止指示信号Ｓ２３を受け取ると、受け取ったタイミングで後方追加記憶装置アドレスを０番地とする。後方アドレス範囲検出部７２は、デバックカウンタと同様にカウントアップを行い、カウント値に基づいて観測信号Ｓ１１を書き込むアドレスを後方追加記憶装置アドレスとして生成する。後方アドレス範囲検出部７２は、生成した後方追加記憶装置アドレスを後方追加記憶装置アドレス信号Ｓ３８として後方追加記憶装置７４に出力する。

前方追加記憶装置７３は、基本記憶装置１３と同様にリングバッファで構成される記憶装置である。前方追加記憶装置７３は、基本記憶装置１３よりも記憶容量が小さい。前方追加記憶装置７３は、前方追加記憶装置アドレス信号Ｓ３６と、前方追加記憶装置書き込み信号Ｓ３７に基づいて、デバック対象回路１１から送られてくる観測信号Ｓ１１の書き込みを行う。前方追加記憶装置７３は、前方追加記憶装置アドレス信号Ｓ３６および前方追加記憶装置書き込み信号Ｓ３７を前方アドレス範囲検出部７１から受け取る。前方追加記憶装置７３は、外部制御装置２１から前方追加記憶装置読み出し制御信号Ｓ３２として送られてくるデータの読み出し要求に基づいて、記憶しているデータを外部制御装置２１に前方追加記憶装置データ信号Ｓ３３として出力する。

後方追加記憶装置７４は、基本記憶装置１３と同様にリングバッファで構成される記憶装置である。後方追加記憶装置７４は、基本記憶装置１３よりも記憶容量が小さい。後方追加記憶装置７４は、後方追加記憶装置アドレス信号Ｓ３８と、後方追加記憶装置書き込み信号Ｓ３９に基づいて、デバック対象回路１１から送られてくる観測信号Ｓ１１の書き込みを行う。後方追加記憶装置７４は、後方追加記憶装置アドレスおよび後方追加記憶装置書き込み信号を後方アドレス範囲検出部７２から受け取る。後方追加記憶装置７４は、外部制御装置２１から後方追加記憶装置読み出し制御信号Ｓ３４として送られてくるデータの読み出し要求に基づいて、記憶しているデータを外部制御装置２１に後方追加記憶装置データ信号Ｓ３５として出力する。

外部制御装置２１は、第２の実施形態の外部制御装置２０と同様の機能を有する。また、本実施形態の外部制御装置２１は、差分アドレス信号Ｓ３１の値が前方追加記憶装置７３および後方追加記憶装置７４の記憶容量の範囲内であるとき、前方追加記憶装置７３および後方追加記憶装置７４からトレースデータを取得する。

外部制御装置２１は、前方追加記憶装置７３に前方追加記憶装置読み出し制御信号Ｓ３２を送ることで前方追加記憶装置７３にトレースデータの出力を要求する。また、外部制御装置２１は、前方追加記憶装置７３から保存しているトレースデータを前方追加記憶装置データ信号Ｓ３３として受け取る。

外部制御装置２１は、後方追加記憶装置７４に後方追加記憶装置読み出し制御信号Ｓ３４を送ることで後方追加記憶装置７４にトレースデータの出力を要求する。また、外部制御装置２１は、後方追加記憶装置７４から保存しているトレースデータを後方追加記憶装置データ信号Ｓ３５として受け取る。

外部制御装置２１は、差分アドレス信号Ｓ３１に基づいて、基本記憶装置１３から受け取ったトレースデータと、前方追加記憶装置７３または後方追加記憶装置７４を時系列的に連続したデータとすることで解析を行う。また、外部制御装置２１は、差分アドレス信号Ｓ３１の値が前方追加記憶装置７３および後方追加記憶装置７４の記憶容量のよりも大きいとき、第２の実施形態と同様にトレース停止位置を変えずに過去トレースデータ取得デバックを行う。

本実施形態のデバック検査システムの動作について説明する。本実施形態のデバック検査システムにおいて、初回トレースデータ取得デバックを行う際の、デバック回路６０および外部制御装置２１の動作は、第２の実施形態と同様である。よって、以下では、図９および図１０を参照して過去トレースデータ取得デバック時の動作についてのみ説明する。図９および図１０は、過去トレースデータ取得デバック時の動作フローを示したものである。

過去トレースデータ取得デバックを開始する際、外部制御装置２１は、初回トレースデータ取得デバック時のデバックカウント等に基づいてトレース停止位置を判断しトレース停止条件設定する（ステップ１４１）。外部制御装置２１は、トレース停止位置の情報をトレース停止設定値信号Ｓ２０としてデバック回路５０に送る。

トレース停止位置の設定が行われるとデバック対象回路１１は、デバック動作を開始する（ステップ１４２）。

デバック対象回路１１は、動作を開始すると観測信号Ｓ１１を出力する。デバック対象回路１１から出力される観測信号Ｓ１１のデータは、記憶装置制御部６２の制御に基づいて基本記憶装置１３に書き込まれる（ステップ１４３）。

また、観測信号Ｓ１１のデータの基本記憶装置１３への書き込みが行われる際、記憶装置制御部６２の前方アドレス範囲検出部７１は、基本記憶装置アドレス信号Ｓ１３のアドレスが前方アドレス範囲であるかを確認する。基本記憶装置アドレス信号Ｓ１３のアドレスが前方アドレス範囲内である場合（ステップ１４５でＹｅｓ）、前方アドレス範囲検出部７１は、前方追加記憶装置アドレス信号Ｓ３６および前方追加記憶装置書き込み信号Ｓ３７を前方追加記憶装置７３に出力する。前方追加記憶装置７３は、前方追加記憶装置アドレス信号Ｓ３６および前方追加記憶装置書き込み信号Ｓ３７を受け取ると、観測信号Ｓ１１のデータを前方追加記憶装置７３に書き込む（ステップ１４５）。基本記憶装置アドレス信号Ｓ１３のアドレスが前方アドレス範囲外である場合（ステップ１４４でＮｏ）、観測信号Ｓ１１は、前方追加記憶装置７３には書き込まれず、基本記憶装置１３にのみ書き込まれる。

記憶装置制御部６２のトレース停止制御部４１は、トレース停止設定値信号Ｓ２０のトレース停止位置とデバックカウント信号Ｓ１６のデバックカウンタを比較する。トレース停止条件とカウント値が一致しないとき（ステップ１４６でＮｏ）、デバックカウントのカウントアップが行われる（ステップ１４７）。デバックカウントのカウントアップが行われると、ステップ１４３からの動作が繰り返される。

トレース停止条件とカウント値が一致すると（ステップ１４６でＹｅｓ）、トレース停止制御部４１は、トレース停止指示信号Ｓ２３を出力する。トレース停止指示信号Ｓ２３は、書き込み制御部４３と、後方アドレス範囲検出部７２に出力される。

書き込み制御部４３は、トレース停止指示信号Ｓ２３を受け取ると、観測信号Ｓ１１のデータの基本記憶装置１３への書き込みを停止する。また、後方アドレス範囲検出部７２は、トレース停止指示信号Ｓ２３を受け取ると、基本記憶装置アドレス信号Ｓ１３のアドレスが後方アドレス範囲であるかを確認する。

基本記憶装置アドレス信号Ｓ１３のアドレスが後方アドレス範囲内である場合（ステップ１４８でＹｅｓ）、後方アドレス範囲検出部７２は、後方追加記憶装置アドレス信号Ｓ３８および後方追加記憶装置書き込み信号Ｓ３９を後方追加記憶装置７４に出力する。後方追加記憶装置７４は、後方追加記憶装置アドレス信号Ｓ３８および後方追加記憶装置書き込み信号Ｓ３９を受け取ると、観測信号Ｓ１１のデータを後方追加記憶装置７４に書き込む（ステップ１４９）。基本記憶装置アドレス信号Ｓ１３のアドレスが後方アドレス範囲外である場合、後方アドレス範囲検出部７２は、観測信号Ｓ１１を後方追加記憶装置７４に書き込むための信号の出力を行わない。

デバックモジュールのデバックトリガ条件検出部３１が観測信号Ｓ１１とデバックトリガ条件の一致を検出するまで上記の動作は、繰り返される。

後方アドレス範囲検出部７２が観測信号Ｓ１１の書き込みの要否の判断を終えると、デバックトリガ条件検出部３１は、観測信号Ｓ１１がデバックトリガ条件信号Ｓ１８のデバックトリガ条件と一致するかを確認する。観測信号Ｓ１１がデバックトリガ条件と一致しないとき（ステップ１５０でＮｏ）、デバックカウントのカウントアップが行われる（ステップ１５１）。デバックカウントのカウントアップが行われると、ステップ１４８からの動作が行われる。

観測信号Ｓ１１とデバックトリガ条件が一致するとき（ステップ１５０でＹｅｓ）、デバック対象回路１１は動作を停止する（ステップ１５２）。デバック対象回路１１が動作を停止すると、トリガタイミング判定部６１は、デバックトリガ信号Ｓ１５のデバックトリガと保持カウント信号Ｓ１７の保持カウントの値を比較する。

保持カウントとデバックカウントが一致しないとき（ステップ１５３でＮｏ）、トリガタイミング判定部６１は、保持カウントとデバックカウントの差が所定の基準内かを確認する。保持カウントとデバックカウントの差が所定の基準外であるとき（ステップ１５４でＮｏ）、トリガタイミング判定部６１は、所定の基準外であることを示す情報を外部制御装置２１に送る。外部制御装置２１が所定の基準外であることを示す情報を受け取ると、ステップ１４２に戻り、トレース停止位置を変更せずに過去トレースデータ取得デバックが行われる。

保持カウントとデバックカウントの差が所定の基準内であるとき（ステップ１５４でＹｅｓ）、トリガタイミング判定部６１は、カウント値の差の情報を差分アドレス信号Ｓ３１として外部制御装置２１に送る（ステップ１５５）。また、トリガタイミング判定部６１は、保持カウントとデバックカウントの差が所定の基準内であることを示す情報をタイミング判定結果信号Ｓ１９として外部制御装置２１に送る。

外部制御装置２１は、差分アドレス信号Ｓ３１として所定の基準内であることを示す情報を受け取ると、基本記憶装置１３のデータに加えて、前方追加記憶装置７３または後方追加記憶装置７４のデータを要求して読み出しを行う。基本記憶装置１３と、前方追加記憶装置７３または後方追加記憶装置７４はトレースデータの要求を受け取ると、トレースデータを外部制御装置２１に出力する（ステップ１５６）。

保持カウントとデバックカウントが一致したとき（ステップ１５３でＹｅｓ）トリガタイミング判定部６１は、保持カウントとデバックカウントが一致したことを示す情報をタイミング判定結果信号Ｓ１９として外部制御装置２１に送る。外部制御装置２１は、保持カウントとデバックカウントが一致したことを示す情報を受け取ると、基本記憶装置１３のデータの読み出しを行う。基本記憶装置１３は、トレースデータの要求を受け取ると、トレースデータを外部制御装置２１に出力する（ステップ１５６）。

外部制御装置２１は、要求したデータを取得すると取得したトレースデータの解析を行う。外部制御装置２１は、前方追加記憶装置７３または後方追加記憶装置７４からトレースデータを取得したとき、差分アドレス信号Ｓ３１に基づいて、トレースデータを時系列的に連続したデータとして結合する。トレースデータを時系列的に連続したデータとして結合すると、外部制御装置２１は、結合したトレースデータの解析を行う。

外部制御装置２１において取得したトレースデータで解析を完了できる場合には（ステップ１５７でＹｅｓ）、デバック回路の動作を停止してデバック試験を終了する（ステップ１５９）。取得したトレースデータでは不足していて解析が実行できない場合には（ステップ１５７でＮｏ）、外部制御装置２１は、さらに時系列を遡ってトレースデータの取得を行うためにトレース停止条件を設定する。（ステップ１５８）。トレース停止条件が設定されると、ステップ１５２に戻って過去トレースデータ取得デバックが行われる。

本実施形態のデバック試験システムにおいて、保持カウンタとデバックカウンタの値の差が所定の基準内であった場合のタイミングについて図１１および図１２を参照して説明する。図１１は、初回トレースデータ取得デバック時のタイミングを示している。また、図１２は、追加トレースデータ取得デバック時のタイミングを示している。図１２は、「Ｎ」で示した初回トレースデータ取得デバックに加え、「Ｎ−１」、「Ｎ−２」および「Ｎ−３」の３回の過去トレースデータ取得デバックが行われた場合のタイミングを模式的に示している。

図１１に示す初回トレースデータ取得デバック時には、トレースデータの取得開始位置からデバックトリガが検出されるタイミングまで、基本記憶装置１３に観測信号Ｓ１１のデータの書き込みが行われる。また、デバックカウンタ部３２において、デバックカウンタのカウントアップが継続して行われる。初回とレースデータ取得時では、トレースデータの取得開始地点からデバックトリガの検出までのトレースデータが取得される。

図１２に示す過去トレースデータ取得デバック時には、前回のトレースデータの取得開始位置のカウント値がトレース停止条件として設定される。過去トレースデータ取得デバックには、デバック開始時点からカウントが行われ、デバックトリガ条件を検出するまでカウントアップが行われる。

また、観測信号Ｓ１１の書き込みは、基本記憶装置１３に加えて、前方追加記憶装置７３および後方追加記憶装置７４にも行われる。トレースデータの取得開始位置よりも前方追加記憶装置７３の記憶容量分前になると、前方追加記憶装置７３への観測信号Ｓ１１の書き込みが行われる。また、トレースデータ取得位置になると、トレース停止位置まで基本記憶装置１３に観測信号Ｓ１１のデータの書き込みが行われる。レース停止条件を満たすと、後方アドレス範囲内まで、後方追加記憶装置７４に観測信号Ｓ１１の書き込みが行われる。

図１２に示すように初回トレースデータ取得デバック時と、過去トレースデータ取得デバック時でデバックカウントにずれが生じている場合にも、後方追加記憶装置７４等に保存されているトレースデータを読み出すことで、解析用のデータの欠けが生じない。そのため、本実施形態のデバック試験システムでは時系列的に連続したトレースデータの解析を、デバック試験のやり直し回数を抑制して行うことができる。

本実施形態のデバック試験システムは、第２の実施形態と同様の効果を有する。また、本実施形態のデバック試験システムのデバック回路６０は、前方追加記憶装置７３および後方追加記憶装置７４を備えている。そのため、本実施形態のデバック回路６０は、デバック試験時に、基本記憶装置１３に観測信号Ｓ１１を保存する範囲の前後の観測信号Ｓ１１のデータを保存することができる。デバックトリガ検出時のデバックカウントと保持カウントの間に各追加記憶装置の記憶容量以下のずれが生じたときに、外部制御装置２１は、基本記憶装置１３に加え、前方追加記憶装置７３または後方追加記憶装置７４からトレースデータの読み出しを行っている。そのため、本実施形態のデバック試験システムでは、デバックカウンタにずれが生じている場合でも、基本記憶装置１３に保存されたトレースデータに時系列的な欠けが生じないようにトレースデータが欠けた部分を埋めることができる。その結果、本実施形態のデバック試験システムは、データの欠けを生じることなく時分割でデバック試験のデータを取得することができる。

（第４の実施形態）
本発明の第４の実施形態について図を参照して詳細に説明する。図１３は、本実施形態のデバック試験システムの構成の概要を示したものである。本実施形態のデバック試験システムは、デバック回路８０と、外部制御装置２２を備えている。第２の実施形態では、デバック回路１０が動作を開始すると、トレースデータの取得の動作が開始されていたが、本実施形態のデバック試験システムは、特定の条件を満たす観測信号Ｓ１１を検知したときに動作を開始することを特徴とする。

デバック回路３０の構成について説明する。デバック回路８０は、デバック対象回路１１と、デバックモジュール８１と、基本記憶装置１３を備えている。本実施形態のデバック対象回路１１および基本記憶装置１３の構成と機能は、第２の実施形態の同名称の部位と同様である。

デバックモジュール８１は、デバックトリガ条件検出部３１と、デバックカウンタ部９１と、カウンタ保持部３３と、トリガタイミング判定部３４と、トレース開始条件検出部９２と、記憶装置制御部９３を備えている。

本実施形態のデバックトリガ条件検出部３１、カウンタ保持部３３およびトリガタイミング判定部３４の構成と機能は、第２の実施形態の同名称の部位を同様である。

また、本実施形態の観測信号Ｓ１１、デバック開始信号Ｓ１２、基本記憶装置アドレス信号Ｓ１３、基本記憶装置書き込み信号Ｓ１４、デバックトリガ信号Ｓ１５およびデバックカウント信号Ｓ１６の構成と機能は、第２の実施形態の同名称の信号と同様である。また、本実施形態の保持カウント信号Ｓ１７、デバックトリガ条件信号Ｓ１８、トレース停止設定値信号Ｓ２０、基本記憶装置読み出し制御信号Ｓ２１および基本記憶装置データ信号Ｓ２２構成と機能は、第２の実施形態の同名称の信号と同様である。また、本実施形態のトレース停止指示信号Ｓ２３の構成と機能は、第２の実施形態と同様である。

デバックカウンタ部９１は、カウンタのカウントアップの開始のタイミング以外では、第２の実施形態のデバックカウンタ部３２と同様の機能を有する。本実施形態のデバックカウンタ部９１は、トレース開始条件検出部９２から送られてくるトレース開始信号Ｓ４１を受信したときに、カウンタのカウントアップを開始する。

トレース開始条件検出部９２は、デバック対象回路１１から観測信号Ｓ１１およびデバック開始信号Ｓ１２を受け取ると、観測信号Ｓ１１と、外部制御装置２２から入力されるトレース開始条件信号Ｓ４２との比較を行う。トレース開始条件とは、トレース開始を判断する観測信号Ｓ１１の内容を示した情報のことをいう。トレース開始条件検出部９２は、観測信号Ｓ１１とトレース開始条件が一致したと判断すると、トレースの開始を示す情報をトレース開始信号Ｓ４１として、デバックカウンタ部９１および記憶装置制御部９３に出力する。

記憶装置制御部９３の構成について説明する。図１４は、本実施形態の記憶装置制御部９３の構成を示したものである。記憶装置制御部９３は、トレース停止制御部４１と、アドレス生成部４２と、書き込み制御部１０１を備えている。本実施形態のトレース停止制御部４１およびアドレス生成部４２は、第２の実施形態の同名称の部位と同様である。

書き込み制御部１０１は、書き込み動作開始のタイミングに関する機能以外は、第２の実施形態の書き込み制御部４３を同様の機能を有する。本実施形態の書き込み制御部１０１は、トレース開始条件検出部９２からトレース開始信号Ｓ４１を受け取ったときに、観測信号Ｓ１１の基本記憶装置１３への書き込みを開始する。

外部制御装置２２は、第２の実施形態の外部制御装置２０と同様の機能を有する。また、外部制御装置２２は、トレース開始を判断する観測信号Ｓ１１の内容を示した情報であるトレース開始条件を、トレース開始条件信号Ｓ４２としてデバックモジュール８１に出力する。

本実施形態のデバック試験システムの動作について説明する。図１５および図１６は、本実施形態のデバック試験システムの動作フローを示したものである。図１５は、初回トレースデータ取得デバックを行う際の動作フローを示している。また、図１６は、過去トレースデータ取得デバックを行う際の動作フローを示している。

始めに図１５を参照して初回トレースデータ取得デバックについて説明する。デバック試験を開始する際に、外部制御装置２２は、トレース開始条件を示すトレース開始条件信号Ｓ４２をトレース開始条件検出部９２に送る。また、外部制御装置２２は、デバックトリガ条件信号Ｓ１８をデバックトリガ条件検出部３１に送る。また、外部制御装置２２は、トレース停止設定値をトレース停止設定値信号Ｓ２０として記憶装置制御部９３に送る。

作業者等の開始操作によってデバック回路８０がデバックの動作を開始すると（ステップ１６１）、デバック対象回路１１は、動作を開始する（ステップ１６２）。動作を開始すると、デバック対象回路１１は、観測信号Ｓ１１およびデバック開始信号Ｓ１２を出力する。観測信号Ｓ１１は、基本記憶装置１３、デバックトリガ条件検出部３１およびトレース開始条件検出部９２にそれぞれ入力される。また、デバック開始信号Ｓ１２は、トレース開始条件検出部９２に入力される。

トレース開始条件検出部９２は、デバック開始信号Ｓ１２を受け取ると、観測信号Ｓ１１とトレース開始条件信号Ｓ４２を比較する。観測信号Ｓ１１とトレース開始条件信号Ｓ４２の内容が一致しないとき（ステップ１６３でＮｏ）、トレース開始条件検出部９２は、観測信号Ｓ１１が入力されるごとに、観測信号Ｓ１１と、トレース開始条件を比較する。

観測信号Ｓ１１とトレース開始条件が一致するとき（ステップ１６３でＹｅｓ）、トレース開始条件検出部９２は、トレース開始信号Ｓ４１をデバックカウンタ部９１および記憶装置制御部９３の書き込み制御部１０１に出力する。トレース開始信号Ｓ４１を受け取ると、デバックカウンタ部９１は、カウンタのカウントアップを開始する。また、トレース開始信号Ｓ４１を受け取ると、記憶装置制御部９３の書き込み制御部１０１は、基本記憶装置１３への観測信号Ｓ１１の書き込みを開始する（ステップ１６４）。ステップ１６４からステップ１６９までの動作は、第２の実施形態のステップ１１３からステップ１１８までの動作と同様に行われる。

次に、図１６を参照して過去トレースデータ取得デバックを行う際の動作について説明する。過去トレースデータ取得デバックが開始され、第２の実施形態と同様に、トレース停止条件が設定されると（ステップ１７１）、デバック対象回路が動作を開始する（ステップ１７２）。

動作を開始すると、デバック対象回路１１は、観測信号Ｓ１１およびデバック開始信号Ｓ１２を出力する。観測信号Ｓ１１は、基本記憶装置１３、デバックトリガ条件検出部３１およびトレース開始条件検出部９２にそれぞれ入力される。また、デバック開始信号Ｓ１２は、トレース開始条件検出部９２に入力される。

トレース開始条件検出部９２は、デバック開始信号Ｓ１２を受け取ると、観測信号Ｓ１１とトレース開始条件信号Ｓ４２を比較する。観測信号Ｓ１１とトレース開始条件信号Ｓ４２の内容が一致しないとき（ステップ１７３でＮｏ）、トレース開始条件検出部９２は、観測信号Ｓ１１が入力されるごとに、観測信号Ｓ１１と、トレース開始条件を比較する。

観測信号Ｓ１１とトレース開始条件が一致するとき（ステップ１７３でＹｅｓ）、トレース開始条件検出部９２は、トレース開始信号Ｓ４１をデバックカウンタ部９１および記憶装置制御部９３の書き込み制御部１０１に出力する。トレース開始信号Ｓ４１を受け取ると、デバックカウンタ部９１は、カウンタのカウントアップを開始する。また、トレース開始信号Ｓ４１を受け取ると、記憶装置制御部９３の書き込み制御部１０１は、基本記憶装置１３への観測信号Ｓ１１の書き込みを開始する（ステップ１７４）。ステップ１７４からステップ１８４までの動作は、第２の実施形態のステップ１２３からステップ１３４までの動作と同様に行われる。

本実施形態のデバック試験システムは、第２の実施形態と同様の効果を有する。また、本実施形態のデバック試験システムのデバック回路８０は、トレース開始条件検出部９２におけるデバック試験の開始時を観測信号Ｓ１１とトレース開始条件信号Ｓ４２の比較によって判断している。観測信号Ｓ１１がトレース開始条件信号Ｓ４２に一致したときにデバックカウントのカウントアップを開始することで、デバックカウントのずれの発生を抑制することができる。そのため、本実施形態のデバック試験システムは、デバック試験を行う際の時分割でのトレースデータの取得をより確実に行うことができる。

第４の実施形態において、トレース開始条件検出部がトレース開始を判断する構成は、第３の実施形態のデバック試験システムに適用してもよい。また、第２乃至第４の実施形態において、デバック回路内にデバック対象回路、デバックモジュールおよび基本記憶装置が形成されている構成について示したが、各回路は別の半導体基板上に形成されていてもよい。また、各回路が別の半導体基板上に形成されている際に、各半導体基板が１つの半導体パッケージ内に収納されている構成としてもよい。

１ カウント手段
２ 記憶手段
３ 停止制御手段
４ 条件判断手段
５ 保持手段
６ 比較結果出力手段
１０ デバック回路
１１ デバック対象回路
１２ デバックモジュール
１３ 基本記憶装置
２０ 外部制御装置
２１ 外部制御装置
２２ 外部制御装置
３１ デバックトリガ条件検出部
３２ デバックカウンタ部
３３ カウンタ保持部
３４ トリガタイミング判定部
３５ 記憶装置制御部
４１ トレース停止制御部
４２ アドレス生成部
４３ 書き込み制御部
５０ デバック回路
５１ デバックモジュール
６１ トリガタイミング判定部
６２ 記憶装置制御部
７１ 前方アドレス範囲検出部
７２ 後方アドレス範囲検出部
７３ 前方追加記憶装置
７４ 後方追加記憶装置
８０ デバック回路
８１ デバックモジュール
９１ デバックカウンタ部
９２ トレース開始条件検出部
９３ 記憶装置制御部
１０１ 書き込み制御部
Ｓ１１ 観測信号
Ｓ１２ デバック開始信号
Ｓ１３ 基本記憶装置アドレス信号
Ｓ１４ 基本記憶装置書き込み信号
Ｓ１５ デバックトリガ信号
Ｓ１６ デバックカウント信号
Ｓ１７ 保持カウント信号
Ｓ１８ デバックトリガ条件信号
Ｓ１９ タイミング判定結果信号
Ｓ２０ トレース停止設定値信号
Ｓ２１ 基本記憶装置読み出し制御信号
Ｓ２２ 基本記憶装置データ信号
Ｓ２３ トレース停止指示信号
Ｓ３１ 差分アドレス信号
Ｓ３２ 前方追加記憶装置読み出し制御信号
Ｓ３３ 前方追加記憶装置データ信号
Ｓ３４ 後方追加記憶装置読み出し制御信号
Ｓ３５ 後方追加記憶装置データ信号
Ｓ３６ 前方追加記憶装置アドレス信号
Ｓ３７ 前方追加記憶装置書き込み信号
Ｓ３８ 後方追加記憶装置アドレス信号
Ｓ３９ 後方追加記憶装置書き込み信号
Ｓ４１ トレース開始信号
Ｓ４２ トレース開始条件信号

Claims (8)

1. デバッグ対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ、デバッグカウントとして出力するカウント手段と、
   前記デバッグカウントと前記出力信号を関連づけて記憶する記憶手段と、
   前記出力信号と、デバッグトリガ条件として設定されている異常発生時の出力信号の内容とが一致するかを判断する条件判断手段と、
   前記出力信号と前記デバッグトリガ条件が一致するとき、または、前記デバッグカウントが前記出力信号の記憶を停止するカウント値として設定されたカウント値となったときのいずれか早いときに、前記出力信号の前記記憶手段への記憶を停止するように制御する停止制御手段と、
   前記回路のデバッグを時系列を遡って分割して行う際の１回目の区間のデバッグの実行時に、前記出力信号と前記デバッグトリガ条件が一致したときの前記デバッグカウントの値を保持カウントとして保持する保持手段と、
   前記回路のデバッグを時系列を遡って分割して行う際の２回目以降の区間のデバッグの実行時に、前記条件判断手段が、前記出力信号と前記デバッグトリガ条件が一致したと判断したときの前記デバッグカウントと前記保持カウントを比較し、比較結果を出力する比較結果出力手段と、
   を備え、
   前記カウント手段は、２回目以降の区間のデバッグであり、前記２回目以降の区間それぞれにおいて前記比較結果が一致するまで繰り返されるデバッグの実行時に、前記停止制御手段が前記出力信号の前記記憶手段への記憶を停止した後、前記条件判断手段が、前記出力信号と前記デバッグトリガ条件として入力された条件が一致したと判断するまで前記出力信号が入力されるごとにカウントを増加させることを特徴とするデバッグ回路。
2. 前記回路のデバッグを時系列を遡って分割して行う際の１回ごとのデバッグの実行区間は、デバッグの開始と終了を示すカウント値が１回ごとに前記記憶手段の記憶容量分、遡るように設定されていることを特徴とする請求項１に記載のデバッグ回路。
3. 前記記憶手段が記憶できるアドレス範囲の前後のアドレスのデータを記憶する補助記憶手段をさらに備え、
   前記補助記憶手段は、前記比較結果出力手段が前記デバッグカウントと、前記保持カウントの差があらかじめ設定された基準以下と判断したとき、要求に基づいて記憶している前記データを出力することを特徴とする請求項１または２に記載のデバッグ回路。
4. 前記カウント手段および前記記憶手段は、デバッグの開始を示す信号が入力されたときに、動作を開始することを特徴とする請求項１から３いずれかに記載のデバッグ回路。
5. 同一アドレス範囲の前記出力信号の取得を再度、要求された際に、前記停止制御手段は、前記保持カウントを変更せずに動作することを特徴とする請求項１から４いずれかに記載のデバッグ回路。
6. 前記記憶手段は、リングレジスタによって形成され、前記リングレジスタのアドレスは、前記デバッグカウントの値と、前記リングレジスタの回転数に基づいて設定されていることを特徴とする請求項１から５いずれかに記載のデバッグ回路。
7. 請求項１から６いずれかに記載のデバッグ回路と、
   前記デバッグトリガ条件を前記デバッグ回路に出力する手段と、前記比較結果出力手段が出力する前記比較結果を基に、前記出力信号の記憶が正常に行われたかを判断する手段と、前記デバッグカウントと前記保持カウントが一致し前記出力信号の記憶が正常に行われたと判断したときに、前記デバッグ回路の前記記憶手段から前記出力信号のデータを取得し、取得した前記出力信号のデータの解析を行う手段とを有する外部装置と、
   を備えることを特徴とするデバッグ試験システム。
8. デバッグ対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ、デバッグカウントとして出力し、
   前記デバッグカウントと前記出力信号を関連づけて記憶し、
   前記出力信号が、デバッグトリガ条件として設定されている異常発生時の出力信号の内容と一致するかを判断し、
   前記出力信号と前記デバッグトリガ条件が一致したとき、または、前記デバッグカウントが前記出力信号の記憶を停止するカウント値として設定されたカウント値となったときのいずれか早いときに、前記出力信号の記憶を停止し、
   前記回路のデバッグを時系列を遡って分割して行う際の１回目の区間のデバッグの実行時に、前記出力信号と前記デバッグトリガ条件が一致したときの前記デバッグカウントの値を保持カウントとして保持し、
   前記回路のデバッグを時系列を遡って分割して行う際の２回目以降の区間のデバッグであり、前記２回目以降の区間それぞれにおいて比較結果が一致するまで繰り返されるデバッグの実行時に、前記出力信号の記憶を停止した後、前記出力信号が、前記デバッグトリガ条件として入力された条件と一致するまで前記出力信号が入力されるごとにカウントを増加させ、前記出力信号と前記デバッグトリガ条件が一致したと判断したときの前記デバッグカウントと、前記保持されている保持カウントを比較し、前記デバッグカウントと前記保持カウントが一致したときに前記出力信号の記憶が正常に行われたと判断するための比較結果を出力することを特徴とするデバッグ試験方法。

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