JPH02242345A - マイクロプロセッサ・アナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、マイクロプロセッサ・アナライザのトレース
機能の改善に関するものである。

〈従来の技術〉 マイクロプロセッサ・アナライザは、マイクロプロセッ
サ（以下μＰと記す）応用機器の動作解析をする際に用
いられる。

このμＰアナライザは、検査対象のμＰおよびその周辺
のロジック回路の動作解析のため、検査対象のターゲッ
トμＰが、実行したステートメントやそのアドレス等を
記録しておくためのトレースメモリを備えている。

この種のμＰアナライザの一般的な動作は、次の通りで
ある。異常な動作をするターゲットシステムを検査する
場合、異状が生じるであろうと推定される条件をトリガ
ワードとして設定してトレースをスタートさせる。トリ
ガワードが検出されるとトレース動作が停止し、トレー
スメモリに記録されているトリガワード検出以前のトレ
ースデータを読み出しこれを解析することによって異状
現象の原因を突止めることができるようになっている。

このように異状現象が予想される条件を設定しそれをモ
ニタするが、この場合、トレースメモリの容量が無限に
あるわけではないなめ、トリガワード検出より以前のト
レースデータ数にも限りがあり、異状現象の原因がトレ
ースメモリ中に入りきらないことが多い。

このためトリガワード以前に発生する異状現象の原因と
思われるトレースワードのみをトレースメモリにストア
するようにして、トレースメモリを有効に使用する方法
がある。しかし、この方法では、トレースメモリにスト
アされるワードは、原因と推定されるワードのみであり
、真の原因か否かの区別がつかなかった。

〈発明が解決しようとする課題〉 この点を解決するものとして出願人は各トレースワード
の直前直後のデータを記録できるＲ能を持つマイクロプ
ロセッサアナライザを出願している（特願昭６０−０４
９６５７号）。

しかしながら、このマイクロプロセッサアナライザも、
トレースワードの直前直後のサンプル数は有限であるた
め、目的とする現象がトレースワード前後のサンプル数
内に入りきらないことがあるという問題があった。

本発明の目的は、以上のような問題点を解決するもので
、各トレースワードの直前・直後のブタのうち必要とす
るデータのみをサンダルできる機能を持ったマイクロプ
ロセッサアナライザを提供することにある。

く課題を解決するための手段〉 このような目的を達成するために、本発明では、ターゲ
ットμＰのバスをモニタし、設定されたサンプルワード
およびトレースワードを検知したことを表わすサンプル
ワード信号（Ｓｗｐ）およびトレースワード（Ｔ　　）
を発生する手段を備えたｐ 装置において、 ターゲットμＰからのデータを記録するトレースメモリ
と、 設定された数を計数するデイレイカウンタと、前記トレ
ースメモリの下位アドレス（ＬＡ）を更新する第１のカ
ウンタ手段と、 前記トレースメモリの上位アドレス（ＵＡ）を更新する
第２のカウンタ手段と、 を備えたことを特徴とする。

く作用〉 トレースメモリを分割使用するが、サンプルワード信号
（Ｓｌ）が発生したときのみ循環的にターゲットμＰか
らのデータを記録する。そして、トレースワード信号（
Ｔｗｐ）が検出されたときは、ターゲットμρからのデ
ータを設定された数だけ記録し、その後他の分割された
メモリ領域にアドレスを移し、そこで再び循環的にター
ゲットμＰからのデータを記録する。

〈実施例〉 以下図面を用いて本発明の詳細な説明する。第１図は、
本発明に係るμＰアナライザの要部構成図である。第２
図は第１図に示す部分のμＰアナライザ全体に対する位
置付けを示した図である。

まず、第２図を用いて本発明に係るμＰアナライザの概
要を述べる。同図において、１はトレースメモリであり
、ターゲットμＰが実行したアドレスやステートメント
等を記録しておくメモリである。２０はメモリアドレス
カウンタであり、トレースメモリ１の内容を複数に分割
し、効率的に各トレースワードの直前・直後のデータを
記録できるようにしたものである。２４はポストコンピ
ュータ（以下ホストＣＰＵと記す）であり、μＰアナラ
イザの制御を行なうものである。２６はトリガコンパレ
ータで、予めトレースワードが設定されていて、ターゲ
ットμＰのバスをモニタしこのトレ−スワードを検知す
るとその旨のサンプルワードパルスＳ７ｐおよびトレー
スワードパルスＴｗ、をメモリアドレスカウンタ２０に
出力するものである。

２８はターゲットμＰであり、μＰアナライザでその動
作状態を検査しようとする対象のマイクロプロセッサで
ある。

３０〜３３は３ステー１・・バッファで、同図に示す矢
印マークの方向に信号を通すものであり、信号を通すタ
イミングはホストＣＰＵ２４に制御される。

なお、バッファ３３は双方向性の３ステート・バッファ
である。

本発明の要部は、第２図の点線で囲った部分２２であり
、この部分を具体的に示したのが第１図である。なお、
バッファ３１は、本発明の説明に直接必要ではないなめ
第１図ではこれを省略している。

第１図において、１はトレースメモリで、第２図に示し
たトレースメモリと同じである。なお、このトレースメ
モリ１は図のように下位アドレスＬＡと上位アドレスＵ
Ａに分けて制御されている。

このことにより、トレースメモリのメモリ領域を複数に
分割して活用できる（マルチトレース）が、その詳細に
ついては後述する。

２および３はそれぞれ同期カウンタ、４はデイレイカウ
ンタである。５はＤ型フリップフロッグ（以下、Ｄ−Ｆ
Ｆと記す）、６はラッチである。

７はインバータ、８，１０および１４はオアゲート、９
および１３はアンドゲートである。

トレースメモリ１の下位アドレスＬＡには、同期カウン
タ２の出力１１が、上位アドレスＵＡには、同期カウン
タ３の出力１２が接続される。同期カウンタ２のカウン
トイネーブル人力ＥＮ１には、サンプルワードパルス（
Ｓ　　）とトレースワードｐ （′Ｉ′□、）がオアゲート１４によりオアされた信〜
号が接続され、またクリア（以下ＣＬＲと記す）入力に
は、デイレイカウンタ４のキャリー出力Ｃからインバー
タ７を通じて入力される。

同期カウンタ３のカウントイネーブル人力ＥＮ２は、デ
イレイカウンタ４のキャリー出力Ｃに接続される。デイ
レイカウンタ４のロード入力ＬＤは、カウンタ２のＣＬ
Ｒ信号端子と接続されている。ロードデータＡはラッチ
６により入力される。デイレイカウンタ４のカウントイ
ネーブル人力ＥＮｏは、Ｄ−ＦＦ５とゲート８，９．１
０で構成される回路からの信号とオアゲート１４の出力
をアンドゲート１３によりアンドされて入力される。

ゲート８，９．１０及びＤ−ＦＦ５は、トレースワード
パルスＴｗｐが入力されて、カウンタ４のキャリー出力
が出るまでゲート１０の出力をＨレベルにする回路であ
る。

第３図は、第１図における各部のタイミングチャートで
あり、各波形の左側に第１図に示した信号名を付してい
る。第４図と第５図は、トレースメモリ１の動作を概念
的に示した図である。

以下、第３図〜第５図を参照しながら第１図、第２図で
表わした本発明に係るμＰアナライザの動作を説明する
。

装置のオペレータは、ホストＣＰＵ２４を通じてトリガ
コンパレータ２６にサンプルワードおよびトレースワー
ドを設定し、ターゲットμＰ２８を実行動作させる。ト
リガコンパレータ２６は、ターゲットμＰ２８のバスを
モニタし、ターゲットμＰ２８がサンプルワードおよび
トレースワードを何時出力するかを監視する。

一方、ホストＣＰＵ２４は、トレースを命令し、バッフ
ァ３２を通してトレースメモリ１にターゲットμＰ２８
が実行するステートメントやアドレス等の信号を導入す
る。

なお、本明細書においては一信号名称として、サングル
ワード、トレースワード、サンプルワードパルスＳ　　
トレースワードパルスＴ　　　Ｉ−レｗｐ’　　　　　
　　　　　　　　ｗρゝ−スワードデー−タｄ　、トレ
ースデータｄｌなるＰ 言葉を次の意味として使用している。

■トレースワード、サンプルワード トリガコンパレータ２６に設定されるもので、ターゲッ
トμＰ２８のアドレスバス、データバス。

ステータス等をトリガコンパレータ２６がモニタする。

■サンプルワードパルス８ｗ口 上記サンプルワードを検出したとき、トリガコンパレー
タ２６から次段へ出力されるパルス信号。

■トレースワードパルスＴ。

上記トレースワードを検出した時、トリガコンパレータ
２６から次段へ出力されるパルス信号。

■トレースワードデータｄＴＰ 上記トレースワードパルスＴ　を受信した直後ｐ の最初にトレースメモリ１に記憶されるターゲットμＰ
２８からのデータのこと。

■トレースワータｄ１．・・・ トレースメモリ１に記憶されるデータ・ットμＰ２８か
らのデータのことであって、サンプルワードパルスＳＷ
ｐを受信したときトレースメモリ１に記憶されるターゲ
ットμＰ２８からのデータのこと。

同期カウンタ２のイネーブル信号ＥＮ１には、サンプル
ワードパルスＳ　とトレースデータノ（ルｐ ス′「　がオアゲート１４を通じて入力されるため、ｐ ターゲットμＰ２８のバスサイクルがサンプルワード条
件に一致するとサンプルワード数（ルスＳｗｐが上記カ
ウンタ２のイネーブル信号ＥＮ１をＨレベルにし、印加
されているクロック（ＣＬＫ）によりトレースメモリ１
の下位アドレスＬＡを更新する。すなわち、１〜レース
メモリ１には、ターゲットμＰのバスサイクルの内サン
プルワード条件を満たしたバスサイクルのみがトレース
データにストアされる。

一方、同期カウンタ３のイネーブル信号ＥＮ２は、Ｈレ
ベルになっていないため、トレースメモリ１の上位アド
レスは更新されない。

この動作を第４図を用いて説明する０例えば、トレース
メモリ１のアドレス部を８ビツトとし、上位２ビツトを
ＵＡ、下位６ビツトをＬＡと仮定する。したがって、上
位２ビツトＵＡが変化することにより、トレースメモリ
１のアドレス領域は、４つに分割されることになる。

しかし、同期カウンタ３により、上記２ビツト（ＵＡ）
は更新されず固定となっているので、第４図のうち、例
えば、Ａ１〜Ａ、の領域のみがＬＡのアドレスに従って
循環的にサンプルワード条件を満たすトレースデータの
記録を繰返していることになる。

このような状態において、ターゲットμＰ２８が実行し
たトレースワードをトリガコンパレータ２６が検知する
と、トレースワードパルスＴｗＤをメモリアドレスカウ
ンタ２０へ送出する。すなわち、トレースワードパルス
Ｔｗｐがゲート８．１０に入ることによりＤ−ＦＦ５が
セットされる。これにより、アンドゲート１３が開き、
サンプルワードパルスＳ　が入った時のみデイレイカウ
ンタ４がカランｐ ト可能となる。ここで、デイレイカウンタ４が計数する
数は、ラッチ６により予め設定される。こノ設定は、ト
レースワード検出後とれ位のデータ量をトレースしてお
くかにより任意の値に設定することができる。逍常、タ
ーゲラ１−μＰの動作解析には、トレースワードデータ
ｄＴＰ以降のデータよりも、それ以前のデータの方が重
要である。

デイレイカウンタ４がカウントアツプすると、キャリー
出力ＣがＨレベルになり、Ｄ−ＦＦ５の出力がＬレベル
になるため、ＥＮｏもＬレベルとなり、デイレイカウン
タ４は計数を停止する。これと同時に、ＬＤ信号もＬレ
ベルになるため、カウント値が再びロードされる。デイ
レイカウンタ４のキャリー出力ＣがトＩレベルになると
、同期カウンタ２のＣＬＲ入力がＬレベルになるためＬ
Ａは“０′°になり、同時にカウンタ３のイネーブル入
力ＥＮ２がＨレベルになるためカウンタ３が１カウント
更新される。

以上の動作を第５図を用いて、概念的に説明する。第５
図はトレースメモリーの内容を示した図である。まず、
トレースワードパルス’ｒｗ、がトリガコンバタ２６か
ら出力されない間は、ターゲットμＰ２８が実行するデ
ータの内サンプルワード条件を満たすデータのみを例え
ばアドレスＡ１〜Ａｎの間で繰返し記録している。

そして、トレースデータとして、・・・、ｄ、−１゜ｄ
　と記録した後にトレースワードパルスＴｖＩ、が印加
されたとする。したがって、デイレイカウンタ４は、計
数を開始し、予め設定されな数（サンプルワード数）だ
け計数を行なうと、キャリー出力ＣがＨレベルなる。そ
の結果、同期カウンタ３が、１カウント更新されるので
、第５図に示すようにトレースメモリの８１〜Ｂｏのア
ドレス領域に移る。一方、キャリー出力Ｃが１■レベル
であり、同期カウンタ２の値は０°′である。このため
、トレースメモリのアドレスとしては、アドレス領域８
１〜Ｂｎの先頭アドレス、すなわちＢ１となる。したが
って、今度はＢ１からＢ。までの領域において、ターゲ
ットμＰ２８が実行するデータの内でサンプルワード条
件を満たすデータのみが順次記録される。

このようにして、次のトレースワードパルス′ｒ　が印
加されるまで、８１〜Ｂ、の領域においｐ て、繰返しデータの記録を行い、次のトレースワードパ
ルス’ｒｗ、が印加されたら、上と同様な動作により、
今度はＣ１〜ｃｏの領域に移動することになる。

すなわち、トレースワードパルスＴ　が１っ出ｐ 力されると、第３図に示すようにキャリー出力Ｃが１つ
出力されてトレースメモリ１の上位アドレスＵＡが１カ
ウント更新されることになる。

以上の結果、トレースワードデータ６丁Ｐの以前のデー
タｄ、ｄ　　　、ｄ　　　、・・・は、第５図にＩｎ−
１ｎ−２ 示すとおり確実にトレースメモリ１の中に記録されてい
る。そして、トレースワードデータｄＴＰ以降のデータ
も予めラッチ６に設定されたサンプル数だけトレースメ
モリ１の中に記録されている。

なお、トレースメモリに記憶されるデータはトリガコン
パレータ２６で設定されたサンプルワードおよびトレー
スワードのみであり、その他のデータは記憶されない。

このためサンプルワードに必要とする条件のみを設定す
ることにより、不要なデータがサンプルされず、下位ビ
ットＬＡで表わされるアドレス数（第５図ではｎ個）が
少なくても目的とするデータを取り逃がす確立は少なく
なる。

なお、以上の説明では、下位アドレスＬＡの同期カウン
タ２と上位アドレスＵＡの同期カウンタ３を分離して構
成したが、下位アドレスと上位アドレスのビット幅をビ
ット単位でプログラマブルに変更できるようにしたカウ
ンタを使用してもよい、このようなカウンタは、近年の
プログラマブルロジックアレイの進歩で容易に実現でき
る。

なお、同期カウンタ２，３をそのまま動作させておくと
、循環的に作動しているため、トレースメモリ１に一旦
記録されたデータも再び次のサイクルでは書換えられて
しまうので、これを止める必要がある。この手段の一例
を上げれば、トリガコンパレータ２６にもう１ビツトの
パルス出力Ｐ１を追加し、トリガワードが発生した時パ
ルスＰ１を出力するようにしておく、そして、このパル
スＰ１により、例えば、同期カウンタ２．３の動作を止
めてトレースメモリへの記録を終了するようにすればよ
い。

〈発明の効果〉 以上述べたように、本発明によれば、従来の、構成に僅
かの追加で各トレースワードの直前・直後のデータの内
必要とするデータのみを記録することができる。

【図面の簡単な説明】

第１図は本発明に係るμＰアナライ・ザの要部の一例を
示した図、第２図は第１図の装置がμＰアナライザ全体
においてどのような位置にあるかを示した図、第３図は
第１図における各部のタイミングチャート、第４図と第
５図はトレースメモリ１の動作を概念的に示した図であ
る。 １・・・トレースメモリ、２．３・・・同期カウンタ、
４・・・デイレイカウンタ、５・・・Ｄ−ＦＦ、６・・
・ラッチ、２４・・・ホストＣＰＵ、２６・・・トリガ
コンパレータ。 ＝　１ ４　°′ 一７＝、　、３

Claims (1)

1. 【特許請求の範囲】 ターゲットμＰのバスをモニタし、設定されたサンプル
   ワードおよびトレースワードを検知したことを表わすサ
   ンプルワード信号（Ｓ＿ｗ＿ｐ）およびトレースワード
   （Ｔ＿ｗ＿ｐ）を発生する手段を備えた装置において、 ターゲットμＰからのデータを記録するトレースメモリ
   と、 設定された数を計数するディレィカウンタと、前記トレ
   ースメモリの下位アドレス（ＬＡ）を更新する第１のカ
   ウンタ手段と、 前記トレースメモリの上位アドレス（ＵＡ）を更新する
   第２のカウンタ手段と、 を備え、 前記トレースメモリの分割されたあるメモリ領域に前記
   サンプルワード信号（Ｓ＿ｗ＿ｐ）が発生したときのみ
   循環的にターゲットμＰからのデータを記録し、 次に前記トレースワード信号（Ｔ＿ｗ＿ｐ）が発生した
   とき、ターゲットμＰからのデータを前記設定された数
   だけ記録し、その後他の分割されたメモリ領域にアドレ
   スを移して、そこで再び循環的にターゲットμＰからの
   データを記録するように動作することを特徴とするマイ
   クロプロセッサ・アナライザ。