JP5198375B2 - 測定装置及び測定方法 - Google Patents

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Description

本発明は、論理回路のエラー耐性を定量化する技術に関する。
半導体デバイスの微細化につれ、宇宙線中性子ソフトエラーの問題が特にＳＲＡＭについて顕在化している（非特許文献１参照）。地上に到達した極めて高いエネルギーを有する中性子がデバイスを構成する原子核内に突入すると核内の核子（中性子、陽子）が衝突を繰り返し、特に高いエネルギーを持った核子は核外に放出される。
核子が核外に飛び出すだけの運動エネルギーを持ち得ない状態になると、励起状態にある残留原子核から陽子、中性子、重陽子、アルファ粒子などの軽粒子が蒸発する過程が続き、最終的に残留核も反挑エネルギーを持つためこれらの２次粒子は全てその飛程に見合った距離デバイスの中を飛ぶことになる。
電荷を持った２次イオンがＳＲＡＭの“ｈｉｇｈ”状態にあるストレージノードの空乏層を通過するとアルファ線ソフトエラー同様ファネリングメカニズムによってストレージノードに電荷が収集され、臨界電荷量以上の電荷が収集されると“ｈｉｇｈ”状態が“ｌｏｗ”状態に推移し、ソフトエラーになる。
これが、中性子ソフトエラーのメカニズムとして考えられてきた典型的なメカニズムであるが、１００ｎｍ前後のＳＲＡＭの微細化に伴いこのメカニズムでは説明できないモードが多数報告されるようになってきた（例えば、非特許文献２〜６参照）。シングルイベントラッチアップ（ＳＥＬ）はその代表例で、米国の標準ＪＥＳＤ８９−３では、書き換えができないエラーで、パワーサイクル（電源再立ち上げ）で修復するエラーを指し、発火したり、溶断したりしたハードエラーの色合いの濃い旧来のラッチアップとは別物となる。
書き換えができないが、リセットで修復するメモリのエラーモードがあり、これはＳＥＦＩ（Single Event Functional Interrupt）と呼ばれ、周辺回路のエラーと考えられている。ＳＥＬもＳＥＦＩもマルチセルアップセット（１回のイベントで複数のビットがエラーになる現象でＭＣＵという）であるが、実用上ＥＣＣが効かない致命性の高い同一ワードの多ビットエラーはマルチビットアップセット（ＭＢＵ）と呼んで、ＭＣＵとは区別する。
Ibe, E., "Current and Future Trend on Cosmic-Ray-Neutron Induced Single Event Upset at the Ground down to 0.1-Micron-Device," The Svedberg Laboratory Workshop on Applied Physics, Uppsala, May,3, No.1 (2001). E. Ibe, S. Chung, S. Wen, H. Yamaguchi, Y. Yahagi, H. Kameyama, S. Yamamoto, and T. Akioka, 'Spreading Diversity in Multi-cell Neutron-Induced Upsets with Device Scaling', 2006 CICC, San Jose, CA., September 10 - 13, 2006, pp. 437-444 (2006). Berg, M., "Special Paper: Combining Reliable Synchronous Design Methodologywith Single Event Inspired Mitigation Techniques," Workshop on Radiation Effects on Components and Systems, Athens, Greece, Sep. 27-29, 2006, No.Special paper (2006). P.E. Dodd, M. R. Shaneyfelt, J.R. Schwank, and G.L. Hash, 'Neutron-induced latchup in SRAMs at ground level', 2003 IRPS, Reno, Nevada, No. 2B.1, pp.51-55 (2003) A. Bougerol (EADS), F. Miller, N. Buard, "SDRAM Architecture & Single Event Effects Revealed with Laser," IOLTS, Rhodes, Greece, July 7-9, No.iolts08-38 (2008). X. Zhu, X. Deng, R. Baumann, S. Krishnan,"A Quantitative Assessment of Charge Collection Efficiency of N+ and P+ Diffusion Areas in Terrestrial Neutron Environment,"TNS Vol.53, No.6, p.2156 (2007)
ソフトエラー問題は半導体デバイスの微細化が進むにつれ論理回路にも顕在化し始めており、特に金融などのＭｉｓｓｉｏｎ Ｃｒｉｔｉｃａｌなシステム、車載マイコンや交通制御システムなどのＳａｆｅｔｙ Ｃｒｉｔｉｃａｌなシステムでは、システムの設計段階でこうした問題への対策を組み込む必要があるが、論理ゲート単体（インバータ、ＮＡＮＤゲート、ＮＯＲゲート、フリップフロップ等）のソフトエラー耐性を定量化する手段は現存していない。
また、メモリのＭＣＵは、論理回路においてはマルチノードアップセット（ＭＮＵ；Multi Node Upset）として表れ、ソフトエラー対策としての冗長系を無力化するため、大きな問題となる。
そこで、本発明は、論理回路におけるソフトエラー耐性を定量化する手段を提供することを目的とする。
以上の課題を解決するため、本発明は、少なくとも一つの論理回路を有する論理ブロックと、当該論理ブロックの出力を入力する順序回路と、の組を少なくとも一つ以上有する論理ブロック群に、高エネルギー粒子を入射して、論理ブロック及び順序回路のエラー数から、論理ブロックを迂回した順序回路のエラー数を差し引いた値から、論理回路のエラー率を算出する。
例えば、本発明は、少なくとも一つの論理回路を有する論理ブロックと、当該論理ブロックの出力を入力する順序回路と、前記論理ブロックを迂回する迂回路と、前記論理ブロックに入力する経路及び前記迂回路の切り替えを行うスイッチと、の組を少なくとも一つ以上有する論理ブロック群と、前記論理ブロックに入力する経路に前記スイッチを切り替えて、前記論理ブロック群に高エネルギー粒子を入射した際の前記論理ブロックのエラー数から、前記迂回路に前記スイッチを切り替えて、前記論理ブロック群に高エネルギー粒子を入射した際の前記論理ブロックのエラー数を差し引くことにより算出されたエラー数より、前記論理回路のエラー率を算出する制御部と、を備えることを特徴とする。
以上のように、本発明によれば、論理回路におけるソフトエラー耐性を定量化する手段を提供することができる。
第一の実施形態である測定装置の概略図。 論理ブロック群の概略図。 論理ブロック群の具体例を示す概略図。 論理ブロック群の具体例を示す概略図。 論理ブロック群の変形例を示す概略図。 第二の実施形態である測定装置の概略図。 論理ブロック群の概略図。 論理ブロック群の概略図。 論理ブロック群の概略図。 論理ブロック群の概略図。 論理ブロック群の概略図。 ２入力論理回路の概略図。 エラー判定を可能とする入力例を示す概略図。 ３入力論理回路の概略図。 エラー判定を可能とする入力例を示す概略図。 ２入力比較回路の概略図。 エラー判定を可能とする入力例を示す概略図。 半加算器の概略図。 エラー判定を可能とする入力例を示す概略図。 論理ブロック群の変形例を示す概略図。
まず、本発明の実施の形態の概要について説明する。
発明者は、ＳＥＬでもＳＥＦＩでもなく、書き換えで修復できるが、ＳＥＬのように電流の増加を伴うモードを見出して、そのメカニズムを明らかにした上でＭＣＢＩ（Multi-coupled Bipolar Interaction）と名づけた（非特許文献６参照）。
ＭＣＢＩは、１３０ｎｍプロセスのＳＲＡＭでは最大連続１２ビットに及ぶものであるが、ＷＬ方向に１直線にならぶものは約２５００件のＭＣＵのうち３ビット以上の場合はなく、理論的にもＭＣＢＩを考慮していないシミュレーションで下記の文献７に示したように、インターリーブの間隔をＷＬ方向に３ビット以上にし、ＥＣＣを設ければ、ＭＣＢＩは完全に対策できると予測できる。
文献７：E. Ibe, H. Kameyama, Y. Yahagi, K. Nishimoto, Y. Takahashi, 'Distinctive Asymmetry in Neutron-Induced Multiple Error Patterns of 0.13um process SRAM', RASEDA2004, Tsukuba, October 6 - 8, 2004, pp.19-23 (2004).
一方で、フリップフロップ（以下、ＦＦともいう）などに代表される論理デバイスは微細化が進むほどエラー耐性が劣化し、７０ｎｍプロセスではＳＲＡＭと同等になるとされている（下記の文献８参照）。
文献８：P. Shivakumar (University of Texas at Austin), M. Kistler, W Keckler.S, DougBurger, Lorenzo.A. , "Modeling the Effect of Technology Trends on the Soft Error Rate of Combinational Logic," Int'l Conf. on Dependable Systems and Networks, pp. 389-398 (2002).
論理デバイスにはメモリのＥＣＣのようにエラー対策が現存せず、また、ＤＭＲ、ＴＭＲ等の冗長系をシステム全てに採択することは、２倍、３倍のオーバーヘッドを強いることになるので、現実的ではない。
ＦＦについては、一つの論理ノードに二つの物理ノードを配置し、２ノードの状態が同時に変化しない限り、論理状態が変わらないデバイスＤＩＣＥが開発され、「ソフトエラーイミューン（不感）」とされているが、微細化がさらに４５〜３２ｎｍまで進むと、２つのノードが同時にエラーになる確率が高まり非対策ＦＦと同程度になることが警告されている（下記の文献９参照）。
文献９：N. Seifert, V. Zia, "Assessing the impact of scaling on the efficacy of spatial redundancy based mitigation schemes for terrestrial applications,," IEEE Workshop on Silicon Errors in Logic - System Effects 3, Austin Texas, April 3, 4 (2007).
ＭＣＢＩでは、同じｐ−ウェル内の近接する“ｈｉｇｈ”ノードが全てエラーになるので、こうした対策も無力化する。同じ論理ノードの２つの物理ノードの距離を離すか、別ウェルにすることも対策としてはあり得るが、面積ペナルテイや、回路の複雑化を招くので、最適な対策とは言えない。
また、サーバ、ルータ、車載ＭＣＵ（Micro Control Unit）など、メモリや各種のロジック回路を膨大な数搭載する電子システムでは、誤動作が安全性への脅威や大きな経済的損失につながるため、特に環境中性子線に起因する誤動作を要求水準以下に確保するように設計する必要がある。
ＳＲＡＭ、ＤＲＡＭなどのメモリについては、下記の文献１０に代表される国際的に認められた標準試験法があり、それに則って測定した値を用い、指定された計算方法によって計算すればデバイス単体のソフトエラー率ＳＥＲｉを求めることができる。
文献１０：JEDEC, J., "Measurement and Reporting of Alpha Particles and Terrestirial Cosmic Ray-Induced Soft Errors in Semiconductor Devices : JESD89A," JEDEC STANDARD, JEDEC Sold State Technology Association, No.89, pp. 1-85 (2006).
そして、このソフトエラー率ＳＥＲｉから、電子システムのメモリ起因のソフトエラー率ＳＳＥＲは、下記の（１）式より計算することができる。
Figure 0005198375
ここで、ＳＥＲｉはｉ種のメモリ１ビットのソフトエラー率、Ｎｉは電子システムの中で用いられているｉ種のメモリの総数、ρｉはｉ種のメモリの稼働率（使用されている割合）である。SERiはさらに入射粒子（中性子、イオンなど）の単位時間単位面積当たりの入射頻度（以下フラックスと称する）φとメモリデバイスのSEU断面積σSEU,i（単位フラックスに対するエラー発生確率。面積の次元を持つ）を用いて、
Figure 0005198375
のように表記される。σSEU,iは個々のメモリ回路固有のエラー耐性を示す値である。
一方、論理回路のエラーにおいて、フリップフロップなどの順序回路（メモリ要素を含む）はメモリ同様２次イオンのヒットによりそれ自身エラーを起こすが、メモリ要素を持たない組合せ論理回路で発生した環境中性子線起因のノイズは、フリップフロップにラッチ（取り込み）された時点でエラーになる。このモードをＳＥＴ（Single Event Transient)と呼ぶ。ＳＥＴ及びＦＦにラッチされたエラーは下記の（１）〜（３）の３種類の論理回路のマスク効果で最終的に電子システムの出力エラーとしては消滅するとされている。
（１）ロジックマスキング：例えば、ＡＮＤ回路の一方の入力に、本来ゼロであるべきところ“１”レベルのノイズが入っても、ＡＮＤ回路のもう一方の入力が“０”であれば、ＡＮＤの出力としてはもともとの期待値“０”になるので、ＡＮＤ回路に入ったノイズは消滅することになる。このように論理ゲート（ＡＮＤ、ＯＲ、ＮＯＲ、ＮＡＮＤ、ＸＯＲ等論理回路の単位構成回路）の論理状態によってノイズが消滅する効果をロジックマスキングと呼ぶ。
（２）タイミングマスキング：ＦＦをクロック信号に同期させて入力制御を行う場合、クロック信号の立ち上がり、立下りに合わせて、入力値をＦＦ内に取り込むが、取り込みのタイミングでノイズが入力端子に入らなければノイズはＦＦ内に取り込まれず、消滅することになる。この効果をタイミングマスキングと呼ぶ。
（３）エレクトリックマスキング：発生したノイズは回路伝播中に減衰する。論理状態が本来の状態に等しいレベルに減衰すれば、ノイズは実質的に消滅することになる。これをエレクトリックマスキングと呼ぶ。
この他に、クロック系にノイズが発生し、擬似クロック信号となったり、クロック信号の変形によってタイミングが変わり、ＦＦへの取り込みエラーとなったり、するケースも報告されている（下記の文献１１を参照）。
文献１１：Seifert, N., Shipley, P., Pant, M.D., Ambrose, V., and Gill, B., "Radiation-Induced Clock Jitter and Race," 2005 IEEE International Reliability Physics Symposium Proceedings, April 17-21, San Jose, April 17-21, 2005, Vol.43rd Annual, pp. 215-222 (2005).
以上のようなマスキング効果を全て勘案した上で、電子システムのエラー率を求めることがシステムの耐性設計上原則的に必要であるが、アプリケーションによって論理パスが変わったり、個々のゲートごとの稼働率が異なったりするため、このアプローチは極めて困難で、ＳＰＩＣＥなどの回路シミュレーションによってネットリストを利用して解析するアプローチもある（下記の文献１２を参照）が、膨大な計算時間がかかるうえ、わずかな回路変更でも最初から再評価する必要があり、現実的なソリューションとはいえない。
文献１２：Uemura, T., Tosaka, Y., and Satoh, S., "Neutron-induced Soft-Error Simulation Technology for Logic Circuits," SSDM2005, International Conference Center Kobe, Sep. 13-15, Vol.D9, No.3, pp. 942-943 (2005).
これに代わる簡易評価法として近年採用され始めているのは、以下のような手法である（下記の文献１３を参照）。
文献１３：Rivers, J.A., Bose, P., Kudva, P., Wellman, J.-D., Sanda, P.N., Cannon, E.H., Alves, L.C., "Phaser: Phased methodology for modeling the system-level effects of soft errors," IBM J. Res. Develop., Vol.52, No.3, pp. 293-306 (2008).
本発明ではフォールトとエラーを次のように定義して区別するものとする。
フォールト：回路の特定部位に発生した高エネルギー粒子の入射に起因して発生し、マスキング効果がなければエラーとなりうる十分な波高とパルス幅を持ったノイズ。
エラー：回路のブロックまたはデバイス全体の出力の少なくとも一部にフォールトが伝播して誤った値が発現すること。
（１）個別の論理ゲートのフォールト率ＦＲｉを求める。これはシミュレーション等により、実験的に求めることを想定している。
（２）個別の論理ゲートの電子システム全体で見たときのマスキング係数μｉを求める。これもシミュレーションまたは実験により求める。
（３）以上の総和をもって、電子システム全体のエラー率ＳＳＥＲを以下の（３）式で計算して求める。
Figure 0005198375
すなわち実際には電子システムで使用しているメモリ、論理ゲートをリストアップして、各デバイスについて上記の数値に関する表を作り、表計算ソフトなどを用いて総和を計算すればよい。マスキング係数μｉは単純には決定できず当初は経験的な値を用いるが、データの蓄積により精度を上げていくことになる。ＦＲｉについてもメモリのＳＥＲｉ同様、
Figure 0005198375
のように表記できる。σＳＥＴ，ｉは個々の論理回路固有のエラー耐性を示す値であり、この値を求めることが本発明の具体的な目的でもある。
しかしながら、この手法の最大の問題点は（１）の個別の論理ゲートのフォールト率ＦＲｉを求める部分にある。シミュレーションでは、それ自体数多くのトランジスタから構成される論理ゲートに対し３次元モデルを構築し、モンテカルロ計算を実行しなければフォールト率ＦＲｉをは求まらない。また、内部の論理状態をこのシミュレーションに反映させることも非常な困難を伴う。そこで、実験的手法であるが、個別の論理ゲートのフォールト率ＦＲｉを個別に評価する一般的な手法は現存しない。
なお、インバータのフォールト率を求める手法が下記の文献１４に開示されている。
文献１４：Benedetto, J., Eaton, P., Avery, K., Mavis, D., Gadlage, M., and Turflinger, T., "Heavy Ion Induced Digital Single-Event Transients in Deep Submicron Processes," 2004 Nuclear and Space Radiation Effects Conference, Atlanta, Georgia, July 20-24, No.E-5 (2004).
具体的には、インバータの直列チェーンを構成し、チェーン間にソフトエラー耐性が完全とされるＤＩＣＥと呼ばれるＦＦを配置し、クロックを動作させながら、中性子照射を行い、ＦＦのデータを監視して、エラーが発生したらそれをインバータのエラーとカウントしてエラー耐性値を求める手法である。
この手法はインバータに限定され、その他の論理ゲートの評価法は開示されていない。また、ＤＩＣＥなど、２重系のＦＦは、関連する二つのノードが同時にエラーとなると高耐性が損なわれるが、微細化によりこの傾向が顕著になりつつあることが上述の文献９に示されており、汎用性の高い手法とはいえない。
以上のような概要に基づき、本発明の実施形態を下記に示す。
図１は、本発明の第一の実施形態である測定装置１００の概略図である。図示するように、測定装置１００は、制御部１０１と、スイッチ制御部１０２と、入力設定部１０３と、クロック発生部１０４と、バッファ部１０５と、メモリ部１０６と、比較部１０７と、カウンタ部１０８と、を有し、図示していない高エネルギー粒子照射装置の照射領域１１０に測定対象となる論理ブロック群１２０を配置することによりこの論理ブロック群１２０のエラー率を計測することができるようにされている。なお、高エネルギー粒子照射装置で照射する高エネルギー粒子は、イオンでも中性子でも良い。
制御部１０１は、測定装置１００での処理の全体を制御する。例えば、後述するスイッチ制御部１０２での処理を制御し、後述する論理ブロック群１２０に含まれるスイッチの動作及び動作タイミングを制御する。
また、制御部１０１は、入力設定部１０３での処理を制御し、入力設定部１０３から後述する論理ブロック群１２０に含まれる論理ブロック及び順序回路に入力する情報（信号）を制御する。
さらに、制御部１０１は、クロック発生部１０４での処理を制御し、クロック発生部１０４から後述する論理ブロック群１２０に含まれる順序回路に入力するクロック信号を制御する。
また、制御部１０１は、論理ブロック群１２０全体のエラー数をカウンタ部１０８より取得し、また、論理ブロック群１２０の論理ブロックを迂回した際のエラー数をカウンタ部１０８より取得して、全体のエラー数から迂回した際のエラー数を減算して、論理ブロックのエラー数を算出することにより、論理ブロックに含まれる論理回路のエラー率を算出する。
スイッチ制御部１０２は、制御部１０１からの指示に応じて、後述する論理ブロック群１２０に含まれるスイッチを制御する。
入力設定部１０３は、制御部１０１からの指示に応じて、後述する論理ブロック群１２０に含まれる論理ブロック及び順序回路に入力する情報（信号）を制御する。
クロック発生部１０４は、制御部１０１からの指示に応じて、クロック発生部１０４から後述する論理ブロック群１２０に含まれる順序回路に入力するクロック信号を制御する。
バッファ部１０５は、後述する論理ブロック群１２０に含まれる順序回路から出力される値を格納する。
メモリ部１０６は、後述する論理ブロック群１２０に含まれる順序回路から、エラーが発生しない場合に出力される値を格納する。
比較部１０７は、バッファ部１０５に格納された値と、メモリ部１０６に記憶されている値と、を比較して、これらの値が異なる場合には、後述するカウンタ部１０８にエラーの発生を通知するとともに、エラーの発生及びエラーの発生位置（エラーを出力した順序回路）を特定する情報を制御部１０１に通知する。
なお、このようなエラーの発生の通知を受けた制御部１０７は、比較部１０７からのエラーの発生を示す情報（信号）を受けることにより、入力設定部１０３から後述する論理ブロック群１２０に含まれる順序回路に入力するセット信号又はリセット信号を制御して、エラーとなる値を出力した順序回路から出力される値を正規の値（エラーのない場合の値）に戻す処理を行う。
カウンタ部１０８は、比較部１０７からの通知に応じて、エラー数のカウントを行う。
図２は、論理ブロック群１２０の概略図である。図示するように、論理ブロック群１２０は、スイッチ１２１と、論理ブロック１２２と、順序回路１２３と、迂回路１２４と、の組を少なくとも一つ以上有する。なお、本実施形態では、スイッチ１２１と、論理ブロック１２２と、順序回路１２３と、迂回路１２４と、の組を段という。
スイッチ１２１は、特定の情報（信号）を論理ブロック１２２に入力するか、論理ブロック１２２を迂回して順序回路１２３に入力するかを、を切り替える。なお、スイッチ１２１の切り替えは、スイッチ制御部１０２で制御する。
論理ブロック１２２は、少なくとも一つ以上の論理回路を有する。
順序回路１２３は、スイッチ１２１の切り替えに応じて、論理ブロック１２２から出力された値、または、前段若しくは入力設定部１０３から出力された値、を記憶し、その出力値に対応する値をバッファ部１０５に出力する。
迂回路１２４は、スイッチ１２１の切り替えにより、論理ブロック１２２を迂回して、順序回路１２３の入力端子に情報（信号）を入力する。
以上のように構成される測定装置１００での処理について、以下、説明する。
測定対象となる論理ブロック群１２０を、照射領域１１０に配置する。
次に、制御部１０１は、スイッチ制御部１０２に、論理ブロック群１２０に含まれる全てのスイッチ１２１を論理ブロック１２２に情報（信号）が入力されるように切り替えさせる。
そして、制御部１０１は、高エネルギー粒子照射装置を制御して、論理ブロック群１２０に高エネルギー粒子を照射する。
次に、制御部１０１は、入力設定部１０３に、予め定められた情報（信号）を論理ブロック群１２０に入力させて、順序回路１２３の出力をバッファ部１０５に格納する。
このようにしてバッファ部１０５に格納された値については、比較部１０７が、メモリ部１０６に記憶されているエラーのない場合の出力の値（期待値）と入力設定部１０３に近い段から順に比較し、これらが一致しない場合には、比較部１０７は、カウンタ部１０８にエラー通知を行うほか、エラーとなった値を出力した順序回路を識別する情報とともに、エラー通知を制御部１０１に行う。
このようなエラー通知を受けたカウンタ部１０８は、エラー数Ｎを一つ増加させる。
また、このようなエラー通知を受けた制御部１０１は、入力設定部１０３に指示することで、入力設定部１０３が、エラーとなる値を出力した順序回路１２３の出力値を、エラーがない場合の出力値となるようにリセットする。
以上のような処理を、論理ブロック群１２０に含まれる全ての段について行った後、制御部１０１は、カウンタ部１０８で計数されたエラー数Ｎを取得し、カウンタ部１０８を「０」にリセットする。
次に、制御部１０１は、スイッチ制御部１０２に、論理ブロック群１２０に含まれる全てのスイッチ１２１を論理ブロック１２２に情報（信号）が入力されないよう（バイパスするよう）に指示する。
このような指示に応じて、スイッチ１２１は、情報（信号）の流れる経路を、迂回路１２４側に切り替える。
そして、制御部１０１は、高エネルギー粒子照射装置を制御して、論理ブロック群１２０に高エネルギー粒子を照射する。
次に、制御部１０１は、入力設定部１０３に、予め定められた情報（信号）を論理ブロック群１２０に入力させて、順序回路１２３の出力をバッファ部１０５に格納する。
このようにしてバッファ部１０５に格納された値については、比較部１０７が、メモリ部１０６に記憶されているエラーのない場合の出力の値（期待値）と入力設定部１０３に近い段から順に比較し、これらが一致しない場合には、比較部１０７は、カウンタ部１０８にエラー通知を行うほか、エラーとなった値を出力した順序回路を識別する情報とともに、エラー通知を制御部１０１に行う。
このようなエラー通知を受けたカウンタ部１０８は、エラー数Ｎ＊を一つ増加させる。
また、このようなエラー通知を受けた制御部１０１は、入力設定部１０３に指示することで、入力設定部１０３が、エラーとなる値を出力した順序回路１２３の出力値を、エラーがない場合の出力値となるようにリセットする。
以上のような処理を、論理ブロック群１２０に含まれる全ての段について行った後、制御部１０１は、カウンタ部１０８で計数されたエラー数Ｎ＊を取得し、カウンタ部１０８を「０」にリセットする。
そして、計測装置１００で計測されたエラー数Ｎについては、下記のような補正を行う。一つの論理ブロック１２２に含まれる論理回路の数をｎ個、論理回路１個当たりの遅延時間をτ０、順序回路１２３のウィンドウが開いている時間をω、クロック周期をτ、入射粒子によって発生するノイズの幅をｔとする。論理回路はより詳細にはＭＯＳトランジスイタのソース乃至はドレインに接続する配線が後続のＭＯＳトランジスタのゲートに接続され、全体として所望の論理状態を実現するよう個々のＭＯＳトランジスタの接続状態が決定される。トランジェントに発生したＳＥＴパルスの高さ、幅ｔが論理回路に内包されるゲートの論理状態を反転するのに十分であれば、後続の回路の論理状態は特別な保護回路が組み込まれていなければ反転するので順序回路１２３に直前までに記憶されていたデータも反転する。データが反転する平均的な確率ｐは、下記の（３）式のようにして計算できる。クロックの周期τがブロック全体としての遅延時間ｎτ0より大きく、ウィンドウが開いた時間からｎτ0を超えない時間エラーのカウントをする前提（そうでないと前段のブロックで発生したエラーを数えてしまう）で、ｔ＞τの時はｐ＝１、そうでない時は
Figure 0005198375
そして、実際に発生し、ウィンドウマスキングでマスクされたＳＥＴパルスを含めたエラーの総数ＮＴは、下記の（６）式で求められる。
Figure 0005198375
さらに、この論理ゲート１メガセルあたりのＳＥＴ断面積σＳＥＴが、
Figure 0005198375
のようにこの論理ゲート固有の特性値として求めることができる。
なお、Φは中性子のフルエンス（個／ｃｍ２）である。また、上記の値はさらに発生したパルスの幅や高さを考慮して補正する必要がある場合もあるが、発生するパルスの幅や高さの分布関数はデバイス固有なので、通常、補正の必要はない。
高エネルギー粒子が中性子の場合、用いる中性子のエネルギースペクトルによって、（準）単色中性子（Quasi-monoenergetic neutron）法、白色（Spallation neutron）法があるが、それぞれ上述の文献１０に記載された方法によって論理回路１セル当りの地上でのフォールト率ＦＲｉを求めることができる。フォールト率ＦＲｉから上述の（３）式によって、特定の電子装置、システムのエラー率ＳＥＲを求めることができる。
論理ブロック群１２０については、例えば、図３（論理ブロック群１２０ａの概略図）に示すような論理ブロック群１２０ａとして構成することができる。
図示するように、論理ブロック群１２０ａは、スイッチ１２１Ａ、１２０Ｂと、少なくとも一つ以上のインバータ１２５を有する論理ブロック１２２ａと、フリップフロップ１２６と、を有する。
スイッチ１２１Ａ、１２１Ｂは、スイッチ制御部１０２からの制御信号に応じて、論理ブロック１２２ａに情報（信号）を入力する経路と、論理ブロック１２２ａに情報（信号）を入力しないで迂回させる経路（迂回路１２４）と、を選択することができるようにしている。
論理ブロック１２２ａは、複数のインバータ１２５を直列に接続している。そして、最初（先頭）のインバータ１２５の入力が“１”とすれば、次のインバータ１２５の入力は“０”というようにインバータの入力は交互に“１”、“０”となる。
フリップフロップ１２６は、入力端子１２６ａと、第一出力端子１２６ｂと、第二出力端子１２６ｃと、クロック端子１２６ｄと、セット端子１２６ｅと、リセット端子１２６ｆと、を有する。
入力端子１２６ａは、フリップフロップ１２６の前に配置されている論理ブロック１２２ａに接続されており、第一出力端子１２６ｂは、フリップフロップ１２６の後に配置されている論理ブロック１２２ａに接続されており、第二出力端子１２６ｃは、バッファ部１０５に接続されている。
また、クロック端子１２６ｄは、クロック発生部１０４に接続されており、セット端子１２６ｅ及びリセット端子１２６ｆは、入力設定部１０３に接続されている。
以上のような論理ブロック群１２０ａでは、論理ブロック１２２ａに含まれるインバータ１２５の数を偶数とすれば、先頭のインバータ１２５への入力に応じて、フリップフロップ１２６の入力は全て“１”または“０”になり、論理ブロック１２２ａのどこかでエラーが発生すればクロック端子１２６ｄからクロック信号が入力した後に発生した論理ブロック１２２ａの直後のフリップフロップ１２６の値は逆転するのでエラーと判定できる。
そして、統計的に十分なエラー数が取得できれば、セット端子１２６ｅ又はリセット端子１２６ｆから所定の信号を入力してフリップフロップ１２６の値を正しい値に戻す。
次に、図４（論理ブロック群１２０の具体例を示す概略図）に示すように、スイッチ１２１Ａ、１２１Ｂを、全て論理ブロック１２２ａを迂回する方（迂回路１２４の方）に切り替えて、フリップフロップ１２６のみのエラー数を計測する。
最初の論理ブロック１２２ａとフリップフロップ１２６のエラーを両方含んだ値（エラー数）から、フリップフロップ１２６のみのエラー数を差し引けば、論理ブロック１２２ａのみのエラー数を得ることができ、これから、論理ブロック１２２ａのみのエラー率を算出することができる。これをインバータ１２５の総数で割れば、インバータ１２５の一セル当りのエラー率を求めることができる。
なお、クロックの周波数やパルス幅を変えることにより、エラー率の周波数依存性およびウィンドウマスキング係数を算出できる。
また、フリップフロップ間のインバータ個数をパラメータとして変えることによりエレクトリックマスキング効果を測定することができる。
さらに、クロック系にノイズが発生し、擬似クロックやクロックのタイミングのずれや、クロック信号の消滅などが発生した場合はそのクロック系からのノイズが入った後段は実際の電子装置やシステムではエラーになる場合があるが、本発明の場合、タイミングのずれや擬似クロックの入力があっても、各部位で保持しているデータは変化しないのでエラーとしてはカウントされない。
セット端子１２６ｅ又はリセット端子１２６ｆにノイズが入った場合は、エラーにカウントされるので、照射中はセット端子１２６ｅ及びリセット端子１２６ｆは、非活性（例えば、グラウンド又はフロート）状態にしておく必要がある。活性状態でのエラー率と比較すればセット端子１２６ｅ又はリセット端子１２６ｆで発生するエラー率の見積もりが可能である。実際の電子装置やシステムでは、セット端子１２６ｅ又はリセット端子１２６ｆＳの構成回路から本発明により別途解析できる。
このように本発明によれば、上述の文献１４のように、冗長化してソフトエラー耐性をきわめて高くしたフリップフロップを用いることなく、実際に電子回路やシステムで用いるフリップフロップのエラー率も併せて求めることができる。
また、高耐性フリップフロップは上述の文献９で指摘されているように半導体デバイスの微細化に伴い耐性が激減するため、本発明以上に有効な測定方法とはなり得ない。
以上に記載した実施形態においては、スイッチ１２１、論理ブロック１２２及び順序回路１２３からなる組を直列に接続しているが、例えば、図５（論理ブロック群１２０の変形例を示す概略図）に示すように、スイッチ１２１、論理ブロック１２２及び順序回路１２３からなる組を並列に接続するようにしてもよい。
図６は、本発明の第二の実施形態である測定装置２００の概略図である。図示するように、測定装置２００は、制御部２０１と、スイッチ制御部１０２と、入力設定部２０３と、クロック発生部１０４と、バッファ部１０５と、メモリ部１０６と、比較部１０７と、カウンタ部１０８と、を有し、図示していない高エネルギー粒子照射装置の照射領域１１０に測定対象となる論理ブロック群２２０を配置することによりこの論理ブロック群２２０のエラー率を計測することができるようにされている。
ここで、第二の実施形態である測定装置２００は、第一の実施形態と比較して、制御部２０１と、入力設定部２０３と、論理ブロック群２２０と、が異なるため、以下、これらに関連する事項について説明する。
本実施形態における制御部２０１は、第一の実施形態と同様の処理を行うほか、入力設定部２０３を介して、論理ブロック群２２０に含まれる論理回路の特定の端子に入力する値（信号）を制御する。
本実施形態における入力設定部２０３は、第一の実施形態と同様の処理を行うほか、制御部２０１からの指示に応じて、論理回路の特定の端子に特定の値（信号）を入力する処理を行う。
図７は、本実施形態における論理ブロック群２２０の概略図である。図示するように、論理ブロック群２２０は、スイッチ１２１と、論理ブロック２２２と、順序回路１２３と、の組を少なくとも一つ以上有し、第一の実施形態と比較して、論理ブロック２２２が異なっているため、以下、論理ブロック２２２に関連する事項について説明する。
本実施形態における論理ブロック２２２は、少なくとも一つ以上の論理回路を有し、本実施形態における論理回路は、複数の入力端子を有する。
本実施形態における論理回路は、複数の入力端子の内の一の端子を可変入力端子とし、他の端子を固定入力端子とする。
そして、固定入力端子には、入力設定部１０３を介して、予め定められた値（信号）が入力され、可変入力端子には、他の論理回路又はスイッチからの信号が入力される。
ここで、固定入力端子に入力される値（信号）は、可変入力端子に入力される値（信号）が変化した際に、出力端子から出力される値（信号）が変化するものとする。すなわち、上述したロジックマスキングを回避することのできる値（信号）が固定入力端子に入力される。
例えば、図８（論理ブロック群２２０ａの概略図）に示すように論理ブロック２２２ａが、ＮＡＮＤ回路２２７で構成されている場合には、ＮＡＮＤ回路２２７の一方の入力端子２２７ａを可変入力端子とし、他方の入力端子２２７ｂを固定入力端子として、可変入力端子への入力を“０”に保持し、固定入力端子への入力を“１”に固定すれば、直列接続したＮＡＮＤ回路２２７の出力は先頭のスイッチ１２１Ａから数えて奇数の位置にある出力は全て“１”、偶数の位置にある出力は全て“０”になるため、フリップフロップ１２６の入力の期待値はフリップフロップ１２６の前に配置されている論理ブロック２２２ａに含まれているＮＡＮＤ回路２２７の個数で確定する。
そして、論理ブロック２２２ａに含まれるＮＡＮＤ回路２２７ａでフォールトが発生すればそのＮＡＮＤ回路２２７ａ以降の出力は全て反転し、フリップフロップ１２６の入力値も反転するのでエラー判定が可能となる。
また、例えば、図９（論理ブロック群２２０ａの概略図）に示すように論理ブロック２２２ａが、ＡＮＤ回路２２８で構成されている場合には、ＡＮＤ回路２２８の一方の入力端子２２８ａを可変入力端子とし、他方の入力端子２２８ｂを固定入力端子として、可変入力端子には“１”を、固定入力端子には“１”を、入力することにより、ＡＮＤ回路２２８の出力は全て“１”となる。
そして、論理ブロック２２２ａに含まれるどれかのＡＮＤ回路２２８でフォールトが発生すれば、その論理ブロック２２２ａに含まれる後のＡＮＤ回路２２８の出力は全て“０”に反転するのでエラー判定が可能となる。
また、例えば、図１０（論理ブロック群２２０ａの概略図）に示すように論理ブロック２２２ａが、ＮＯＲ回路２２９で構成されている場合には、ＮＯＲ回路２２９の一方の入力端子２２９ａを可変入力端子とし、他方の入力端子２２９ｂを固定入力端子として、論理ブロック２２２ａの先頭の可変入力端子に“０”、固定入力端子に“０”を入力すれば、ＮＯＲ回路２２９の出力は“０”、“１”が交互に現れるので、ＮＡＮＤ回路の場合と同様にエラー判定が可能となる。
また、例えば、図１１（論理ブロック群２２０ａの概略図）に示すように論理ブロック２２２ａが、ＯＲ回路２３０で構成されている場合には、ＯＲ回路２３０の一方の入力端子２３０ａを可変入力端子とし、他方の入力端子２３０ｂを固定入力端子として、論理ブロック２２２ａの先頭の可変入力端子に“０”、固定入力端子に“０”を入力すれば、ＯＲ回路２３０の出力は全て“０”となり、どこかでフォールトが発生すればそのＯＲ回路２３０以降の同じ論理ブロック２２２ａ内のＯＲ回路２３０の出力は全て“１“となるのでエラー判定が可能となる。その他ＸＯＲ回路などでも同様の手法でエラー判定が可能である。
図１２（２入力論理回路の概略図）に示すような２入力論理回路においては、エラー判定を可能とする可変入力端子への入力、固定入力端子への入力、の組合せの例を図１３（エラー判定を可能とする入力例を示す概略図）に示す。
ここで、２入力論理回路のＡが可変入力端子への入力例であり、Ｂが固定入力端子への入力例であり、Ｃが出力端子からの出力例である。なお、図１３では、Ｃ（出力端子）の「正」の欄がエラーのない場合の出力例であり、「誤」の欄がエラーのある場合の出力例である。
また、図１４（３入力論理回路の概略図）に示すような３入力論理回路においては、エラー判定を可能とする可変入力端子への入力、固定入力端子への入力、の組合せの例を図１５（エラー判定を可能とする入力例を示す概略図）に示す。
ここで、３入力論理回路のＡが可変入力端子への入力例であり、Ｂ及びＣが固定入力端子への入力例であり、Ｄが出力端子からの出力例である。なお、図１５では、Ｄ（出力端子）の「正」の欄がエラーのない場合の出力例であり、「誤」の欄がエラーのある場合の出力例である。
なお、図１３及び図１５の表に示した以外に、固定入力端子への入力は論理ブロック２２２に含まれる論理回路の数に応じて“１”、“０”を交互に変えてもエラー判定可能な可変入力端子への入力と固定入力端子への入力の組合せを容易に与えることが可能である。
また、本実施形態における論理ブロック２２２には、さらに複雑な組合せ回路を用いることも可能である。
例えば、図１６（２入力比較回路２３１の概略図）に示すような２入力比較回路２３１により論理ブロック２２２を構成することも可能である。
ここで、２入力比較回路２３１は、入力Ａ及び入力Ｂの値を比較しＡ＞Ｂの場合には、出力Ｘ、Ｙ、Ｚをそれぞれ(Ｘ，Ｙ，Ｚ)＝（１，０，０）となるように出力し、入力Ａ＝入力Ｂの場合（Ｘ，Ｙ，Ｚ）＝（０，１，０）となるように出力し、入力Ａ＜入力Ｂの場合（Ｘ，Ｙ，Ｚ）＝（０，０，１）となるように出力する回路である。
直列の２入力比較回路は可変入力端子への入力、固定入力端子への入力に従って接続部２３２で、図１７（エラー判定を可能とする入力例を示す概略図）の表に示すように入力端子Ａ，Ｂを出力端子Ｘ，Ｙ，Ｚおよび固定値端子Ｄとの接続の仕方を変える。
例えば、Ａ＝Ｂ＝１の場合、Ｙ端子を可変入力Ａとすれば、フォールトがあった場合に同一の論理ブロック２２２内のフォールトのあった２入力比較回路２３１以降の出力はＹ端子について“０”になるため、エラー判定を行うことができる。
但し、この手法はＹ端子にフォールトが発生した場合のみに対応しており、Ｘ，Ｙ，Ｚ全ての端子について同様な測定を行い、全てを足し合わせれば２入力比較回路２３１のエラー率を求めることができる。
また、例えば、図１８（半加算器２３３の概略図）に示すような半加算器２３３により論理ブロック２２２を構成することも可能である。
半加算器２３３では、入力Ａ及び入力Ｂが（Ａ，Ｂ）＝（０，０）のとき、出力Ｓ及び出力Ｃが（Ｓ，Ｃ）＝（０，０）となり、（Ａ，Ｂ）＝（０，１）のとき、（Ｓ，Ｃ）＝（０，１）となり、（Ａ，Ｂ）＝（１，０）のとき、（Ｓ，Ｃ）＝（１，０）となり、（Ａ，Ｂ）＝（１，１）のとき、（Ｓ，Ｃ）＝（１，１）となる。
この場合も、図１９（エラー判定を可能とする入力例を示す概略図）に示す表の例に従って、可変入力端子への入力Ａ、Ｂ、固定入力端子Ｄへの入力Ｄを設定することで、出力端子Ｓ及び出力端子Ｃの両端子についてエラー率を測定し、両者を足し合わせることで、エラー率を算出することができる。
以上に記載した実施形態においては、スイッチ１２１、論理ブロック２２２及び順序回路１２３からなる組を直列に接続しているが、例えば、図２０（論理ブロック群２２０の変形例を示す概略図）に示すように、スイッチ１２１、論理ブロック２２２及び順序回路１２３からなる組を並列に接続するようにしてもよい。
本実施形態の測定装置１００、２００は、例えば、ＡＳＩＣ（Application Specific Integrated Circuits）、ＦＰＧＡ（Field Programmable Gate Array）等の集積ロジックＩＣによりハード的に実現されるものでもよいし、あるいは、ＤＳＰ（Digital Signal Processor）等によりソフトウェア的に実現されるものでもよい。あるいは、コンピュータシステム上にソフトウェア的に実現されるものであってもよい。
以上、本発明を実施形態に基づき具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１００、２００ 測定装置
１０１、２０１ 制御部
１０２ スイッチ制御部
１０３、２０３ 入力設定部
１０４ クロック発生部
１０５ バッファ部
１０６ メモリ部
１０７ 比較部
１０８ カウンタ部
１０９ 照射領域
１２０、２２０ 論理ブロック群

Claims (13)

  1. 少なくとも一つの論理回路を有する論理ブロックと、当該論理ブロックの出力を入力する順序回路と、前記論理ブロックを迂回する迂回路と、前記論理ブロックに入力する経路及び前記迂回路の切り替えを行うスイッチと、の組を少なくとも一つ以上有する論理ブロック群と、
    前記論理ブロックに入力する経路に前記スイッチを切り替えて、前記論理ブロック群に高エネルギー粒子を入射した際の前記論理ブロックのエラー数から、前記迂回路に前記スイッチを切り替えて、前記論理ブロック群に高エネルギー粒子を入射した際の前記論理ブロックのエラー数を差し引くことにより算出されたエラー数より、前記論理回路のエラー率を算出する制御部と、
    を備えることを特徴とする測定装置。
  2. 請求項１に記載の測定装置であって、
    前記論理ブロック群にエラーが生じていない場合の前記順序回路からの期待値を格納するメモリ部と、
    前記順序回路からの出力値を、前記期待値と比較することによりエラーの有無を判定する比較部と、
    前記比較部でエラーと判定された数をカウントするカウンタ部と、
    を備えること、
    を特徴とする測定装置。
  3. 請求項１又は２に記載の測定装置であって、
    前記論理ブロックは、同じ論理回路を直列に接続したものであること、
    を特徴とする測定装置。
  4. 請求項３に記載の測定装置であって、
    前記論理回路は、可変入力端子と、固定入力端子と、を備え、
    前記制御部は、前記固定入力端子には、可変入力端子への入力が変化した際に、前記論理回路の出力が変化するような値を入力すること、
    を特徴とする測定装置。
  5. 請求項１から４の何れか一項に記載の測定装置であって、
    前記論理ブロック群は、前記組が直列に接続されていること、
    を特徴とする測定装置。
  6. 請求項１から４の何れか一項に記載の測定装置であって、
    前記論理ブロック群は、前記組が並列に接続されていること、
    を特徴とする測定装置。
  7. 請求項１から６の何れか一項に記載の測定装置であって、
    前記順序回路がフリップフロップであること、
    を特徴とする測定装置。
  8. 請求項１から７の何れか一項に記載の測定装置であって、
    前記論理回路が、ＡＮＤ回路であること、
    を特徴とする測定装置。
  9. 請求項１から７の何れか一項に記載の測定装置であって、
    前記論理回路が、ＮＡＮＤ回路であること、
    を特徴とする測定装置。
  10. 請求項１から７の何れか一項に記載の測定装置であって、
    前記論理回路が、ＯＲ回路であること、
    を特徴とする測定装置。
  11. 請求項１から７の何れか一項に記載の測定装置であって、
    前記論理回路が、ＮＯＲ回路であること、
    を特徴とする測定装置。
  12. 請求項１から７の何れか一項に記載の測定装置であって、
    前記論理回路が、ＸＯＲ回路であること、
    を特徴とする測定装置。
  13. 少なくとも一つの論理回路を有する論理ブロックと、当該論理ブロックの出力を入力する順序回路と、前記論理ブロックを迂回する迂回路と、前記論理ブロックに入力する経路及び前記迂回路の切り替えを行うスイッチと、の組を少なくとも一つ以上有する論理ブロック群と、制御部と、を備える測定装置が行う測定方法であって、
    前記制御部が、前記論理ブロックに入力する経路に前記スイッチを切り替えて、前記論理ブロック群に高エネルギー粒子を入射した際の前記論理ブロックのエラー数を取得する過程と、
    前記制御部が、前記迂回路に前記スイッチを切り替えて、前記論理ブロック群に高エネルギー粒子を入射した際の前記論理ブロックのエラー数を取得する過程と、
    前記制御部が、前記論理ブロックに入力する経路に前記スイッチを切り替えて、前記論理ブロック群に高エネルギー粒子を入射した際の前記論理ブロックのエラー数から、前記迂回路に前記スイッチを切り替えて、前記論理ブロック群に高エネルギー粒子を入射した際の前記論理ブロックのエラー数を差し引くことにより算出されたエラー数より、前記論理回路のエラー率を算出する過程と、
    を備えることを特徴とする測定方法。
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