JP4594989B2 - 試験装置、及び試験方法 - Google Patents

Description

本発明は、半導体メモリ等の被試験メモリを試験する試験装置及び試験方法に関する。特に、本発明は被試験メモリの書込み試験を行う試験装置に関する。本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号１１／２９８，５６２ 出願日 ２００５年１２月９日

従来、半導体メモリとしてフラッシュメモリ等が知られている。半導体メモリは、様々な用途に用いることができるが、用途に応じたデータ書込み時間を有している必要がある。ここで、データ書込み時間とは、半導体メモリに所定のデータを書き込んだ場合に、当該データの書込みが終了するまでの時間を指す。

例えば、半導体メモリをデジタルビデオカメラの画像データの格納に用いる場合を説明する。動画撮影において、ＶＧＡ画像（約３１万画素）相当のデータを転送する場合、そのデータ量は、１フレーム当たり約５Ｍｂとなる。当該データを圧縮することにより、１フレーム当たりのデータ量は、例えば２４２Ｋｂとなる。

動画のフレーム数を、毎秒３０フレームとすると、１フレーム当たりの転送時間は約３３ｍｓとなる。しかし、データ転送時間は、ベリファイ動作等の時間を含むので、データの書込みに全ての時間を用いることはできない。例えば、各フレームの転送時間のうち、８ｍｓがデータの書込み時間に割り当てられる。つまり、上記の例では、８ｍｓ当たり２４２Ｋｂのデータを、半導体メモリに書き込める必要がある。

半導体メモリの１ページ当たりの記憶容量が２ＫＢとすると、１フレームのデータを格納するためには、１５ページ必要となる。このため、上記の例では、半導体メモリは、１５ページを８ｍｓで書き込めることが要求される。

半導体メモリ等の被試験メモリを試験する項目として、上記のようなデータの書込み時間を計測する試験が知られている。当該試験では、被試験メモリの各ページに所定のデータを書込み、ページ毎に書込み時間を測定する。

従来の試験装置は、１ページ当たりの書込み時間が、試験スペックとして規定されている。上述した例のように、１５ページを８ｍｓで書き込めることが要求される半導体メモリに対しては、８ｍｓ／１５＝５３０μｓを、１ページ当たりの書込み時間として規定している。

そして、それぞれのページにおける書込み時間が、当該規定値より大きい場合、当該ページを含むブロックは不良ブロックと判定している。当該ブロックは、データの書込み単位であり、本例では例えば１５ページを１ブロックとする。

当該不良ブロックに対しては、実装時にデータの書込みが禁止される。また、不良ブロックが一定数以上存在する被試験メモリは不良品として判別される。このような試験により、実装時に要求されるスペックを満たす半導体メモリを選別している。現在、関連する特許文献等は認識していないので、その記載を省略する。

しかし、実装時に要求されるスペックは、例えば１５ページを８ｍｓで書き込めることを要求しているのに対し、従来の試験においては、各ページを５３０μｓで書き込めることを要求している。ブロック単位で見れば、従来の試験における規定値は、実装時に要求されるスペックと同様である。

しかし、半導体メモリの各ページの書込み時間が一定とならず、ページによってばらつきが生じる。このため、従来の試験で要求する規定値は、実装時に要求されるスペックより厳しい条件となってしまう。つまり、従来の試験では、ブロックに含まれる全てのページの書込み時間が、例えば５３０μｓ以下であることを要求するのに対し、実装時に要求されるスペックは、ブロックに含まれるページの平均書込み時間が５３０μｓ以下である。

すなわち、従来の試験においては、実装時において本来問題のない半導体メモリを不良品として除外している。このため、半導体メモリの製造歩留まりを劣化させている。

このため本発明の一つの側面においては、上述した課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験メモリを試験する試験装置であって、被試験メモリの各ページに、予め定められたテストデータをそれぞれ書き込み、被試験メモリを試験する書込部と、被試験メモリの試験結果を格納するフェイルメモリユニットとを備え、フェイルメモリユニットは、テストデータの書込みに要した書込時間を、それぞれのページ毎に測定する書込時間測定部と、書込時間を、予め定められた複数のページに渡って積算する積算部と、積算部が積算した値と、予め定められた期待値とを比較し、被試験メモリの良否を判定する判定部とを備える試験装置を提供する。

積算部は、予め定められたページ数を有するページ群毎に、書込時間を積算し、判定部は、ページ群毎の書込時間の積算値に基づいて、それぞれのページ群の良否を判定してよい。フェイルメモリユニットは、それぞれのページ群に対する判定結果を、それぞれのページ群に対応付けて格納するフェイルメモリを更に有してよい。

フェイルメモリユニットは、書込時間測定部が測定した、それぞれのページに対する書込時間から、予め定められた平均スペック値をそれぞれ減算した差分値を、積算部に入力する減算部を更に有し、判定部は、差分値の積算値が零より小さいか否かに基づいて、それぞれのページ群の良否を判定してよい。

判定部は、それぞれのページ群に対する書込時間の積算値が、予め定められた積算期待値より大きいか否かを、ページ群毎に判定する第１判定器と、それぞれのページ群に含まれるそれぞれのページに対する書込時間が、予め定められた絶対スペック値より大きいか否かを、ページ毎に判定する第２判定器とを有してよい。

判定部は、それぞれのページ群に対して、書込時間の積算値が積算期待値より小さく、且つ当該ページ群に含まれる全てのページの書込時間が、絶対スペック値より小さい場合に、当該ページ群を良ブロックと判定する第３判定器を更に有してよい。

フェイルメモリユニットは、積算期待値を予め格納し、第１判定器に供給する積算期待値レジスタと、絶対スペック値を予め格納し、第２判定器に供給する絶対スペック値レジスタとを更に有してよい。

フェイルメモリユニットは、第２判定器において、いずれかのページの書込時間が絶対スペック値より大きいと判定された場合に、積算部において当該ページの書込時間を除外して積算させ、且つ当該ページ群における最終ページのページ数を１ページ増加させるページ群制御部を更に有してよい。

フェイルメモリユニットは、それぞれのページに対して、属するページ群の積算値が積算期待値以下であり、且つ書込時間が絶対スペック値以下であると判定された場合に、当該ページを良ページと判定する第３判定器と、それぞれのページに対する判定結果を、ページに対応付けて格納するフェイルメモリとを更に有してよい。

フェイルメモリユニットは、予め定められたページ数を格納するページ数レジスタと、書込部のテストデータの書込周期と略同期したイネーブル信号のパルス数を計数するカウンタと、カウンタにおける計数値が、ページ数レジスタが格納したページ数と一致した場合に、積算部における積算値及びカウンタにおける計数値をリセットするリセット部とを更に有し、ページ群制御部は、第２判定器において、いずれかのページの書込時間が絶対スペック値より大きいと判定された場合に、カウンタの計数をイネーブル信号の１パルス分停止させ、且つ積算部に当該ページの書込時間の積算を禁止させてよい。

フェイルメモリユニットは、並列に設けられた第１の積算部及び第２の積算部を有し、第１の積算部が書込時間を積算する第１のページ群と、第２の積算部が書込時間を積算する第２のページ群とは、一部のページが重複してよい。判定部は、第１の積算部が積算した値と、第２の積算部が積算した値とのいずれもが、期待値より小さい場合に、被試験メモリを良品と判定してよい。

本発明の第２の形態においては、被試験メモリを試験する試験方法であって、被試験メモリの各ページに、予め定められたテストデータをそれぞれ書き込み、被試験メモリを試験する書込段階と、被試験メモリの試験結果を格納する格納段階とを備え、格納段階は、テストデータの書込みに要した書込時間を、それぞれのページ毎に測定する書込時間測定段階と、書込時間を、予め定められた複数のページに渡って積算する積算段階と、積算段階において積算した値と、予め定められた期待値とを比較し、被試験メモリの良否を判定する判定段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 フェイルメモリユニット３０の構成の一例を示す図である。 図２において説明したフェイルメモリユニット３０の動作の一例を示す図である。 従来の試験装置による試験結果と、図１から図３において説明した試験装置１００による試験結果の一例を示す図である。図４（ａ）は、従来の試験装置による試験結果を示し、図４（ｂ）は、図１から図３において説明した試験装置１００による試験結果を示す。 フェイルメモリユニット３０の構成の他の例を示す図である。 図５において説明したフェイルメモリユニット３０の動作の一例を示す図である。 フェイルメモリユニット３０の構成の他の例を示す図である。 図７において説明したフェイルメモリユニット３０の動作の一例を示す図である。 フェイルメモリユニット３０の構成の他の例を示す図である。 図９において説明したフェイルメモリユニット３０の動作の一例を示す図である。 フェイルメモリユニット３０の構成の他の例を示す図である。 図１１に示したフェイルメモリユニット３０の動作の一例を示す図である。

符号の説明

１０・・・パターン発生部、１２・・・波形制御部、１４・・・タイミング発生部、１６・・・比較部、１８・・・ピンエレクトロニクス部、２０・・・ドライバ、２２・・・コンパレータ、３０・・・フェイルメモリユニット、３２・・・書込時間測定部、３４・・・積算部、３６・・・積算期待値レジスタ、３８・・・判定部、４０・・・フェイルメモリ、４２・・・バッドブロックカウンタ、４４・・・平均スペックレジスタ、４６・・・減算部、４８・・・第２判定器、５０・・・第１判定器、５２・・・絶対スペック値レジスタ、５４・・・第３判定器、５６・・・論理積回路、５８・・・カウンタ、６０・・・比較器、６２・・・ページ数レジスタ、６４・・・比較器、６５、６６・・・論理和回路、７０・・・ページ群制御部、１００・・試験装置、２００・・・被試験メモリ

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体メモリ等の被試験メモリ２００を試験する装置であって、パターン発生部１０、波形制御部１２、タイミング発生部１４、比較部１６、ピンエレクトロニクス部１８、及びフェイルメモリユニット３０を備える。

パターン発生部１０は、例えば使用者が設定するプログラムに応じて、被試験メモリ２００を試験する試験パターンを生成する。当該試験パターンに基づいて、被試験メモリ２００に入力する信号等が生成される。

波形制御部１２は、パターン発生部１０から与えられる試験パターンに基づいて、被試験メモリ２００に入力する試験信号を生成する。例えば、波形制御部１２は、与えられるタイミングクロックに同期して、試験パターンに応じた電圧レベルを示す試験信号を生成する。タイミング発生部１４は、波形制御部１２に入力するタイミングクロックを生成する。

ピンエレクトロニクス部１８は、被試験メモリ２００との間で信号の授受を行う。ピンエレクトロニクス部１８は、ドライバ２０及びコンパレータ２２を有する。ドライバ２０は、波形制御部１２が生成した試験信号を被試験メモリ２００に入力する。例えば、被試験メモリ２００のデータ書き込み時間を測定する場合、パターン発生部１０、波形制御部１２、及びドライバ２０は、被試験メモリ２００の各ページに、予め定められたテストデータをそれぞれ書き込み、被試験メモリを試験する書込部として機能する。また、コンパレータ２２は、被試験メモリ２００が出力する信号を受け取る。

比較部１６は、被試験メモリ２００の出力信号の信号レベルが、予め設定される参照電圧レベルより大きいか否かにより、出力信号を２値の信号に変換する。比較部１６は、出力信号の信号レベルと、参照電圧レベルとの比較を、タイミング発生部１４から与えられるタイミング信号に応じて行う。また、比較部１６は、２値の信号に変換した出力信号と、与えられる期待値信号とを比較してよい。

例えば、被試験メモリ２００のデータ書き込み時間を測定する場合、比較部１６は、被試験メモリ２００のｒｅａｄｙ／ｂｕｓｙ信号（以下、ＲＹ／ＢＹ信号と称する）を出力信号として受け取り、ＲＹ／ＢＹ信号が所定の期待値を示すか否かを検出する。ＲＹ／ＢＹ信号は、入力データの書き込み処理中に第１の論理値を示し、当該入力データの書き込みが終了し、次の入力データの書き込みが可能となった場合に第２の論理値を示す信号である。

被試験メモリ２００の各ページに対して入力データの書き込みを開始してから、ＲＹ／ＢＹ信号が第２の論理値を示すまでの時間を計測することにより、被試験メモリ２００の各ページのデータ書き込み時間を測定することができる。例えば、当該測定は、フェイルメモリユニット３０が行ってよい。フェイルメモリユニット３０は、被試験メモリ２００の試験結果を格納する。例えば、フェイルメモリユニット３０は、上述したページ毎のデータ書き込み時間を格納する。

図２は、フェイルメモリユニット３０の構成の一例を示す図である。フェイルメモリユニット３０は、被試験メモリ２００の各ページに、予め定められたテストデータを書き込んだ場合に、当該テストデータの書込みに要した時間を測定し、格納する。本例におけるフェイルメモリユニット３０は、書込時間測定部３２、積算部３４、積算期待値レジスタ３６、判定部３８、フェイルメモリ４０、及びバッドブロックカウンタ４２を有する。

書込時間測定部３２は、テストデータの書込みに要した書込時間を、それぞれのページ毎に測定する。書込時間測定部３２は、比較部１６における比較結果に基づいて、当該書込時間を測定してよい。例えば、書込時間測定部３２は、パターン発生部１０から、当該テストデータの書き込みを開始した旨の通知を受け取り、当該通知を受け取ってから、ＲＹ／ＢＹ信号が第２の論理値を示すまでの期間を測定してよい。当該測定は、例えば当該期間の間、試験装置１００のシステムクロック等を計数することにより行ってよい。

積算部３４は、書込時間測定部３２が測定した書込時間を、予め定められた複数のページに渡って積算する。例えば、積算部３４は、予め定められたページ数を有するページ群毎に、書込時間を積算してよい。当該ページ群は、被試験メモリ２００に対して予め設定されるページブロックであってよい。各ページブロックに含まれるページ数は、被試験メモリ２００の実装時に要求される仕様に応じて定められてよい。

積算部３４には、パターン発生部１０から、イネーブル信号及びリセット信号が与えられる。当該イネーブル信号は、積算部３４に、書込時間の積算を許可するか又は禁止するかを制御する信号であり、リセット信号は、積算部３４における書込時間の積算値を初期化する信号である。例えば、パターン発生部１０は、書込時間を測定する試験を行う場合に、積算部３４に書込時間の積算を許可してよい。また、パターン発生部１０は、ページ群の書込時間を積算する毎に、積算部３４における積算値を初期化する。

判定部３８は、積算部３４が積算した値と、予め定められた期待値とを比較し、被試験メモリ２００の良否を判定する。例えば、判定部３８は、ページ群毎の書込時間の積算値に基づいて、それぞれのページ群の良否を判定してよい。この場合、積算期待値レジスタ３６は、ページ群毎の積算期待値を格納する。また、判定部３８は、積算部３４が積算した書込時間が、積算期待値より大きい場合に、当該ページ群を不良と判定してよい。

判定部３８には、パターン発生部１０から、イネーブル信号が与えられる。当該イネーブル信号は、判定部３８に、ページ群の良否を判定させるか否かを制御する信号である。例えば、パターン発生部１０は、積算部３４が予め定められたページ数の書込時間を積算した場合に、判定部３８に、当該積算値と積算期待値とを比較させてよい。

フェイルメモリ４０は、それぞれのページ群に対する判定結果を、それぞれのページ群に対応付けて格納する。例えば、フェイルメモリ４０の各アドレスは、被試験メモリ２００各ページ群に対応しており、フェイルメモリ４０は、各判定結果を対応するアドレスに格納する。フェイルメモリ４０がいずれのアドレスに判定結果を格納するかは、例えばパターン発生部１０が制御してよい。フェイルメモリ４０が格納した判定結果は、対応するページ群のマスクデータとして用いられてよい。例えば、当該判定結果を用いて、被試験メモリ２００の実使用時において、不良ページ群の使用を禁止してよい。また、被試験メモリ２００の試験時において、不良ページ群の試験を省略してもよい。

バッドブロックカウンタ４２は、判定部３８が不良と判定したページ群の数を計数する。当該計数値が予め定められた一定値より大きくなった場合、バッドブロックカウンタ４２は、パターン発生部１０に対してその旨を通知する。パターン発生部１０は、当該通知を受け取った場合、当該被試験メモリ２００に対する試験を停止する。

このような構成により、被試験メモリ２００の実使用時に要求されるスペックに適合した試験を行うことができる。このため、従来の試験装置に比べ、被試験メモリ２００の歩留まりを向上させることができる。

図３は、図２において説明したフェイルメモリユニット３０の動作の一例を示す図である。図３における各ページの波形は、当該ページにテストデータを書き込んだ場合の、ＲＹ／ＢＹ信号の波形の一例である。本例において、ＲＹ／ＢＹ信号は、テストデータの書き込み処理中にＬ論理を示し、テストデータの書き込みが終了し、次のテストデータの書き込みが可能となった場合にＨ論理を示す。

また本例において、各ページ群（ページブロック）は、それぞれＮページを有する。また本例において、一つのページ群に対する積算期待値をＮ×６００μｓとする。この場合、従来の試験装置においては、全ページのデータ書込時間が６００μｓ以下である場合に、当該ページ群を良品と判定する。図３に示した例においては、ページ１及びページ２のデータ書込時間が６００μｓより大きいので、従来の試験装置では、当該ページ群が不良と判定される。

これに対し、図２において説明したフェイルメモリユニット３０は、それぞれのページ群に含まれるページのデータ書込時間を積算し、積算値と積算期待値Ｎ×６００μｓとを比較する。このため、データ書込時間が、積算期待値の１ページ当たりの平均値（本例では６００μｓ）より大きいページを含むページ群であっても、ページ群全体でのデータ書込時間が積算期待値より小さければ、当該ページ群を良品と判定される。

図４は、従来の試験装置による試験結果と、図１から図３において説明した試験装置１００による試験結果の一例を示す図である。図４（ａ）は、従来の試験装置による試験結果を示し、図４（ｂ）は、図１から図３において説明した試験装置１００による試験結果を示す。また、図４において横軸は、各ページのデータ書込時間を示し、縦軸は、各データ書込時間に対応するページ数を示す。

図４（ａ）に示すように、従来の試験装置は、全てのページの書込時間が、ページ群全体での書込時間の期待値をページ数で除算した値、例えば６００μｓ以下であることが要求される。このため、ページ群全体では、実使用時に要求される書込時間を満たす場合であっても、不良と判定される場合があった。

これに対し、図４（ｂ）に示すように、試験装置１００は、ページ群に含まれるページの書込時間の平均値と、ページ群全体での書込時間の期待値をページ数で除算した値とを比較することになる。このため、試験装置１００は、ページ群全体で、実使用時に要求される書込時間を満たす半導体メモリを、精度よく選別することができる。

図５は、フェイルメモリユニット３０の構成の他の例を示す図である。本例におけるフェイルメモリユニット３０は、図２に示したフェイルメモリユニット３０の構成に加え、平均スペックレジスタ４４及び減算部４６を更に備える。他の構成要素については、図２において同一の符号を付した構成要素と略同一の機能を有する。

平均スペックレジスタ４４は、予め定められた平均スペック値を格納する。当該平均スペック値は、ページ群の書込積算時間に対して予め定められた期待値を、ページ群に含まれるページ数で除算した値である。

減算部４６は、書込時間測定部３２が測定したそれぞれのページに対する書込時間から、当該平均スペック値をそれぞれ減算した差分値を算出し、積算部３４に入力する。例えば、あるページのデータ書込時間が５８０μｓであり、平均スペック値が６００μｓである場合、減算部４６は、当該ページの書込時間の差分値として、−２０μｓを積算部３４に入力する。

また、本例において、積算期待値レジスタ３６は、積算期待値として０μｓを格納する。即ち、判定部３８は、積算部３４が算出する、当該差分値の積算値が零より小さいか否かに基づいて、それぞれのページ群の良否を判定する。

本例におけるフェイルメモリユニット３０によれば、積算部３４に入力される値を小さくすることができる。つまり、積算部３４において演算する値のビット数を低減することができる。このため、積算部３４等の回路規模を低減することができる。

図６は、図５において説明したフェイルメモリユニット３０の動作の一例を示す図である。前述したように、フェイルメモリユニット３０は、各ページのデータ書込時間から平均スペック値を減算して積算する。このため、積算部３４に入力されるデータ（差分値）のビット数、積算部３４が出力するデータ（積算値）のビット数を低減することができる。

図７は、フェイルメモリユニット３０の構成の他の例を示す図である。本例におけるフェイルメモリユニット３０は、図５に示したフェイルメモリユニット３０の構成に加え、絶対スペック値レジスタ５２を更に備える。また、本例における判定部３８は、第１判定器５０、第２判定器４８、及び第３判定器５４を有する。他の構成要素については、図５において同一の符号を付した構成要素と略同一の機能を有する。

絶対スペック値レジスタ５２は、予め定められた絶対スペック値を格納する。当該絶対スペック値レジスタ５２は、平均スペック値より大きい絶対スペック値を格納する。データフラッシュメモリ等の半導体メモリでは、上述したようにページ群での書込時間の積算値が問題とされるので、１ページ当たりの書込時間は、通常であれば必要ない。しかし、デバイスの設計上、明らかに異常に大きい書込時間を必要とするページが存在することは、問題である。係るページは、何らかの構造上の不良を有する可能性があるからである。

このため、本例におけるフェイルメモリユニット３０は、構造上の不良により異常に大きい書込時間を要するページを選別するべく、絶対スペック値を用いて各ページの異常を検出する。第２判定器４８は、書込時間測定部３２が測定した各ページのデータ書込時間が、絶対スペック値レジスタ５２が格納した絶対スペック値より大きいが否かにより、各ページの良否を判定する。

また、第１判定器５０は、各ページ群に対するデータ書込時間の積算値が、予め定められた積算期待値より大きいか否かを、ページ群毎に判定する。そして、第３判定器５４は、それぞれのページ群に対して、データ書込時間の積算値が積算期待値より小さく、且つ当該ページ群に含まれる全てのページのデータ書込時間が、絶対スペック値より小さい場合に、当該ページ群を良ブロックと判定する。また、第３判定器５４は、それぞれのページ群について、データ書込時間の積算値が積算期待値より大きいか、又は当該ページ群に含まれるいずれかのページのデータ書込時間が、絶対スペック値より大きい場合に、当該ページ群を不良ブロックと判定する。

図８は、図７において説明したフェイルメモリユニット３０の動作の一例を示す図である。図８において、第１判定は、第１判定器５０における各ページ群に対する判定結果を示し、第２判定は、第２判定器４８における各ページに対する判定結果を示す。

本例では、被試験メモリ２００が３つのページブロックを有し、各ページブロックが２つのページ群を有し、各ページ群が、それぞれ１６ページを有する。また、本例においては、ページ群毎のデータ書込時間の積算期待値を１６×６００μｓとし、絶対スペック値を１０００μｓとして説明する。本例におけるフェイルメモリユニット３０は、ページブロックに含まれる全てのページ群が良品である場合に、当該ページブロックを良品と判定する。ページ群の良否は、図２から図７において説明した方法により判定する。

図８に示すように、第２ページのデータ書込時間は１０２０μｓであり、絶対スペック値より大きい。このため、第２ページに対応する第２判定はフェイル（論理値１）となる。この場合、第２ページを含む第１ページ群のデータ書込時間の積算値が積算期待値より小さく、第１判定がパス（論理値０）であっても、当該ページ群は不良ブロックと判定される。このため、第１ページブロックは不良ブロックと判定され、フェイルメモリ４０は、当該ページブロックに対応するブロックマスクデータとして論理値１を格納する。

また、図８に示すように、第２ページブロックに含まれる第３ページ群及び第４ページ群は、データ書込時間の積算値がそれぞれ積算期待値より小さい。且つ、各ページ群に含まれるページのデータ書込時間は、それぞれ絶対スペック値より小さい。この場合、第１判定及び第２判定は全てパス（論理値０）となり、当該ページブロックは良ブロックと判定される。

また、図８に示すように、第６ページ群のデータ書込時間の積算値は、積算期待値より大きい。この場合、当該ページ群を含む第３ページブロックは不良ブロックと判定される。このような制御により、実使用時に要求されるスペックを満たし、且つ構造上の不良が無い被試験メモリ２００を選別することができる。

図９は、フェイルメモリユニット３０の構成の他の例を示す図である。本例におけるフェイルメモリユニット３０は、図７に示したフェイルメモリユニット３０の構成に加え、論理積回路５６、ページ群制御部７０、及び論理和回路６５を更に備える。他の構成要素については、図７において同一の符号を付した構成要素と略同一の機能を有する。

ページ群制御部７０は、第２判定器４８において、いずれかのページのデータ書込時間が絶対スペック値より大きいと判定された場合に、積算部３４において当該ページの書込時間を除外して積算させ、且つ当該ページ群における最終ページのページ数を１ページ増加させる。また、当該ページをマスクするデータを格納し、当該ページの使用を禁止する。このような構成により、ページ群に含まれるページの一部に障害がある場合であっても、問題のない他のページを有効に活用することができる。

本例において、ページ群制御部７０は、カウンタ５８、比較器６０、及びページ数レジスタ６２を有する。ページ数レジスタ６２は、ページ群に含まれるべきページ数を格納する。例えば、一つのページ群に１６ページが含まれるべき場合、ページ数レジスタ６２はページ数として１６を格納する。

カウンタ５８は、書込時間測定部３２がデータ書込時間を測定したページ数を計数する。例えば、ドライバ２０は、予め定められた書込周期でテストデータを被試験メモリ２００に入力し、書込時間測定部３２は、当該書込周期と略同期して、それぞれのページのデータ書込時間を測定する。カウンタ５８は、当該書込周期を規定するイネーブル信号のパルスを計数してよい。当該イネーブル信号は、論理積回路５６を介して、カウンタ５８に与えられてよい。

比較器６０は、ページ数レジスタ６２が格納したページ数と、カウンタ５８が出力する計数値とが一致した場合に、第１判定器５０に判定処理を行わせる。また、比較器６０は、ページ数レジスタ６２が格納したページ数と、カウンタ５８が出力する計数値とが一致した場合に、カウンタ５８の計数値、及び積算部３４における積算値を初期値にリセットするリセット部として更に機能する。このような制御により、所定のページ数毎、即ちページ群毎に、書込時間の積算値を用いた第１判定を行うことができる。

また、論理和回路６５は、第２判定器４８における各ページに対する判定結果を順次受け取る。論理和回路６５は、当該判定結果と、フェイルメモリ４０が出力するマスクデータとの論理和を出力する。当該マスクデータは、当該ページ群に対して予め格納されているデータであってよい。例えば、当該試験より前に行われた試験により、当該ページ群が不良ブロックであると判定された場合、フェイルメモリ４０は、当該ページ群に対してフェイル（論理値１）をマスクデータとして格納する。つまり、論理和回路６５は、当該ページに対する第２判定器４８の判定結果、及び当該ページ群に対するマスクデータの少なくとも一方が論理値１を示す場合に、論理値１を出力する。

論理積回路５６は、論理和回路６５が出力する信号を反転した信号と、パターン発生部１０から与えられるイネーブル信号との論理積を出力する。つまり、論理積回路５６は、論理和回路６５が論理値１を出力した場合には、論理値０を出力する。論理積回路５６が出力する信号は、積算部３４及びカウンタ５８を制御するイネーブル信号として用いられる。つまり、論理和回路６５が論理値１を出力している間、論理積回路５６は、カウンタ５８における計数処理、及び積算部３４における積算処理を停止させる。

このような制御により、第２判定器４８において、いずれかのページのデータ書込時間が絶対スペック値より大きいと判定された場合に、カウンタ５８の計数をイネーブル信号の１パルス分停止させ、且つ積算部３４に当該ページの書込時間の積算を禁止させることができる。つまり、当該ページ群における最終ページのページ数を１ページ増加させ、且つ積算部３４において当該ページの書込時間を除外して積算させることができる。

図１０は、図９において説明したフェイルメモリユニット３０の動作の一例を示す図である。図１０において、第１判定は、第１判定器５０における各ページ群に対する判定結果を示し、第２判定は、第２判定器４８における各ページに対する判定結果を示す。本例では、被試験メモリ２００が３つのページ群を有し、各ページ群のページ数をそれぞれ８ページとした例を説明する。また、本例においては、ページ群毎のデータ書込時間の積算期待値を８×６００μｓとし、絶対スペック値を１０００μｓとして説明する。

図１０に示すように、第１０ページのデータ書込時間は１５６０μｓであり、絶対スペック値より大きい。この場合、図７に示したフェイルメモリユニット３０は、当該ページを含むページ群を不良と判定する。これに対し、図９に示したフェイルメモリユニット３０は、当該ページを不良と判定し、当該ページをマスクする。このとき、当該ページ群に含まれる他のページはマスクされない。

そして、当該ページを含むページ群の最終ページのページ数を１ページ増加させる（本例においては、第２ページ群の最終ページを第１６ページから第１７ページに増加させる）。このような処理により、問題のないページを有効に活用することができる。

図１１は、フェイルメモリユニット３０の構成の他の例を示す図である。本例におけるフェイルメモリユニット３０は、並列に設けられた複数の積算部（３４−１〜３４−Ｎ、以下３４と総称する）を有する。また、判定部３８は、並列に設けられた複数の比較器（６４−１〜６４−Ｎ、以下６４と総称する）及び論理和回路６６を有する。

図１２は、図１１に示したフェイルメモリユニット３０の動作の一例を示す図である。本例では、それぞれのページ群が８ページを有する場合について説明する。フェイルメモリユニット３０は、ページ群が有するページ数と同数の積算部３４及び比較器６４を有してよい。また、本例においては、ページ群毎のデータ書込時間の積算期待値を８×６００μｓとして説明する。

それぞれの積算部３４は、それぞれ８ページを有するページ群のデータ書込時間を積算する。ここで、それぞれの積算部３４に対応するページ群は、一部のページが重複してよい。例えば、それぞれの積算部３４に対応するページ群は、図１２に示すように、開始ページが１ページずつ異なるものであってよい。

比較器６４は、対応する積算部３４が出力する積算値と、予め定められた積算期待値とを比較する。そして、論理和回路６６は、複数の比較器６４が出力するいずれの積算値も積算期待値より小さい場合に、被試験メモリ２００が良品である旨の信号（論理値０）を出力する。図１２においては、積算部３４−４が出力する積算値が、積算期待値より大きいので、論理和回路６６は、被試験メモリ２００が不良である旨の信号（論理値１）を出力する。このような試験により、ページ群をどのように分割した場合であっても、スペックを満たす被試験メモリ２００を選別することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、本発明の一つの実施形態によれば、実使用時に要求される仕様を満たす被試験メモリ２００を歩留まり良く選別することができる。

Claims (13)

1. 被試験メモリを試験する試験装置であって、
   前記被試験メモリの各ページに、予め定められたテストデータをそれぞれ書き込み、前記被試験メモリを試験する書込部と、
   前記被試験メモリの試験結果を格納するフェイルメモリユニットと
   を備え、
   前記フェイルメモリユニットは、
   前記テストデータの書込みに要した書込時間を、それぞれの前記ページ毎に測定する書込時間測定部と、
   前記書込時間を、予め定められた複数の前記ページに渡って積算し、さらに、前記予め定められた複数のページを有するページ群毎に、前記書込時間を積算する積算部と、
   前記積算部が積算した値と、予め定められた期待値とを比較し、前記被試験メモリの良否を判定する判定部と
   を備え、
   前記判定部は、
   それぞれの前記ページ群に対する前記書込時間の積算値が、予め定められた積算期待値より大きいか否かを、前記ページ群毎に判定する第１判定器と、
   それぞれの前記ページ群に含まれるそれぞれの前記ページに対する前記書込時間が、予め定められた絶対スペック値より大きいか否かを、前記ページ毎に判定する第２判定器と
   を有する試験装置。
2. 前記フェイルメモリユニットは、
   それぞれの前記ページ群に対する判定結果を、それぞれの前記ページ群に対応付けて格納するフェイルメモリを更に有する
   請求項１に記載の試験装置。
3. 前記フェイルメモリユニットは、
   前記書込時間測定部が測定した、それぞれの前記ページに対する前記書込時間から、予め定められた平均スペック値をそれぞれ減算した差分値を、前記積算部に入力する減算部を更に有し、
   前記判定部は、前記差分値の積算値が零より小さいか否かに基づいて、それぞれの前記ページ群の良否を判定する
   請求項２に記載の試験装置。
4. 前記判定部は、
   それぞれの前記ページ群に対して、前記書込時間の前記積算値が前記積算期待値より小さく、且つ当該ページ群に含まれる全ての前記ページの書込時間が、前記絶対スペック値より小さい場合に、当該ページ群を良ブロックと判定する第３判定器を更に有する
   請求項１から３のいずれかに記載の試験装置。
5. 前記第３判定器は、それぞれの前記ページ群に対して、前記書込時間の前記積算値が前記積算期待値より小さくても、当該ページ群に含まれるいずれかの前記ページの書込時間が、前記絶対スペック値より大きい場合に当該ページ群は不良を有すると判定する請求項４に記載の試験装置。
6. 前記フェイルメモリユニットは、
   前記積算期待値を予め格納し、前記第１判定器に供給する積算期待値レジスタと、
   前記絶対スペック値を予め格納し、前記第２判定器に供給する絶対スペック値レジスタと
   を更に有する請求項１から５のいずれかに記載の試験装置。
7. 前記フェイルメモリユニットは、
   前記第２判定器において、いずれかの前記ページの前記書込時間が前記絶対スペック値より大きいと判定された場合に、前記積算部において当該ページの前記書込時間を除外して積算させ、且つ当該ページ群における最終ページのページ数を１ページ増加させるページ群制御部を更に有する
   請求項１から６のいずれかに記載の試験装置。
8. 前記フェイルメモリユニットは、
   前記第２判定器において、いずれかの前記ページの前記書込時間が前記絶対スペック値より大きいと判定された場合に、当該ページをマスクするデータを格納し、当該ページの使用を禁止する
   請求項１から７のいずれかに記載の試験装置。
9. 前記フェイルメモリユニットは、
   それぞれの前記ページに対して、属する前記ページ群の前記積算値が前記積算期待値以下であり、且つ前記書込時間が前記絶対スペック値以下であると判定された場合に、当該ページを良ページと判定する第３判定器と、
   それぞれの前記ページに対する判定結果を、前記ページに対応付けて格納するフェイルメモリと
   を更に有する請求項７に記載の試験装置。
10. 前記フェイルメモリユニットは、
    前記予め定められたページ数を格納するページ数レジスタと、
    前記書込部の前記テストデータの書込周期と略同期したイネーブル信号のパルス数を計数するカウンタと、
    前記カウンタにおける計数値が、前記ページ数レジスタが格納したページ数と一致した場合に、前記積算部における積算値及び前記カウンタにおける計数値をリセットするリセット部とを更に有し、
    前記ページ群制御部は、前記第２判定器において、いずれかの前記ページの前記書込時間が前記絶対スペック値より大きいと判定された場合に、前記カウンタの計数を前記イネーブル信号の１パルス分停止させ、且つ前記積算部に当該ページの前記書込時間の積算を禁止させる
    請求項７に記載の試験装置。
11. 前記フェイルメモリユニットは、
    並列に設けられた第１の前記積算部及び第２の前記積算部を有し、
    前記第１の積算部が前記書込時間を積算する第１の前記ページ群と、前記第２の積算部が前記書込時間を積算する第２の前記ページ群とは、一部のページが重複する
    請求項７に記載の試験装置。
12. 前記判定部は、前記第１の積算部が積算した値と、前記第２の積算部が積算した値とのいずれもが、前記期待値より小さい場合に、前記被試験メモリを良品と判定する
    請求項１１に記載の試験装置。
13. 被試験メモリを試験する試験方法であって、
    前記被試験メモリの各ページに、予め定められたテストデータをそれぞれ書き込み、前記被試験メモリを試験する書込段階と、
    前記被試験メモリの試験結果を格納する格納段階と
    を備え、
    前記格納段階は、
    前記テストデータの書込みに要した書込時間を、それぞれの前記ページ毎に測定する書込時間測定段階と、
    前記書込時間を、予め定められた複数の前記ページに渡って積算し、さらに、前記予め定められた複数のページを有するページ群毎に、前記書込時間を積算する積算段階と、
    前記積算段階において積算した値と、予め定められた期待値とを比較し、前記被試験メモリの良否を判定する判定段階と
    を備え、
    前記判定段階は、
    それぞれの前記ページ群に対する前記書込時間の積算値が、予め定められた積算期待値より大きいか否かを、前記ページ群毎に判定する第１判定段階と、
    それぞれの前記ページ群に含まれるそれぞれの前記ページに対する前記書込時間が、予め定められた絶対スペック値より大きいか否かを、前記ページ毎に判定する第２判定段階と
    を有する試験方法。

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