JP4864006B2

JP4864006B2 - 試験装置および試験方法

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Publication number: JP4864006B2
Application number: JP2007541563A
Authority: JP
Inventors: 大樹小澤; 新哉佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2006-04-06
Filing date: 2007-03-22
Publication date: 2012-01-25
Anticipated expiration: 2027-03-22
Also published as: WO2007119485A1; EP2003653A4; US7984345B2; EP2003653B1; JPWO2007119485A1; DE602007008216D1; TW200739593A; ATE476741T1; CN101310342A; EP2003653A1; US20080052015A1; KR20080007544A; KR20090053960A

Description

本発明は、電子デバイスの試験装置および試験方法に関する。特に本発明は、ページ毎に誤り訂正符号が付加されたデータ列を記憶する被試験メモリを試験する試験装置および試験方法に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
特願２００６−１０５３９４号出願日２００６年４月６日

半導体メモリ試験装置は、テストサイクル毎に、被試験メモリの出力と期待値とを論理比較し、比較の結果一致すればパス、不一致であればフェイルを検出していた。このため、例えばフラッシュメモリのように、記憶したデータが複数サイクルに渡ってページ単位で読み出され、ページ単位で誤り訂正符号を付加した形態をとる被試験メモリにおいても、フェイルを１回でも検出すれば、当該被試験メモリの不良を検出していた。

ここで、フラッシュメモリは、プログラムディスターブモードが生じることにより書き込み対象の記憶セル以外のデータが書き換えられ、非永久的なソフトエラーが発生することがある。このようなエラーの発生については、下記の非特許文献１を参照されたい。実際の使用状態においてこのようなソフトウェアエラーが発生すると、フラッシュメモリを制御するメモリコントローラが、フラッシュメモリから読み出したデータの誤り訂正を行う。

従って、フラッシュメモリの試験に際し、誤り訂正符号によって訂正可能な範囲のエラーが生じた場合には、被試験メモリは良品と判定すべきである。但し、フラッシュメモリによっては、上述のようなソフトウェアエラーなどによってエラーが生じ易い場合もあれば、１ビットの不良も存在しない場合もある。このため、正常動作可能なフラッシュメモリを、例えば用途や販売価格等の決定のために、エラーの生じ難さに応じて分類したい場合がある。

作田康司著、「ＳｉｌｉｃｏｎＭｏｖｉｅ時代に向けた大容量ＮＡＮＤフラッシュメモリ技術」、ＦＥＤジャーナル、Ｖｏｌ．１１、Ｎｏ．３、２０００年、ｐｐ．７６−８８

フラッシュメモリをエラーの生じ難さに応じて分類するためには、ページ毎に、そのページで発生したエラーの個数をカウントし、その個数が所定の品質基準を満たすかを判定する。品質基準を満たしていないページについては、予備の記憶セルを不良の記憶セルと置換えるリペア処理を試みる。リペア処理によって品質基準が満たされれば、そのフラッシュメモリはその品質基準に対応するグレードに分類される。

これを実現するために、全てのページに含まれる全ての記憶セルの良否についてのデータを試験装置から出力させ、そのデータを人手で、または、コンピュータなどを用いて解析することもできる。しかしながら、記憶セルの数は膨大であるため、解析には手間と時間がかかっていた。ページによっては既に品質基準が満たされている場合もありリペア処理は不要なので、出力させたデータが無駄となる場合もあった。

そこで本発明は、上記の課題を解決することのできる試験装置、回路および電子デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態においては、ページ毎に誤り訂正符号が付加されたデータ列を記憶する被試験メモリを試験する試験装置であって、誤り訂正の単位となるページ毎に、当該ページに記憶されたデータ列を被試験メモリから読み出す試験処理部と、被試験メモリから読み出されたデータ列に含まれる各ビットの値を、当該ビットの期待値と比較する論理比較器と、論理比較器による比較結果に基づいて、被試験メモリの記憶セル毎に当該記憶セルの良否を示すビットパスフェイル情報を格納する第１フェイルメモリと、期待値と一致しないビットの数をページ毎にカウントするデータエラーカウント部と、被試験メモリを品質に応じて分類する複数のグレードのそれぞれについて、期待値と一致しないビット数が当該グレードの条件を満たすか否かをページ毎に判断するページ分類部と、ページ分類部による判定結果に基づいて、複数のグレードのそれぞれについて、各ページの良否を示すページパスフェイル情報を格納する第２フェイルメモリと、複数のグレードのそれぞれについて記憶セル毎のビットパスフェイル情報を出力する場合において、記憶セルに応じたビットを有するページが当該グレードの条件を満たす旨のページパスフェイル情報が第２フェイルメモリに記憶されていることを条件として、第１フェイルメモリから出力された当該記憶セルの不良を示すビットパスフェイル情報を、当該記憶セルが不良でないことを示す値に変更して出力する出力部とを備える試験装置を提供する。

また、第１フェイルメモリに記憶された、記憶セル毎のビットパスフェイル情報を順次読み出すための第１アドレスを順次出力するアドレスポインタ部と、アドレスポインタ部が出力するアドレスから一部のビットを取り出して、第２フェイルメモリに記憶された、当該アドレスに対応する記憶セルを有するページのページパスフェイル情報を読み出すための第２アドレスを出力するアドレス変換部とを更に備え、出力部は、第２フェイルメモリ内の第２アドレスから読み出された、当該ページが不良である場合に論理値Ｈとなり当該ページが不良でない場合に論理値Ｌとなるページパスフェイル情報と、第１フェイルメモリ内の第１アドレスから読み出された、当該記憶セルが不良である場合に論理値Ｈとなり当該記憶セルが不良でない場合に論理値Ｌとなるビットパスフェイル情報との論理積を当該記憶セルのビットパスフェイル情報として出力してもよい。

また、出力部が出力したページ毎のビットパスフェイル情報に基づいて、不良の記憶セルを予備の記憶セルに置き換えるリペア処理を行うリペア処理部を更に備えてもよい。
また、ページ分類部は、複数のグレードのそれぞれに対応して設けられ、当該グレードに分類すべき被試験メモリについてページ内に含まれるエラーの数の上限値を記憶する複数のレジスタと、複数のレジスタに記憶された複数の上限値のそれぞれと、データエラーカウント部のカウント値とを比較する比較部と、被試験メモリから読み出したデータ列についてのカウント値が、上限値以下であることを条件として、当該データ列を記憶したページが当該上限値に応じたグレードの条件を満たすと判断する判断部とを備えてもよい。

本発明の第２の形態においては、ページ毎に誤り訂正符号が付加されたデータ列を記憶する被試験メモリを試験する試験方法であって、誤り訂正の単位となるページ毎に、当該ページに記憶されたデータ列を被試験メモリから読み出す試験処理段階と、被試験メモリから読み出されたデータ列に含まれる各ビットの値を、当該ビットの期待値と比較する論理比較段階と、論理比較段階による比較結果に基づいて、被試験メモリの記憶セル毎に当該記憶セルの良否を示すビットパスフェイル情報を第１フェイルメモリに格納する第１格納段階と、期待値と一致しないビットの数をページ毎にカウントするデータエラーカウント段階と、被試験メモリを品質に応じて分類する複数のグレードのそれぞれについて、期待値と一致しないビット数が当該グレードの条件を満たすか否かをページ毎に判断するページ分類段階と、ページ分類段階による判定結果に基づいて、複数のグレードのそれぞれについて、各ページの良否を示すページパスフェイル情報を第２フェイルメモリに格納する第２格納段階と、複数のグレードのそれぞれについて記憶セル毎のビットパスフェイル情報を出力する場合において、記憶セルに応じたビットを有するページが当該グレードの条件を満たす旨のページパスフェイル情報が第２フェイルメモリに記憶されていることを条件として、第１フェイルメモリから出力された当該記憶セルの不良を示すビットパスフェイル情報を、当該記憶セルが不良でないことを示す値に変更して出力する出力段階とを備える試験方法を提供する。

本発明の第３の形態においては、１ビットまたは複数ビットの誤り訂正機能をページ毎に備える被試験メモリを試験する試験装置であって、前記被試験メモリへ試験用のデータ列を書きこみ、書込まれた前記データ列をページ毎に読み出す試験処理部と、ページ毎に読み出される前記データ列を受けて、そのデータ列を所定の期待値と順次比較して記憶セル毎の良否を示すビットパスフェイル情報を生成し、前記ビットパスフェイル情報を格納する第１フェイルメモリと、前記第１フェイルメモリへの格納動作と並行して動作し、前記期待値と一致しないビットの数をページ毎にカウントしたカウント値に基づいて、誤り訂正が不可能か、１ビットの誤り訂正が可能か、または、複数ビットの誤り訂正が可能か、の判別情報を生成するグレード選別部とを備えることを特徴とする試験装置。

前記グレード選別部は、前記期待値と一致しないビットの数をページ毎にカウントするデータエラーカウント部と、前記被試験メモリを品質に応じて分類する複数のグレードのそれぞれについて、前記期待値と一致しないビット数が当該グレードの条件を満たすか否かをページ毎に判断するページ分類部と、前記ページ分類部による判定結果に基づいて、前記複数のグレードのそれぞれについて、各ページの良否を示すページパスフェイル情報を格納する第２フェイルメモリと、前記複数のグレードのそれぞれについて記憶セル毎の前記ビットパスフェイル情報を出力する場合において、前記記憶セルに応じたビットを有するページが当該グレードの条件を満たす旨の前記ページパスフェイル情報が前記第２フェイルメモリに記憶されていることを条件として、前記第１フェイルメモリから出力された当該記憶セルの不良を示す前記ビットパスフェイル情報を、当該記憶セルが不良でないことを示す値に変更して出力する出力部とを更に備えてもよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図１は、本発明の実施形態に係る試験装置１０の構成を示す。図２は、本発明の実施形態に係る被試験メモリ１００の記憶領域を示す。図３は、本発明の実施形態に係る分類モジュール１８０の構成を、コンパレータ１６０及び論理比較器１７０と共に示す。図４は、本発明の実施形態に係る試験装置１０の動作タイミングを示す。図５は、本発明の実施形態に係る試験装置１０によって被試験メモリ１００が試験され、その結果が出力される処理の流れを示す。図６は、本発明の実施形態に係る試験装置１０によって出力される試験結果の一例を示す。

符号の説明

１００被試験メモリ
１１０試験処理部
１２０タイミング発生器
１３０パターン発生器
１４０波形整形器
１５０ドライバ
１６０コンパレータ
１７０論理比較器
１８０分類モジュール
１９０リペア処理部
２００訂正可能領域
２１０データ
２２０誤り訂正符号
２３０訂正不可能領域
２４０メインエリア
２５０エキストラエリア
３００処理部
３０５タイミング検出部
３１０カウント部
３１５アンドゲート
３２０アンドゲート
３２１カウント値変更部
３２２オアゲート
３２４アンドゲート
３２６オアゲート
３２８加算器
３３０比較部
３３２レジスタ
３３４判断部
３４０ページ分類部
３６０ＡＦＭ
３６５アドレスポインタ部
３７０ＢＢＭ
３７５アドレス変換部
３８０出力部

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の実施形態に係る試験装置１０の構成を示す。試験装置１０は、被試験メモリ１００のメモリ機能を試験する。ここで、被試験メモリ１００は、例えば半導体メモリ又はメモリ機能を付加したＳｏＣ（システム・オン・チップ）等であり、誤り訂正符号が付加されたデータ列を記憶する。本実施形態に係る試験装置１０は、被試験メモリ１００から読み出したデータ列が期待値データ列と一致しない場合においても、誤り訂正符号により訂正可能であることを条件として、当該被試験メモリ１００を不良であると判断しない。また、試験装置１０は、それぞれのページについて、そのページに含まれるデータ列が誤り訂正符号により訂正可能な場合であっても、そのページに生じた誤りの数に応じて、そのページをグレードに分類する。そして、試験装置１０は、それぞれのページに生じたビット毎の誤りを示すビットパスフェイル情報をグレード毎に出力する。この際、試験装置は、各ページに生じた誤りの数が所定のグレードの条件を満たす場合には、本来のビットパスフェイル情報を出力せずに一切のビットフェイルが生じなかった旨を示すビットパスフェイル情報を出力する。これにより、グレードに応じたリペア処理に際し、出力されたビットパスフェイル情報の解析作業を省略することができる。このように、試験装置１０は、被試験メモリ１００の各ページの品質を適切に判断すると共に、その結果の解析処理を効率化することを目的とする。以下、被試験メモリ１００がフラッシュメモリである場合を例として説明を行う。

試験装置１０は、試験処理部１１０と、ドライバ１５０と、コンパレータ１６０と、論理比較器１７０と、分類モジュール１８０と、リペア処理部１９０とを備える。試験処理部１１０は、被試験メモリ１００の試験を制御する。より具体的には、被試験メモリ１００の試験において、試験処理部１１０は、誤り訂正の単位となるページ毎に、当該ページの記憶領域にデータ列を書込んで、当該ページの記憶領域からデータ列を読み出す。そして、試験処理部１１０は、被試験メモリ１００から読み出したデータを論理比較器１７０に供給する。このようにして、試験処理部１１０は、同一の記憶領域に対し、データ列を変化させながら読み書きを行うことで、当該記憶領域の記憶セルの不良を論理比較器１７０及び分類モジュール１８０により検出させることができる。

試験処理部１１０は、タイミング発生器１２０と、パターン発生器１３０と、波形整形器１４０とを有する。タイミング発生器１２０は、パターン発生器１３０から出力されるタイミングセット信号（ＴＳ信号）により指定されたタイミングデータを用いて、試験の１サイクルを示す周期クロックと、試験サイクルの開始タイミングを示すＲＡＴＥ信号とを生成する。そして、タイミング発生器１２０は、周期クロックをパターン発生器１３０に供給し、ＲＡＴＥ信号及びＴＳ信号を試験装置１０の基準クロックと共に波形整形器１４０へ供給する。

パターン発生器１３０は、周期クロックに基づいて、被試験メモリ１００に供給する試験パターンのデータを生成し、波形整形器１４０へ供給する。この試験パターンデータは、データ列を被試験メモリ１００に書き込むために被試験メモリ１００に供給すべき信号からなる試験パターン、及び、書き込んだデータ列を被試験メモリ１００から読み出すために被試験メモリ１００に供給すべき信号からなる試験パターンを含む。
波形整形器１４０は、基準クロック、ＲＡＴＥ信号、及びＴＳ信号に基づいて、試験パターンデータを被試験メモリ１００に供給すべきタイミングの波形に整形する。
ドライバ１５０は、波形整形器１４０により整形された試験パターンデータを、試験パターン信号として被試験メモリ１００へ供給する。コンパレータ１６０は、試験パターンに応じて被試験メモリ１００が出力する出力信号を予め定められた基準電圧と比較して、出力信号の論理値を得る。

論理比較器１７０は、試験パターンに応じて被試験メモリ１００から読み出されたデータ列に含まれるデータのそれぞれを、パターン発生器１３０により予め生成された期待値と比較する。分類モジュール１８０は、論理比較器１７０による比較結果に基づいて、被試験メモリ１００を複数のグレードのいずれかに分類し、または、被試験メモリ１００が不良であるか否かを判定する。リペア処理部１９０は、分類モジュール１８０の出力部３８０によって出力されたページ毎のビットパスフェイル情報に基づいて、不良の記憶セルを予備の記憶セルに置換えるリペア処理を行う。

図２は、本発明の実施形態に係る被試験メモリ１００の記憶領域を示す。本実施形態に係る被試験メモリ１００の記憶領域は、複数のブロックに分割される。各ブロックは、例えば６４ＫＢのデータ記憶容量を有し、例えば３２個等の複数のページから構成される。本実施形態に係る被試験メモリ１００は、例えば２ＫＢ等のデータ記憶容量を有するページ単位でデータ列の読み書きを行う。より具体的には、被試験メモリ１００は、例えば８ビット等の複数のデータＩＯ端子を有し、これらの複数のデータＩＯ端子を介して１入出力サイクルあたり１ワード（例えば８ビット）のデータを転送する。そして、１回の読み出し又は書き込み処理において、ページ内の各ワードをカラム方向に順に転送することで、ページ単位で読み書きを行う。

被試験メモリ１００内の記憶領域は、メインエリア２４０及びエキストラエリア２５０を含む。メインエリア２４０は、被試験メモリ１００が記憶すべきデータ２１０を記憶する領域である。エキストラエリア２５０は、データ２１０に生じたビット誤りを訂正するための誤り訂正符号２２０、及び、当該ページの使用禁止を示す情報等を記憶する領域である。また、被試験メモリ１００内の記憶領域は、誤りの訂正可能性の観点から、訂正可能領域２００及び訂正不可能領域２３０に分けられる。訂正可能領域２００は、本発明に係る第１の記憶領域の一例であり、データ２１０及び誤り訂正符号２２０を記憶することにより誤り訂正符号が付加されたデータ列を記憶する領域である。被試験メモリ１００を実際に使用する場合において被試験メモリ１００に接続されて被試験メモリ１００を制御するメモリコントローラは、訂正可能領域２００にビット誤りが生じても、誤り訂正符号２２０により訂正可能な範囲内で誤り訂正を行うことができる。一方、訂正不可能領域２３０は、本発明に係る第２の記憶領域の一例であり、誤り訂正符号が付加されないデータ列を記憶する領域である。メモリコントローラは、訂正不可能領域２３０にビット誤りが生じても訂正することができない。

図３は、本発明の実施形態に係る分類モジュール１８０の構成を、コンパレータ１６０及び論理比較器１７０と共に示す。コンパレータ１６０は、被試験メモリ１００内の異なる記憶領域から読み出された複数のデータ列のそれぞれについて、当該データ列に含まれるデータのそれぞれを被試験メモリ１００のデータＩＯ端子から８ビット単位で順次入力し、各ビットから入力される電圧のそれぞれを論理値Ｈを示すしきい値電圧ＶＯＨ及び論理値Ｌを示すしきい値電圧ＶＯＬと比較する。そして、コンパレータ１６０は、ビット毎に、当該ビットが論理値Ｈである場合にＳＨ＝１、論理値Ｌである場合にＳＬ＝１を出力する。

論理比較器１７０は、複数の異なる項目について被試験メモリ１００を試験する。第１の試験において、論理比較器１７０は、被試験メモリ１００の各ビットにデータが正しく書き込めるか否かを試験する。この試験において、論理比較器１７０は、複数のデータ列のそれぞれについて、当該データ列に含まれるデータのそれぞれを期待値と順次比較する。具体的には、本実施形態に係る論理比較器１７０は、１入出力サイクル毎に、１ワード（＝８ビット）分のデータと、１ワード分の期待値とをビット毎に比較し、一致するビットを０（パスを示す信号）、不一致のビットを１（フェイルを示す信号）とした比較結果をパス／フェイル信号として出力する。

第２の試験において、論理比較器１７０は、被試験メモリ１００から各ビットのデータが読み出されるタイミングを試験する。この試験において、例えば、論理比較器１７０は、当該データ列に含まれるそれぞれのビットについて、被試験メモリ１００のメモリコントローラに対してデータの読出リクエストを発行してから予め設定した期間が経過した時点において、被試験メモリ１００から出力された、当該ビットの値が変化するデータと予め定めた論理値とを複数回比較する。これにより、例えば同一ビットについて１００回の比較を行って、そのうちの何回が当該論理値と一致するかを調べることができ、データの読出タイミングを試験することができる。

分類モジュール１８０は、処理部３００−１〜８と、カウント値変更部３２１と、オアゲート３２６−１〜８と、加算器３２８と、ページ分類部３４０と、ＡＦＭ３６０と、アドレスポインタ部３６５と、ＢＢＭ３７０と、アドレス変換部３７５と、出力部３８０とを有する。処理部３００−１〜８のそれぞれは、ビット毎のパス／フェイル信号を論理比較器１７０から入力する。即ち例えば、処理部３００−１は、１ワード分のデータのうち第１ビットのパス／フェイル信号を入力し、処理部３００−２〜８のそれぞれは、第２ビットから第８ビットのパス／フェイル信号のそれぞれを入力する。

処理部３００−１は、タイミング検出部３０５と、カウント部３１０と、アンドゲート３１５と、アンドゲート３２０とを有する。タイミング検出部３０５は、上述の第２の試験のために設けられており、入力したパス／フェイル信号に基づいて、それぞれのビットと予め定めた論理値とを比較した回数に対する、当該ビットの値が予め定めたその論理値と一致した回数の比率を算出する。そして、タイミング検出部３０５は、その比率に基づいて、各ビットの値が変化したタイミングを検出する。例えば、１００回の比較のうち５０回について、それぞれのビットと予め定めた論理値とが一致すれば、タイミング検出部３０５は、読出リクエストを発行してから予め設定した期間が経過した時点で、そのビットのデータが変化したと判断する。

アンドゲート３１５は、パス／フェイル信号の各ビットと、フェイル信号の数を計測する期間を示すＩＮＣ信号との論理積をカウント部３１０へ出力する。これにより、アンドゲート３１５は、フェイル信号の数を計測すべき期間中はパス／フェイル信号をカウント部３１０へ供給し、フェイル信号の数を計測しない期間中は値０をカウント部３１０へ出力する。カウント部３１０は、後述の加算器３２８と共に、本発明に係るデータエラーカウント部として機能する。カウント部３１０は、被試験メモリ１００から読み出されたそれぞれのデータ列について、そのデータ列に含まれるデータのうち、予め生成された期待値と一致しないデータの数をカウントする。ここで、カウント部３１０には、カウント可能なフェイル信号の数に制限があってもよい。例えば、カウント部３１０は、期待値と一致しないデータビットの数を４ビットで記憶してもよく、カウントしたフェイル信号の数が１５である場合に、当該カウンタへの値の加算を止めてもよい。また、カウント部３１０は、パターン発生器１３０からＣＬＲ信号が入力されると、カウント値を初期化、すなわちカウント値を０にする。

なお、処理部３００−２〜８のそれぞれは、第２ビットから第８ビットまでのそれぞれについて、上述の処理部３００−１と略同一の動作を行う。具体的な構成については、処理部３００−１と略同一であるので説明を省略する。

アンドゲート３２０は、パターン発生器１３０からＬＤ信号が入力されると、カウンタ値とＬＤ信号との論理積（即ち、カウンタ値自体）を、オアゲート３２６−１に対して出力する。オアゲート３２６−１〜８のそれぞれは、入力したカウンタ値と、アンドゲート３２４の出力との論理積を求め、加算器３２８に出力する。なお、アンドゲート３２４の出力については後に詳しく述べるが、ＩＮＣ信号が論理値の"１"である場合には、アンドゲート３２４の出力は０となり、オアゲート３２６−１〜８の出力には影響しない。加算器３２８は、オアゲート３２６−１〜８によって出力されたカウンタ値をページ毎に合計して、ページ分類部３４０に対して出力する。

ページ分類部３４０は、被試験メモリ１００を品質に応じて分類する複数のグレードのそれぞれについて、期待値と一致しないビット数が当該グレードの条件を満たすか否かをページ毎に判断する。具体的には、ページ分類部３４０は、レジスタ３３２−１〜４と、比較部３３０−１〜４と、判断部３３４とを有する。レジスタ３３２−１〜４のそれぞれは、被試験メモリ１００をその品質によって分類する複数のグレードのそれぞれに対応して設けられている。そして、レジスタ３３２−１〜４のそれぞれは、対応するグレードに分類すべき被試験メモリ１００についてページ内に含まれるエラーの数の上限値を記憶している。比較部３３０−１〜４のそれぞれは、レジスタ３３２−１〜４に記憶された複数の上限値のそれぞれと、カウント部３１０によりカウントされ加算器３２８により合計されたカウント値とを比較する。判断部３３４は、被試験メモリ１００から読み出したデータ列についてのカウント値が上限値以下であることを条件として、当該データ列を記憶したページが当該上限値に応じたグレードの条件を満たすと判断する。

また、ＩＮＣ信号が論理値の"０"である場合には、試験装置１０は、フェイル信号を発生させたビット数に関わらず、期待値と一致しないデータが存在する場合に被試験メモリ１００の不良を検出する動作モードで動作する。この動作モードにおいて、カウント値変更部３２１は、期待値と一致しないデータが存在した場合には、レジスタ３３２−１〜４に記憶された何れの上限値よりも大きい値をカウント値として出力する。この動作モードを実現する具体的構成として、カウント値変更部３２１は、オアゲート３２２と、アンドゲート３２４とを有する。オアゲート３２２は、第１ビットから第８ビットまでのそれぞれのビットについてのパス／フェイル信号を論理比較器１７０から入力し、それらの論理和をアンドゲート３２４に出力する。即ち、第１ビットから第８ビットまでの何れかのビットにフェイルが検出されると、アンドゲート３２４に対して論理値の"１"が出力される。アンドゲート３２４は、オアゲート３２２の出力と、パターン発生器から入力したＩＮＣ信号の否定との論理積を求め、オアゲート３２６−１〜８のそれぞれに対して出力する。オアゲート３２６−１〜８のそれぞれは、論理値"１"の入力を受けるので、４ビットで表現可能な最大値（＝１５）を加算器３２８に出力する。そして、加算器３２８は、これらの最大値の合計を比較部３３０−１〜４に出力する。このように、カウント値変更部３２１によれば、レジスタ３３２−１〜４に記憶された何れの上限値よりも大きい値をカウント値として、比較部３３０−１〜４に対して出力させることができる。この場合、比較部３３０−１〜４の比較結果は、カウント部３１０が、レジスタ３３２−１〜４に記憶されたいずれの上限値よりも大きい値を出力した場合と同様となる。

ＡＦＭ（アドレスフェイルメモリ）３６０は、本発明に係る第１フェイルメモリの一例であり、論理比較器１７０による比較結果に基づいて、被試験メモリ１００の記憶セル毎に当該記憶セルの良否を示すビットパスフェイル情報を格納する。ＢＢＭ（バッドブロックメモリ）３７０は、本発明に係る第２フェイルメモリの一例であり、ページ分類部３４０による判定結果に基づいて、複数のグレードのそれぞれについて、各ページの良否を示すページパスフェイル情報を、当該記憶セルが不良でないことを示す値に変更して出力する。アドレスポインタ部３６５は、ＡＦＭ３６０に記憶された、記憶セル毎のビットパスフェイル情報を順次読み出すための第１アドレスを順次出力する。これによって、ビットパスフェイル情報はＡＦＭ３６０から順次読み出され、出力部３８０に供給される。アドレス変換部３７５は、アドレスポインタ部３６５が出力するアドレスから一部のビットを取り出して、ＢＢＭ３７０に記憶された、当該アドレスに対応する記憶セルを有するページのページパスフェイル情報を読み出すための第２アドレスを出力する。即ち例えば、第２アドレスは第１アドレスのうち所定の数の上位ビットである。これによって、ページパスフェイル情報はＢＢＭ３７０から順次読み出され、出力部３８０に供給される。

出力部３８０は、複数のグレードのそれぞれについて記憶セル毎のビットパスフェイル情報を出力する。この場合において、出力部３８０は、複数のグレードのそれぞれについて、それぞれの記憶セルに応じたビットを有するページが当該グレードの条件を満たす旨のページパスフェイル情報がＢＢＭ３７０に記憶されていることを条件として、ＡＦＭ３６０から出力された当該記憶セルの不良を示すビットパスフェイル情報を、当該記憶セルが不良でないことを示す値に変更して出力する。即ち例えば、あるページに生じた誤りがあるグレードの条件を満たす場合には、そのグレードについてのそのページのビットパスフェイル情報は、そのページには一切の誤りが無いことを示すビットパスフェイル情報に変更されて出力される。

出力部３８０による処理を更に具体的に説明する。まず、出力部３８０は、ＢＢＭ３７０内の第２アドレスから、それぞれのページが不良である場合に論理値Ｈとなり当該ページが不良でない場合に論理値Ｌとなるページパスフェイル情報を読み出す。そして、出力部３８０は、ＡＦＭ３６０内の第１アドレスから、それぞれの記憶セルが不良である場合に論理値Ｈとなり当該記憶セルが不良でない場合に論理値Ｌとなるビットパスフェイル情報を読み出す。そして、出力部３８０は、それぞれの記憶セルについて読み出したビットパスフェイル情報と、その記憶セルが含まれるページのページパスフェイル情報との論理積を当該記憶セルのビットパスフェイル情報として出力する。出力されたビットパスフェイル情報はリペア処理部１９０に供給され、何らの解析処理を必要とすることなくリペア処理に利用される。

図４は、本発明の実施形態に係る試験装置１０の動作タイミングを示す。試験処理部１１０は、被試験メモリ１００の各ページに試験用のデータを書き込む。そして、試験処理部１１０は、書き込んだデータを各ページから読み出し、期待値と比較する。図４は、あるページへ書き込んだデータを被試験メモリ１００から読み出して、期待値と比較する部分の動作タイミングを示す。

まず、パターン発生器１３０は、新たにデータ列を読み出して期待値と比較するのに先立って、ＣＬＲ信号を"１"としカウント部３１０のカウント値を初期化する（サイクル０）。次に、試験処理部１１０は、試験パターンデータに基づいてメモリリードコマンドを被試験メモリ１００へ供給する（サイクル１から７）。より具体的には、試験処理部１１０は、サイクル１でコマンド、サイクル２から３でカラムアドレス、サイクル４から６でページアドレスを供給し、被試験メモリ１００のリード処理を開始させる。

次に、被試験メモリ１００は、メモリリードコマンドに対応して、指定されたページに記憶されたデータ列に含まれるデータを、１ワードずつ順次出力する（サイクルｘからｘ＋２１１２）。ここで、被試験メモリ１００は、サイクルｘからｘ＋２０４７の間に訂正可能領域２００内のデータ２１０を出力し、サイクルｘ＋２０４８から２０５０の間に訂正可能領域２００内の誤り訂正符号２２０を出力する。これらのデータは誤り訂正符号により訂正可能であるから、パターン発生器１３０は、ＩＮＣ信号を"１"とする。これにより、オアゲート３２２及びゲート３２４による単一ビット誤りの通知が禁止される。また、アンドゲート３１５及びカウント部３１０は、フェイルビット数のカウントを開始する。この結果、分類部３８０は、訂正可能領域２００から読み出されたデータ列について、カウント値が、誤り訂正符号によりデータ列の誤りを訂正可能な最大数である上限値を超えた場合に、被試験メモリ１００の不良を検出することができる。

次に被試験メモリ１００は、サイクルｘ＋２０５１からｘ＋２１１２の間、訂正不可能領域２３０内のデータを出力する。これらのデータは訂正不可能であるから、パターン発生器１３０は、ＩＮＣ信号を"０"とする。これにより、オアゲート３２２及びゲート３２４による単一ビット誤りの通知が許可される。また、アンドゲート３１５及びカウント部３１０は、フェイルビット数のカウントを停止する。この結果、分類部３８０は、訂正不可能領域２３０から読み出されたデータ列について、当該データ列に含まれる少なくとも１つのデータが期待値と一致しない場合に被試験メモリ１００の不良を検出することができる。

次に、データ列と期待値データ列との比較を終えると、パターン発生器１３０は、ＬＤ信号を"１"とする。これを受けて、カウント部３１０のカウント値は、オアゲート３２６−１〜８を介して加算器３２８へ供給される。これを受けて、比較部３３０−１〜４は、このカウント値を、レジスタ３３２−１〜４に記憶された上限値のそれぞれと比較する。この比較結果はＢＢＭ３７０に格納される。また、この比較結果に基づいて判断部３３４は、被試験メモリ１００の各ページが各グレードの条件を満たすか判断できる。

以上の処理により、試験装置１０は、被試験メモリ１００に書き込まれたデータ列を読み出し、当該データ列について被試験メモリ１００の不良を検出し、または、被試験メモリ１００の各ページをグレードに分類することができる。そして、試験処理部１１０は、あるデータ列についての不良の検出が完了した場合に、ＣＬＲ信号を"１"とすることによりカウント部３１０内のカウント値を初期化する。そして、パターン発生器１３０は、次のデータ列についての期待値との比較を論理比較器１７０に開始させる。

図５は、本発明の実施形態に係る試験装置１０によって被試験メモリ１００が試験され、その結果が出力される処理の流れを示す。試験装置１０は、被試験メモリ１００の各ビットに記録されたデータ列を読み出して期待値データ列と比較する機能テストを行う（Ｓ５００）。詳細には、まず、試験処理部１１０は、誤り訂正の単位となるページ毎に、当該ページに記憶されたデータ列を被試験メモリ１００から読み出す。そして、論理比較器１７０は、被試験メモリ１００から読み出されたデータ列に含まれる各ビットの値を、当該ビットの期待値と比較する。そして、ＡＦＭ３６０は、論理比較器１７０による比較結果に基づいて、被試験メモリ１００の記憶セル毎に当該記憶セルの良否を示すビットパスフェイル情報を格納する。

次に、カウント部３１０および加算器３２８は、期待値と一致しないビットの数をページ毎にカウントする（Ｓ５１０）。そして、ページ分類部３４０は、被試験メモリ１００を品質に応じて分類する複数のグレードのそれぞれについて、期待値と一致しないビット数が当該グレードの条件を満たすか否かをページ毎に判断する（Ｓ５２０）。出力部３８０は、それぞれのページのビットパスフェイル情報をグレード毎に出力する（Ｓ５３０）。この際、あるグレードおよびあるページについて、そのページに生じたフェイル数がそのグレードの条件を満たす場合には、そのページのビットパスフェイル情報は、フェイルが一切生じなかった場合のビットパスフェイル情報に変更されて出力される。そして、リペア処理部１９０は、出力部３８０が出力したページ毎のビットパスフェイル情報に基づいて、不良の記憶セルを呼びの記憶セルに置換えるリペア処理を行う（Ｓ５４０）。

図６は、本発明の実施形態に係る試験装置１０によって出力される試験結果の一例を示す。本図の立体図形は被試験メモリ１００内の記憶セルの集合を示す。また、この立体図形を構成する各平面は被試験メモリ１００の各ページを示すものとする。図中の×印は不良の検出された記憶セルを示す。グレード０は、誤り訂正符号（ECC:Error Check and Correction）によって一切の訂正ができない場合であっても正常動作が保証される品質を示す。グレード１は、誤り訂正符号によってページあたり１ビットの誤り訂正が可能な場合において正常動作が保証される品質を示す。グレード２は、誤り訂正符号によってページあたり２ビットの誤り訂正が可能な場合において正常動作が保証される品質を示す。

グレート０において、あるページに１つでも不良の記憶セルがあれば、そのページについてのページパスフェイル情報は不良を示すこととなる。このため、出力部３８０は、グレード０について、ビットパスフェイル情報をそのまま出力する。即ち本図では、あるページに×印がわずか１つでもあれば、そのページは不良と判断される。一方で、グレード１において、あるページに１以下の不良の記憶セルがあっても、そのページについてのページパスフェイル情報は良品を示すこととなる。このため、出力部３８０は、１つのみの不良の記憶セルを含むページについて、そのページのビットパスフェイル情報はそのまま出力しない。その代わりに、出力部３８０は、そのページに一切の不良が生じていなかった場合のビットパスフェイル情報を出力する。図中では上から数えて３個目および９個目のページがこれに該当する。

グレード２において、あるページに２以下の不良の記憶セルがあっても、そのページについてのページパスフェイル情報は良品を示すこととなる。このため、出力部３８０は、２以下の不良の記憶セルを含むページについて、そのページのビットパスフェイル情報はそのまま出力しない。その代わりに、出力部３８０は、そのページに一切の不良が生じていなかった場合のビットパスフェイル情報を出力する。図中では上から数えて３個目、４個目、９個目、１０個目のページがこれに該当する。

このように、出力部３８０は、それぞれのグレードについて、そのグレードを満たすページについてはそのビットパスフェイル情報に代えてそのページには一切の不良が生じていなかった場合のビットパスフェイル情報を出力する。これにより、この出力を利用するリペア処理部１９０は、リペア処理が必要なページについてのみビットパスフェイル情報を取得することができ、どのページにリペア処理が必要であるかを解析・判断する処理を省略することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims

ページ毎に誤り訂正符号が付加されたデータ列を記憶する被試験メモリを試験する試験装置であって、
誤り訂正の単位となるページ毎に、当該ページに記憶された前記データ列を前記被試験メモリから読み出す試験処理部と、
前記被試験メモリから読み出された前記データ列に含まれる各ビットの値を、当該ビットの期待値と比較する論理比較器と、
前記論理比較器による比較結果に基づいて、前記被試験メモリの記憶セル毎に当該記憶セルの良否を示すビットパスフェイル情報を格納する第１フェイルメモリと、
前記期待値と一致しないビットの数をページ毎にカウントするデータエラーカウント部と、
前記被試験メモリを品質に応じて分類する複数のグレードのそれぞれについて、前記期待値と一致しないビット数が当該グレードの条件を満たすか否かをページ毎に判断するページ分類部と、
前記ページ分類部による判定結果に基づいて、前記複数のグレードのそれぞれについて、各ページの良否を示すページパスフェイル情報を格納する第２フェイルメモリと、
前記複数のグレードのそれぞれについて記憶セル毎の前記ビットパスフェイル情報を出力する場合において、前記記憶セルに応じたビットを有するページが当該グレードの条件を満たす旨の前記ページパスフェイル情報が前記第２フェイルメモリに記憶されていることを条件として、前記第１フェイルメモリから出力された当該記憶セルの不良を示す前記ビットパスフェイル情報を、当該記憶セルが不良でないことを示す値に変更して出力する出力部と
を備える試験装置。
前記第１フェイルメモリに記憶された、記憶セル毎の前記ビットパスフェイル情報を順次読み出すための第１アドレスを順次出力するアドレスポインタ部と、
前記アドレスポインタ部が出力するアドレスから一部のビットを取り出して、前記第２フェイルメモリに記憶された、当該アドレスに対応する記憶セルを有するページの前記ページパスフェイル情報を読み出すための第２アドレスを出力するアドレス変換部と
を更に備え、
前記出力部は、前記第２フェイルメモリ内の前記第２アドレスから読み出された、当該ページが不良である場合に論理値Ｈとなり当該ページが不良でない場合に論理値Ｌとなる前記ページパスフェイル情報と、前記第１フェイルメモリ内の前記第１アドレスから読み出された、当該記憶セルが不良である場合に論理値Ｈとなり当該記憶セルが不良でない場合に論理値Ｌとなる前記ビットパスフェイル情報との論理積を当該記憶セルの前記ビットパスフェイル情報として出力する
請求項１に記載の試験装置。
前記出力部が出力したページ毎のビットパスフェイル情報に基づいて、不良の記憶セルを予備の記憶セルに置き換えるリペア処理を行うリペア処理部を更に備える請求項１に記載の試験装置。
前記ページ分類部は、
前記複数のグレードのそれぞれに対応して設けられ、当該グレードに分類すべき前記被試験メモリについてページ内に含まれるエラーの数の上限値を記憶する複数のレジスタと、
前記複数のレジスタに記憶された複数の前記上限値のそれぞれと、前記データエラーカウント部のカウント値とを比較する比較部と、
前記被試験メモリから読み出した前記データ列についての前記カウント値が、前記上限値以下であることを条件として、当該データ列を記憶したページが当該上限値に応じたグレードの条件を満たすと判断する判断部と
を備える請求項１に記載の試験装置。
ページ毎に誤り訂正符号が付加されたデータ列を記憶する被試験メモリを試験する試験方法であって、
誤り訂正の単位となるページ毎に、当該ページに記憶された前記データ列を前記被試験メモリから読み出す試験処理段階と、
前記被試験メモリから読み出された前記データ列に含まれる各ビットの値を、当該ビットの期待値と比較する論理比較段階と、
前記論理比較段階による比較結果に基づいて、前記被試験メモリの記憶セル毎に当該記憶セルの良否を示すビットパスフェイル情報を第１フェイルメモリに格納する第１格納段階と、
前記期待値と一致しないビットの数をページ毎にカウントするデータエラーカウント段階と、
前記被試験メモリを品質に応じて分類する複数のグレードのそれぞれについて、前記期待値と一致しないビット数が当該グレードの条件を満たすか否かをページ毎に判断するページ分類段階と、
前記ページ分類段階による判定結果に基づいて、前記複数のグレードのそれぞれについて、各ページの良否を示すページパスフェイル情報を第２フェイルメモリに格納する第２格納段階と、
前記複数のグレードのそれぞれについて記憶セル毎の前記ビットパスフェイル情報を出力する場合において、前記記憶セルに応じたビットを有するページが当該グレードの条件を満たす旨の前記ページパスフェイル情報が前記第２フェイルメモリに記憶されていることを条件として、前記第１フェイルメモリから出力された当該記憶セルの不良を示す前記ビットパスフェイル情報を、当該記憶セルが不良でないことを示す値に変更して出力する出力段階と
を備える試験方法。
１ビットまたは複数ビットの誤り訂正機能をページ毎に備える被試験メモリを試験する試験装置であって、
前記被試験メモリへ試験用のデータ列を書きこみ、書込まれた前記データ列をページ毎に読み出す試験処理部と、
ページ毎に読み出される前記データ列を受けて、そのデータ列を所定の期待値と順次比較して記憶セル毎の良否を示すビットパスフェイル情報を生成し、前記ビットパスフェイル情報を格納する第１フェイルメモリと、
前記第１フェイルメモリによる格納動作と並行して動作し、前記期待値と一致しないビットの数をページ毎にカウントしたカウント値に基づいて、誤り訂正が不可能か、１ビットの誤り訂正が可能か、または、複数ビットの誤り訂正が可能か、の判別情報を生成するグレード選別部と
を備えることを特徴とする試験装置。
前記グレード選別部は、
前記期待値と一致しないビットの数をページ毎にカウントするデータエラーカウント部と、
前記被試験メモリを品質に応じて分類する複数のグレードのそれぞれについて、前記期待値と一致しないビット数が当該グレードの条件を満たすか否かをページ毎に判断するページ分類部と、
前記ページ分類部による判定結果に基づいて、前記複数のグレードのそれぞれについて、各ページの良否を示すページパスフェイル情報を格納する第２フェイルメモリと、
前記複数のグレードのそれぞれについて記憶セル毎の前記ビットパスフェイル情報を出力する場合において、前記記憶セルに応じたビットを有するページが当該グレードの条件を満たす旨の前記ページパスフェイル情報が前記第２フェイルメモリに記憶されていることを条件として、前記第１フェイルメモリから出力された当該記憶セルの不良を示す前記ビットパスフェイル情報を、当該記憶セルが不良でないことを示す値に変更して出力する出力部と
を更に備える請求項６に記載の試験装置。