JP2011170950A - 情報記憶装置及びそのテスト方法 - Google Patents

Abstract

【課題】ランダムばらつきが大きい情報記憶装置について動作余裕をテストする方法、及び動作余裕を自己診断する機能を有する情報記憶装置を提供する。
【解決手段】複数の記憶ビットを有する情報記憶装置について、テスト条件を実用で想定される条件の範囲外に設定してテストを行い、複数の記憶ビットのうち、動作不良となる記憶ビットの数を計数するステップと、計数値に基づいて情報記憶装置の動作余裕の大きさ判別するステップと、を備える。テスト条件を厳しくし、基準値をある程度大きな数に設定することにより、ノイズに対する動作余裕を精度よくテストできる。
【選択図】図７

Description

本発明は、情報記憶装置及びそのテスト方法に関する。特にノイズによる誤動作が起こりやすい情報記憶装置を判別するためのテスト方法、及びその自己テスト機能を内蔵する情報記憶装置に関する。

微細加工技術の進歩により、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、浮遊ゲートあるいは電荷捕獲膜を有する不揮発性メモリなどの半導体技術を用いた情報記憶装置の大容量化が進んでいる。また、上記ＳＲＡＭ、ＤＲＡＭ、不揮発性メモリに限られず、ＭＲＡＭ（Ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの様々なタイプの情報記憶装置も開発されている。

これらの情報記憶装置に用いられる半導体装置を製品として出荷する前には、製品が予め定められた条件で正常に動作するか否かを確認（テスト）する。その結果、正常動作が確認された場合にのみその製品は良品として選別され、出荷される。これにより製造上の不良品が出荷されることを防止している。

通常、上記したテストは、仕様上想定される範囲（すなわち、実際に製品が使用される可能性がある範囲）における極端な使用条件（これを最悪条件、あるいはコーナー条件と呼ぶ）において実施する。例えば周囲温度を想定される最高値または最低値とし、供給される電源電圧を想定される最高値または最低値とした条件で実施する。これにより、出荷された製品は想定範囲に含まれる任意の使用条件において正常動作することが保証される。

最悪条件となる温度と電源電圧の組合せを複数選択してテストを実施する場合もある。なぜなら、情報記憶装置の不良モードが複数存在し（例えば読み出しと書き込み）、それぞれが異なる温度と電源電圧の組合せにおいて最も不良が発生しやすい（すなわちそれぞれの最悪条件が異なる）ことがあるためである。

上記したテストは、仕様上想定される最悪条件よりもさらに厳しい使用条件で行なってもよい。例えば、仕様上の下限電圧が１．０Ｖであるとき０．９Ｖでテストを行なう。このように厳しいテストを行なうことで、動作余裕度が小さい製品を取り除き、出荷される製品の信頼性を高めようとする考え方が、例えば特許文献１に開示されている。

また、特許文献３には、半導体チップのパッドに電圧を印加することにより、ＤＲＡＭセルのデータを読み出し難くしてマージンの少ないメモリセルを不良と判定する半導体記憶装置の検査方法が記載されている。

特に情報記憶装置においては、テストによって全記憶ビットが正常動作するものを良品として選別する。ただし情報記憶装置においては、上記した全記憶ビットの数（規格上のビット数）に加えて、余分な予備の記憶ビット（冗長ビット）を内部に備え、実在するビット数が規格上のビット数より多い場合がある。このような冗長ビットを有する情報記憶装置においては、一部の記憶ビットが不良となった場合であっても、それらを正常である予備のビットと置き換えることで、規格上の全記憶ビットが正常動作するようにし、当該製品を良品として出荷することが可能となる。

特許文献２においては、冗長ビットを備えた不揮発性記憶装置において、規格上の全記憶ビットの不良数が所定数以下である場合、出荷後の冗長救済を前提として当該記憶装置をとりあえず良品として選別する、半導体記憶装置のテスト方法が開示されている。

半導体デバイスが微細化されるにつれて、デバイスに内在するノイズ源に起因するデバイスの特性変動が大きくなる。このようなノイズの典型例としてランダム・テレグラフ・ノイズ（ＲＴＮ）が挙げられる。これはＭＯＳトランジスタのゲート絶縁膜中の電荷捕獲中心に、電荷が捕獲されたり放出されたりを繰り返すことで、トランジスタの特性が時間的に不連続に変動する現象である。微細化されたデバイスを用いた半導体装置においては、ＲＴＮによる半導体装置の誤動作が生じる恐れが高まることが非特許文献１に述べられている。また、デバイスに内在するノイズとしては１／ｆノイズも知られている。一般に１／ｆノイズとＲＴＮとは起源が同一であり、多数のＲＴＮが重なることで１／ｆノイズが生じると解釈されている。

特開平５−１２０８７４号公報 特開２００２−３５８７９５号公報 特開平５−１４４２９６号公報

Ｋ．Ｔａｋｅｕｃｈｉ ｅｔ ａｌ．，"Ｓｉｎｇｌｅ−Ｃｈａｒｇｅ−Ｂａｓｅｄ Ｍｏｄｅｌｉｎｇ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ Ｆｌｕｃｔｕａｔｉｏｎｓ Ｂａｓｅｄ ｏｎ Ｓｔａｔｉｓｔｉｃａｌ Ｍｅａｓｕｒｅｍｅｎｔ ｏｆ ＲＴＮ Ａｍｐｌｉｔｕｄｅ"，ｉｎ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．５４−５５，２００９．

以下の分析は本発明により与えられる。情報記憶装置で用いるトランジスタ等の素子が微細化されるにつれて、素子に内在するノイズ源から生じるノイズ（ＲＴＮ等）が情報記憶装置の誤動作を引き起こす可能性が高まる。このような誤動作が生じる確率を低減するには、出荷される情報記憶装置が十分な動作余裕を有しているようにすることが有効である。

しかしながら、従来のテスト方法によれば、テストを実施したある時点において製品が最悪条件でも正常動作することを確認することができるが、このとき当該製品の動作余裕が十分大きくて正常動作したのか、動作余裕が小さいが辛うじて正常動作した（たまたまＲＴＮなどのノイズが発生しなかった）のかは判別できない。すなわち、従来のテスト方法では、製品が十分大きな動作余裕を有しているか否かを判別することはできない。このため、テスト時に辛うじて動作した製品が出荷され、これらが出荷後に誤動作を生じる危険性が高くなる。

仕様上の最悪条件よりも厳しいテストを実施する特許文献１や特許文献３のような方法を用いると、動作余裕が小さい製品を不良品として排除できる可能性が高まる。しかしながら、この方法では動作余裕が小さい製品を確実には排除することができないという問題がある。また、本来は良品となるべき、十分な動作余裕がある製品までを不良品として無駄に廃棄することで、製造コストを増大させるという問題がある。このような結果となることは、直感的に理解しづらいが、統計論的計算によって明らかとなる。具体的な説明は実施例の中で述べる。また、ＲＴＮ等のトランジスタに内在するノイズ源から生じるノイズはランダムに生じるため、テスト時にその影響を避けることは不可能であり、厳しいテストを行い、たまたまテスト時にノイズが発生すると、動作余裕がある製品まで不良品と判定してしまうという問題もある。

特許文献２には、冗長ビットによる救済を前提として、効率的に不揮発性記憶装置のテストを実施する方法が開示されている。しかし、後工程での救済を前提とした中間工程でのテストであり、十分な動作余裕を有する製品を選別する方法については全く開示されていない。

本発明の第１の側面による情報記憶装置のテスト方法は、複数の記憶ビットを有する情報記憶装置について、テスト条件を実用で想定される条件の範囲外に設定してテストを行い、前記複数の記憶ビットのうち、動作不良となる記憶ビットの数を計数するステップと、前記計数値に基づいて前記情報記憶装置の動作余裕の大きさを判別するステップと、を備える。

本発明の第２の側面による情報記憶装置のテスト方法は、電源電圧及び温度のうち、少なくとも一つを含むテスト条件を実用で想定される条件の範囲外に設定して一つの情報記憶装置についてテストを行い、動作不良となる記憶ビットの数を計数するステップと、前記計数値を１以上の所定の基準値と比較し、前記基準値を超えれば不合格、前記基準値以下であれば合格と判定するステップと、を備える。（優先権主張の基礎とする特願２０１０−０１０８７２（以下、「基礎出願」と略す）の明細書の［００１６］に記載した第１の側面に対応する。）

本発明の第３の側面による情報記憶装置のテスト方法は、複数の記憶ビットを有する情報記憶装置について、第１のテスト条件で前記情報記憶装置をテストし、動作不良となる前記記憶ビットの数を第１の不良ビット数として計数するステップと、前記第１のテスト条件とは異なる第２のテスト条件で前記情報記憶装置をテストし、動作不良となる前記記憶ビットの数を第２の不良ビット数として計数するステップと、前記第１の不良ビット数と前記第２の不良ビット数から前記情報記憶装置のランダムばらつきの大きさを判別するステップと、を備える。

本発明の第４の側面による情報記憶装置は、記憶セル・アレーと、前記記憶セル・アレーのアドレスを更新しながら前記記憶セル・アレーの自己テストを行い動作不良となる記憶ビットの数を計数し、前記計数結果を外部に出力する内蔵自己テスト部と、を備える。

本発明の第５の側面によるメモリー・テスターは、複数の記憶ビットを有する情報記憶装置についてテストするメモリー・テスターであって、制御部と、基準値記憶部と、テスト実行部と、計数部と、を備え、前記制御部は、あらかじめ、前記基準値記憶部に、テスト対象とする情報記憶装置の合否判定の基準となる１以上の不良ビット数の基準値を設定し、テスト実行部は、前記制御部があらかじめ設定した実用で想定される条件の範囲外に設定したテスト条件で前記情報記憶装置をテストし、前記計数部は、前記テスト実行部のテスト実行により検出された前記情報記憶装置の不良ビット数を計数し、前記基準値記憶部が記憶する基準値を超えた場合には、前記情報記憶装置を不合格と判定し、前記テスト実行部のテスト実行を終了させる。

本発明の第１又は第２の側面によるテスト方法によれば、特定の情報記憶装置が十分な動作余裕を有しているか否かを的確に判別することができる。これによりノイズに対する信頼性が高い製品を、選別して出荷することができる。また、不良ビットが基準値以下であれば、不良ビットがゼロでなくとも合格と判定するので、たまたまテスト時にノイズが発生しても、十分な動作余裕を有している製品を誤って不合格と判定してしまうことがないので、高信頼製品の出荷を低コストで実現することができる。

また、本発明の第３の側面によるテスト方法によれば、情報記憶装置のランダムばらつきの大きさを判別することができる。

本発明のメモリー・テスターによれば、上記テスト方法を容易に実行することができる。

本発明の情報記憶装置によれば、上記テスト方法を自己テストとして実行することができる。

本発明の原理を説明する図面１である。 本発明の適用対象の一例であるＳＲＡＭ記憶セルの構成を説明する図面である。 ＳＲＡＭにおけるスタティックノイズマージンＳＮＭを説明する図面である。 従来の情報記憶装置におけるばらつきと動作余裕との関係を示す模式図である。 近年の情報記憶装置におけるばらつきと動作余裕との関係を示す模式図である。 本発明の原理を説明する図面２である。 本発明の実施例１によるテスト方法の流れ図である。 実施例２によるテスト方法の流れ図である。 実施例３によるテスト方法の流れ図である。 実施例４におけるテスト条件と不良となる確率との関係を示す図である。 実施例５によるメモリー・テスターの機能ブロック図である。 実施例６によるメモリー・テスターの機能ブロック図である。 本発明によるテスト方法の適用に適したＳＲＡＭの構成図である。 実施例７による情報記憶装置の構成を示すブロック図である。 実施例７による情報記憶装置の自己テストの動作を説明する流れ図である。 実施例８による情報記憶装置の自己テストの動作を説明する流れ図である。 実施例９による情報記憶装置の構成を示すブロック図である。 実施例１０による情報記憶装置の構成を示すブロック図である。 実施例１１によるＳＲＡＭの読み出しタイミングの波形図である。 実施例１２によるＳＲＡＭの書き込みタイミングの波形図である。 実施例１３による情報記憶装置の読み出し制御回路の回路ブロック図である。 実施例１４による情報記憶装置の読み出し／書き込み制御回路の回路ブロック図である。 実施例１５による情報記憶装置におけるＢＩＳＴ部周辺のブロック図である。 実施例１５によるテスト方法の流れ図である。

本発明の各実施例について具体的に説明する前に、本発明の動作原理について図面を参照して説明しておく。

情報記憶装置は通常極めて多数の記憶ビット（例えば１Ｍ個）を有している。一般に、各記憶ビットの特性は一定ではなく、製造上のばらつきによって統計的分布を有している。図１にその様子を模式的に示す。図１において性能指標とは、記憶ビットが正常動作するか否かに関連するなんらかの指標である。

このような指標の典型例としてはＳｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（以下、単にＳＲＡＭと略す。）におけるＳｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ（以下、単にＳＮＭと略す。）が挙げられる。図２に示すように、ＳＲＡＭの記憶セルは通常４個のＮチャネル・トランジスタ（ａ１、ｄ１、ａ２、ｄ２）と、２個のＰチャネル・トランジスタ（ｐ１、ｐ２）から構成される。このＳＲＡＭセルから情報を読み出す際には、ワード線ＷＬの電位を高めてトランジスタａ１とａ２を導通させ、内部ノードの電位Ｖ１とＶ２をビット線ＢＬとＢＬＢを介して読み出す。この状態において、トランジスタａ１、ｄ１、ｐ１はインバータＩＮＶ１を、トランジスタａ２、ｄ２、ｐ２はインバータＩＮＶ２を、それぞれ構成する。インバータＩＮＶ１とＩＮＶ２の伝達特性を１枚の図に重ねて示すと図３のようになる。このとき、図３のように、２本の伝達特性で囲まれた領域が２個存在すれば、このＳＲＡＭセルには読み出しの際に２つの安定点（図中の○印）が存在する。そうであるなら、このＳＲＡＭセルは０と１の２つのデータを安定に記憶することができ、正常に読み出し動作をすることができる。上記２個の囲まれた領域に内接する正方形の一辺の長さがＳＮＭと定義される。各々のトランジスタの特性は統計的にばらつき、その結果ＩＮＶ１とＩＮＶ２の伝達特性もばらつき、ＳＮＭの大きさもまたばらつく。ＳＮＭがゼロを超えていればＳＲＡＭセルは安定に読出しが可能であるが、そうでなければ安定点の一方が消失し、読出しの際に０または１のデータが消失する。

性能指標のばらつきはプロセスばらつき（情報記憶装置が焼き付けられたチップごとに平均値がばらつく成分）とランダムばらつき（チップ内で個々のビットが相関なくばらつく成分）とから成る。プロセスばらつきは、製品の製造に用いた装置の状態が経時的に変化する、あるいは装置内の温度やガス流量のムラによって、ウエハー上でチップが占める位置によって出来上がりに差ができる、等の原因によって生じる。ランダムばらつきは、記憶ビットを構成するトランジスタの内部における微視的なゆらぎ、特に不純物ドーパントの離散性が主原因であると考えられている。ウエハー上に形成された多数のチップは切り出されて、個々の製品となる。

ＳＮＭの値は、図３より、１個のＳＲＡＭにつき２個存在し、その一方が０記憶の安定性、他方が１記憶の安定性に対応する。そのいずれか一方に着目すると、ＳＮＭは概ね正規分布することが知られている。この正規分布の平均値は、プロセスばらつきによってチップごとに変動する。ＳＮＭはこの平均値を中心として、チップ内において両側に広がりを持って分布する。この広がり、すなわちランダムばらつきの標準偏差をσとする。多くの場合において、σのチップ間での変動は小さいことが知られている。本発明はσがチップによって変動する場合であっても有効であるが、説明を容易にするため、以下では原則としてσはチップによらず一定であるものとして説明する。また、性能指標は０記憶または１記憶と対応するＳＮＭであるとする。

プロセスばらつきによって、各チップのＳＮＭの平均値は変動する。その結果、平均値と動作不良領域境界との距離（すなわち図１に示す動作余裕）は変動する。ＳＮＭの場合には、ＳＮＭ＝０が動作不良領域境界であり、ＳＮＭの平均値が動作余裕に他ならない。動作余裕が小さくなるほど、あるビットが不良となる確率（ＳＮＭ＜０となる確率）が増す。それと同時に、あるビットがＳＮＭ＞０であるが、ＳＮＭ＝０に非常に近くなる確率も増すことが、図１より理解されよう。ＳＮＭ＞０であってＳＮＭ＝０に非常に近いビットは、ノイズによって誤動作を生じる確率が高い。

性能指標について図１における動作不良領域との境界を基準にテストを行い、合否判定を行えば、ＳＮＭ＜０のビットを有するチップは誤動作する不良品として検出され、排除することができる。しかしながら、ＳＮＭ＞０であってＳＮＭ＝０に非常に近いビットは、たまたまテスト時にノイズが発生しない限り、このテストによっては検出されず、良品として出荷されてしまう。すなわち、ノイズによって誤動作が生じる確率が高いビット（危険ビット）が製品として出荷されることとなる。

ここで、図４と図５は、それぞれ、従来の情報記憶装置と、微細化が進んだ最新の情報記憶装置におけるばらつきと動作余裕との関係を示す模式図である。図４に示す微細化がそれほど進んでいない従来の情報記憶装置は、記憶ビットを構成するトランジスタの内部における微視的なゆらぎ、特に不純物ドーパントの離散性等の影響が少なく、プロセスばらつきに対するランダムばらつきの大きさは十分小さい。従って、図４において、性能指標が出荷時に確保されるべき最小の動作余裕Ｍｍｉｎだけ減少するような厳しい条件を選んでテストを行なうことで、プロセスばらつきが出荷適の情報記憶装置が全部合格し、プロセスばらつきが出荷不適の動作マージンが少ない情報記憶装置を全部不合格とすることができる。特許文献１、特許文献３に記載されている厳しいテストは、このような考え方に基づくものである。

一方、図５に示すように、製造工程の微細化が進んだ最新の情報記憶装置の製造プロセスによれば、記憶ビットを構成するトランジスタの内部における微視的なゆらぎ、特に不純物ドーパントの離散性等の影響が従来に比べて相対的に大きくなって来ており、ランダムばらつきの大きさが無視出来なくなって来ている。一般に、プロセスばらつきは、製造設備の精度を上げたり、製造工程の管理を改善したりする等により一定の範囲内に抑え込む事が可能である。しかし、ランダムばらつきは、記憶ビットを構成するトランジスタに本質的に内在するものであり、ランダムばらつきの大きさを抑えることはより困難である。微細化された情報記憶装置では、ランダムばらつきが増加し、一方で動作電圧が低下される。結果として、図４のように十分な余裕を持った設計を行なうことは困難となっており、図５のように、ランダムばらつきの統計分布関数が動作不良領域に近づいた状態で使用せざるを得ない。このような状態において、適切かつ精密に所望のＭｍｉｎが確保されているかを判定できるテスト方法が必要となる。

図５のようにランダムばらつきが大きい場合に、図４と同様にＭｍｉｎだけ厳しいテストを行なうと、確率密度分布が大きく動作不良領域にはみ出すため、出荷適の情報記憶装置までが厳しすぎるテスト条件のために不合格と判定されるものが多く発生し、歩留まりを落としてしまう。したがって、図５の様にランダムばらつきが大きい場合には、図４と同様の考え方でのテストを実施することは現実的ではない。そこで、特許文献１、特許文献３に記載されている厳しいテストを、動作余裕の減少幅を大きく緩和して実施することがしばしば行なわれる。例えば、Ｍｍｉｎとしては概ね６σ程度が最低限確保されることが望ましいが、そのとき６σ分厳しいテストは行なわず、０．５σ〜１σ程度だけ厳しいテストを実施することができる。しかしこのように緩和したテストを実行すると、プロセスばらつきが動作余裕がない方にばらついた場合、ＳＮＭ＝０に近い危険ビットが確率的に多く含まれるものがテストをパスする可能性が生じる。危険ビットが確率的に多く含まれると、ノイズ等により誤動作を起こしやすく、出荷不適の情報記憶装置が、製品として出荷されてしまうことになる。

このような危険ビットの出荷を防ぐためには、動作余裕を十分大きく（例えば６σ以上）すれば良い。これによってランダムばらつきの統計分布の裾が動作不良領域から離れ、危険ビットが出荷される確率を実用上無視しえる程度に抑制することが可能である。本発明によれば、動作余裕が所定の値を上回っているか否かを判別することができる。本発明により、動作余裕が所定値を上回るチップのみを選別すれば、危険ビットを含んだ製品の出荷を防止し、製品の高信頼化を達成することができる。

なお、図５のランダムばらつきが大きい製品の出荷適の確率分布と、図４のランダムばらつきが小さい製品の出荷適の確率分布とを比較すると、図５の出荷適の確率分布の方が、確率分布としては、動作余裕が少ないものが含まれることになる。これは、微細化された情報記憶装置では、従来より余裕のない設計が必要となるという状況を反映している。であるからこそ、動作余裕を正確に把握するテストが重要となる。なお、確保できる動作余裕が小さすぎる場合には、状況に応じてＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を設けるなどのシステム的な対応を取ることができる。いずれにせよ、プロセスばらつきの大きさに対して相対的にランダムばらつきの方が大きいような状況下においても、プロセスばらつきが出荷適の状態にあるか、出荷不適にあるかを正しくテストできることが必要である。

以下に、本発明の原理を、従来のテスト方法と対比しつつ説明する。図６は、各ビットが不良となる確率Ｆ１（実線の曲線）、およびチップ全体が不良となる（チップ上の少なくとも１ビットが不良となる）確率Ｆ（破線の曲線）を、σで規格化した動作余裕の関数として計算したものである。冗長ビットは用いず、性能指標ＳＮＭは正規分布すると仮定した。具体的には、Ｐ（ｘ）をＳＮＭの確率密度関数（正規分布）として式（１）で表すことができる。式（１）でＮは総ビット数である。

危険ビットの出荷確率を十分抑制するためにどの程度の動作余裕が必要かは、用いるトランジスタにおけるノイズの大きさと、不良発生をどの程度許容するべきかという設計上の要求と、に基づき決定される。以下の説明では、最悪条件において６σの動作余裕が必要であるものと仮定する。この場合において、製品はプロセスばらつきが想定の範囲内であれば最悪条件における動作余裕が決して６σを下回らないように設計されるべきであり、そうであるものと仮定する。以上の条件において、もしプロセスばらつきが常に想定範囲内であるならば、ノイズの問題は生じないはずである。しかしながら現実は常に理想的であるとは限らず、プロセスが突発的に変動して、出来上がった動作余裕が想定外に小さくなる可能性は否定できない。従って、このような想定外の状況が生じたことをテストによって的確に検出し、危険ビットを含む製品を出荷しないことが望ましい。

以下に、従来の通常のテスト、従来の厳しい条件でのテスト、本発明によるテスト、を説明する。なお、図６の縦実線は、各々のテスト方法における、想定される最悪条件での動作余裕である。図６の縦破線は、各々のテスト方法について、説明で仮定する想定外に減少した動作余裕である。

従来のテストでは、通常の場合、実使用において想定される温度と電源電圧の組合せのうち、最悪条件においてテストを行なう。仮に最悪条件での動作余裕が想定される最低の６σであった場合、チップの歩留まりＦは式（１）より９９．９％と算出される（総ビット数は１Ｍｂｉｔと仮定、以下同様）。この場合、歩留まりは十分に高く、しかもノイズの問題もない。しかしながら、プロセスが想定外にばらついた場合に問題が生じる。仮にあるチップにおいて、最悪条件での設計余裕が０．５σだけ減って５．５σになったとする。このときチップの歩留まりＦは、式（１）より９８％と算出される。すなわち、９８％の確率でこのチップはテストにおいて良品と判定される。従って従来のテスト方法によれば、プロセスが想定外にばらつくと、動作余裕が６σを下回るチップがほとんど全部出荷される恐れがある。

動作余裕が小さいチップの出荷を防止するため、実使用において想定される最悪条件よりさらに厳しい温度と電源電圧においてテストを行なう方法（例えば特許文献１）が知られている。この従来の厳しいテスト方法を適用する場合には、プロセスが想定される最悪状態（動作余裕が最小となる状態）となったとき、動作余裕は６σより小さく、例えば５σとなるような温度と電源電圧の条件でテストを行なう。この場合のチップの歩留まりＦは式（１）より７５％と算出される。すなわち、厳しいテストを行なうことで良品となるチップ数が減少するという犠牲（廃棄コスト、本例では２５％廃棄）が生じる。ここでプロセスが想定外にばらつき、設計余裕が０．５σだけ減ったとする。この場合、テスト時の動作余裕は４．５σに減り、チップの歩留まりＦは３％と算出される。従って設計余裕が０．５σ減ったチップの９７％は不良品として排除され、出荷されることを免れる。このように、従来の厳しいテスト方法はある程度の効果を有していると言える。しかしながら残りの３％はなお出荷されてしまう。すなわち最悪条件において設計余裕が５．５σしかない製品が、割合が減るとはいえ出荷されてしまう。さらに最悪条件での動作余裕が６σ確保された、本来良品とされるべきチップの２５％が廃棄され、全体としての製造コストの増大を招く。

本発明によるテスト方法では、プロセスが想定される最悪状態（動作余裕が最小となる状態）となったとき、動作余裕が例えば３σとなるような温度と電源電圧の条件においてテストを行なう。本発明で用いる、このように非常に厳しい（言い換えれば誤動作するビットの発生確率を高めた、あるいは動作余裕を小さくした）テスト条件のことを、以下に「不良ビット計数条件」と呼ぶ。不良ビット計数条件においては、チップ全体が良品となる確率はほとんどゼロであり、チップ全体が良品であるか否かという情報は意味をなさない。代わりにチップ内で不良となるビットの数に着目する。もし動作余裕が３σであれば、不良ビット数は１３５０±１１０個（確度９９．６％）となる。ただし、この計算においては式（１）に加えて、不良ビット数が、期待値がＮＦ１、標準偏差がＮＦ１の平方根（ｓｑｒｔ（ＮＦ１））である正規分布で近似できることを利用した（正規分布する確率変数が期待値から±３ｘ標準偏差の範囲に収まる確率が９９．６％である）。ここでプロセスが想定外にばらつき、設計余裕がわずかに０．０５σだけ減ったとする。すると不良ビット数は１５８９±１１９個に変化する。このように不良ビット数は動作余裕の大きさに応じて敏感に変動するから、不良ビット数の変化に着目することで、０．０５σという微小な動作余裕の変化を的確に判別することが可能となる。本例においては、不良ビット計数条件での不良ビット数が１３５０個を超えたチップは設計余裕が想定どおり確保されていないと判断して廃棄し、逆に１３５０個以下であるチップは出荷するようにすれば良い。これにより動作余裕が６σを下回る製品のみを的確に廃棄することができ、高信頼な製品出荷を廃棄コストの増大を招くことなく実現することができる。

次に本発明の具体的な実施例について、図面を参照して詳細に説明する。

図７に本発明の実施例１による情報記憶装置のテスト方法の基本的な流れ図を示す。まず、実使用条件よりも厳しい電源電圧と温度の条件（すなわち、不良ビット計数条件）で、あるチップ（情報記憶装置）の全記憶ビットについて、正常に動作するか否かを確認し、不良ビット数を決定する（ステップＳ１０１）。次に、得られた不良ビット数が所定の基準数（１以上）を上回るか否かを判定する（ステップＳ１０２）。もし不良ビット数が基準数以下であれば、当該チップは合格と判定する（ステップＳ１０３ａ）。もし不良ビット数が基準数を上回れば、当該チップは不合格と判定する（ステップＳ１０３ｂ）。

なお、ここまでは説明を簡略化するため明記しなかったが、上記したようなテストは他のテストと組み合わせて行うことが通常である。そこで以下では「良品」と「合格」という言葉を使い分ける。すなわち、個々のテストにおいてはチップが「合格」か「不合格」かが判定されるものとする。最終的に必要なすべてのテストに合格したチップは「良品」と判定され、そうでないものは「不良品」と判定されるものとする。

不良ビット計数条件は、仕様上想定される電源電圧範囲外の電源電圧（通常、誤動作が生じやすいのは低電圧であるから、通常は仕様より低電圧側の電圧とする）を印加し、仕様上想定される温度範囲の上限または下限のいずれかの温度環境とすることで実現するのが良い。すなわち、温度ではなく設定を容易に変更し得る電圧を調節することにより、不良ビット計数条件を実現するのが容易性の観点から好適である。ただし、電源電圧ではなく、温度を想定範囲外に調整することで不良ビット計数条件を実現することも可能である。

不良ビット計数条件における具体的な温度と電源電圧は、プロセスが最悪状態となったときのＮＦ１（不良ビット数の期待値）が所望の値となる条件を、モンテカルロ回路シミュレーションなどを利用して決定することができる。あるいは、意図的にプロセス条件が想定される最悪状態となるように作成した実際の記憶装置について、不良ビット数が所望の値となる条件を実測により調べることで決定しても良い。

不良ビット計数条件におけるテストは、従来のテスト（通常条件におけるテスト）と組み合わせて使用されることが望ましい。なぜなら、不良ビット計数条件においては、動作余裕が十分確保されているか否かが確認され、全ビットの正常動作を確認することを目的とする従来のテストを、完全には代替できないためである。図８に、不良ビット計数条件におけるテストと、通常条件におけるテストを組み合わせた実施例２の流れ図を示す。不良ビット計数条件におけるテスト（動作余裕が十分確保されていることを確認）で合格と判定され（ステップＳ２０２でＮＯ判定）たチップ（情報記憶装置）について、さらに通常条件におけるテストを行う（ステップＳ２０３）。この通常条件におけるテストで全ビットの動作が正常であることを確認され、合格と判断されたチップ（ステップＳ２０４でＮＯ判定）のみが最終的に良品と判定される資格を持つ（ステップＳ２０５ａ）。それ以外のチップは不良品と判定される（ステップＳ２０５ｂ）。

不良ビット計数条件におけるテストを必要に応じて複数の条件について実施してもよい。図９に、不良ビット計数条件におけるテストを、２つの異なる条件について実施する実施例３の流れ図を示す。第一の不良ビット計数条件（不良ビット計数条件１）で合格と判定され、さらに第二の不良ビット計数条件（不良ビット計数条件２）で合格と判断されたチップのみが合格と判定され、それ以外は不合格と判定される。例えばＳＲＡＭにおいて、不良ビット計数条件１は、読み出し動作が厳しい条件とし（低電圧、高温）、不良ビット計数条件２は、書き込み動作が厳しい条件（低電圧、低温）とすれば、読み出しと書き込み双方の動作について、十分な動作余裕が確保できているかどうかを確認することができる。

なお、図７〜９に示す実施例１〜３の例に限らず、不良ビット計数条件におけるテストと、通常条件におけるテストとは、それぞれ必要な数だけ、必要に応じて適宜組み合わせて実施することができる。各テストの順番は適宜入れ替えても良い。

全ビットの正常動作を確認することを目的とする、通常条件におけるテストにおいては、少なくとも全ビットについて、０を書き込んだとき０が読み出され、１を書き込んだとき１が読み出されることを確認し、その両方に成功したビットのみを合格と判断するべきである。しかし、不良ビット計数条件におけるテストにおいては、０を書き込んだとき０が読み出されない不良ビット数か、１を書き込んだとき１が読み出されない不良ビット数か、のいずれかを計数するだけで、動作余裕の計測を行うという目的を達成することができる。よって、不良ビット計数条件においては、前記したいずれか一方の計数のみから合格か不合格かを判定すれば、テスト時間を節約することができる。

上記した、全ビットの正常動作は、冗長ビットを利用して達成されていても良い。本発明は冗長ビットを有する情報記憶装置にも特段の支障なく適用することが可能である。

不良ビット計数条件において、プロセスが想定される最悪条件となったときの期待値ＮＦ１は、１以上であれば効果が得られるが、少なくとも１０以上、より望ましくは１００以上、さらに望ましくは１０００以上とするのが良い。言い換えれば、動作余裕が十分か否かの判定に用いる基準数は少なくとも１０以上、より望ましくは１００以上、さらに望ましくは１０００以上とするのが良い。例えば上記例において、動作余裕が３σで一定であったとしても、不良ビットの数はＮＦ１＝１３５０に常に等しいわけではなく、その前後で統計的にばらつき、その標準偏差はｓｑｒｔ（ＮＦ１）に等しい。よって、ＮＦ１の相対的な（比率としての）ばらつきはｓｑｒｔ（ＮＦ１）／ＮＦ１＝１／ｓｑｒｔ（ＮＦ１）となって、ＮＦ１が小さいほど大きくなる。従ってＮＦ１があまりに小さいと動作余裕の変動を精度良く検出することが難しくなる。動作余裕が一定のとき、判定数が１０００であれば、不良ビット数のばらつく範囲は概ね±１０％、判定数が１０であれば、不良ビット数のばらつく範囲は概ね±１００％、である。ＮＦ１を増すためには、電源電圧や温度をより厳しい方向に設定すればよい。ただし、ＮＦ１がＮの１／２を超える条件は望ましくない。なぜなら、動作余裕の変動に対するＮＦ１の変動の割合（感度）が減少するためである。

上述した判定数（不良ビット数）と標準偏差の３倍、３σのばらつく範囲３σ／ＮＦ１との関係をまとめると以下の表１のようになる。求められる信頼度によって、不良ビットの判定数を決めればよい。表１には、合否の判定基準とする不良ビット数（ＮＦ１）を１０、１００、３００、１０００としたときの標準偏差σ、標準偏差の３倍値３σ、３σのばらつく範囲３σ／ＮＦ１をそれぞれ示す。

判定の対象とする不良ビットの不良ビットの判定数を１０以上とすれば、ある程度の信頼度は得られる（表１において、ばらつく範囲３σ／ＮＦ１の値は１００％以下に収まる）。判定に、より高い信頼度を求める場合は、不良ビット計数条件をより厳しい条件に設定し、判定数を増やせばよい（表１において、判定数ＮＦ１の数を増やせば、ばらつく範囲はより狭くなる）。ただし、すでに説明したように、版定数ＮＦ１がＮの１／２を超える様な不良ビット計数条件を設定することは好ましくない。なお、表１におけるσは、図６や後で説明する図１０等における動作余裕の標準偏差ではなく、不良ビット数の標準偏差であり、どちらも同じ標準偏差の記号σを用いているが、別なものであることに注意されたい。

以上の説明において、単一の不良ビット計数条件での不良数に基づき動作余裕の大きさの過不足を判定する方法を述べたが、図１０のように同種の２以上の異なる不良ビット計数条件（厳しさの程度の異なる条件）での不良ビット数に基づき製造上の問題点の有無を判定することもできる。２以上の条件を用いると、メモリーセルのランダムばらつきの大きさ自体が変化したことを検出することが可能である。

なお、実施例３では、複数の異なる種類の厳しい条件でそれぞれ動作余裕の大きさの過不足を判別し製品の合否を判定していたが、実施例４では、同一の種類の厳しさの異なる条件で不良ビット数を計数し、その結果に基づいてランダムばらつきの大きさを判定する点で実施例３とは、異なっている。

図１０における「劣化状態」とは、ランダムばらつきの標準偏差が、「通常状態」における本来の標準偏差の値σから１．１σに増加した状態である。このように標準偏差が大きくなった場合、なんらかの製造上の問題が発生している可能性がある。標準偏差がどの程度増大したかは、図１０に示す「不良ビット計数条件１」、「不良ビット計数条件２」等の厳しさの異なる２条件での不良ビット数の比率から知ることができる。より厳しい不良ビット計数条件（例えば「不良ビット計数条件２」）での不良ビット計数値の値をより緩い不良ビット計数条件（例えば「不良ビット計数条件１」）での不良ビット計数値で除した値が小さいほど標準偏差が大きいことを示す（言い換えるならば、図１０において、曲線の傾きが緩い場合。具体的な標準偏差の値は、式（１）を用いて算出することができる）。このようにランダムばらつきの標準偏差自体の変動をテストで検出することで、製造上の問題の発生を検出し、信頼性の低い製品が出荷されるのを防止することができる。

上記実施例１乃至４のテスト方法は、市販のメモリー・テスターに、図７、８、９などを用いて説明した動作を実行させるよう、適宜プログラムを作成することにより実施することができる。一般にメモリー・テスターは、情報記憶装置の電気的特性を計測する計測装置部に加えて、一般のコンピュータと同様の、中央演算装置と、記憶装置と、入出力装置とを含む。前記プログラムは、前記記憶装置に格納され、前記中央演算装置に実施例１乃至４によるテスト方法を実施するよう指示するようにすれば良い。

図１１に実施例５によるメモリー・テスター６００の機能的なブロック図を示す。図１１には、テスト対象とする情報記憶装置１００も記載している。なお、図１１において、指定されたテスト条件に従って、情報記憶装置１００にテストパターンを印加し、情報記憶装置１００から出力されるパターンのフェイルまたはセーフを判定する等のメモリー・テスター６００の一般的な構成は、記載を省略し、実施例５の特徴となる機能のみを記載している。図１１のメモリー・テスター６００は、実施例５によるプログラム６０１をインストールし、プログラム６０１を実行させることにより、メモリー・テスター６００の中央処理装置（図示せず）と記憶装置（図示せず）は、図１１に示す基準値記憶部６０２、計数部６０３、比較部６０４として機能する。基準値記憶部６０２は、図７〜９における基準値（基準数）をあらかじめ設定して記憶しておくメモリである。計数部６０３は、動作不良となる記憶ビットが検出される毎にカウントアップするカウンタとして機能する。比較部６０４は、計数部６０３で計数した動作不良となる記憶ビットの数を基準値記憶部６０２の基準値と比較し、基準値を超えれば不合格、基準値以下であれば合格と判定し、その結果をメモリー・テスターの外部へ出力する。

図１２に、メモリー・テスター６００Ａの構成例を示す。図１２のメモリー・テスター６００Ａを用いることにより、上記実施例１乃至４のテスト方法を容易に実施することができる。制御部６１０は、メモリー・テスター全体の動作を制御する。制御部６１０は汎用性を高めるため、ＣＰＵとメモリーにより構成するのが好適である。入力部６５０はキーボードなどを含み、制御部６１０を制御する情報を外部から入力する。出力部６６０はディスプレーなどを含み、テスト結果等を外部へ出力する。テスト実行部６３０は、制御部６１０の制御に基づいて、被テスト対象であるメモリー内蔵チップ（情報記憶装置）１００に対して、電源や入力パターンを印加すると共にメモリー内蔵チップ１００が出力するパターンを期待値パターンと比較してテストを行う。

テスト実行部６３０は、電源電圧発生部６３１、テストパターン発生部６３２、比較部６３３、デバイス接続部６３４を含む。電源電圧発生部６３１は、メモリー内蔵チップ１００に与える任意の電源電圧を発生する。テストパターン発生部６３２は、テスト対象であるメモリー内蔵チップ１００のメモリーテスト実行用のアドレスＡｄｄと入力データＤｉｎを順次生成すると共に、メモリー内蔵チップ１００の書き込みや読み出し動作を制御する制御信号Ｃｎｔを生成する。比較部６３３は、メモリー内蔵チップ１００の出力データＤｏｕｔと、テストパターン生成部６３２が出力する期待値パターンと、の一致を判定する。なお、Ｄｏｕｔは１ビットのみであっても、複数ビットから成っても良い。デバイス接続部６３４は、メモリー内蔵チップ１００の電源端子、入出力端子の配置に合わせて、メモリー内蔵チップ１００の所定の端子に電源電圧Ｖｄｃ、アドレスＡｄｄ、入力データＤｉｎ、制御信号Ｃｎｔを供給すると共に、メモリー内蔵チップ１００のデータ出力端子から出力される出力データＤｏｕｔを比較部６３３へ接続する。

計数部６０３Ａは、１つのメモリー内蔵チップ１００に含まれる不良ビット数を計数するカウンタである。計数部６０３Ａは、メモリー内蔵チップ１００のテストを開始する前に計数値が０にリセットされ、比較部６３３がメモリー内蔵チップ１００の出力データＤｏｕｔと期待値パターンとの比較結果に基づいて、１ビットの不良ビットを検出する毎にカウントアップされる。基準値記憶部６０２Ａは、合否判定の基準とする不良ビット数を格納するレジスタである。制御部６１０は、テスト前に基準値記憶部６０２Ａに合否判定の基準とする不良ビット数を書き込んでおく。テスト時には、計数部６０３Ａは、比較部６３３で不一致が検出される毎に、メモリー内蔵チップ１００の不良ビット数を計数すると共に、基準値記憶部６０２Ａが記憶する基準数と比較し、基準数を上回った場合は、そのメモリー内蔵チップ１００を不合格と判定する。なお、単にメモリー内蔵チップ１００の合否判定を行うだけの場合は、基準数を上回った段階で、そのメモリー内蔵チップ１００を不合格と判定することができるので、そのメモリー内蔵チップ１００のテストは終了してもよい。

また、テストを高速とするため、テストパターン発生部６３２、比較部６３３、計数部６０３Ａ、基準値記憶部６０２Ａは、制御部を構成するＣＰＵやメモリーとは別個のハードウェアとして実現することが望ましい。これによりメモリー内蔵チップ１００のテストを高速に実行することができる。

また、メモリー・テスター６００Ａは、温度調整装置７００に対して設定温度を指示する機能を備えてもよい。温度調整装置７００は、被測定素子であるメモリー内蔵チップ１００の測定温度を調整する装置である。メモリー・テスター６００Ａは、電源電圧発生部６３１を制御して電源電圧を調整し、温度調整装置７００を制御して温度を調整し、制御信号Ｃｎｔを介してメモリー内蔵チップに組み込まれた内蔵のテスト回路を制御して厳しいテスト環境を実現することができる。なお、温度調整装置７００は、メモリー内蔵チップ１００の温度を特定の状態に設定してテストする必要がある場合に用いればよく、常温において、電源電圧やメモリーのアクセスタイミング等を厳しい条件に設定して、不良ビット計数条件を実現する場合には、必要ない。

次に、本発明を適用するのに好適な情報記憶装置について説明する。本発明における不良ビット計数条件を実現するためには、電源電圧を極めて低く設定する必要が生じ、これによって記憶ビットを構成する回路（記憶セル）のみならず、記憶セルへの書き込みと読み出しを実施する周辺回路の動作が不安定化する場合がある。周辺回路に起因する記憶の不良が発生した場合、記憶ビットの動作余裕を計測しようとする本発明の目的に対して支障となる。この問題を回避するため、記憶セルに供給する電圧と、周辺回路（または周辺回路の少なくとも一部）に供給する電圧を適宜異なるものとすることができる。

例えば、上記実施例１〜４によるテスト方法を適用する情報記憶装置において、記憶セルに供給する電源電圧と、周辺回路に供給する電源電圧を別々に供給するための端子をチップ（情報記憶装置）に設けることができる。不良ビット計数条件を実現する時には、周辺回路用の電源電圧を記憶セル用の電源電圧より高くする。例えば、周辺回路用の電源電圧を通常使用条件の範囲とし、記憶セル用の電源電圧のみを通常使用条件より低くする。これにより周辺回路の安定性を損なうことなく、本発明によるテスト方法を適用することができる。

図２のＳＲＡＭにおいては、記憶セルの電源電圧（図２におけるＶＣＣ）よりワード線（図２におけるＷＬ）のアクセス時の電圧を高くすることで、読み出し不良を発生しやすくする（すなわちＳＮＭを小さくする）ことができる。逆にワード線のアクセス時の電圧より記憶セルの電源電圧を高くすることで書き込み不良を発生しやすくすることができる。ただし、アクセス時とは、図２においてトランジスタａ１とａ２を導通させた状態を指す。以上のように、ＳＲＡＭにおいては、適宜記憶セルの電源電圧ＶＣＣと、ワード線ＷＬのアクセス時の電圧とを異なるようにすることで、多くの不良ビットが発生しやすい条件、すなわち不良ビット計数条件をより容易に実現することができる。

例えば、上記実施例１〜４によるテスト方法を適用するＳＲＡＭを用いた情報記憶装置において、記憶セルの電源電圧と、ワード線ドライバ回路に供給する電源電圧を別々に供給するための端子をチップに設けることができる。不良ビット計数条件を実現する時には、両者の端子電圧を適宜異なるようにすることで、多くの不良ビットが発生しやすい条件、すなわち不良ビット計数条件をより容易に実現することができる。読み出し不良を起こしやすくするには、ワード線ドライバ回路に供給する電源電圧を記憶セルの電源電圧より高くし、書き込み不良を起こしやすくするには、その反対とすればよい。

図１３に、本発明の適用を容易とするための、ＳＲＡＭを用いた情報記憶装置の好適な構成例を示す。なお、理解を妨げない範囲でいくつかの構成要素や細部は図示を省略している。情報記憶装置１００は、複数のＳＲＡＭ記憶セル（図では１６個のみを図示）が配列された記憶セル・アレー１０１と、センスアンプ回路１０２と、記憶セルに結合されたワード線の電位を供給するワード線ドライバ回路１０３と、記憶セルへのデータの読み書きを制御する制御回路１０４と、を含む。１０２、１０３、１０４は情報記憶装置１００の周辺回路を構成する。記憶セル・アレー１０１と、ワード線ドライバ回路１０３と、制御回路１０４にはそれぞれ別々の電源電圧が供給できるよう、電源端子１０５〜１０７を設けている。これら電源端子は製品出荷時には同一電位となるよう短絡することができる。センスアンプ回路１０２に供給する電源電圧は、制御回路１０４と同じとしている。

図１３において、テスト時に電源端子１０５の電圧を他の電源端子１０６、１０７に比べて低くすることで、記憶セル以外の動作不良を防止しつつ、読み出しの誤動作確率が高い不良ビット計数条件を得ることが容易となる。電源端子１０６の電圧を他の電源端子１０５、１０７に比べて低くすることで、書き込みの誤動作確率が高い不良ビット計数条件を得ることが容易となる。ただしこの場合においては、読み出し時の動作余裕と、書き込み時の動作余裕をそれぞれ確認するため、これら２つの不良ビット計数条件の両方についてテストを実施することが望ましい。上記テストは、実施例５や実施例６のメモリー・テスター６００、６００Ａを用いても実施することができる。

好ましくは、上記実施例１〜４のテストを実施する機能を、テスト対象となる情報記憶装置と一体で形成することができる。すなわち、内蔵自己テスト機能（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ機能、ＢＩＳＴ機能）の一部として、本発明によるテストを実行する機能を設けても良い。そのためには情報記憶装置がＢＩＳＴ部を含み、少なくとも該ＢＩＳＴ部が不良ビット数を計数する機能を有している必要がある。図１４は、実施例７の内蔵自己テスト機能を備えた情報記憶装置１００Ａのブロック図である。図１４の情報記憶装置１００Ａは図１３に示す情報記憶装置の周辺回路である制御回路１０４にＢＩＳＴ部１０８が埋め込まれている。図１４のＢＩＳＴ部１０８は、図１１に示す基準値記憶部６０２、計数部６０３、比較部６０４の機能を情報記憶装置１００Ａの内部に備えている。

図１５は、図１４の情報記憶装置１００Ａにおいて、ＢＩＳＴ部１０８を動作させて自己テストを実行させる場合の流れ図である。ＢＩＳＴ部１０８はまずチップの任意の端子を介して、基準数を入力し、ＢＩＳＴ部１０８の内部に含まれる基準値記憶部に一時的に保存する（ステップＳ４０１）。次に不良ビット数を計数する（ステップＳ４０２）。次に、不良ビット数が基準数を超えるか否かに応じて、チップが合格か否かを判定する（ステップＳ４０３）。最後に判定結果をチップ上の任意の端子を介して出力する（ステップＳ４０４）。なお、基準数が予め決定されている場合は、基準数を製造時などにＢＩＳＴ部に記録しておき、ステップＳ４０１を省略しても良い。

図１６は、実施例８による情報記憶装置のＢＩＳＴ部の他の動作例を示した流れ図である。実施例８の情報記憶装置は、実施例７の情報記憶装置１００ＡのＢＩＳＴ部１０８の機能を変更することにより実現できる。実施例８では、図１６に示すように、ＢＩＳＴ部はまず不良ビット数を計数する（ステップＳ５０１）。次に、得られた不良ビット数をチップの任意の端子を介して外部に出力する。チップの合格判定は情報記憶装置の外部で、例えばメモリー・テスターによって実施される。

実施例７又は実施例８で説明したＢＩＳＴ部は、不良ビット数を計数する時点で、情報記憶装置の各部に供給する電源電圧を、不良ビット計数条件の実現にとって好適な電圧に自ら制御する機能を、さらに有していても良い。そのために、実施例７または実施例８の情報記憶装置は、外部から供給された電圧を適宜他の電圧に変換するための電源変換機能を有していても良い。また上記したＢＩＳＴ部は、不良ビット数を計数する時点で、情報記憶装置の温度を、不良ビット計数条件の実現にとって好適な温度に自ら制御する機能を、さらに有していても良い。そのために、情報記憶装置は加熱のためのヒーター配線を有し、前記したＢＩＳＴ部は、前記ヒーター配線を駆動するための制御回路を有していても良い。

図１７に、実施例９の情報記憶装置の例を示す。図１７の情報記憶装置２００は、電圧制御機能を備えている。情報記憶装置２００は、記憶セル・アレーを含む記憶装置主要部２０１と、ＢＩＳＴ部２０２と、電源変換回路２０３と、電源端子２０４とを有する。記憶装置主要部２０１には、電源変換回路２０３を介して、外部端子である電源端子２０４から電源電圧が供給される。図１７では電源変換回路２０３が複数の異なる電圧（Ｖ１、Ｖ２、Ｖ３）を供給する例を記載しているが、供給する電圧数は１でも良い。Ｖ１、Ｖ２、Ｖ３は、例えば図１３において、端子１０５、１０６、１０７に供給される電圧と対応する。テスト実施時以外の通常動作時において、ＢＩＳＴ部２０２は電源変換回路２０３に対し、電源端子２０４の電圧を直接Ｖ１、Ｖ２、Ｖ３として供給するよう指示する。不良ビット計数条件を実現する時には、ＢＩＳＴ部２０２は電源変換回路２０３に対し、Ｖ１、Ｖ２、Ｖ３を適宜好適な電圧となるよう制御するように指示する。なお、電源変換回路２０３は、必要に応じて記憶装置主要部２０１を成す半導体チップの外部に配置しても良い。

図１８に、ヒーターを用いた過熱機能を有する実施例１０による情報記憶装置の構成を示すブロック図である。情報記憶装置３００は、記憶セル・アレーを含む記憶装置主要部３０１と、ＢＩＳＴ部３０２と、温度制御回路３０３と、ヒーター３０４とを有する。テスト実施時以外の通常動作時において、ＢＩＳＴ部３０２は温度制御回路３０３に対し、ヒーター３０４に電流を流さないように指示する。不良ビット計数条件を実現する時には、ＢＩＳＴ部３０２は温度制御回路３０３に対し、適宜ヒーター３０４に通電し、温度を上昇させるように指示する。なお、温度制御回路３０３は、必要に応じて記憶装置主要部３０１を成す半導体チップの外部に配置しても良い。ＢＩＳＴ部３０２または温度制御回路３０３は、さらに温度を所望の値に制御する目的で、温度計測手段を備えていても良い。

ここまで説明した実施例では、各種バイアス電圧やテスト時の温度を調整して厳しいテスト条件（不良ビット計数条件）を実現する方法及びその方法の実現に適した情報記憶装置やメモリー・テスターについて説明した。しかし、厳しいテスト条件は、各種バイアス電圧やテスト時の温度を調整することに限らず、その他の方法によっても厳しいテスト条件を実現することができる。例えば、各種のタイミングを調整することにより厳しいテスト条件を実現してもよい。

図１９は、実施例１１によるＳＲＡＭの読み出しタイミングの波形図である。図１９において、ＷＬ、ＢＬＢ、ＢＬは、それぞれ、図２のワード線ＷＬ、ビット線対ＢＬＢとＢＬの電位である。また、ＳＥは、図１３に示すセンスアンプ回路１０２を活性化するセンスアンプイネーブル信号である。図２において、ビット線対ＢＬとＢＬＢをハイレベルにプリチャージした状態で、ワード線ＷＬをロウレベルからハイレベルに立ち上げると、Ｎチャンネル・トランジスタａ１、ａ２が導通する。仮にこのとき、ＳＲＡＭセルの内部のノードＶ１がロウレベル、Ｖ２がハイレベルであったとすると、図１９に示すように、主としてビット線ＢＬがセルを介して放電され、ビット線ＢＬの電位は反転ビット線ＢＬＢよりも徐々に低くなっていく。次に、時間Ｔｒだけ待って、ビット線対ＢＬとＢＬＢの電位差が十分に開いた時点でセンスアンプイネーブル信号ＳＥをハイレベルに立ち上げる。センスアンプ回路はその時点での電位差を増幅する。これによりセルに記憶された情報が読み出される。ここで、ワード線ＷＬを立ち上げてからセンスアンプイネーブル信号ＳＥを立ち上げるまでの時間をＴｒとする。この時間Ｔｒが短すぎると、ビット線対ＢＬとＢＬＢの電位差がばらつきによって不十分となり、読み出しが出来ない確率が高まる。Ｔｒを通常動作条件よりも意図的に短くすることにより、読み出しタイミングに関する不良ビット計数条件を実現することができる。

図２０は実施例１２によるＳＲＡＭの書き込みタイミングの波形図である。図２０において、ＷＬ、ＢＬＢ、ＢＬ、Ｖ１、Ｖ２は、それぞれ、図２のワード線ＷＬ、ビット線対ＢＬとＢＬＢ、記憶セル内部ノードＶ１、Ｖ２の電位である。初期状態の記憶セル内部ノードの電位について、ノードＶ１がハイレベルでＶ２がロウレベルである状態から、ノードＶ１をロウレベル、ノードＶ２をハイレベルに書き込む場合を考える。最初に、書き込みデータに基づいて外部からビット線対ＢＬ、ＢＬＢの電位について、ビット線ＢＬをロウレベル、反転ビット線ＢＬＢをハイレベルとする。その後ワード線ＷＬをロウレベルからハイレベルに立ち上げると、図２のＮチャンネル・トランジスタａ１、ａ２が導通する。するとノードＶ１はビット線ＢＬの電位に追従して低下し、ノードＶ２は反転ビット線ＢＬＢの電位に追従して上昇する。次に、時間Ｔｗだけ待って、ビット線ＢＬと反転ビット線ＢＬＢの電位が十分安定した時点でワード線ＷＬを再びロウレベルとする。これによりセルへの情報書き込みが完了する。時間Ｔｗが短すぎると、ばらつきによって内部ノードＶ１とＶ２の電位を反転するのに時間が足りなくなり、書き込みに失敗する確率が高まる。Ｔｗを通常動作条件よりも意図的に短くすることにより、書き込みタイミングに関する不良ビット計数条件を実現することができる。

実施例１１や実施例１２のテスト方法を実行するためには、情報記憶装置（ＳＲＡＭチップ）上に、実際の使用時とは異なるタイミングを発生させる機能を内蔵することが望ましい。図２１は、実施例１３による情報記憶装置の読み出し制御回路の回路ブロック図である。図２１の読み出し制御回路を情報記憶装置に内蔵すれば、実施例１１のテスト方法を容易に実行することができる。図２１において、制御回路１０４Ｂはワード線ドライバ１１１に信号を送ってワード線ＷＬの電位を立ち上げる。ワード線ドライバ１１１はワード線ＷＬの電位を立ち上げると同時に信号を遅延部１１３に送る。この信号は遅延部１１３によって時間Ｔｒだけ遅れ、センスアンプイネーブル信号ＳＥとなってセンスアンプ回路１０２に入力される。遅延部１１３は通常使用状態の遅延と、実使用時より短いテスト用の遅延の少なくとも２以上の異なる遅延を生じさせることができ、そのいずれかを制御回路１０４Ｂの指示に基づいて選択できるようにしておく。

図２２は、実施例１４による情報記憶装置の読み出し／書き込み制御回路の回路ブロック図である。図２２の読み出し／書き込み制御回路を情報記憶装置に内蔵すれば、実施例１１や実施例１２のテスト方法を容易に実行することができる。図２２の読み出し／書き込み制御回路は、図２１の読み出し制御回路の変形例であるので、図２１の読み出し制御回路と同一である部分は、説明を省略し、図２１の読み出し制御回路と異なる部分について主に説明する。図２２の読み出し／書き込み制御回路は、制御回路１０４Ｃが自ら適宜タイミングを調整してワード線ドライバ１１１の駆動とセンスアンプ回路１０２の駆動を行うようにしても良い。以上は読み出しの場合についての説明であるが、書き込みの場合には、ワード線の電位を上げてから下げるまでの時間Ｔｗを２以上の異なる値から選択できる機能を制御回路１０４Ｃに設ければよい。ただし、書き込みの場合には、ビット線対ＢＬとＢＬＢの電位は周辺回路からセンスアンプ回路１０２を介して供給される点が読み出しの場合と異なる。

すでに実施例７において、図１４を用いて、実施例１〜４のテストを実施するＢＩＳＴ機能を組み込んだ情報記憶装置１００Ａについて説明した。実施例１５は、ＢＩＳＴ機能を組み込んだ情報記憶装置の別な実施例である。図２３は、実施例１５による情報記憶装置におけるＢＩＳＴ部周辺のブロック図である。情報記憶装置であるメモリー内蔵チップ４００は、メモリー部１２０とメモリー部の自己テストを実行するＢＩＳＴ部１０８Ａとを備える。ＢＩＳＴ部１０８Ａは、さらにＢＩＳＴ全体の動作を制御する制御部１６０と、メモリー部１２０のＢＩＳＴを実行するテストパターン発生部１３２と比較部１３３を備える。また、ＢＩＳＴ部１０８Ａは、計数部１６３と基準値記憶部１６２をさらに備える。

テストパターン発生部１３２は、テスト対象であるメモリー部１２０に対してアドレスＡｄｄと入力データＤｉｎを順次与えるとともに、制御信号Ｃｎｔによって書き込みと読み出し動作を行なわせる。メモリー部１２０の読み出しデータＤｏｕｔは比較部１３３に入力される。比較部１３３は読み出しデータＤｏｕｔを期待値パターン（通常はテストパターン発生部から供給される）との一致を判定し、不一致があった場合には計数部１６３の不良ビット計数値を不良ビット数だけ加算する。計数部１６３は、自身が格納する不良ビット数と、基準値記憶部１６２に格納された基準数とを常時比較し、前者が後者を越えた場合に制御部１６０に不合格を通知する。制御部１６０は全ビットのテストを完了した時点で不合格通知がなければ合格、そうでなければ不合格と判定し、結果を出力する。

図２４は、実施例１５によるテスト方法の流れ図である。図２４を用いて、情報記憶装置であるメモリー内蔵チップ４００について、メモリー部１２０のテスト時の動作について説明する。メモリー部１２０のテスト開始時には、初期設定として、基準値記憶部１６２に基準数を入力すると共に、計数部１６３の不良ビット数の計数値をゼロにリセットする（ステップＳ６０１）。

次にテストパターン発生部１３２から出力されるテストパターンに基づいて、メモリー部１２０に与えるアドレスとデータを更新しつつ、メモリー部１２０にデータの書き込みと読み出しを実施する（ステップＳ６０２）。メモリー部１２０からデータを読み出した結果、テストパターン部１３２が出力する期待値と、メモリー部１２０から読み出したデータＤｏｕｔが異なっていれば、不良ビットが存在すると判定し、計数部１６３によって不良ビット数の計数値を加算する（ステップＳ６０３）。

次に、加算後の不良ビット数が基準値記憶部１６２が記憶する基準数を超えているか否か判定する（ステップＳ６０４）。計数部１６３の不良ビット数が基準値記憶部１６２の基準数を超えていた場合（ステップＳ６０４でｙｅｓの場合）は、不合格と判定し、処理を終了する（ステップＳ６０６）。

一方、計数部１６３の不良ビット数が基準値記憶部１６２の基準数を超えていない場合（ステップＳ６０４でｎｏの場合）は、メモリー部１２０の全ビットのテストが終了するまでステップＳ６０２に戻り、処理を継続する（ステップＳ６０５でｎｏの場合）。全ビットのテストが終了した場合（ステップＳ６０５でｙｅｓの場合）は、合格と判定し、処理を終了する（ステップＳ６０７）。

なお、実施例１５において、ＢＩＳＴ部１０８Ａに実施例１３や実施例１４で説明した記憶ビットに対するアクセスタイミングを厳しく調整するテスト回路を設けることができる。また、図１７を用いて説明した実施例９による記憶装置主要部２０１に印加する電圧を制御する電源変換回路２０３をさらに設け、ＢＩＳＴ部１０８Ａにこの出力電圧を制御する機能をさらに設けてもよい。さらに、図１８を用いて説明した実施例１０による記憶装置主要部３０１の温度を制御する温度制御回路３０３をさらに設け、ＢＩＳＴ部１０８Ａにこの温度制御回路３０３を制御する機能を設けてもよい。

また、本発明によるテスト方法、情報記憶装置、メモリー・テスターは、冗長によって不良ビットを救済する機能を有する情報記憶装置にも適用することが可能である。ただし、動作不良となるビットを計数するにあたっては、冗長による救済を行なわない状態での動作不良を計数することが望ましい。情報記憶装置の動作余裕を精度よく判定するには十分多数の不良ビットが発生することが望ましいが、救済がない状態のほうが多数の不良ビットが生じる測定条件を実現するのが容易になるためである。

冗長による救済としては、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を用いて誤動作を動的に救済する方法と、出荷時に不良ビットを予備ビットで固定的に置き換える方法とがある。前者を用いると情報記憶装置のノイズによる誤動作を低減する効果が得られるため、動作余裕を冗長が無い場合に比べて小さくすることが可能となる。従って本発明を適用した場合、不良ビット計数条件が等しければ冗長無しに比べて基準数を大きくできる。このように冗長の利用によって判定条件が変化する場合がある。しかし誤動作ビット数を数えることで動作余裕の大きさを判定するという本発明の思想は、冗長機構の有無によらず適用可能である。

［付記事項：国内優先権の主張について］
基礎出願に対応する本願各請求項の記載（及びその範囲）は、基礎出願に記載された、請求項、明細書及び図面に記載された事項及び範囲によって支持されるものとする。国内優先権の主張により、その効果は基礎出願の当初の記載事項に基づいてパリ条約第４条Ｂの例により不利な扱いを受けないものとする。

なお、本発明において、上述したように様々な形態が可能であるが、下記の形態についても可能であるので念のため、付記しておく。
［形態１］本発明の情報記憶装置のテスト方法において、前記テスト条件は、前記情報記憶装置内の前記記憶ビットの動作余裕が、前記実用で想定される条件のうち最悪条件よりさらに小さくなるよう選択されていることができる。
［形態２］本発明の情報記憶装置のテスト方法において、前記テスト条件は、前記情報記憶装置内の前記記憶ビットの動作不良発生確率が、前記実用で想定される条件のうち最悪条件よりさらに大きくなるように設定して前記テストを行うことができる。
［形態３］情報記憶装置をテストするメモリー・テスターを制御するコンピュータプログラムであって、
テスト条件を実用で想定される条件の範囲外に設定して前記メモリー・テスターに一つの前記情報記憶装置についてテストを行わせ、動作不良となる記憶ビットの数を前記メモリー・テスターに計数させるステップと、
前記メモリー・テスターに前記計数値を１以上の所定の基準値と比較させ、前記基準値を超えれば不合格、前記基準値以下であれば合格と判定させるステップと、
を備えるプログラムであることが好ましい。
［形態４］前記テスト条件で行うテストを第１のテストとしたときに、
前記メモリー・テスターに、テスト条件を実用で想定される条件の範囲内に設定して前記一つの情報記憶装置に対して行うテストであって、動作不良となる記憶ビットが存在すれば不合格、動作不良となる記憶ビットが存在しなければ合格と判定させる第２のテストをさらに行わせ、
前記メモリー・テスターに前記第１のテストと前記第２のテストのテスト結果によって、前記情報記憶装置の良品と不良品の判定を行わせるプログラムであることが好ましい。

以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、その基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明は、情報記憶装置のテストに利用することが出来る。特に、記憶セルがランダムなばらつきを有している情報記憶装置に広く適用することができる。さらに、微細な同一構成のセルを多数備える半導体装置であれば、情報記憶装置以外の半導体装置にも応用することが可能である。

１００、１００Ａ：（ＳＲＡＭを用いた）情報記憶装置（メモリー内蔵チップ）
１０１：記憶セル・アレー
１０２：センスアンプ回路
１０３：ワード線ドライバ回路
１０４、１０４Ａ、１０４Ｂ、１０４Ｃ：制御回路
１０５：電源端子（記憶セル・アレー用）
１０６：電源端子（ワード線ドライバ用）
１０７：電源端子（その他周辺回路用）
１０８、１０８Ａ、２０２、３０２：ＢＩＳＴ部（内蔵自己テスト部）
１１１：ワード線ドライバ
１１２：記憶セル
１１３：遅延部
１２０：メモリー部
１３２、６３２：テストパターン発生部
１３３、６３３：比較部
１６０、６１０：制御部
１６２、６０２、６０２Ａ：（動作不良ビット数）基準値記憶部
１６３、６０３、６０３Ａ：（動作不良ビット数）計数部
２００、３００、４００：情報記憶装置（メモリー内蔵チップ）
２０１、３０１：記憶装置主要部（記憶セル・アレーを含む）
２０３：電源変換回路
２０４：電源端子
３０３：温度制御回路
３０４：ヒーター
６００、６００Ａ：メモリー・テスター
６０１：（テスト）プログラム
６０４：比較部
６３０：テスト実行部
６３１：電源電圧発生部
６３４：デバイス接続部
６５０：入力部
６６０：出力部
７００：温度調整装置
ａ１、ｄ１、ａ２、ｄ２：Ｎチャンネル・トランジスタ
ｐ１、ｐ２：Ｐチャネル・トランジスタ
ＩＮＶ１、ＩＮＶ２：インバータ
ＢＬ：（非反転）ビット線
ＢＬＢ：反転ビット線
Ｖｄｃ：ＤＣ電圧
Ａｄｄ：アドレス信号
Ｄｉｎ：データ入力信号
Ｃｎｔ：制御信号
Ｄｏｕｔ：データ出力信号
Ｔｒ：センスアンプ活性化待ち時間
ＷＬ：ワード線
ＳＥ：センスアンプイネーブル信号
Ｔｗ：ワード線活性化時間
Ｔｍ：書込み余裕時間
Ｖ１、Ｖ２：記憶セル内部ノード電位

Claims (19)

1. 複数の記憶ビットを有する情報記憶装置について、
   テスト条件を実用で想定される条件の範囲外に設定してテストを行い、前記複数の記憶ビットのうち、動作不良となる記憶ビットの数を計数するステップと、
   前記計数値に基づいて前記情報記憶装置の動作余裕の大きさを判別するステップと、
   を備えることを特徴とする情報記憶装置のテスト方法。
2. 前記実用で想定される条件の範囲外のテスト条件は、実用で想定される条件では動作不良とならない情報記憶装置について、動作不良となる記憶ビットの数が１以上であることが期待できるテスト条件であることを特徴とする請求項１記載の情報記憶装置のテスト方法。
3. 前記範囲外に設定するテスト条件が、電源電圧、温度、前記記憶ビットに対するアクセスタイミングのうち、少なくとも一つを含むテスト条件であることを特徴とする請求項１又は２記載の情報記憶装置のテスト方法。
4. 前記計数値が１以上の所定の基準値より大きければ不合格、前記基準値以下であれば合格と判定することを特徴とする請求項１乃至３いずれか１項記載の情報記憶装置のテスト方法。
5. 前記テストを２以上の異なる前記範囲外のテスト条件で実行し、いずれかのテスト条件で前記計数値が前記基準値より大きければ不合格、いずれのテスト条件でも前記計数値が前記基準値以下であれば合格と判定することを特徴とする請求項４記載の情報記憶装置のテスト方法。
6. 前記テストを２以上の異なる前記範囲外のテスト条件で実行し、各々における前記計数値に基づいて前記情報記憶装置のランダムばらつきの大きさを判別することを特徴とする請求項１乃至３いずれか１項記載の情報記憶装置のテスト方法。
7. 電源電圧及び温度のうち、少なくとも一つを含むテスト条件を実用で想定される条件の範囲外に設定して一つの情報記憶装置についてテストを行い、動作不良となる記憶ビットの数を計数するステップと、
   前記計数値を１以上の所定の基準値と比較し、前記基準値を超えれば不合格、前記基準値以下であれば合格と判定するステップと、
   を備えることを特徴とする情報記憶装置のテスト方法。
   ただし、優先権主張の基礎とする特願２０１０−０１０８７２の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された発明の範囲に限る。
8. 前記基準値が１０以上であることを特徴とする請求項４、５、７いずれか１項に記載の情報記憶装置のテスト方法。
9. 前記情報記憶装置は、前記実用で想定される条件では、同一電源電圧が供給される第１の回路と第２の回路とを含み、
   前記テスト条件では、前記第１の回路と前記第２の回路に異なる電源電圧を供給してテストを行うことを特徴とする請求項１乃至８いずれか１項記載の情報記憶装置のテスト方法。
10. 前記テスト条件で行うテストを第１のテストとしたときに、
    テスト条件を実用で想定される条件の範囲内に設定して前記情報記憶装置についてテストを行い、動作不良となる記憶ビットが１ビットでも存在すれば不合格、動作不良となる記憶ビットがなければ合格と判定する第２のテストをさらに行い、前記第１のテストと前記第２のテストのテスト結果の組み合わせによって、良品と不良品の判定を行うことを特徴とする請求項１乃至５、７、８いずれか１項記載の情報記憶装置のテスト方法。
11. 複数の記憶ビットを有する情報記憶装置について、
    第１のテスト条件で前記情報記憶装置をテストし、動作不良となる前記記憶ビットの数を第１の不良ビット数として計数するステップと、
    前記第１のテスト条件とは異なる第２のテスト条件で前記情報記憶装置をテストし、動作不良となる前記記憶ビットの数を第２の不良ビット数として計数するステップと、
    前記第１の不良ビット数と前記第２の不良ビット数から前記情報記憶装置のランダムばらつきの大きさを判別するステップと、
    を備えることを特徴とする情報記憶装置のテスト方法。
12. 記憶セル・アレーと、
    前記記憶セル・アレーのアドレスを更新しながら前記記憶セル・アレーの自己テストを行い動作不良となる記憶ビットの数を計数し、前記計数結果を外部に出力する内蔵自己テスト部と、
    を備えることを特徴とする情報記憶装置。
13. 前記内蔵自己テスト部が、前記計数値を基準値と比較し、前記比較結果を前記計数結果として外部に出力することを特徴とする請求項１２記載の情報記憶装置。
14. 前記基準値としてあらかじめ任意の値を設定しておくことのできる基準値記憶部をさらに備えることを特徴とする請求項１３記載の情報記憶装置。
15. 前記内蔵自己テスト部は、前記自己テスト時に、前記記憶セル・アレーのテスト条件を実用で想定される条件の範囲外の所定のテスト条件に設定して前記自己テストを行うテストモードを備えることを特徴とする請求項１２乃至１４いずれか１項記載の情報記憶装置。
16. 前記情報記憶装置は、
    前記内蔵自己テスト部により制御され、外部から供給される電源電圧を実用で想定される条件の範囲外の所定の電源電圧に変換して前記記憶セル・アレーに供給する電源変換回路をさらに備えることを特徴とする請求項１２乃至１５いずれか１項記載の情報記憶装置。
17. 前記情報記憶装置は、
    温度制御回路と、前記温度制御回路により制御されるヒーター回路をさらに備え、
    前記内蔵自己テスト部は、前記温度制御回路を制御して、前記記憶セル・アレーの温度を実用で想定される条件の範囲外の所定の温度に設定して前記自己テストを行うことを特徴とする請求項１２乃至１６いずれか１項記載の情報記憶装置。
18. 複数の記憶ビットを有する情報記憶装置についてテストするメモリー・テスターであって、
    制御部と、
    基準値記憶部と、
    テスト実行部と、
    計数部と、
    を備え、
    前記制御部は、あらかじめ、前記基準値記憶部に、テスト対象とする情報記憶装置の合否判定の基準となる１以上の不良ビット数の基準値を設定し、
    テスト実行部は、前記制御部があらかじめ設定した実用で想定される条件の範囲外に設定したテスト条件で前記情報記憶装置をテストし、
    前記計数部は、前記テスト実行部のテスト実行により検出された前記情報記憶装置の不良ビット数を計数し、前記基準値記憶部が記憶する基準値を超えた場合には、前記情報記憶装置を不合格と判定することを特徴とするメモリー・テスター。
19. 前記テスト条件で行うテストを第１のテストとしたときに、
    前記制御部は、前記テスト実行部に、テスト条件を実用で想定される条件の範囲内に設定して前記一つの情報記憶装置に対して、動作不良となる記憶ビットが一つでも存在すれば不合格、動作不良となる記憶ビットが一つも存在しなければ合格と判定させる第２のテストをさらに実行させ、
    前記制御部は、前記第１のテストと前記第２のテストのテスト結果によって、前記情報記憶装置の良品と不良品の判定を行なうことを特徴とする請求項１８記載のメモリー・テスター。

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