KR20240014950A - 메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 장치의 컨트롤러 - Google Patents
메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 장치의 컨트롤러 Download PDFInfo
- Publication number
- KR20240014950A KR20240014950A KR1020220092759A KR20220092759A KR20240014950A KR 20240014950 A KR20240014950 A KR 20240014950A KR 1020220092759 A KR1020220092759 A KR 1020220092759A KR 20220092759 A KR20220092759 A KR 20220092759A KR 20240014950 A KR20240014950 A KR 20240014950A
- Authority
- KR
- South Korea
- Prior art keywords
- post
- package repair
- memory
- repair operation
- package
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 261
- 238000000034 method Methods 0.000 title claims description 28
- 230000008439 repair process Effects 0.000 claims abstract description 266
- 230000002950 deficient Effects 0.000 claims abstract description 54
- 238000003860 storage Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 15
- 238000004891 communication Methods 0.000 description 13
- 230000008859 change Effects 0.000 description 12
- 239000004020 conductor Substances 0.000 description 8
- 238000012360 testing method Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 101150047304 TMOD1 gene Proteins 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 102100028121 Fos-related antigen 2 Human genes 0.000 description 1
- 101001059934 Homo sapiens Fos-related antigen 2 Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
- G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1202—Word line control
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1204—Bit line control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
개시된 실시예에 따른 호스트로부터 포스트 패키지 리페어 명령을 포함한 복수의 신호를 수신하는 메모리 장치를 포함하는 메모리 시스템에 있어서, 상기 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 하나 이상의 리던던시 워드라인과 상기 비트라인들에 연결된 복수의 리던던시 메모리 셀들 및 안티 퓨즈(Anti Fuse) 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 불량 메모리 셀에 대한 포스트 패키지 리페어(Post Package Repair: PPR)동작의 성공여부를 상기 호스트로 전달하는 포스트 패키지 리페어 제어 회로를 포함한다.
Description
개시된 실시예는 메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 장치의 컨트롤러에 관한 것으로서, 더욱 상세하게는 메모리 장치에 대하여 포스트 패키지 리페어(Post Package Repair)동작이 수행되는 경우 간헐적으로 발생하는 오류를 감지하고, 포스트 패키지 리페어 동작 수행시 발생된 문제를 해결하는 방법에 관한 것이다.
메모리 장치는 복수의 로우들과 복수의 칼럼들의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함한다. 메모리 장치는 메모리 셀들 중에서 불량 메모리 셀이 발생한 경우 이를 대체하기 위한 리던던시 메모리 셀들을 포함하고, 불량 메모리 셀이 연결된 메모리 로우를 리던던시 로우로 대체하는 리페어 동작을 수행한다. 포스트 패키지 리페어(post package repair: PPR)는 메모리 장치가 패키지된 이후에 이루어지는 리페어 동작을 말한다.
메모리 장치의 집적도가 증가하고 제조 공정이 미세화됨에 따라 싱글 비트 불량률이 증대하고 있다. 상술한 기술 발전에 따라 메모리 장치의 불량을 감지하는 포스트 패키지 리페어 기술도 발전하고 있는데, 메모리 장치에 대한 포스트 패키지 리페어 동작에서 간헐적으로 발생하는 오류의 경우 감지하기 어려운 문제점이 존재한다.
상술한 문제점을 해결하기 위하여 개시된 실시예는 포스트 패키지 리페어 동작시 발생되는 간헐적 오류를 감지하는 메모리 시스템, 메모리 시스템의 동작방법 및 메모리 장치의 컨트롤러를 제공하고자 한다.
개시된 실시예에 따른 호스트로부터 포스트 패키지 리페어 명령을 포함한 복수의 신호를 수신하는 메모리 장치를 포함하는 메모리 시스템에 있어서, 상기 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 하나 이상의 리던던시 워드라인과 상기 비트라인들에 연결된 복수의 리던던시 메모리 셀들 및 안티 퓨즈(Anti Fuse) 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 불량 메모리 셀에 대한 포스트 패키지 리페어(Post Package Repair: PPR)동작의 성공여부를 상기 호스트로 전달하는 포스트 패키지 리페어 제어 회로를 포함하되, 상기 포스트 패키지 리페어 제어 회로는,상기 메모리 셀 어레이에서 포스트 패키지 리페어 동작의 대상이 되는 타겟을 결정하고, 상기 타겟의 포스트 패키지 리페어 동작 전과 상기 포스트 패키지 리페어 동작 후의 데이터 값을 비교하고, 비교 결과에 기초하여 상기 포스트 패키지 리페어 동작이 정상적으로 동작하는지 여부를 판단한다.
또한, 다른 실시예에 메모리 시스템의 동작방법은 따른 호스트가 메모리 장치로 메모리 셀 어레이의 불량 메모리 셀에 대한 포스트 패키지 리페어(Post Package Repair: PPR) 동작을 요청하는 단계; 및 상기 호스트의 요청에 의하여 포스트 패키지 리페어 동작이 수행되는 단계를 포함하는 메모리 시스템의 동작 방법에 있어서, 상기 포스트 패키지 리페어 동작이 수행되는 단계는, 상기 메모리 셀 어레이에서 포스트 패키지 리페어 동작의 대상이 되는 타겟이 결정되는 단계; 상기 타겟의 포스트 패키지 리페어 동작 전과 상기 포스트 패키지 리페어 동작 후의 데이터 값이 비교되는 단계; 및 상기 비교 결과에 기초하여 상기 포스트 패키지 리페어 동작의 성공여부가 판단되는 단계를 포함한다.
또한, 다른 실시예에 따른 호스트에 포함되고, 메모리 셀 어레이의 불량 메모리 셀에 대한 포스트 패키지 리페어(Post package repair) 커맨드 신호를 생성하는메모리 장치의 컨트롤러는 상기 타겟의 포스트 패키지 리페어 동작 전후의 값을 비교하는 포스트 패키지 리페어 제어 회로로부터 상기 포스트 패키지 동작의 수행 결과를 수신한다.
상술한 구성을 포함함으로써, 개시된 실시예는 포스트 패키지 리페어 동작시 발생되는 간헐적 오류를 감지하는 메모리 시스템, 메모리 시스템의 동작방법 및 메모리 장치의 컨트롤러를 제공할 수 있다.
도 1은 개시된 실시예에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 시스템을 설명하는 도면이다.
도 2는 도 1의 메모리 장치의 포스트 패키지 리페어(PPR) 동작을 설명하는 타이밍도이다.
도 3은 개시된 실시예에 따른 메모리 시스템의 블록도이다.
도 4 개시된 실시예에 따른 메모리 시스템의 PPR 동작을 설명하는 순서도이다.
도 5a는 개시된 실시예에 따른 메모리 디바이스의 블록도이다.
도 5b는 개시된 실시예에 따른 메모리 안티 퓨즈 어레이의 데이터 값을 도시한 것이다.
도 6은 개시된 실시예에 따른 안티 퓨즈 셀을 도시한 것이다.
도 7a은 개시된 실시예에 따른 PPR 전/후 안티 퓨즈 어레이의 값을 비교하고 일치 여부를 출력하는 회로을 도시한 것이다.
도 7b는 개시된 실시예에 따른 PPR 전/후 안티 퓨즈 어레이의 값을 비교하고 일치 여부를 출력하는 회로의 데이터 처리 결과를 도시한 것이다.
도 8은 개시된 실시예에 따른 포스트 패키지 리페어 동작의 오류를 감지하는 과정을 도시한 순서도이다.
도 9은 개시된 실시예에 따른 포스트 패키지 리페어 동작 후에 알림(Alert)동작을 수행하는 과정을 도시한 순서도이다.
도 10은 개시된 실시예에 따른 포스트 패키지 리페어 동작을 재수행하는 과정을 도시한 순서도이다.
도 11은 개시된 실시예들에 따른 도 1의 메모리 시스템에서 메모리 장치의 다른 예를 나타내는 블록도이다.
도 12는 개시된 실시예들에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 멀티칩 패키지를 설명하는 도면이다.
도 13은 개시된 실시예들에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 포스트 패키지 리페어(PPR) 동작을 설명하는 타이밍도이다.
도 3은 개시된 실시예에 따른 메모리 시스템의 블록도이다.
도 4 개시된 실시예에 따른 메모리 시스템의 PPR 동작을 설명하는 순서도이다.
도 5a는 개시된 실시예에 따른 메모리 디바이스의 블록도이다.
도 5b는 개시된 실시예에 따른 메모리 안티 퓨즈 어레이의 데이터 값을 도시한 것이다.
도 6은 개시된 실시예에 따른 안티 퓨즈 셀을 도시한 것이다.
도 7a은 개시된 실시예에 따른 PPR 전/후 안티 퓨즈 어레이의 값을 비교하고 일치 여부를 출력하는 회로을 도시한 것이다.
도 7b는 개시된 실시예에 따른 PPR 전/후 안티 퓨즈 어레이의 값을 비교하고 일치 여부를 출력하는 회로의 데이터 처리 결과를 도시한 것이다.
도 8은 개시된 실시예에 따른 포스트 패키지 리페어 동작의 오류를 감지하는 과정을 도시한 순서도이다.
도 9은 개시된 실시예에 따른 포스트 패키지 리페어 동작 후에 알림(Alert)동작을 수행하는 과정을 도시한 순서도이다.
도 10은 개시된 실시예에 따른 포스트 패키지 리페어 동작을 재수행하는 과정을 도시한 순서도이다.
도 11은 개시된 실시예들에 따른 도 1의 메모리 시스템에서 메모리 장치의 다른 예를 나타내는 블록도이다.
도 12는 개시된 실시예들에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 멀티칩 패키지를 설명하는 도면이다.
도 13은 개시된 실시예들에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 실시예들에 대해 구체적으로 설명하기로 한다.
도 1은 개시된 실시예에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 시스템(100)을 설명하는 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 호스트(50)의 입출력 요청에 따라 쓰기 동작을 수행하거나 읽기 동작을 수행한다. 메모리 시스템(100)은 메모리 장치(120)를 포함한다.
호스트(50)는 컴퓨터, 노트북 컴퓨터, 스마트폰, 스마트패드, 스마트 티비, 넷북 등과 같은 전자 장치에 마련된 메모리 컨트롤러를 포함하는 CPU/GPU 등의 프로세서들을 포함할 수 있다. 호스트(50)는 오퍼레이팅 시스템(52) 하에서 어플리케이션(53) 운용에 연동하여 메모리 시스템(100)을 억세스할 수 있다.
메모리 시스템(100)는 호스트(50)의 요청에 따라 포스트 패키지 리페어(PPR/hppr) 커맨드와 메모리 장치(110)의 불량 어드레스(FAM)를 제공할 수 있다. PPR 커맨드는 메모리 장치(110)가 패키지된 이후에 불량 어드레스(FAM)를 비휘발성 메모리에 저장하고, 불량 어드레스(FAM)에 대한 리페어 동작이 수행되도록 지시하는 커맨드이다. hppr 커맨드는 메모리 장치(110)가 패키지된 이후에 불량 어드레스(FAM)를 휘발성 메모리에 저장하고, 불량 어드레스(FAM)에 대한 리페어 동작이 수행되도록 지시하는 커맨드이다.
hppr 커맨드에 의해 휘발성 메모리에 저장된 불량 어드레스(FAM)는 영구적일 수 있다. 이에 따라, hppr 커맨드에 따른 리페어 동작을 하드 리페어라고 칭하고, 이에 대항하여 PPR 커맨드에 따른 리페어 동작을 소프트 리페어라고 칭할 수 있다. 즉, 하드 리페어 동작은 불량 어드레스에 대한 정보를 영구적으로 수정할 수 있고, 소프트 리페어 동작은 불량 어드레스에 대한 정보를 임시적으로 수정할 수 있다.
메모리 장치(110)는 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 하나 이상의 리던던시 워드라인과 비트라인들에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함할 수 있다. 실시예에 따라, 메모리 장치(110)는 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 워드라인들과 하나 이상의 리던던시 비트라인에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함할 수 있다.
메모리 장치(110)는 포스트 패키지 리페어(PPR/hppr) 커맨드에 따라 불량 어드레스(FAM)를 비휘발성 메모리 또는 휘발성 메모리에 저장할 수 있다. 메모리 장치(110)는 불량 어드레스(FAM)에 의해 선택되는 불량 워드라인을 리던던시 워드라인으로 대체하거나, 불량 어드레스(FAM)에 의해 선택되는 불량 비트라인을 리던던시 비트라인으로 대체할 수 있다.
메모리 장치(110)는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작이 수행되도록 제어하는 PPR 제어 회로(400)를 포함할 수 있다. 여기서 PPR, 제어 회로(400)는PPR 동작 전/후의 안티-퓨즈 어레이의 데이터 값을 비교하고, PPR 동작 전/후의 안티-퓨즈 어레이의 데이터 값이 일치하는지 여부를 출력할 수 있다.
일실시예에 따라, 메모리 장치(110)는 포스트 패키지 리페어(PPR/hppr) 커맨드에 따라 PPR 제어 회로(400)를 이용하여, 하나의 뱅크 내에서 불량 어드레스에 의해 선택되는 불량 워드라인에 연결된 메모리 셀들의 데이터가 독출되어 해당 뱅크의 센스 앰프에 의해 감지 증폭되고, 감지 증폭된 데이터가 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 기입되도록 인터널 뱅크 카피 동작을 수행할 수 있다.
도 2는 도 1의 메모리 장치(110)의 포스트 패키지 리페어(PPR) 동작을 설명하는 타이밍도이다. 여기서 메모리 장치(110)는 LPDDR5를 포함할 수 있다.
도 2를 참조하면, T0 시점에서, 모드 레지스터 커맨드(MRS4)와 함께 PPR 모드로의 진입을 위한 어드레스 신호, 예컨대 A13 어드레스 신호가 입력된다. 모드 레지스터 커맨드(MRS4)는 PPR 모드를 제공하기 위하여 사용되고 A13 어드레스 신호가 로직 `1`로 입력됨에 따라, 메모리 장치(110)는 PPR 모드로 진입할 수 있다.
T0 시점에서 tMOD 시간 후 T1 시점에서, 액티브 커맨드(ACT)와 함께 불량 메모리 셀의 위치를 나타내는 뱅크 그룹 어드레스(BG_f), 뱅크 어드레스(BA_f) 및 로우 어드레스(RA_f)가 입력된다. 뱅크 그룹 어드레스(BG_f), 뱅크 어드레스(BA_f) 및 로우 어드레스(RA_f)는 불량 어드레스(FAM)를 지칭하고, 메모리 장치(110)는 불량 어드레스(FAM)를 선정할 수 있다. 메모리 장치의 표준에서 tMOD 시간은 MRS 커맨드와 비-MRS 커맨드 사이에 요구되는 최소한의 시간으로 규정하는데, tMOD 시간은 메모리 장치(110)가 PPR 모드로 진입하기까지 걸리는 시간을 의미할 수 있다.
T1 시점에서 tRCD (Ras to Cas Delay time) 시간 후 T2 시점에서, 기입 커맨드(WRA)와 함께 뱅크 그룹 어드레스(BG_f), 뱅크 어드레스(BA_f) 및 유효한 어드레스(Valid)가 입력된다. 메모리 장치(110)는 기입 커맨드(WRA)와 함께 입력된 뱅크 그룹 어드레스(BG_f), 뱅크 어드레스(BA_f) 및 유효한 어드레스(Valid)를 상관하지 않을 수 있다. 즉 don`t care로 여길 수 있다.
T2 시점에서 소정 시간 후 T3 시점에서, 메모리 장치(110)는 데이터 패드(DQ)의 논리 상태가 로직 `0`인지 아닌지를 살필 수 있다(check). 데이터 패드(DQ)가 로직 `0` 이면 해당 메모리 장치(110) 자신이 타겟(target)이라는 것을 의미하고, 데이터 패드(DQ)가 로직 `1`이면 자신이 타겟이 아니라는 것을 의미할 수 있다. 타겟이란 메모리 시스템(100) 내부의 메모리 장치들 중에서 PPR 동작을 수행할 메모리 장치임을 의미할 수 있다. T2와 T3 사이의 시간은 라이트 레이턴시(Write Latency: WL) 만큼의 시간을 의미하고, 라이트 레이턴시(WL)에는 카스 기입 레이턴시(Cas Write Latency: CWL), 어디티브 레이턴시(Additive Latency: AL) 등을 포함할 수 있다.
T3 시점에서 자신이 타겟이라는 것이 확인된 경우에, 메모리 장치(110)는 액티브 커맨드(ACT)와 함께 입력된 불량 어드레스(FAM)를 불량 어드레스 저장부(415, 도 4)에 저장할 수 있다. 불량 어드레스 저장부(415)는 안티 퓨즈와 같은 비휘발성 메모리와 플립플롭과 같은 휘발성 메모리로 구성될 수 있다. tPGM 시간은 불량 어드레스(FAM)가 불량 어드레스 저장부(415)의 비휘발성 메모리에 프로그램되는데 소요되는 최소한의 시간을 의미할 수 있다.
불량 어드레스(FAM)가 불량 어드레스 저장부(415)의 비휘발성 메모리에 모두 프로그램된 후 T4 시점에서, 프리차지 커맨드(PRE)가 입력되어 메모리 장치(110)는 액티브 상태가 해제된다. T5 시점에서, 모드 레지스터 커맨드(MRS4)와 함께 PPR 모드의 탈출을 위하여 A13 어드레스 신호가 로직 `0`로 입력될 수 있다. T4와 T5 사이의 tPGM_Exit시간은 PPR 모드를 탈출하는데 소요되는 최소한의 시간을 의미할 수 있다.
도 2의 PPR 동작에서, 불량 어드레스(FAM)가 불량 어드레스 저장부(415)의 비휘발성 메모리에 프로그램되는데 소요되는 시간(tPGM)은 수백 ms 내지 수 초(s) 정도를 필요로 할 수 있다. 이러한 tPGM 시간은 호스트(50)의 오퍼레이팅 시스템(52) 입장에서 타임아웃 스펙 위반(timeout spec violation)으로 판단될 수 있다. 이를 해결하기 위하여, 메모리 장치(110)는 불량 어드레스(FAM)를 불량 어드레스 저장부(415)의 휘발성 메모리에 임시적으로 저장하는 hppr 동작을 도입하고, hppr 동작에서의 tPGM 시간은 수십 ns 정도 소요되는 것으로 제어될 수 있다.
상술한 PPR/hppr 동작 수행 후, 불량 어드레스 저장부(415)에 저장된 불량 어드레스(FAM)에 상응하는 불량 메모리 로우는 리던던시 로우로 대체되도록 하여 구제될 것이다. 그런데, 리던던시 로우에 연결된 메모리 셀들에는 미지의(unknown) 데이터를 갖고 있을 것이다. 이 경우, 불량 메모리 로우의 싱글 비트 불량을 구제하려던 리던던시 로우가 오히려 멀티 비트 불량으로 취급될 수 있다. 이를 방지하기 위하여, 메모리 장치(110)는 PPR 제어 회로(400)를 이용하여 리던던시 로우에 대하여 로우 카피 동작과 데이터 `0` 또는 `1` 기입 동작을 수행할 수 있다.
도 3은 개시된 실시예에 따른 메모리 시스템(100)의 블록도이다.
도 3을 참조하면, 개시된 실시예에 따른 메모리 시스템(100)은 메모리 컨트롤러(51)로부터 포스트 패키지 리페어 명령(PPR_CMD)를 수신하는 메모리 장치(110)를 포함한다. 또한, 메모리 장치(110)는 안티 퓨즈 어레이(Anti Fuse Array)(111), 리던던시 메모리 셀(Redundancy)(112), 페일 로우(Fail Row) 영역 및 포스트 패키지 리페어(PPR) 제어 회로(400)를 포함할 수 있다.
메모리 컨트롤러(51)는 포스트 패키지 리페어(PPR) 제어 회로(400)로부터 포스트 패키지 리페어 동작의 성공여부를 수신하고, 메모리 장치(110)에 존재하는 메모리 셀 어레이의 불량 여부를 판단할 수 있다. 메모리 컨트롤러(51)는 호스트(50)의 포스트 패키지 리페어 명령 신호(PPR CMD)를 메모리 장치(110)로 전송할 수 있다. 또한, 메모리 컨트롤러(51)는 복수의 신호를 처리할 수 있다.
또한, 메모리 장치(110)는 메모리 컨트롤러(51)로부터 포스트 패키지 리페어 명령(PPR_CMD)를 수신하고, 안티-퓨즈 어레이(111)에서 포스트 패키지 리페어 동작의 대상이 되는 타겟(TG)을 결정하고, 타겟(TG)의 포스트 패키지 리페어 동작 전과 포스트 패키지 리페어 동작 후의 데이터 값을 저장할 수 있다. 메모리 장치(110)는 타겟(TG)에 대하여 포스트 패키지 리페어 동작 수행 전의 데이터 값과 포스트 패키지 리페어 동작 후의 데이터 값을 비교할 수 있는데, 타겟(TG)의 포스트 패키지 리페어 동작 수행 전의 데이터 값이 '0' 이고, 포스트 패키지 리페어 동작 후의 데이터 값이 '1'로 변화된 경우, 메모리 컨트롤러(51)는 정상적인 포스트 패키지 리페어 동작이 수행된 것으로 판단한다. 한편, 타겟(TG)의 포스트 패키지 리페어 동작 수행 전의 데이터 값이 '0' 이고, 포스트 패키지 리페어 동작 후의 데이터 값이 '0'으로 변화되지 않은 경우, 메모리 컨트롤러(51)는 포스트 패키지 리페어 동작이 실패된 것으로 판단한다. 여기서, 포스트 패키지 리페어 동작이 실패된 것으로 판단되면, 메모리 장치(110)는 메모리 컨트롤러(51)로 포스트 패키지 실패 신호를 전송할 수 있다. 포스트 패키지 실패 신호가 수신되면, 메모리 컨트롤러(51)는 메모리 장치(110)로 포스트 패키지 리페어 동작을 재수행 하는 커맨드 신호를 전송할 수 있다. 포스트 패키지 리페어 동작이 실패한 경우의 제어 과정은 도 9 및 도 10에서 상세히 설명한다.
메모리 장치(110))는 포스트 패키지 리페어(PPR) 제어 회로(400)를 포함할 수 있다. 포스트 패키지 리페어 제어 회로(400)는, 타겟(TG)의 포스트 패키지 리페어 동작 전의 데이터 값을 수신하는 제1 트랜지스터, 타겟(TG)의 포스트 패키지 리페어 동작 후의 데이터 값을 수신하는 제2 트랜지스터를 포함한다. 여기서, 포스트 패키지 리페어 동작 전의 데이터 값을 제1 신호(1st DATA)으로 정의되고, 타겟(TG)의 포스트 패키지 리페어 동작 후의 데이터 값은 제2 신호(2nd DATA)로 정의될 수 있다. 포스트 패키지 리페어(PPR) 제어 회로(400)는 제1 신호(1st DATA)및 제2 신호(2nd DATA)에 포함된 안티-퓨즈 어레이(111)의 데이터 값을 비교하고, 비교 결과에 기초하여 포스트 패키지 리페어 동작의 성공여부를 판단할 수 있다. 또한, 포스트 패키지 리페어 제어회로(400)는 제1 신호(1st DATA)및 제2 신호(2nd DATA)에 포함된 안티-퓨즈 어레이(111)의 데이터 값을 비교하기 위한 논리 게이트를 포함할 수 있는데, 여기서 논리 게이트는 XOR게이트 일 수 있다. 다만, 논리 게이트의 종류는 이에 한정되는 것은 아니고, 포스트 패키지 리페어 제어 회로(400)의 다른 구성에 따라 변경될 수 있다.
메모리 장치(110)는 복수의 메모리 셀 어레이 영역들을 포함할 수 있다. 예를 들면, 메모리 장치(110)는 안티 퓨즈 어레이(Anti Fuse Array)(111), 리던던시 메모리 셀(Redundancy)(112) 및 페일 로우(Fail Row)(113) 영역을 포함할 수 있다.
안티 퓨즈 어레이는 퓨즈 소자와 반대되는 전기적 특성을 갖는 메모리 셀들을 포함한 영역으로, 프로그램 되지 않은 상태에서는 높은 저항 값을 갖는 반면 프로그램 된 상태에서는 낮은 저항 값을 갖는 저항성 퓨즈 소자들을 포함한다. 안티 퓨즈 어레이의 메모리 셀들은 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 안티 퓨즈 어레이의 메모리 셀은 양단의 도전체를 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴함으로써 프로그램될 수 있다 프로그램의 결과, 안티 퓨즈 어레이 메모리 셀의 양 단의 도전체가 단락되어 낮은 저항 값을 가질 수 있다. 한편, 안티 퓨즈 어레이의 전기적 특성과 다른 전기적 특성을 같는 메모리 셀들을 노멀(Normal) 퓨즈로 정의할 수 있다. 또한, 노멀 퓨즈들을 포함한 메모리 셀 영역을 노멀 퓨즈 어레이로 정의할 수 있다. 안티 퓨즈 어레이의 메모리 셀의 구성은 도 6에서 상세히 설명한다.
리던던시 메모리 셀(Redundancy)(112)은 불량 워드라인을 대체하는 메모리 셀을 의미한다. 메모리 장치(110)는 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 하나 이상의 리던던시 워드라인과 비트라인들에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함할 수 있다. 실시예에 따라, 메모리 장치(110)는 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 워드라인들과 하나 이상의 리던던시 비트라인에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함할 수 있다.
페일 로우(Fail Row)(113) 영역은 메모리 셀 중 불량으로 인하여 사용할 수 없는 영역을 의미한다. 페일 로우(113) 영역은 PPR 동작을 통하여 리던던시(112) 영역으로 대체될 수 있다.
또한, 메모리 장치(110)는 포스트 패키지 리페어 동작을 수행한 결과 포스트 패키지 리페어 동작이 실패 여부를 메모리 컨트롤러(51)로 전송할 수 있다.
도 4 개시된 실시예에 따른 메모리 시스템의 PPR 동작을 설명하는 순서도이다.
도 4를 참조하면, 메모리 장치(110)는 메모리 컨트롤러(51)로부터 PPR 또는 PPR 커맨드를 수신한다(S110). PPR 또는 hPPR 커맨드(PPR/hPPR)는 메모리 컨트롤러(51)에서 제공되는 메모리 장치(110)의 불량 어드레스(FAM)가 불량 어드레스 저장부(415, 도 6)에 저장되도록 지시할 수 있다. PPR/hPPR 커맨드는 호스트(50)와 메모리 시스템(100)과의 인터페이스 시나리오(interface scenario)에 따라서 결정될 수 있다.
포스트 패키지 리페어 제어 회로(400)는 PPR/hPPR 커맨드에 따라 PPR 동작을 수행한다(S120). 포스트 패키지 리페어 제어 회로(400)는 메모리 장치(110)의 PPR 모드 진입, 액티브 커맨드와 함께 불량 어드레스(FAM) 선정, 기입 커맨드 수신, 기입 커맨드로부터 데이터 패드(DQ)를 확인하여 자신이 타겟(TG)인지/아닌지 확인, 자신이 타겟(TG)인 경우에 액티브 커맨드와 함께 인가되었던 불량 어드레스(FAM)를 불량 어드레스 저장부(415)에 프로그램, 프로그램 완료 후 프리차지 커맨드 수신, 그리고 PPR 모드 탈출의 동작이 수행되도록 PPR동작을 수행할 수 있다. 포스트 패키지 리페어 제어 회로(400)는 상술한 PPR 동작에다가 불량 로우를 대체하는 리던던시 로우에 대하여 로우 카피 동작을 더 수행할 수 있다.
도 5a는 개시된 실시예에 따른 메모리 장치(110)의 메모리 셀 어레이의 블록도이고, 도 5b는 개시된 실시예에 따른 안티 퓨즈 어레이의 데이터 값을 도시한 것이다.
도 5a를 참조하면, 메모리 장치(110)는 불량 메모리 셀을 포함하는뱅크(BA1, BA2, ···, BA31)들을 포함할 수 있다. 여기서, 뱅크들의 개수는 개시된 실시예에 한정되는 것은 아니다. 또한, 상술한 바와 같이 메모리 장치(110)는 안티 퓨즈 어레이(111)를 포함한다. 여기서 안티 퓨즈 어레이(111)는 메모리 장치(110)에 존재하는 뱅크들의 PPR 정보를 저장할 수 있다.
도 5b를 참조하면, 개시된 실시예에 따른 포스트 패키지 리페어 회로는 불량 셀의 위치를 나타내는 데이터(Master Fuse), 불량 메모리 셀들의 로우 어드레스 데이터(FRA2, ··· FRA15) 및 메모리 셀의 불량 여부를 나타내는 더티 퓨즈 데이터(Dirty Fuse) 데이터를 활용하여 안티-퓨즈 데이터(AF_DATA)를 미리 저장하고, PPR 성공 여부를 판단하기 위한 데이터로 활용할 수 있다.
예를 들면, 포스트 패키지 리페어 제어 회로(400)는 메모리 장치(110)의 제1 뱅크(BA0) 및 제2 뱅크(BA31)를 타겟(TG)으로 결정할 수 있다. 여기서, 포스트 패키지 리페어 제어 회로(400)는 타겟(TG)에 대하여 포스트 패키지 리페어 동작 수행 전의 데이터 값과 포스트 패키지 리페어 동작 후의 데이터 값을 비교할 수 있는데, 타겟(TG)의 포스트 패키지 리페어 동작 수행 전의 데이터 값이 '0' 이고, 포스트 패키지 리페어 동작 후의 데이터 값이 '1'로 변화된 경우, 포스트 패키지 리페어 제어 회로(400)는 메모리 컨트롤러(51)에 변화된 데이터 값의 정보를 전송하고, 메모리 컨트롤러(51)는 정상적인 포스트 패키지 리페어 동작이 수행된 것으로 판단한다. 한편, 타겟(TG)의 포스트 패키지 리페어 동작 수행 전의 데이터 값이 '0' 이고, 포스트 패키지 리페어 동작 후의 데이터 값이 '0'으로 변화되지 않은 경우, 포스트 패키지 리페어 제어 회로(400)는 메모리 컨트롤러(51)에 변화되지 않은 데이터 값의 정보를 전송하고, 메모리 컨트롤러(51)는 포스트 패키지 리페어 동작이 실패된 것으로 판단한다.
예를 들면, 메모리 장치(110)의 제1 뱅크(BA0)에 대하여 포스트 패키지 리페어 동작 전의 데이터 값과 포스트 패키지 리페어 동작 후의 데이터 값이 "0"에서 "1"로 변화된 것으로 판단되면, 포스트 패키지 리페어 제어 회로(400)는 메모리 컨트롤러(51)에 변화된 데이터 값의 정보를 전송하고, 메모리 컨트롤러(51)는 정상적인 포스트 패키지 리페어 동작이 수행된 것으로 판단할 수 있다. 그러나, 제2 뱅크(BA31)에 대하여 포스트 패키지 리페어 동작 전의 데이터 값과 포스트 패키지 리페어 동작 후의 데이터 값이 "0"에서 "0"로 변화되지 않은 것으로 판단되면, 포스트 패키지 리페어 제어 회로(400)는 메모리 컨트롤러(51)에 변화되지 않은 데이터 값의 정보를 전송하고, 메모리 컨트롤러(51)는 포스트 패키지 리페어 동작이 실패된 것으로 판단할 수 있다.
한편, 메모리 셀 어레이는 하나 이상의 뱅크들(BA0, ··· BA31)을 포함하고, 뱅크들(BA0, ··· BA31) 각각은 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들과, 하나 이상의 리던던시 워드라인과 비트라인들에 연결된 복수의 리던던시 메모리 셀들을 포함한다. 메모리 셀들(MC) 및 리던던시 메모리 셀들은 비트라인들을 공유하여 공통의 칼럼 어드레스를 이용하여 억세스될 수 있다
도 6은 개시된 실시예에 따른 안티 퓨즈 어레이(111)를 도시한 것이다.
도 6을 참조하면, 상술한 바와 같이 안티-퓨즈(512)는 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 안티-퓨즈(512) 양단의 도전체를 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴함으로써 안티-퓨즈(512)를 프로그램한다. 프로그램의 결과, 안티-퓨즈(512)의 양 단의 도전체가 단락되어 낮은 저항 값을 가질 수 있다.
안티-퓨즈(512)는 소스(4)와 드레인(5)이 연결된 디플리션 타입의 MOS 트랜지스터로 구성된다. 초기 상태에서, 게이트 전극(3)에 연결된 제1 노드(6)와 소스(4)와 드레인(5)에 공통으로 연결된 제2 노드(7) 사이의 저항은, 이들 사이가 게이트 산화막에 의해 분리되어 있기 때문에, 매우 크다. 이에 따라, 제1 노드(6)와 제2 노드(7) 사이는 비도통 상태이다. 예컨대, 이 상태를 프로그램 되지 않은 상태인 로직 `로우`로 설정할 수 있다.
안티 퓨즈(512)는, 제1 노드(6)와 제2 노드(7) 사이에 브레이크다운 전압을 인가함으로써 게이트 산화막을 파괴시켜, 비도통 상태에서 도통 상태로 불개변성으로(irreversibly) 바뀌어질 수 있다. 게이트 산화막이 파괴되면, 제1 노드(6)와 제2 노드(7) 사이의 저항은 낮아진다. 이 상태를 프로그램 된 상태인 로직 `하이`라고 설정할 수 있다. 안티 퓨즈(512)의 게이트 산화막을 파괴하여 프로그램하는 데 소요되는 시간이 도 2의 tPGM 시간에 대응될 것이다.
포스트 패키지 리페어 제어 회로(400)는 불량 어드레스(FAM)가 불량 어드레스 저장부(415)의 비휘발성 메모리에 프로그램되는데 소요되는 수백 ms 내지 수 초(s)의 프로그램 시간(tPGM)을 줄이기 위하여, 불량 어드레스 저장부(415)의 휘발성 메모리에 일시적으로 저장하여 메모리 컨트롤러(51)와 호스트(50)에 의해 tPGM 시간이 수십 ns 정도 소요되는 것으로 인식되도록 하는 hPPR 동작을 지원할 수 있다.
실시예에 따라, 불량 어드레스 저장부(415)의 비휘발성 메모리는 이-퓨즈 어레이, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Torque Transfer-MRAM), ReRAM(Resistive Random Access Memory) 및 PRAM(Phase change Random Access Memory)와 같은 비휘발성 메모리 중 하나로 구현될 수 있다.
도 7a은 개시된 실시예에 따른 포스트 패키지 리페어(PPR) 제어 회로(400)을 도시한 것이고, 도 7b는개시된 실시예에 따른 PPR 제어 회로(400)의 데이터 처리 결과를 도시한 것이다.
도 7a를 참조하면, 개시된 실시예에 따른 포스트 패키지 리페어 제어 회로(400)는 안티 퓨즈 어레이(111)의 포스트 패키지 리페어 타겟(111-1_)에 저장된 데이터를 식별하는 컨트롤 신호들(1st DATA, 2nd DATA)를 입력받는 제1 트랜지스터(401) 및 제2 트랜지스터(402)를 포함한다. 또한, 포스트 패키지 리페어 제어 회로(400)는 래치 회로(403), 논리 게이트(404) 및 수신 회로(C_BAn, 405)를 포함할 수 있다.
여기서 제1 신호(1st DATA)는 포스트 패키지 리페어 타겟(111-1)에 대한 포스트 패키지 리페어 동작이 수행되기 전의 데이터 값을 의미하고, 제2 신호(2nd DATA)는 포스트 패키지 리페어 타겟(111-1)에 대한 포스트 패키지 리페어 동작이 수행된 후의 데이터 값을 의미한다. 또한, 제1 신호(1st DATA) 또는 제2 신호(2nd DATA)는 안티 퓨즈 어레이(111)의 포스트 패키지 리페어 타겟(111-1)에서 독출(Read)되고, 수신 회로(C_BAn, 405)으로 전달될 수 있다. 수신 회로(C_BAn, 405)에 제1 신호(1st DATA) 또는 제2 신호(2nd DATA)중 적어도 하나가 입력되면, 제1 신호(1st DATA) 또는 제2 신호(2nd DATA)는 수신 회로(C_BAn, 405)에서 처리되어, 각각 제1 트랜지스터(401) 또는 제2 트랜지스터(402)로 전달될 수 있다. 예를 들면, 수신 회로(C_BAn, 405)는 포스트 패키지 리페어 타겟(111-1)로부터 수신한 데이터 값을 수신된 신호가 제1 신호(1st DATA) 또는 제2 신호(2nd DATA)인지 여부를 구분하는 컨트롤 신호로 변환하여 제1 트랜지스터(401) 및 제2 트랜지스터(402)로 전달할 수 있다.
여기서 수신 회로(C_BAn, 405)은 타겟(TG)의 데이터를 입력 받고, 제1 신호(1st DATA) 또는 제2 신호(2nd DATA)를 처리하는 멀티플렉서 회로일 수 있다.
또한, 포스트 패키지 리페어(PPR) 제어 회로(400)는 제1 입력 및 제2 입력을 비교하고, 비교 결과에 기초하여 메모리 컨트롤러(51)는 포스트 패키지 리페어 동작의 성공여부를 판단할 수 있다. 또한, 포스트 패키지 리페어 제어회로(400)는 제1 입력과 제2 입력을 비교하기 위한 논리 게이트(404)를 포함할 수 있다. 또한, 수신 회로(C_BAn, 405)는 포스트 패키지 리페어 타겟(111-1)로부터 데이터 값을 수신하고 포스트 패키지 리페어(PPR) 제어 회로(400)의 입력으로 활용될 수 있게 한다. 래치 회로(403)는 논리 게이트(404)의 입력과 연결되고, 타겟(TG)의 포스트 패키지 리페어 동작 전의 데이터 값을 저장할 수 있다.
개시된 실시예에 따른 수신 회로(C_BAn, 405)는 상술한 바와 같이, 입력된 신호가 PPR 전의 데이터를 포함하는 신호인지 또는 PPR 후의 데이터를 포함하는 신호인지 여부를 구분하는 컨트롤 신호를 생성하고, 제1 트랜지스터(401) 또는 제2 트랜지스터(402)로 컨트롤 신호를 전달할 수 있다.. 예를 들면, 제1 신호(1st DATA)가 입력되는 경우, 수신 회로(C_BAn, 405)는 제1 신호(1st DATA)를 래치 회로(403)에 보관해둘 수 있다. 제1 신호(1st DATA)가 래치 회로(403)에 보관 되면, 래치 회로(403)은 안티-퓨즈 어레이(111)에 대한 PPR전의 데이터를 저장해둘 수 있다. 또한, 제2 신호(2nd DATA)가 입력되는 경우, 수신 회로(C_BAn, 405)는 안티-퓨즈 어레이(111)에서 입력된 정보를 논리 게이트(404)로 전송하고, 포스트 패키지 리페어 제어 회로(400)는 래치 회로(403)에 보관되어 있던 안티-퓨즈 어레이(111)에 대한 PPR전의 데이터와, 안티-퓨즈 어레이(111)에 대한 PPR후의 데이터를 비교하고, PPR 동작의 성공여부를 판단할 수 있다. 여기서 논리 게이트(404)는 XOR 게이트일 수 있다. 다만, 논리 게이트의 종류는 이에 한정되는 것은 아니고, 포스트 패키지 리페어 제어 회로(400)의 다른 구성에 따라 변경될 수 있다.
도 7b를 참조하면, 포스트 패키지 리페어(PPR) 제어 회로(400)는 제1 신호(1st DATA)와 제2 신호(2nd DATA)를 4개의 경우의 수로 입력 받을 수 있다. 또한, 포스트 패키지 리페어(PPR) 제어 회로(400)는 입력된 신호들에 기초하여 PPR 동작의 성공여부를 판단하고, PPR 동작의 성공여부에 대한 데이터를 메모리 컨트롤러(51)으로 전달할 수 있따.
개시된 실시예에 따른 제1 신호(1st DATA)가 "0"이고, 제2 신호(2nd DATA)가 "0"인경우 포스트 패키지 리페어(PPR) 제어 회로(400)는 포스트 패키지 리페어 동작 전과 후의 데이터 값의 변화가 없는 것으로 판단하고, 포스트 패키지 리페어 동작이 실패(Fail)된 것으로 판단할 수 있다. 또한, 개시된 실시예에 따른 제1 신호(1st DATA)가 "1"이고, 제2 신호(2nd DATA)가 "1"인경우, 포스트 패키지 리페어(PPR) 제어 회로(400)는 포스트 패키지 리페어 동작 전과 후의 데이터 값의 변화가 없는 것으로 판단하고, 포스트 패키지 리페어 동작이 실패(Fail)된 것으로 판단할 수 있다.
개시된 실시예에 따른 제1 신호(1st DATA)가 "0"이고, 제2 신호(2nd DATA)가 "1"인경우 포스트 패키지 리페어(PPR) 제어 회로(400)는 포스트 패키지 리페어 동작 전과 후의 데이터 값의 변화가 있는 것으로 판단하고, 포스트 패키지 리페어 동작이 성공(Pass)된 것으로 판단할 수 있다. 또한, 개시된 실시예에 따른 제1 신호(1st DATA)가 "1"이고, 제2 신호(2nd DATA)가 "0"인경우 포스트 패키지 리페어(PPR) 제어 회로(400)는 포스트 패키지 리페어 동작 전과 후의 데이터 값의 변화가 있는 것으로 판단하고, 포스트 패키지 리페어 동작이 성공(Pass)된 것으로 판단할 수 있다.
다시 도 7a를 참조하면, 포스트 패키지 리페어(PPR) 제어 회로(400)는 제1 신호(1st DATA)와 제2 신호(2nd DATA)의 비교 결과에 기초하여 포스트 패키지 리페어 실패 신호(Alert)를 생성할 수 있다. 포스트 패키지 리페어(PPR) 제어 회로(400)는 제1 신호(1st DATA)와 제2 신호(2nd DATA)가 같은 것으로 판단되면 포스트 패키지 리페어 동작의 실패 신호(Alert)를 생성하고, 메모리 컨트롤러(51)로 전송할 수 있다. 메모리 컨트롤러(51)는 포스트 패키지 리페어 동작의 실패 신호를 수신하면, 메모리 시스템(100)이 포스트 패키지 리페어 동작을 재수행 하도록 제어할 수 있다. 포스트 패키지 리페어 동작이 재수행 되는 과정은 도 9 및 도 10에서 상세히 설명한다.
도 8은 개시된 실시예에 따른 포스트 패키지 리페어 동작의 오류를 감지하는 과정을 도시한 순서도이다.
도 8을 참조하면, 메모리 시스템(100)의 포스트 패키지 리페어(PPR) 제어 회로(400)에 의하여 안티 퓨즈 어레이(111)의 타겟(TG)의 데이터가 리드아웃된다(S210).
여기서 타겟(TG)은 안티 퓨즈 어레이(111)에 포함된 뱅크(BA)들 중에서 결정될 수 있으며, 각각의 뱅크(BA)들은 타겟 후보일 수 있다.
타겟이 결정되면 메모리 컨트롤러(51)는 메모리 장치(110)에서 포스트 패키지 리페어 동작(PPR)이 수행되도록 메모리 장치를 제어한다(S220). 여기서 메모리 컨트롤러(51)는 포스트 패키지 리페어(PPR) 제어 회로(400)로부터 타겟(TG)의 포스트 패키지 리페어 동작 전의 데이터 값을 미리 입력 받고 저장할 수 있다.
포스트 패키지 리페어 동작이 수행되면, 메모리 컨트롤러(51)는 프로그래밍 구간(tPGM)을 대기할 수 있다(S230).
상술한 바와 같이 tPGM 시간은 불량 어드레스(FAM)가 불량 어드레스 저장부(415)의 비휘발성 메모리에 프로그램되는데 소요되는 최소한의 시간을 의미할 수 있다.
프로그래밍 구간(tPGM)을 대기시간이 종료되면, 메모리 시스템(100)의 포스트 패키지 리페어(PPR) 제어 회로(400)에 의하여 안티 퓨즈 어레이(111)의 타겟(TG)의 데이터가 다시 한번 리드아웃될 수 있다(S240).
프로그래밍 구간(tPGM)이 종료되고, 포스트 패키지 리페어(PPR) 동작이 수행되면, 메모리 컨트롤러(51)는 타겟(TG)의 포스트 패키지 리페어(PPR)동작 전과 후의 데이터 값을 비교한다(S250).
메모리 컨트롤러(51)는 메모리셀 어레이에 존재하는 불량 메모리 셀 후보군(BA1, BA2 ···, BAn)을 선별하여 타겟(TG)을 결정할 수 있다. 메모리 컨트롤러(51)는 포스트 패키지 리페어(PPR) 제어 회로(400)로부터 타겟(TG)에 대하여 포스트 패키지 리페어 동작 수행 전의 데이터 값과 포스트 패키지 리페어 동작 후의 데이터 값을이 비교된 결과를 전달 받을 수 있는데, 타겟(TG)의 포스트 패키지 리페어 동작 수행 전의 데이터 값이 '0' 이고, 포스트 패키지 리페어 동작 후의 데이터 값이 '1'로 변화된 경우, 메모리 컨트롤러(51)는 정상적인 포스트 패키지 리페어 동작이 수행된 것으로 판단한다. 한편, 타겟(TG)의 포스트 패키지 리페어 동작 수행 전의 데이터 값이 '0' 이고, 포스트 패키지 리페어 동작 후의 데이터 값이 '0'으로 변화되지 않은 경우, 메모리 컨트롤러(51)는 포스트 패키지 리페어 동작이 실패된 것으로 판단한다. 여기서, 포스트 패키지 리페어 동작이 실패된 것으로 판단되면, 포스트 패키지 리페어(PPR) 제어 회로(400)는 호스트(50)에 포함된 메모리 컨트롤러(51)로 포스트 패키지 실패 신호를 전송할 수 있다. 포스트 패키지 실패 신호가 수신되면, 호스트(50)는 메모리 컨트롤러(51)를 통하여 메모리 시스템(100)에서 포스트 패키지 리페어 동작을 재수행 하는 커맨드 신호를 전송할 수 있다.
도 9은 개시된 실시예에 따른 포스트 패키지 리페어 동작 후에 알림(Alert)동작을 수행하는 과정을 도시한 순서도이다.
도 9를 참조하면, 포스트 패키지 리페어(PPR) 제어 회로(400)는 타겟(TG)의 포스트 패키지 리페어(PPR)동작 전과 후의 데이터 값을 비교한다(S310).
타겟(TG)의 포스트 패키지 리페어(PPR)동작 전과 후의 데이터 값이 비교되면, 포스트 패키지 리페어(PPR) 제어 회로(400)는 타겟(TG)의 데이터 값이 변화되었는지 여부를 판단한다(S320). 타겟(TG)의 데이터 값이 변화된 것으로 판단되면 포스트 패키지 리페어(PPR) 제어 회로(400)는 포스트 패키지 리페어 동작이 성공한 것으로 판단하고 포스트 패키지 리페어 동작의 검증 과정을 종료한다.
그러나, 타겟(TG)의 데이터 값이 변화되지 않은 것으로 판단되면 포스트 패키지 리페어(PPR) 제어 회로(400)는 포스트 패키지 리페어 동작이 실패한 것으로 판단하고 실패 신호 알림 동작(Alert)을 수행한다(S330). 예를 들면, 포스트 패키지 리페어(PPR) 제어 회로(400)는 타겟(TG)의 데이터 값이 포스트 패키지 리페어 동작 전과 후에 변화되지 않은 것으로 판단되면, 실패 신호를 호스트(50)로 전송할 수 있다. 실패 신호가 수신되면, 호스트(50)는 메모리 시스템(100)에서 포스트 패키지 리페어 동작이 다시 수행될 수 있도록 제어할 수 있는데, 포스트 패키지 리페어 동작을 재수행하는 과정은 도 10에서 상세히 설명한다.
도 10은 개시된 실시예에 따른 포스트 패키지 리페어 동작을 재수행하는 과정을 도시한 순서도이다.
도 10을 참조하면, 호스트(50)는 메모리 시스템(100)으로 최초의 포스트 패키지 리페어 동작 요청 신호(PPR REQ)를 전송한다(S410).
포스트 패키지 리페어 동작을 요청하는 명령 신호(PPR REQ)가 수신되면 메모리 시스템(100)은 메모리 컨트롤러(51)의 제어과정을 통하여 포스트 패키지 리페어 동작을 수행한다.
예를 들면, 메모리 컨트롤러(51)는 호스트(50)의 포스트 패키지 리페어 요청 신호(PPR REQ)를 포스트 패키지 리페어 명령 신호(PPR CMD)로 변환하고 메모리 장치(110)에 전송할 수 있다(S420).
포스트 패키지 리페어 명령 신호(PPR CMD)가 수신되면, 메모리 장치(110)는 포스트 패키지 리페어 동작(PPR)을 수행한다(S430). 여기서 포스트 패키지 리페어 동작을 수행하는 과정은 도 8 및 도 9에서 상술한 바와 같다.
포스트 패키지 리페어 동작이 완료되면, 메모리 컨트롤러(51)는 포스트 패키지 리페어 동작의 실패 여부를 감지한다(S440).
도 8 및 도 9에서 설명한 바와 같이 포스트 패키지 리페어 동작 전과 후의 타겟(TG)의 데이터 값이 변화하지 않은 것으로 판단되면, 포스트 패키지 리페어(PPR) 제어 회로(400)는 포스트 패키지 리페어 동작이 실패된 것으로 판단하고 알림 동작(Alert)을 수행한다(S450).
알림 동작(Alert)은 포스트 패키지 리페어(PPR) 제어 회로(400)가 호스트(50)로 포스트 패키지 리페어 동작의 실패 신호(Fail Sif Req)를 전송하면서 시작된다(S460).
포스트 패키지 리페어 동작의 실패 신호(Fail Sif Req)를 수신하면 호스트(50)는 메모리 시스템(100)으로 포스트 패키지 리페어 동작의 재수행 요청 신호(PPR Retry REQ)를 전송한다(S470, S480).
포스트 패키지 리페어 동작의 재수행 요청 신호(PPR Retry REQ)가 수신되면 메모리 시스템(100)은 메모리 컨트롤러(51)의 제어하에 포스트 패키지 리페어(PPR) 제어 회로(400)에서 포스트 패키지 리페어 동작(PPR)을 재시도 한다(S490). 여기서, 재수행되는 포스트 패키지 리페어 동작은 도 8 및 도 9의 과정과 동일하다.
도 11은 개시된 실시예들에 따른 도 1의 메모리 시스템(100)에서 메모리 장치(110)의 다른 예를 나타내는 블록도이다.
도 11의 메모리 장치(120a)는 도 1의 메모리 장치(110)와 비교하여 MBIST 회로(126)에 입출력 경로 테스트 회로(129)를 더 포함한다는 점에서 차이가 있다. 전술한 도 1의 메모리 장치(110)에 대한 설명은, 도 11에 대한 이하의 설명과 상충되지 않는 범위 내에서 도 11의 메모리 장치(120a)에도 적용될 수 있다. 도 11의 메모리 장치(120a)는 도 1의 메모리 장치(110)와 중복되는 설명은 생략한다.
도 11을 참조하면, MBIST 회로(126)는 메모리 장치(120a)와 메모리 컨트롤러(110) 사이에 상호 연결된 물리 계층들의 메모리 인터페이싱을 테스트할 수 있다. MBIST 회로(126)은 메모리 인터페이스(130)의 핀들 사이를 연결하는 신호 라인들이 포함된 입출력 경로를 테스트하는 입출력 경로 테스트 회로(129)를 포함할 수 있다. 신호 라인들에는 단방향 싱글-시그널 정보를 전송하거나 양방향 데이터 전송하는 DDR 입출력 신호들(I/O_DDRS)이 송수신될 수 있다.
입출력 경로 테스트 회로(129)는 메모리 장치(120a)의 DDR 테스트 결과를 DDR 입출력 신호들(I/O_DDRS)로서 제공할 수 있다. 입출력 경로 테스트 회로(129)는 DDR 입출력 신호들(I/O_DDRS)을 이용하여 메모리 PHY의 아키텍쳐 요건들을 테스트할 수 있다. 메모리 PHY의 아키텍쳐 요건들은 입출력 신호의 전압 레벨, 상승 시간 및 하강 시간 등의 DC 파라미터들과 메모리 엑세스 시간, 출력 신호의 셋업 시간 및 홀드 시간 등의 AC 파라미터들을 포함할 수 있다.
또한, 메모리 시스템(100)은 복수의 DRAM들을 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩는 DRAM보다 높은 대역폭을 가지는 엑셀레이터용 DRAM을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.
도 12는 개시된 실시예들에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 멀티칩 패키지를 설명하는 도면이다.
멀티 칩 패키지는 복수개의 반도체 칩들이나 다양한 종류의 반도체 칩들을 스택하여 하나의 패키지로 구현하는 반도체 패키지이다. 도 12를 참조하면, 멀티칩 패키지(1100)는 스택된 메모리 레이어들(1110, 1120, 1130, 1140)의 하단부에 메모리 버퍼(1102)를 포함할 수 있다. 메모리 레이어들(1110, 1120, 1130, 1140)은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다. 메모리 레이어(1110, 1120, 1130, 1140) 각각은 2 채널들(1111-1112, 1121-1122, 1131-1132, 1141-1142)로 구성될 수 있다. 각각의 채널(1111, 1112, 1121, 1122, 1131, 1132, 1141, 1142)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹된다(independently clocked).
본 실시예에서, 반도체 장치(1100)는 4개의 메모리 레이어들(1110, 1120, 1130, 1140)이 스택되어 8개 채널들로 구성되는 예를 제공한다. 실시예에 따라, 반도체 장치(1100)에는 2개 내지 8개 메모리 레이어들이 스택될 수 있다. 실시예에 따라, 메모리 레이어(1110, 1120, 1130, 1140) 각각은 1 또는 4 채널들로 구성될 수 있다. 실시예에 따라, 하나의 채널(single channel)은 다수개의 메모리 레이어들(1110, 1120, 1130, 1140)에 분산될 수 있다.
메모리 버퍼(1102)는 메모리 컨트롤러(110, 도 1)로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 레이어들(1110, 1120, 1130, 1140)에 제공하는 신호 분배 기능을 제공할 수 있다. 메모리 버퍼(1102)는 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 컨트롤러(51)는 메모리 버퍼(1102)의 로드(load)만을 구동함으로써 메모리 레이어들(1110, 1120, 1130, 1140)과 인터페이스할 수 있다.
메모리 버퍼(1102)와 메모리 레이어들(1110, 1120, 1130, 1140)은 관통 실리콘 비아들(TSVs)를 통해 신호를 서로 송수신할 수 있다. 메모리 버퍼(1102)는 반도체 장치(1100)의 외면에 형성된 도전 수단, 예컨대, 솔더볼들을 통해 외부의 메모리 컨트롤러와 통신할 수 있다.
메모리 레이어들(1110, 1120, 1130, 1140)의 채널들(1111, 1112, 1121, 1122, 1131, 1132, 1141, 1142)은 PPR 제어 회로(400)를 포함할 수 있다. 채널들(1111, 1112, 1121, 1122, 1131, 1132, 1141, 1142) 각각은 PPR 제어 회로(400)를 이용하여 포스트 패키지 리페어(PPR/hPPR) 커맨드에 따라 불량 어드레스(FAM)를 불량 어드레스 저장부(415)에 저장할 수 있다. 불량 어드레스 저장부(415)는 비휘발성 메모리 또는 휘발성 메모리로 구성될 수 있다. PPR 제어 회로(400)는 불량 로우 어드레스에 의해 선택되는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하거나, 불량 칼럼 어드레스에 의해 선택되는 불량 비트라인을 대체하는 리던던시 비트라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작을 수행할 수 있다. 리던던시 메모리 셀들에는 인터널 뱅크 카피 동작 또는 인터 뱅크 카피 동작을 통하여 불량 워드라인에 연결된 메모리 셀들의 데이터가 기입되거나, 데이터 `0` 또는 데이터 `1`이 기입될 수 있다.
도 13은 개시된 실시예들에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 13을 참조하면, 모바일 시스템(1200)은 버스(1202)를 통하여 서로 연결되는 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 제1 메모리 장치(1230), 제2 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함할 수 있다. 제1 메모리 장치(1230)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(1240)는 비휘발성 메모리 장치로 설정될 수 있다.
실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 기입 데이터로서 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(1230)는 포스트 패키지 리페어(PPR) 동작이 수행되도록 제어하는 PPR 제어 회로(1232)를 포함할 수 있다. PPR 제어 회로(1232)는 PPR/hPPR 커맨드에 따라 불량 어드레스(FAM)를 불량 어드레스 저장부(1234)에 저장할 수 있다. 불량 어드레스 저장부(1234)는 비휘발성 메모리 또는 휘발성 메모리로 구성될 수 있다. PPR 제어 회로(1234)는 불량 로우 어드레스에 의해 선택되는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하거나, 불량 칼럼 어드레스에 의해 선택되는 불량 비트라인을 대체하는 리던던시 비트라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작을 수행할 수 있다. 리던던시 메모리 셀들에는 인터널 뱅크 카피 동작 또는 인터 뱅크 카피 동작을 통하여 불량 워드라인에 연결된 메모리 셀들의 데이터가 기입되거나, 데이터 `0` 또는 데이터 `1`이 기입될 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 14를 참조하면, 컴퓨터 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 메모리 장치(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨터 시스템(1300)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 14에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 장치(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1320)는 메모리 컨트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(1340)는 포스트 패키지 리페어(PPR) 동작이 수행되도록 제어하는 PPR 제어 회로(1342)를 포함할 수 있다. PPR 제어 회로(1342)는 PPR/hPPR 커맨드에 따라 불량 어드레스(FAM)를 불량 어드레스 저장부(1344)에 저장할 수 있다. 불량 어드레스 저장부(1344)는 비휘발성 메모리 또는 휘발성 메모리로 구성될 수 있다. PPR 제어 회로(1344)는 불량 로우 어드레스에 의해 선택되는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하거나, 불량 칼럼 어드레스에 의해 선택되는 불량 비트라인을 대체하는 리던던시 비트라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작을 수행할 수 있다. 리던던시 메모리 셀들에는 인터널 뱅크 카피 동작 또는 인터 뱅크 카피 동작을 통하여 불량 워드라인에 연결된 메모리 셀들의 데이터가 기입되거나, 데이터 `0` 또는 데이터 `1`이 기입될 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1310)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 14에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1320)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
이상의 설명은 본 명세서의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 개시된 실시예들이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 발명의 본질적인 특성에서 벗어나지 않는 범위에서, 개시된 실시예들에 대한 다양한 수정 및 변형이 가능할 것이다. 따라서, 개시된 실시예들은 본 명세서에 기술된 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 개시된 실시예들에 의하여 발명의 기술 사상의 범위가 한정되는 것은 아니다. 개시된 실시예들에 따른 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 개시된 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
50: 호스트
51: 메모리 컨트로러
52: 오퍼레이팅 시스템
53: 어플리케이션
100: 메모리 시스템
110: 메모리 장치
111: 안티 퓨즈 어레이
112: 리던던시 메모리 셀
400: PPR 제어 회로
401: 제1 트랜지스터 402: 제2 트랜지스터 403: 래치 회로
404: 논리 게이트 405: 수신 회로
51: 메모리 컨트로러
52: 오퍼레이팅 시스템
53: 어플리케이션
100: 메모리 시스템
110: 메모리 장치
111: 안티 퓨즈 어레이
112: 리던던시 메모리 셀
400: PPR 제어 회로
401: 제1 트랜지스터 402: 제2 트랜지스터 403: 래치 회로
404: 논리 게이트 405: 수신 회로
Claims (20)
- 호스트로부터 포스트 패키지 리페어 명령을 포함한 복수의 신호를 수신하는 메모리 장치를 포함하는 메모리 시스템에 있어서,
상기 메모리 장치는,
복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 하나 이상의 리던던시 워드라인과 상기 비트라인들에 연결된 복수의 리던던시 메모리 셀들 및 안티 퓨즈(Anti Fuse) 메모리 셀들을 포함하는 메모리 셀 어레이; 및
상기 메모리 셀 어레이의 불량 메모리 셀에 대한 포스트 패키지 리페어(Post Package Repair: PPR)동작의 성공여부를 상기 호스트로 전달하는 포스트 패키지 리페어 제어 회로를 포함하되,
상기 포스트 패키지 리페어 제어 회로는,
상기 메모리 셀 어레이에서 포스트 패키지 리페어 동작의 대상이 되는 타겟을 결정하고, 상기 타겟의 포스트 패키지 리페어 동작 전과 상기 포스트 패키지 리페어 동작 후의 데이터 값을 비교하고, 비교 결과에 기초하여 상기 포스트 패키지 리페어 동작이 정상적으로 동작하는지 여부를 판단하는 메모리 시스템. - 제1 항에 있어서,
상기 포스트 패키지 리페어 제어 회로는,
상기 타겟의 데이터 값이 포스트 패키지 리페어 동작 전의 데이터 값과 같은 것으로 판단되면, 상기 포스트 패키지 리페어 동작이 실패된 것으로 판단하는 메모리 시스템. - 제2 항에 있어어,
상기 포스트 패키지 리페어 제어 회로는,
상기 포스트 패키지 리페어 동작이 실패된 것으로 판단되면, 상기 호스트 시스템으로 알림(Alert) 신호를 송신하는 메모리 시스템. - 제3 항에 있어서,
상기 호스트는,
상기 알림 신호가 수신되면 포스트 패키지 리페어 동작의 재수행(Retry) 신호를 생성하는 메모리 시스템. - 제1 항에 있어서,
상기 포스트 패키지 리페어 제어 회로는,
상기 타겟의 포스트 패키지 리페어 동작 전의 데이터 값을 제1 신호로 수신하는 제1 트랜지스터, 상기 타겟의 포스트 패키지 리페어 동작 후의 데이터 값을 제2 신호로 수신하는 제2 트랜지스터 및 상기 제1 입력 및 제2 입력을 비교하는 논리 게이트를 포함하는 메모리 시스템. - 제5 항에 있어서,
상기 논리 게이트는 XOR 게이트이고,
상기 포스트 패키지 리페어 제어 회로는, 상기 제1 신호와 상기 제2 신호가 같은 경우 실패 신호를 생성하는 메모리 시스템. - 제1 항에 있어서,
상기 메모리 셀 어레이는 상기 안티 퓨즈 메모리 셀과 다른 전기적 특성을 갖는 노멀 퓨즈 메모리 셀들을 더 포함하고,
상기 컨트롤러는,
상기 노멀 퓨즈 메모리 셀들에 대하여 포스트 패키지 리페어 동작을 수행하는 메모리 시스템. - 호스트가 메모리 장치로 메모리 셀 어레이의 불량 메모리 셀에 대한 포스트 패키지 리페어(Post Package Repair: PPR) 동작을 요청하는 단계; 및
상기 호스트의 요청에 의하여 포스트 패키지 리페어 동작이 수행되는 단계를 포함하는 메모리 시스템의 동작 방법에 있어서,
상기 포스트 패키지 리페어 동작이 수행되는 단계는,
상기 메모리 셀 어레이에서 포스트 패키지 리페어 동작의 대상이 되는 타겟이 결정되는 단계;
상기 타겟의 포스트 패키지 리페어 동작 전과 상기 포스트 패키지 리페어 동작 후의 데이터 값이 비교되는 단계; 및
상기 비교 결과에 기초하여 상기 포스트 패키지 리페어 동작의 성공여부가 판단되는 단계를 포함하는 메모리 시스템의 동작 방법. - 제8 항에 있어서,
상기 포스트 패키지 리페어 동작이 수행되는 단계는,
상기 타겟의 데이터 값이 포스트 패키지 리페어 동작 전의 데이터 값과 같은 것으로 판단되면, 상기 포스트 패키지 리페어 동작이 실패된 것으로 판단되는 메모리 시스템의 동작 방법. - 제9 항에 있어서,
상기 포스트 패키지 리페어 동작이 수행되는 단계는,
상기 포스트 패키지 리페어 동작이 실패된 것으로 판단되면, 외부의 호스트 시스템으로 알림(Alert) 신호를 송신하는 메모리 시스템의 동작 방법. - 제10 항에 있어서,
상기 포스트 패키지 리페어 동작이 수행되는 단계는,
상기 알림 신호가 수신되면 상기 호스트 시스템으로부터 포스트 패키지 리페어 동작의 재수행(Retry) 신호를 수신하고, 상기 타겟에 대하여 포스트 패키지 리페어 동작이 수행되는 메모리 시스템의 동작 방법. - 제8 항에 있어서,
상기 포스트 패키지 리페어 동작이 수행되는 단계는
상기 타겟의 포스트 패키지 리페어 동작 전의 데이터 값이 제1 트랜지스터에 제1 입력으로 수신되고, 상기 타겟의 포스트 패키지 리페어 동작 후의 데이터 값이 제2 트랜지스터에 제2 입력으로 수신되는 단계; 및
논리 게이트에 의하여 상기 제1 입력 및 제2 입력을 비교하는 단계를 더 포함하는 메모리 시스템의 동작방법. - 제12 항에 있어서,
상기 포스트 패키지 리페어 동작이 수행되는 단계는,
XOR 게이트에 의하여 상기 제1 입력과 상기 제2 입력이 비교되고, 상기 제1 입력과 상기 제2 입력이 같은 경우 실패 신호가 생성되는 메모리 시스템의 동작 방법. - 제8 항에 있어서,
상기 포스트 패키지 리페어 동작이 수행되는 단계는
상기 메모리 셀 어레이의 상기 안티 퓨즈 메모리 셀과 다른 전기적 특성을 갖는 노멀 퓨즈 메모리 셀들에 대하여 포스트 패키지 리페어 동작이 수행되는 단계를 더 포함하는 메모리 시스템의 동작 방법. - 호스트에 포함되고, 메모리 셀 어레이의 불량 메모리 셀에 대한 포스트 패키지 리페어(Post package repair) 커맨드 신호를 생성하는메모리 장치의 컨트롤러에 관한 것으로서,
상기 컨트롤러는,
상기 타겟의 포스트 패키지 리페어 동작 전후의 값을 비교하는 포스트 패키지 리페어 제어 회로로부터 상기 포스트 패키지 동작의 수행 결과를 수신하는 메모리 장치의 컨트롤러. - 제15 항에 있어서,
상기 컨트롤러는,
상기 포스트 패키지 동작의 수행 결과를 수신하고, 포스트 패키지 리페어 동작의 대상이 되는 타겟의 포스트 패키지 리페어 동작 전과 상기 포스트 패키지 리페어 동작 후의 데이터 값을 비교하고, 비교 결과에 기초하여 상기 포스트 패키지 리페어 동작이 정상적으로 동작하는지 여부를 판단하는 메모리 장치의 컨트롤러. - 제16 항에 있어서,
상기 컨트롤러는,
상기 타겟의 데이터 값이 포스트 패키지 리페어 동작 전의 데이터 값과 같은 것으로 판단되면, 상기 포스트 패키지 리페어 동작이 실패된 것으로 판단하는 메모리 장치의 컨트롤러. - 제16 항에 있어어,
상기 컨트롤러는,
상기 포스트 패키지 리페어 동작이 실패된 것으로 판단되면, 상기 포스트 패키지 리페어 회로로 부터알림(Alert) 신호를 수신하는 메모리 장치의 컨트롤러. - 제18 항에 있어서,
상기 컨트롤러는,
상기 알림 신호가 수신되면 상기 포스트 패키지 리페어 동작의 재수행(Retry) 신호를 송신하고, 상기 타겟에 대하여 포스트 패키지 리페어 동작을 수행하는 메모리 장치의 컨트롤러. - 제15 항에 있어서,
상기 컨트롤러는,
상기 포스트 패키지 리페어 제어회로의 XOR 게이트로부터 상기 포스트 패키지 리페어 동작의 성공여부를 수신하는 메모리 장치의 컨트롤러.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220092759A KR20240014950A (ko) | 2022-07-26 | 2022-07-26 | 메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 장치의 컨트롤러 |
| US18/222,563 US20240038319A1 (en) | 2022-07-26 | 2023-07-17 | Memory system, operating method of the same, and controller of memory device |
| CN202310912103.4A CN117457056A (zh) | 2022-07-26 | 2023-07-24 | 存储器系统、其操作方法和存储器装置的控制器 |
| TW112127996A TW202420318A (zh) | 2022-07-26 | 2023-07-26 | 記憶體系統、其操作方法以及記憶體裝置的控制器 |
| EP23187846.3A EP4312219A3 (en) | 2022-07-26 | 2023-07-26 | Memory system, operating method of the same, and controller of memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220092759A KR20240014950A (ko) | 2022-07-26 | 2022-07-26 | 메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 장치의 컨트롤러 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240014950A true KR20240014950A (ko) | 2024-02-02 |
Family
ID=87474228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220092759A KR20240014950A (ko) | 2022-07-26 | 2022-07-26 | 메모리 시스템, 메모리 시스템의 동작 방법 및 메모리 장치의 컨트롤러 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20240038319A1 (ko) |
| EP (1) | EP4312219A3 (ko) |
| KR (1) | KR20240014950A (ko) |
| CN (1) | CN117457056A (ko) |
| TW (1) | TW202420318A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12100476B2 (en) * | 2022-09-12 | 2024-09-24 | Micron Technology, Inc. | Test mode security circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102468865B1 (ko) * | 2016-06-15 | 2022-11-21 | 에스케이하이닉스 주식회사 | 럽처 제어 장치 및 이를 포함하는 반도체 장치 |
| US20190019568A1 (en) * | 2017-07-12 | 2019-01-17 | Nanya Technology Corporation | Fuse-blowing system and method for operating the same |
| US11334458B2 (en) * | 2020-08-27 | 2022-05-17 | Micron Technology, Inc. | Completing memory repair operations interrupted by power loss |
-
2022
- 2022-07-26 KR KR1020220092759A patent/KR20240014950A/ko unknown
-
2023
- 2023-07-17 US US18/222,563 patent/US20240038319A1/en active Pending
- 2023-07-24 CN CN202310912103.4A patent/CN117457056A/zh active Pending
- 2023-07-26 TW TW112127996A patent/TW202420318A/zh unknown
- 2023-07-26 EP EP23187846.3A patent/EP4312219A3/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP4312219A3 (en) | 2024-04-10 |
| US20240038319A1 (en) | 2024-02-01 |
| TW202420318A (zh) | 2024-05-16 |
| CN117457056A (zh) | 2024-01-26 |
| EP4312219A2 (en) | 2024-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102412610B1 (ko) | 포스트 패키지 리페어 동작을 수행하는 메모리 장치 | |
| US10446253B2 (en) | Semiconductor memory device and repair method thereof | |
| US10319451B2 (en) | Semiconductor device having chip ID generation circuit | |
| KR102553704B1 (ko) | 에러 타입에 기초하는 ecc의 동적 적용 | |
| US9727412B2 (en) | Memory device having error notification function | |
| US9904591B2 (en) | Device, system and method to restrict access to data error information | |
| TWI769925B (zh) | 測試記憶體裝置的方法、記憶體內建自測電路以及用於降低測試時間的記憶體裝置 | |
| US10403383B2 (en) | Repair device and semiconductor device including the repair device | |
| KR20170059219A (ko) | 메모리 장치, 메모리 시스템 및 메모리 장치의 복구 검증 방법 | |
| US10296405B2 (en) | Nonvolatile memory system and error determination method thereof | |
| KR102251216B1 (ko) | 어드레스 리매핑된 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템 | |
| KR20190099796A (ko) | 메모리 장치 | |
| US11664083B2 (en) | Memory, memory system having the same and operating method thereof | |
| EP4312219A2 (en) | Memory system, operating method of the same, and controller of memory device | |
| US20140198593A1 (en) | Redundancy circuit and semiconductor memory device including the same | |
| US10976368B2 (en) | Memory apparatus relating to determination of a failed region and test method thereof, memory module and system using the same | |
| US20180090221A1 (en) | Boot-up control circuit and semiconductor apparatus including the same | |
| US11531606B2 (en) | Memory apparatus capable of autonomously detecting and repairing fail word line and memory system including the same | |
| US20240118970A1 (en) | Techniques for memory scrubbing associated with reliability availability and serviceability features | |
| US10255986B2 (en) | Assessing in-field reliability of computer memories |