JP2009257853A - 半導体試験装置 - Google Patents

Abstract

【課題】ＤＵＴ試験にあたってＤＵＴの端子ごとの入力容量のバラツキに起因するタイミング誤差を補正し、試験におけるＤＵＴの歩留まりを向上させることができる半導体試験装置を実現すること。
【解決手段】 測定対象デバイスのピンに応じて可変遅延回路が複数系統設けられたピンエレクトロニクス部を含む半導体試験装置において、前記可変遅延回路の遅延時間を段階的に変化させて測定対象デバイスに既知のデータの書き込みおよび読み出しを行い、正常に書き込まれているか否かを判定してタイミング誤差を発生しているビットを特定し、特定したビットのＰａｓｓ領域が最大になるようにそのビットに対応した可変遅延回路の遅延時間を調整する手段、を設けたことを特徴とするもの。
【選択図】 図１

Description

本発明は、半導体試験装置に関し、詳しくは、測定対象デバイス(以下ＤＵＴという)の入力容量に起因するタイミング誤差の補正に関するものである。

図３は、従来から用いられている半導体試験装置の一例を示すブロック図である。パターン発生器（以下ＰＧという）１０は、ＤＵＴ２０の試験のためにＤＵＴ２０に印加するテストパターンを発生するとともに、ＤＵＴ２０の出力信号と比較してＤＵＴ２０の良否を判定するテストパターンを発生するものであり、これらテストパターンはピンエレクトロニクス部（以下ＰＥという）３０に設けられているタイミング発生器（以下ＴＧという）３１に入力されている。

なお、ＰＥ３０には、ＤＵＴ２０のピンに応じて可変遅延回路３２とドライバ３３とスイッチ３４の直列回路が複数ｎ系統設けられるとともに、ＤＵＴ２０の出力信号が入力されるコンパレータ３５も複数ｎ系統設けられている。

ＴＧ３１は、ＰＧ１０から入力されるテストパターンをＤＵＴ２０に印加するタイミング信号を生成するとともに、ＰＧ１０から入力されるテストパターンとＤＵＴ２０の出力信号を比較してＤＵＴ２０の良否を判定するタイミング信号を生成する。

これらＰＧ１０およびＰＥ３０は、コントローラ（以下ＣＰＵという）４０により制御される。

ところで、近年、ＤＵＴ２０の高速化（たとえば数Ｇｂｐｓ）に伴って、半導体試験装置にも数１０ｐｓのタイミング精度が要求されるようになってきている。そこで、たとえば図４に示すように、ＤＵＴ２０のピンが接続されるソケット５０部分の信号をオシロスコープなどの高精度な測定器６０を用いて測定し、ソケット５０の全ピンのタイミングが一致するように可変遅延回路３２を調整するタイミング校正を行っている。なお、これらのタイミング調整結果は、ソケットタイミング校正データ格納部４１に格納されている。

特許文献１には、半導体試験装置におけるタイミング補正の例が記載されている。
特開２００１−２２８２１４号公報

ところが、一般にＤＵＴ２０は、端子ごとの入力容量Ｃ１〜Ｃｎにバラツキがある。このため、図５に示すように、全ピンのタイミングが一致するようにタイミング校正された半導体試験装置のソケット５０にＤＵＴ２０を実装して試験を行っても、図６に示すように入力波形の劣化が生じ、タイミング誤差を発生することがある。

図６は、ＤＵＴ２０に試験信号を書き込む場合のタイミングチャート例であり、２ビット目のアドレスデータが静定するタイミングは、入力端子の入力容量Ｃ２のバラツキによる影響を受けて、他のビットのアドレスデータが静定するタイミングとは異なっている例を示している。

しかし、ＤＵＴ２０の良否判定は、全ビットのアドレスデータが静定した状態で行わなければならないことから、２ビット目のアドレスデータが静定していない期間は本来のＰａｓｓ領域を縮小・減少させるＦａｉｌ領域となる。

すなわち、このようなＰａｓｓ領域の縮小・減少は、良品と判定される領域を縮小・減少させることになり、実質的にＤＵＴ試験におけるＤＵＴ２０の歩留まりを悪化させることになる。

本発明は、このような課題を解決するものであり、その目的は、ＤＵＴ試験にあたってＤＵＴの端子ごとの入力容量のバラツキに起因するタイミング誤差を補正し、試験におけるＤＵＴの歩留まりを向上させることができる半導体試験装置を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
測定対象デバイスのピンに応じて可変遅延回路が複数系統設けられたピンエレクトロニクス部を含む半導体試験装置において、
前記可変遅延回路の遅延時間を段階的に変化させて測定対象デバイスに既知のデータの書き込みおよび読み出しを行い、正常に書き込まれているか否かを判定してタイミング誤差を発生しているビットを特定し、特定したビットのＰａｓｓ領域が最大になるようにそのビットに対応した可変遅延回路の遅延時間を調整する手段、
を設けたことを特徴とする。

請求項２記載の発明は、請求項１記載の半導体試験装置において、
前記測定対象デバイスは前工程におけるウェハであることを特徴とする。

請求項３記載の発明は、請求項１記載の半導体試験装置において、
前記測定対象デバイスは後工程における半導体素子であることを特徴とする。

本発明によれば、ＤＵＴ試験にあたってＤＵＴの端子ごとの入力容量のバラツキに起因するタイミング誤差を補正するとともにＰａｓｓ領域を拡大でき、ＤＵＴ試験におけるＤＵＴの歩留まりを向上させることができる。

以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図５と共通する部分には同一の符号を付けている。図１が図５と異なる点は、ＣＰＵ４０によるＰＥ３０各部の具体的なタイミング制御である。なお、本発明においても、あらかじめ、たとえば図４と同様に、ソケット５０の全ピンのタイミングが一致するようにＰＥ３０の可変遅延回路３２を調整し、これらの調整結果がソケットタイミング校正データ格納部４１に格納されている。

図２は図１の動作を説明するタイミングチャートである。ここで、図２の例でも、図６と同様に、ＤＵＴ２０の２ビット目のアドレスデータが静定するタイミングは、入力端子の入力容量Ｃ２のバラツキによる影響を受けて、他のビットのアドレスデータが静定するタイミングとは異なっているものとする。

１）はじめに、ソケットタイミング校正データ格納部４１に基づき全ピンのタイミングが一致するようにＰＥ３０の可変遅延回路３２が調整された半導体試験装置のソケット５０にＤＵＴ２０を実装して、既知のデータの書き込みおよび読み出しを行い、正常に書き込まれているか否かを判定する。正常ならばＰａｓｓ、異常ならばＦａｉｌであり、これらの判定結果を初期Ｐａｓｓ領域データ格納部４２に格納する。

２）次に、アドレスの全ｎビット系統に接続されている可変遅延回路３２の設定遅延時間を同時に所定の時間間隔で段階的に変化させることにより全体のタイミングを段階的に早め、各タイミングにおいてＤＵＴ２０に既知のデータの書き込みおよび読み出しを行うことにより、正常に書き込まれているか否かを判定する。これら各段階における判定結果と初期Ｐａｓｓ領域データ格納部４２に格納されている判定結果を比較して、判定結果が変化したタイミングを特定することにより、ＤＵＴ２０の入力端子における入力容量のバラツキに起因するアドレスデータのタイミングのずれの大きさを検出できる。これらの検出データをＤＵＴタイミングデータ格納部４３に格納する。

３）次に、ＤＵＴ２０への書き込みクロックのタイミングを段階的に変化させながら、既知のデータの書き込みおよび読み出しを行い、Ｐａｓｓ領域の時間幅を測定する。アドレスのタイミングを変える前と比較してＰａｓｓ領域の時間幅が増加するようならばアドレス全ｎビットの内のいずれかのビットにタイミング遅れが発生していることになり、Ｐａｓｓ領域の時間幅が変わらなければデータ系統にタイミング遅れが発生していることになる。

４）続いて、アドレス全ｎビットの内の上位１／２または下位１／２のグループに接続されている可変遅延回路３２の設定遅延時間を１）の初期値にもどし、既知のデータの書き込みおよび読み出しを行ってＰａｓｓまたはＦａｉｌを判定する。Ｆａｉｌの判定により、タイミング遅れを発生しているビットが属しているグループを識別できる。

５）アドレス全ｎビットの内の上位１／２または下位１／２のグループのいずれかでＦａｉｌと判定したら、Ｆａｉｌと判定したグループ内をさらに１／２に分割して４）と同様なＰａｓｓまたはＦａｉｌ判定を行う。以下、同様な手順を繰り返してタイミング遅れを発生しているビットを特定する。
６）特定されたビットのピンについて、Ｐａｓｓ領域が最大になるように可変遅延回路３２の遅延時間を調整してタイミングを決定するとともに、特定されたピン番号と調整遅延時間データをＤＵＴタイミング補正データ格納部４４に格納する。

これらの手順を実行することにより、ＤＵＴ２０の端子ごとの入力容量のバラツキに起因するタイミング誤差を補正することができ、このようにしてタイミング誤差を補正した状態でＤＵＴ２０の試験を行い、良否判定を実行する。

ＤＵＴ２０の端子ごとの入力容量のバラツキは、ＤＵＴ２０の用途によっては、ある程度までは許容できる場合がある。

そこで、ＤＵＴ２０の用途に応じて、ＤＵＴ２０の端子ごとの入力容量のバラツキの許容範囲を複数段階に設定することにより、Ｐａｓｓ領域を実質的に拡張することができ、ＤＵＴ試験におけるＤＵＴ２０の歩留まりを高めることができる。

このような構成によれば、特別な測定器や治具を用いなくてもよいので、安価に高精度の試験を行うことができる。

また、タイミング校正時にハンドラへの着脱作業が不要になることから、校正時間を短縮でき、テストコストを抑えることができる。

また、従来の半導体試験装置が備えている機能で対応できるため、従来の半導体試験装置にも容易に適用できる。

なお、本発明は、ウエハに対する前工程にも、パッケージされた半導体に対する後工程にも適用可能である。

以上説明したように、本発明によれば、ＤＵＴ試験におけるＤＵＴの歩留まりを向上させることができる半導体試験装置が実現できる。

本発明の一実施例を示すブロック図である。 本発明におけるタイミングチャート例である。 従来から用いられている半導体試験装置の一例を示すブロック図である。 従来のタイミング校正例を示すブロック図である。 従来のタイミング校正例を示すブロック図である。 従来の試験信号を書き込む場合のタイミングチャートの一例である。

符号の説明

１０ パターン発生器（ＰＧ）
２０ ＤＵＴ
３０ ピンエレクトロニクス部（ＰＥ）
３１ タイミング発生器（ＴＧ）
３２ 可変遅延回路
３３ ドライバ
３４ スイッチ
３５ コンパレータ
４０ ＣＰＵ
４１ ソケットタイミング校正データ格納部
４２ 初期Ｐａｓｓ領域データ格納部
４３ ＤＵＴタイミングデータ格納部
４４ ＤＵＴタイミング補正データ格納部
５０ ソケット
ＳＤ スレーブデバイス

Claims (3)

1. 測定対象デバイスのピンに応じて可変遅延回路が複数系統設けられたピンエレクトロニクス部を含む半導体試験装置において、
   前記可変遅延回路の遅延時間を段階的に変化させて測定対象デバイスに既知のデータの書き込みおよび読み出しを行い、正常に書き込まれているか否かを判定してタイミング誤差を発生しているビットを特定し、特定したビットのＰａｓｓ領域が最大になるようにそのビットに対応した可変遅延回路の遅延時間を調整する手段、
   を設けたことを特徴とする半導体試験装置。
2. 前記測定対象デバイスは前工程におけるウェハであることを特徴とする請求項１記載の半導体試験装置。
3. 前記測定対象デバイスは後工程における半導体素子であることを特徴とする請求項１記載の半導体試験装置。

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