JP3994713B2 - 波形測定用半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、波形測定用半導体集積回路に関し、特に、波形測定回路とクロック発生ブロックを内蔵した波形測定用半導体集積回路に関する。
【０００２】
【従来の技術】
近年、集積回路内に構成されるトランジスタの性能・特性等が飛躍的な進歩を遂げている。この様な傾向において、半導体集積回路においてシグナルインテグリティ（波形品質の完全性）の重要性と共に、波形測定の困難さ等の新たな効果・問題点等も生じている。この効果・問題点等を、項目別に以下に列挙する。
【０００３】
（シグナルインテグリティの重要性）
半導体微細加工技術の進展により、トランジスタ性能は着実に向上している。しかし、ＬＳＩ上の電源ノイズ、基板ノイズ、配線間のクロストーク、配線のインダクタンス効果等により、波形品質の完全性（シグナルインテグリティ）が劣化し、この劣化がＬＳＩトータルでの性能向上を阻害している。そこで、高シグナルインテグリティを実現するためには、現状のＬＳＩ上での波形品質を実測により把握し、モデル化を行い、ＣＡＤによる上記現象を回避した設計を行う必要がある。
【０００４】
（波形測定の困難さ）
ところが、電源ノイズ、基板ノイズ、配線間のクロストーク、配線のインダクタンス効果等の現象は、クロック信号の立ち上がり、立ち下がりに起因する。このため、数１０ｐｓと非常に高速な上、微少な電圧変化である。従って、観測用の線をＬＳＩ外部に引き出して外部から測定しても、引き出し線の寄生ＲＬＣ成分により、ＬＳＩ上の波形の正確な評価が困難となる。そこで、正確な評価を行うためには、オンチップにサンプリング型の波形測定回路を搭載し、高速なＬＳＩ上の波形を低速に変換して、ＬＳＩ外部に出力する必要がある。
【０００５】
（従来のアナログ出力型波形測定回路の例）
サンプリング型のアナログ出力型オンチップ波形測定回路の例として、「ロー等、アイ・イー・イー・イー・シンポジウム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ、第１３８〜１３９頁、１９９８年６月(R. Ho, et al., IEEE Symposium on ＶＬＳＩ CircuitsDigest of Technical Papers, pp.１３８−１３９, June, １９９８）」に掲載された回路を、図６に示す。本従来の回路では、サンプリングクロック４、４ｂを外部からサンプルアンドホールド回路に供給し、入力信号１のサンプリングを行う。この結果、出力端子２からアナログ信号が出力される。
【０００６】
（従来のデジタル出力型波形測定回路の例）
サンプリング型のデジタル出力型オンチップ波形測定回路の例として「永田等、アイ・イー・イー・イー・インターナショナル・ソリッドステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ、第４３巻、第２２４〜２２５頁、２０００年２月（M ． Nagata, et al., IEEE Symposium onInternational Solid-State Circuits Conference Digest of Technical Papers, vol.43,pp.224-225, February, 2000 ）」に掲載された（図１３．６．５／参考文献）基板ノイズ測定回路を、図７に示す。従来例を示すこれらの図６および図７において、本発明と同一特性の部品は、同一部品番号で示している。
【０００７】
従来例を示す図６および図７において、サンプリングクロック４、４ｂを外部からスイッチ２４、２５に供給する。図７では、スイッチ２５が開いた状態で、スイッチ２４を閉じた瞬間での入力電圧１と参照電圧５の大小比較結果が、電圧比較回路７０の出力端子２からデジタルで出力される。あるサンプリングのタイミングに対して、参照電圧５を徐々に変化させて、繰り返し比較を行うことにより、そのタイミングにおける入力電圧１を推定する。入力波形全体を測定するためには、サンプリングのタイミングを微少にずらしながらの各タイミングにおいて、上記の繰り返し比較を行わなければならない。
【０００８】
本発明と技術分野の類似する先願発明例１として、特開２００１−１４１７８３号公報の「集積回路およびその評価方法」がある。本先願発明例１では、動作確認の難しい高速信号の送受信を行う集積回路において、構成が簡単な時間軸伸張回路を追加搭載することで、ＩＣ評価の簡単化の実現を図っている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記の従来技術では、サンプリング型のオンチップ波形測定回路は、以下の問題を伴う。
【００１０】
（第１の問題点）
従来技術の第１の問題点は、測定の精度が低い点である。サンプリング測定の精度は、ＬＳＩ内部の周期信号とサンプリングクロック信号の周期の差で決まり、差が小さいほど精度が高いという特徴がある。また、上記の２つの従来例のアナログ出力型波形測定回路およびデジタル出力型波形測定回路では、共にサンプリングクロック信号を外部から供給する。このため、ＬＳＩ内部の周期信号とサンプリングクロック信号の周期の差を微少量に維持することは困難であり、測定の精度が低くなってしまう。
【００１１】
（第２の問題点）
従来技術の第２の問題点は、測定可能な電圧範囲が狭い点である。従来のアナログ出力型波形測定回路では、rail-to-railアンプを用いても、接地電位から電源電位の範囲の電圧しか測定することができない。しかし、電源ノイズ、基板ノイズ、配線間のクロストーク、配線のインダクタンス効果による信号波形のオーバーシュート・アンダーシュート等を測定するためには、接地電圧以下から電源電圧以上に至る広い範囲の電圧を測定する必要がある。従って、従来のアナログ出力型波形測定回路では、シグナルインテグリティのチェックはできない。
【００１２】
（第３の問題点）
従来技術の第３の問題点は、測定方法が煩雑である。上記の２つの従来例では、共にサンプリングクロック信号を外部から供給する必要がある。更に、従来のデジタル出力型波形測定回路では、測定系とデータ処理が煩雑となる。なぜなら、サンプリングのタイミングと参照電圧の両方を、それぞれ独立に変化させて入力電圧と参照電圧の大小比較を多数回行い、その結果から入力波形を復元しなければならないからである。
【００１３】
そこで、本発明は、精度が高く、測定可能な電圧範囲が広く、測定方法が簡単な波形測定用半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
かかる目的を達成するため、請求項１の発明の波形測定用半導体集積回路は、ＬＳＩチップ内に集積され、所定の第１の入力サンプリングクロック信号のタイミングに合わせて、第２の入力信号の波形の電圧値を参照する第１のサンプリングヘッドを含み、該ＬＳＩチップ内の電圧波形を測定する第１の回路と、測定の結果をＬＳＩチップ内に集積された第２の回路あるいはこのＬＳＩチップ外にある第３の回路に出力する出力回路とを有し、第１のサンプリングヘッドは、第１の入力信号が所定の第１の電圧値のレベルの時に、第２の入力信号の電圧値を記憶する第１の容量素子と、第１の入力信号の電圧値が第１の電 圧値のレベルの時に、所定の第３の入力信号の電圧値を記憶する第２の容量素子と、第１の入力信号の電圧値が第２の入力信号の電圧値のレベルの時に、第１の容量素子と第２の容量素子とを相互に接続して電荷再分配を起こさせる第１のスイッチとを、具備し、第１のサンプリングヘッドが参照できる電圧値は、接地電圧以下から電源電圧以上であり、ＬＳＩチップ内の電圧波形の測定機能を構成したことを特徴としている。
【００１５】
請求項２の発明は、請求項１記載の波形測定用半導体集積回路において、ＬＳＩチップ内に存在する所定の周期信号を第１の入力信号とし、周期信号の周期よりも所望の値だけ周期が異なる第１の入力サンプリングクロック信号を生成し、この生成した第１の入力サンプリングクロック信号を第１の回路に入力する第１のサンプリングクロック発生回路をさらに有することを特徴とする。
【００１６】
請求項３の発明の波形測定用半導体集積回路は、ＬＳＩチップ内に集積され、所定の第１の入力サンプリングクロック信号のタイミングに合わせて、第２の入力信号の波形の電圧値を参照する第１のサンプリングヘッドを含み、該ＬＳＩチップ内の電圧波形を測定する第１の回路と、測定の結果をＬＳＩチップ内に集積された第２の回路あるいは該ＬＳＩチップ外にある第３の回路に出力する出力回路とを有し、第１のサンプリングヘッドは、第１の入力信号が所定の第１の電圧値のレベルの時に、第２の入力信号の電圧値を記憶する第１の容量素子と、第１の入力信号の電圧値が第１の電圧値のレベルの時に、所定の第３の入力信号の電圧値を記憶する第２の容量素子と、第１の入力信号の電圧値が第２の入力信号の電圧値のレベルの時に、第１の容量素子と第２の容量素子とを相互に接続して電荷再分配を起こさせる第１のスイッチとを、具備し、第１の回路が測定できる電圧値は、接地電圧以下から電源電圧以上であり、ＬＳＩチップ内の電圧波形の測定機能を構成したことを特徴としている。
【００１７】
請求項４の発明は、請求項３記載の波形測定用半導体集積回路において、ＬＳＩチップ内に存在する所定の周期信号を第１の入力信号とし、周期信号の周期よりも所望の値だけ周期が異なる第１の入力サンプリングクロック信号を生成し、この生成した第１の入力サンプリングクロック信号を第１の回路に入力する第１のサンプリングクロック発生回路をさらに有することを特徴とする。
【００１８】
請求項５の発明は、請求項３又は４記載の波形測定用半導体集積回路において、第１のサンプリングヘッドが参照できる電圧値を、接地電圧以下から電源電圧以上としたことを特徴とする。
【００１９】
【発明の実施の形態】
次に、添付図面を参照して、本発明による波形測定用半導体集積回路の実施の形態を詳細に説明する。図１から図５を参照すると、本発明の波形測定用半導体集積回路の一実施形態が示されている。本発明の実施の形態を、０．１３μｍＣＭＯＳプロセス技術を用いた具体例について、図面を参照して詳細に説明する。
【００２０】
（全体ブロック）
図１に、本発明の波形測定用半導体集積回路の実施例のブロック図を示す。本実施形態の波形測定用半導体集積回路１４は、１つのサンプリングクロック発生ブロック１１、Ｎ個のサンプリングヘッド１２、１つのアンプ１３、から構成されている。上記構成の波形測定用半導体集積回路１４と被測定半導体集積回路１０とへは同一のクロック３が供給され、被測定半導体集積回路１０からの出力信号が入力１として波形測定用半導体集積回路１４へ伝達され、これらクロック３および入力１を受けた波形測定用半導体集積回路１４からは、出力２が出力される。
【００２１】
上記の通り、波形測定用半導体集積回路１４へは、被測定半導体集積回路１０とサンプリングクロック発生ブロック１１にクロック３が供給される。サンプリングクロック発生ブロック１１は、クロック３から周期の微少に異なるサンプリングクロック４を発生し、サンプリングヘッド１２に供給する。サンプリングヘッド１２は、サンプリングクロック４により被測定半導体集積回路１０からの入力波形１の電圧値をサンプリングして保持し、これをアンプ１３で増幅して出力する。ここにおいて、面積節約のため、Ｎ個のサンプリングヘッド１２ａ〜１２ｎでは、１つのサンプリングクロック発生ブロック１１とアンプ１３を共用している。
【００２２】
（サンプリングヘッドの構成）
図１を構成するサンプリングヘッド１２の実施例の回路図を、図２に示す。本実施形態のサンプリングヘッド１２は、スイッチ素子２０、２１、２２、２３、容量素子３０、３１、３２、Ｎ型ＭＯＳトランジスタ４０、ｐ型ＭＯＳトランジスタ４１、を有して構成される。本構成のサンプリングヘッド１２への入出力信号の信号名は、入力１、出力２、サンプリングクロック４、サンプリングクロックの反転信号４ｂ、アンプへの入力６、バイアス入力５０、選択信号５１、等である。
【００２３】
上記構成のサンプリングヘッド１２において、図２に示されているスイッチ２０、２１、２２、２３は、例えばＣＭＯＳトランスミッションゲートを用いる。このサンプリングヘッド１２は、サンプルアンドホールド回路とアンプから構成される。サンプリングヘッド１２の−３ｄＢの帯域は、スイッチ２０と容量３０で決まり、２０ＧＨｚ程度である。サンプリングヘッド１２の入力１を、例えば、クロック線、電源線、基板コンタクトに接続することにより、クロック信号波形、電源ノイズ波形、基板ノイズ波形を測定できる。選択信号５１により、Ｎ個のサンプリングヘッド１２ａ〜１２ｎから所望の１つのサンプリングヘッドを選択して測定を行う。
【００２４】
サンプリングヘッド１２への入力電圧１が接地電圧以下から電源電圧（＝１．２Ｖ）以上の広い範囲の電圧を測定する必要がある。しかし、アンプへの入力６は、０．３Ｖ〜０．９Ｖの範囲しか線形性がないので、直接アンプに入力すると正確な測定が出来ない。そこで、スイッチ２１、２２と容量３１とバイアス入力５０を新たに追加する。以下に、図２のサンプリングヘッド１２の概略動作例を示す。
【００２５】
スイッチ２０、２２とスイッチ２１、２３は、ＯＮとＯＦＦあるいはＯＦＦとＯＮの状態になるように、サンプリングクロック４およびサンプリングクロックの反転信号４ｂから、サンプリングクロック信号が入力されている。スイッチ２０によって、サンプリングクロック４が第１の電位レベルの時に、入力信号１の電圧レベルを容量３０に記憶する。また同時に、スイッチ２２を用いて、サンプリングクロック４が第１の電位レベルの時に、バイアス入力５０の電圧レベルを容量３１に記憶する。
【００２６】
バイアス入力５０は、アンプの入力レンジの中心値（例えば０．６Ｖ）に設定する。サンプリングクロック４が第２の電位レベルの時には、スイッチ２０と２２はＯＦＦとなるが、スイッチ２１と２３はＯＮとなり、上記の容量３０、３１はスイッチ２１により接続され、電荷再分配が起こる。図２では、このときスイッチ２３がＯＮとなり、同時に容量３２にも電荷が再分配される。スイッチ２３がＯＦＦのときに、容量３２の電圧レベルはＭＯＳトランジスタ４１、４０を用いて増幅され、出力端子２から出力される。入力電圧１と出力電圧２の関係は、キャリブレーションにより求める。
【００２７】
以上により、入力電圧１をバイアス入力５０に近づけ、アンプへの入力６を０．３Ｖ〜０．９Ｖの範囲に収めることができる。従って、入力電圧１が−｜Ｖｔ（ｎＭＯＳ）｜からＶｄｄ＋｜Ｖｔ（ｐＭＯＳ）｜までの広い範囲で測定が可能になる。但し、Ｖt (nMOS)はｎＭＯＳトランジスタのしきい電圧であり、Ｖt (pMOS)はｐＭＯＳトランジスタのしきい電圧であり、Ｖddは電源電圧である。
【００２８】
（アンプの構成）
図１を構成するアンプ１３の実施例の回路図を、図３に示す。図３に示す本実施例のアンプ１３は、２個のｐ型ＭＯＳトランジスタ４１を有して構成される。本構成のアンプ１３では、カレントミラー回路により電流を増幅し、ＬＳＩ外部の５０Ω終端のオシロスコープへ電流出力を行う。
【００２９】
（サンプリングクロック発生ブロックの構成）
図１を構成するサンプリングクロック発生ブロック１１の実施例のブロック図を、図４に示す。図４において、本実施例のサンプリングクロック発生ブロック１１は、可変遅延オフセット回路６０と遅延増加回路６１とを有して構成される。本実施例のサンプリングクロック発生ブロック１１では、面積を増やさず、測定可能な時間範囲をなるべく広くするため、可変遅延オフセット回路６０と遅延増加６１とで構成される。
【００３０】
上記構成のサンプリングクロック発生ブロック１１において、入力クロック３は、可変遅延オフセット回路６０に入り、０ｎｓから７ｎｓまで１ｎｓ刻みの遅延回路（１ｎｓ ｄｅｌａｙ回路）６２の内のいずれか１つの固定遅延を加えられる。次に遅延増加回路６１に入り、クロック入力３毎に１０ｐｓずつ増加する遅延を、制御回路６７でセレクタ６６を制御することにより加えられる。１０ｐｓの遅延は、１６０ｐｓの遅延単位回路（１６０ｐｓ ｄｅｌａｙ回路）６３に対して位相補間回路６４により１／１６の位相補間を行うことにより生成している。１０ｐｓが、実効サンプリングレート１００ＧＨｚに対応する。ここでは、サンプリングクロック発生ブロックとして遅延線を用いたが、これに限定されるものではなく、位相同期ループ回路（ＰＬＬ）、遅延同期ループ回路（ＤＬＬ）を用いても良い。
【００３１】
（動作波形）
図５は、主要部の波形タイミング図であり、本発明の波形測定用半導体集積回路の動作例の模式図を示す。ここでは、入力信号１として正弦波を仮定する。サンプリングクロック発生ブロックにより生成された周期（Ｔ＋ΔＴ）のサンプリングクロック４で、周期Ｔの入力信号１をサンプリングすることにより、出力信号２の周期は入力信号の周期のＴ／ΔＴ倍に拡大される。従って、外部のオシロスコープは、低帯域の特性を有する測定器で構わない。
【００３２】
図４の遅延増加回路６１の総和が１．２７ｎｓに達すると、遅延がリセットされる。従って、図５に示すように、１度の測定の出力２の周期は１２８Ｔであり、入力信号（正弦波）１の一部しか出力されない。しかし、図４の可変遅延オフセット回路６０の遅延を変化させることにより、出力する正弦波の部分をシフトさせることができるので、出力波形２をつなぎ合わせれば入力信号（正弦波）全体を復元することができる。従って、測定可能なトータルの時間範囲は、最大８．２７ｎｓである。
【００３３】
（作用）
上記実施形態による波形測定用半導体集積回路は、サンプリングクロック発生回路を内蔵することにより、外部の波形発生装置からサンプリングクロック信号を供給する必要がなく、ＬＳＩ内部周期信号とサンプリングクロック信号の周期の差を非常に微少にすることができる。また、低帯域のオシロスコープで評価できる。従って、測定精度が高く、測定方法が簡単となる。
【００３４】
上記実施形態によるサンプリングヘッドでは、初段のアンプの入力レンジの中心電圧にプリチャージされた容量素子と、入力電圧レベルをサンプルアンドホールドする容量素子の間で電荷再分配を行うことにより、接地電圧以下（−｜Ｖt(nMOS) ｜）から電源電圧以上（Ｖdd＋｜Ｖt(pMOS) ｜）に至る広い範囲の電圧を測定することができる。但し、Ｖt(nMOS) はｎＭＯＳトランジスタのしきい電圧であり、Ｖt(pMOS) はｐＭＯＳトランジスタのしきい電圧であり、Ｖddは電源電圧である。従って、電源ノイズ、基板ノイズ、配線間のクロストーク、配線のインダクタンス効果による信号波形のオーバーシュート・アンダーシュート等を測定することができ、シグナルインテグリティのチェックが可能となる。
【００３５】
また、上記実施形態による波形測定用半導体集積回路は、小面積であるので、本回路を複数搭載することにより、ＬＳＩ内の複数箇所のシグナルインテグリティのチェックも容易に行うことができる。
【００３６】
従って、本実施形態の波形測定用半導体集積回路により、ＬＳＩ上の信号波形及びノイズ波形を、ＬＳＩが実装された状態でも高精度かつ容易に実測できる。また、実測に基づくシグナルインテグリティの設計ガイドライン作成及び動作不具合解析が新たに可能となり、高品質なＬＳＩの迅速な開発に大きく寄与する。
【００３７】
なお、上述の実施形態は本発明の好適な実施の一例である。ただし、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。
【００３８】
【発明の効果】
以上の説明より明らかなように、本発明の波形測定用半導体集積回路は、サンプリングクロック信号により入力波形の電圧値を参照して保持するサンプリングヘッドと、サンプリングヘッドで保持された電圧値を増幅して出力するアンプと、被測定半導体集積回路に供給されている周期信号から周期の微少に異なるサンプリングクロック信号を生成しサンプリングヘッドに供給するサンプリングクロック発生回路から構成される。これにより、簡単な測定方法で、ＬＳＩ上の高速かつ微弱で範囲の広い電圧波形を高精度に測定することができる。
【図面の簡単な説明】
【図１】本発明の波形測定用半導体集積回路の実施例を示すブロック図である。
【図２】サンプリングヘッドの実施例を示す回路図である。
【図３】アンプの実施例を示す回路図である。
【図４】サンプリングクロック発生ブロックの実施例を示すブロック図である。
【図５】波形測定用半導体集積回路の動作例を示す模式図である。
【図６】従来のアナログ出力型波形測定回路の構成例を示す回路図である。
【図７】従来のデジタル出力型波形測定回路の構成例を示す回路図である。
【符号の説明】
１ 入力
２ 出力
３ クロック
４ サンプリングクロック
４ｂ サンプリングクロックの反転信号
５ 参照電圧
６ アンプへの入力
１０ 被測定半導体集積回路
１１ サンプリングクロック発生ブロック
１２ サンプリングヘッド
１３ アンプ
１４ 波形測定用半導体集積回路
２０、２１、２２、２３、２４、２５ スイッチ素子
３０、３１、３２、３３ 容量素子
４０ Ｎ型ＭＯＳトランジスタ
４１ ｐ型ＭＯＳトランジスタ
５０ バイアス入力
５１ 選択信号
６０ 可変遅延オフセット回路
６１ 遅延増加回路
６２ １ｎｓ ｄｅｌａｙ回路
６３ １６０ｐｓ ｄｅｌａｙ回路
６４ 位相補間回路
６５、６６ セレクタ
６７ 制御回路
７０ 電圧比較回路
【発明の属する技術分野】
本発明は、波形測定用半導体集積回路に関し、特に、波形測定回路とクロック発生ブロックを内蔵した波形測定用半導体集積回路に関する。
【０００２】
【従来の技術】
近年、集積回路内に構成されるトランジスタの性能・特性等が飛躍的な進歩を遂げている。この様な傾向において、半導体集積回路においてシグナルインテグリティ（波形品質の完全性）の重要性と共に、波形測定の困難さ等の新たな効果・問題点等も生じている。この効果・問題点等を、項目別に以下に列挙する。
【０００３】
（シグナルインテグリティの重要性）
半導体微細加工技術の進展により、トランジスタ性能は着実に向上している。しかし、ＬＳＩ上の電源ノイズ、基板ノイズ、配線間のクロストーク、配線のインダクタンス効果等により、波形品質の完全性（シグナルインテグリティ）が劣化し、この劣化がＬＳＩトータルでの性能向上を阻害している。そこで、高シグナルインテグリティを実現するためには、現状のＬＳＩ上での波形品質を実測により把握し、モデル化を行い、ＣＡＤによる上記現象を回避した設計を行う必要がある。
【０００４】
（波形測定の困難さ）
ところが、電源ノイズ、基板ノイズ、配線間のクロストーク、配線のインダクタンス効果等の現象は、クロック信号の立ち上がり、立ち下がりに起因する。このため、数１０ｐｓと非常に高速な上、微少な電圧変化である。従って、観測用の線をＬＳＩ外部に引き出して外部から測定しても、引き出し線の寄生ＲＬＣ成分により、ＬＳＩ上の波形の正確な評価が困難となる。そこで、正確な評価を行うためには、オンチップにサンプリング型の波形測定回路を搭載し、高速なＬＳＩ上の波形を低速に変換して、ＬＳＩ外部に出力する必要がある。
【０００５】
（従来のアナログ出力型波形測定回路の例）
サンプリング型のアナログ出力型オンチップ波形測定回路の例として、「ロー等、アイ・イー・イー・イー・シンポジウム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ、第１３８〜１３９頁、１９９８年６月(R. Ho, et al., IEEE Symposium on ＶＬＳＩ CircuitsDigest of Technical Papers, pp.１３８−１３９, June, １９９８）」に掲載された回路を、図６に示す。本従来の回路では、サンプリングクロック４、４ｂを外部からサンプルアンドホールド回路に供給し、入力信号１のサンプリングを行う。この結果、出力端子２からアナログ信号が出力される。
【０００６】
（従来のデジタル出力型波形測定回路の例）
サンプリング型のデジタル出力型オンチップ波形測定回路の例として「永田等、アイ・イー・イー・イー・インターナショナル・ソリッドステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ、第４３巻、第２２４〜２２５頁、２０００年２月（M ． Nagata, et al., IEEE Symposium onInternational Solid-State Circuits Conference Digest of Technical Papers, vol.43,pp.224-225, February, 2000 ）」に掲載された（図１３．６．５／参考文献）基板ノイズ測定回路を、図７に示す。従来例を示すこれらの図６および図７において、本発明と同一特性の部品は、同一部品番号で示している。
【０００７】
従来例を示す図６および図７において、サンプリングクロック４、４ｂを外部からスイッチ２４、２５に供給する。図７では、スイッチ２５が開いた状態で、スイッチ２４を閉じた瞬間での入力電圧１と参照電圧５の大小比較結果が、電圧比較回路７０の出力端子２からデジタルで出力される。あるサンプリングのタイミングに対して、参照電圧５を徐々に変化させて、繰り返し比較を行うことにより、そのタイミングにおける入力電圧１を推定する。入力波形全体を測定するためには、サンプリングのタイミングを微少にずらしながらの各タイミングにおいて、上記の繰り返し比較を行わなければならない。
【０００８】
本発明と技術分野の類似する先願発明例１として、特開２００１−１４１７８３号公報の「集積回路およびその評価方法」がある。本先願発明例１では、動作確認の難しい高速信号の送受信を行う集積回路において、構成が簡単な時間軸伸張回路を追加搭載することで、ＩＣ評価の簡単化の実現を図っている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記の従来技術では、サンプリング型のオンチップ波形測定回路は、以下の問題を伴う。
【００１０】
（第１の問題点）
従来技術の第１の問題点は、測定の精度が低い点である。サンプリング測定の精度は、ＬＳＩ内部の周期信号とサンプリングクロック信号の周期の差で決まり、差が小さいほど精度が高いという特徴がある。また、上記の２つの従来例のアナログ出力型波形測定回路およびデジタル出力型波形測定回路では、共にサンプリングクロック信号を外部から供給する。このため、ＬＳＩ内部の周期信号とサンプリングクロック信号の周期の差を微少量に維持することは困難であり、測定の精度が低くなってしまう。
【００１１】
（第２の問題点）
従来技術の第２の問題点は、測定可能な電圧範囲が狭い点である。従来のアナログ出力型波形測定回路では、rail-to-railアンプを用いても、接地電位から電源電位の範囲の電圧しか測定することができない。しかし、電源ノイズ、基板ノイズ、配線間のクロストーク、配線のインダクタンス効果による信号波形のオーバーシュート・アンダーシュート等を測定するためには、接地電圧以下から電源電圧以上に至る広い範囲の電圧を測定する必要がある。従って、従来のアナログ出力型波形測定回路では、シグナルインテグリティのチェックはできない。
【００１２】
（第３の問題点）
従来技術の第３の問題点は、測定方法が煩雑である。上記の２つの従来例では、共にサンプリングクロック信号を外部から供給する必要がある。更に、従来のデジタル出力型波形測定回路では、測定系とデータ処理が煩雑となる。なぜなら、サンプリングのタイミングと参照電圧の両方を、それぞれ独立に変化させて入力電圧と参照電圧の大小比較を多数回行い、その結果から入力波形を復元しなければならないからである。
【００１３】
そこで、本発明は、精度が高く、測定可能な電圧範囲が広く、測定方法が簡単な波形測定用半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
かかる目的を達成するため、請求項１の発明の波形測定用半導体集積回路は、ＬＳＩチップ内に集積され、所定の第１の入力サンプリングクロック信号のタイミングに合わせて、第２の入力信号の波形の電圧値を参照する第１のサンプリングヘッドを含み、該ＬＳＩチップ内の電圧波形を測定する第１の回路と、測定の結果をＬＳＩチップ内に集積された第２の回路あるいはこのＬＳＩチップ外にある第３の回路に出力する出力回路とを有し、第１のサンプリングヘッドは、第１の入力信号が所定の第１の電圧値のレベルの時に、第２の入力信号の電圧値を記憶する第１の容量素子と、第１の入力信号の電圧値が第１の電 圧値のレベルの時に、所定の第３の入力信号の電圧値を記憶する第２の容量素子と、第１の入力信号の電圧値が第２の入力信号の電圧値のレベルの時に、第１の容量素子と第２の容量素子とを相互に接続して電荷再分配を起こさせる第１のスイッチとを、具備し、第１のサンプリングヘッドが参照できる電圧値は、接地電圧以下から電源電圧以上であり、ＬＳＩチップ内の電圧波形の測定機能を構成したことを特徴としている。
【００１５】
請求項２の発明は、請求項１記載の波形測定用半導体集積回路において、ＬＳＩチップ内に存在する所定の周期信号を第１の入力信号とし、周期信号の周期よりも所望の値だけ周期が異なる第１の入力サンプリングクロック信号を生成し、この生成した第１の入力サンプリングクロック信号を第１の回路に入力する第１のサンプリングクロック発生回路をさらに有することを特徴とする。
【００１６】
請求項３の発明の波形測定用半導体集積回路は、ＬＳＩチップ内に集積され、所定の第１の入力サンプリングクロック信号のタイミングに合わせて、第２の入力信号の波形の電圧値を参照する第１のサンプリングヘッドを含み、該ＬＳＩチップ内の電圧波形を測定する第１の回路と、測定の結果をＬＳＩチップ内に集積された第２の回路あるいは該ＬＳＩチップ外にある第３の回路に出力する出力回路とを有し、第１のサンプリングヘッドは、第１の入力信号が所定の第１の電圧値のレベルの時に、第２の入力信号の電圧値を記憶する第１の容量素子と、第１の入力信号の電圧値が第１の電圧値のレベルの時に、所定の第３の入力信号の電圧値を記憶する第２の容量素子と、第１の入力信号の電圧値が第２の入力信号の電圧値のレベルの時に、第１の容量素子と第２の容量素子とを相互に接続して電荷再分配を起こさせる第１のスイッチとを、具備し、第１の回路が測定できる電圧値は、接地電圧以下から電源電圧以上であり、ＬＳＩチップ内の電圧波形の測定機能を構成したことを特徴としている。
【００１７】
請求項４の発明は、請求項３記載の波形測定用半導体集積回路において、ＬＳＩチップ内に存在する所定の周期信号を第１の入力信号とし、周期信号の周期よりも所望の値だけ周期が異なる第１の入力サンプリングクロック信号を生成し、この生成した第１の入力サンプリングクロック信号を第１の回路に入力する第１のサンプリングクロック発生回路をさらに有することを特徴とする。
【００１８】
請求項５の発明は、請求項３又は４記載の波形測定用半導体集積回路において、第１のサンプリングヘッドが参照できる電圧値を、接地電圧以下から電源電圧以上としたことを特徴とする。
【００１９】
【発明の実施の形態】
次に、添付図面を参照して、本発明による波形測定用半導体集積回路の実施の形態を詳細に説明する。図１から図５を参照すると、本発明の波形測定用半導体集積回路の一実施形態が示されている。本発明の実施の形態を、０．１３μｍＣＭＯＳプロセス技術を用いた具体例について、図面を参照して詳細に説明する。
【００２０】
（全体ブロック）
図１に、本発明の波形測定用半導体集積回路の実施例のブロック図を示す。本実施形態の波形測定用半導体集積回路１４は、１つのサンプリングクロック発生ブロック１１、Ｎ個のサンプリングヘッド１２、１つのアンプ１３、から構成されている。上記構成の波形測定用半導体集積回路１４と被測定半導体集積回路１０とへは同一のクロック３が供給され、被測定半導体集積回路１０からの出力信号が入力１として波形測定用半導体集積回路１４へ伝達され、これらクロック３および入力１を受けた波形測定用半導体集積回路１４からは、出力２が出力される。
【００２１】
上記の通り、波形測定用半導体集積回路１４へは、被測定半導体集積回路１０とサンプリングクロック発生ブロック１１にクロック３が供給される。サンプリングクロック発生ブロック１１は、クロック３から周期の微少に異なるサンプリングクロック４を発生し、サンプリングヘッド１２に供給する。サンプリングヘッド１２は、サンプリングクロック４により被測定半導体集積回路１０からの入力波形１の電圧値をサンプリングして保持し、これをアンプ１３で増幅して出力する。ここにおいて、面積節約のため、Ｎ個のサンプリングヘッド１２ａ〜１２ｎでは、１つのサンプリングクロック発生ブロック１１とアンプ１３を共用している。
【００２２】
（サンプリングヘッドの構成）
図１を構成するサンプリングヘッド１２の実施例の回路図を、図２に示す。本実施形態のサンプリングヘッド１２は、スイッチ素子２０、２１、２２、２３、容量素子３０、３１、３２、Ｎ型ＭＯＳトランジスタ４０、ｐ型ＭＯＳトランジスタ４１、を有して構成される。本構成のサンプリングヘッド１２への入出力信号の信号名は、入力１、出力２、サンプリングクロック４、サンプリングクロックの反転信号４ｂ、アンプへの入力６、バイアス入力５０、選択信号５１、等である。
【００２３】
上記構成のサンプリングヘッド１２において、図２に示されているスイッチ２０、２１、２２、２３は、例えばＣＭＯＳトランスミッションゲートを用いる。このサンプリングヘッド１２は、サンプルアンドホールド回路とアンプから構成される。サンプリングヘッド１２の−３ｄＢの帯域は、スイッチ２０と容量３０で決まり、２０ＧＨｚ程度である。サンプリングヘッド１２の入力１を、例えば、クロック線、電源線、基板コンタクトに接続することにより、クロック信号波形、電源ノイズ波形、基板ノイズ波形を測定できる。選択信号５１により、Ｎ個のサンプリングヘッド１２ａ〜１２ｎから所望の１つのサンプリングヘッドを選択して測定を行う。
【００２４】
サンプリングヘッド１２への入力電圧１が接地電圧以下から電源電圧（＝１．２Ｖ）以上の広い範囲の電圧を測定する必要がある。しかし、アンプへの入力６は、０．３Ｖ〜０．９Ｖの範囲しか線形性がないので、直接アンプに入力すると正確な測定が出来ない。そこで、スイッチ２１、２２と容量３１とバイアス入力５０を新たに追加する。以下に、図２のサンプリングヘッド１２の概略動作例を示す。
【００２５】
スイッチ２０、２２とスイッチ２１、２３は、ＯＮとＯＦＦあるいはＯＦＦとＯＮの状態になるように、サンプリングクロック４およびサンプリングクロックの反転信号４ｂから、サンプリングクロック信号が入力されている。スイッチ２０によって、サンプリングクロック４が第１の電位レベルの時に、入力信号１の電圧レベルを容量３０に記憶する。また同時に、スイッチ２２を用いて、サンプリングクロック４が第１の電位レベルの時に、バイアス入力５０の電圧レベルを容量３１に記憶する。
【００２６】
バイアス入力５０は、アンプの入力レンジの中心値（例えば０．６Ｖ）に設定する。サンプリングクロック４が第２の電位レベルの時には、スイッチ２０と２２はＯＦＦとなるが、スイッチ２１と２３はＯＮとなり、上記の容量３０、３１はスイッチ２１により接続され、電荷再分配が起こる。図２では、このときスイッチ２３がＯＮとなり、同時に容量３２にも電荷が再分配される。スイッチ２３がＯＦＦのときに、容量３２の電圧レベルはＭＯＳトランジスタ４１、４０を用いて増幅され、出力端子２から出力される。入力電圧１と出力電圧２の関係は、キャリブレーションにより求める。
【００２７】
以上により、入力電圧１をバイアス入力５０に近づけ、アンプへの入力６を０．３Ｖ〜０．９Ｖの範囲に収めることができる。従って、入力電圧１が−｜Ｖｔ（ｎＭＯＳ）｜からＶｄｄ＋｜Ｖｔ（ｐＭＯＳ）｜までの広い範囲で測定が可能になる。但し、Ｖt (nMOS)はｎＭＯＳトランジスタのしきい電圧であり、Ｖt (pMOS)はｐＭＯＳトランジスタのしきい電圧であり、Ｖddは電源電圧である。
【００２８】
（アンプの構成）
図１を構成するアンプ１３の実施例の回路図を、図３に示す。図３に示す本実施例のアンプ１３は、２個のｐ型ＭＯＳトランジスタ４１を有して構成される。本構成のアンプ１３では、カレントミラー回路により電流を増幅し、ＬＳＩ外部の５０Ω終端のオシロスコープへ電流出力を行う。
【００２９】
（サンプリングクロック発生ブロックの構成）
図１を構成するサンプリングクロック発生ブロック１１の実施例のブロック図を、図４に示す。図４において、本実施例のサンプリングクロック発生ブロック１１は、可変遅延オフセット回路６０と遅延増加回路６１とを有して構成される。本実施例のサンプリングクロック発生ブロック１１では、面積を増やさず、測定可能な時間範囲をなるべく広くするため、可変遅延オフセット回路６０と遅延増加６１とで構成される。
【００３０】
上記構成のサンプリングクロック発生ブロック１１において、入力クロック３は、可変遅延オフセット回路６０に入り、０ｎｓから７ｎｓまで１ｎｓ刻みの遅延回路（１ｎｓ ｄｅｌａｙ回路）６２の内のいずれか１つの固定遅延を加えられる。次に遅延増加回路６１に入り、クロック入力３毎に１０ｐｓずつ増加する遅延を、制御回路６７でセレクタ６６を制御することにより加えられる。１０ｐｓの遅延は、１６０ｐｓの遅延単位回路（１６０ｐｓ ｄｅｌａｙ回路）６３に対して位相補間回路６４により１／１６の位相補間を行うことにより生成している。１０ｐｓが、実効サンプリングレート１００ＧＨｚに対応する。ここでは、サンプリングクロック発生ブロックとして遅延線を用いたが、これに限定されるものではなく、位相同期ループ回路（ＰＬＬ）、遅延同期ループ回路（ＤＬＬ）を用いても良い。
【００３１】
（動作波形）
図５は、主要部の波形タイミング図であり、本発明の波形測定用半導体集積回路の動作例の模式図を示す。ここでは、入力信号１として正弦波を仮定する。サンプリングクロック発生ブロックにより生成された周期（Ｔ＋ΔＴ）のサンプリングクロック４で、周期Ｔの入力信号１をサンプリングすることにより、出力信号２の周期は入力信号の周期のＴ／ΔＴ倍に拡大される。従って、外部のオシロスコープは、低帯域の特性を有する測定器で構わない。
【００３２】
図４の遅延増加回路６１の総和が１．２７ｎｓに達すると、遅延がリセットされる。従って、図５に示すように、１度の測定の出力２の周期は１２８Ｔであり、入力信号（正弦波）１の一部しか出力されない。しかし、図４の可変遅延オフセット回路６０の遅延を変化させることにより、出力する正弦波の部分をシフトさせることができるので、出力波形２をつなぎ合わせれば入力信号（正弦波）全体を復元することができる。従って、測定可能なトータルの時間範囲は、最大８．２７ｎｓである。
【００３３】
（作用）
上記実施形態による波形測定用半導体集積回路は、サンプリングクロック発生回路を内蔵することにより、外部の波形発生装置からサンプリングクロック信号を供給する必要がなく、ＬＳＩ内部周期信号とサンプリングクロック信号の周期の差を非常に微少にすることができる。また、低帯域のオシロスコープで評価できる。従って、測定精度が高く、測定方法が簡単となる。
【００３４】
上記実施形態によるサンプリングヘッドでは、初段のアンプの入力レンジの中心電圧にプリチャージされた容量素子と、入力電圧レベルをサンプルアンドホールドする容量素子の間で電荷再分配を行うことにより、接地電圧以下（−｜Ｖt(nMOS) ｜）から電源電圧以上（Ｖdd＋｜Ｖt(pMOS) ｜）に至る広い範囲の電圧を測定することができる。但し、Ｖt(nMOS) はｎＭＯＳトランジスタのしきい電圧であり、Ｖt(pMOS) はｐＭＯＳトランジスタのしきい電圧であり、Ｖddは電源電圧である。従って、電源ノイズ、基板ノイズ、配線間のクロストーク、配線のインダクタンス効果による信号波形のオーバーシュート・アンダーシュート等を測定することができ、シグナルインテグリティのチェックが可能となる。
【００３５】
また、上記実施形態による波形測定用半導体集積回路は、小面積であるので、本回路を複数搭載することにより、ＬＳＩ内の複数箇所のシグナルインテグリティのチェックも容易に行うことができる。
【００３６】
従って、本実施形態の波形測定用半導体集積回路により、ＬＳＩ上の信号波形及びノイズ波形を、ＬＳＩが実装された状態でも高精度かつ容易に実測できる。また、実測に基づくシグナルインテグリティの設計ガイドライン作成及び動作不具合解析が新たに可能となり、高品質なＬＳＩの迅速な開発に大きく寄与する。
【００３７】
なお、上述の実施形態は本発明の好適な実施の一例である。ただし、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。
【００３８】
【発明の効果】
以上の説明より明らかなように、本発明の波形測定用半導体集積回路は、サンプリングクロック信号により入力波形の電圧値を参照して保持するサンプリングヘッドと、サンプリングヘッドで保持された電圧値を増幅して出力するアンプと、被測定半導体集積回路に供給されている周期信号から周期の微少に異なるサンプリングクロック信号を生成しサンプリングヘッドに供給するサンプリングクロック発生回路から構成される。これにより、簡単な測定方法で、ＬＳＩ上の高速かつ微弱で範囲の広い電圧波形を高精度に測定することができる。
【図面の簡単な説明】
【図１】本発明の波形測定用半導体集積回路の実施例を示すブロック図である。
【図２】サンプリングヘッドの実施例を示す回路図である。
【図３】アンプの実施例を示す回路図である。
【図４】サンプリングクロック発生ブロックの実施例を示すブロック図である。
【図５】波形測定用半導体集積回路の動作例を示す模式図である。
【図６】従来のアナログ出力型波形測定回路の構成例を示す回路図である。
【図７】従来のデジタル出力型波形測定回路の構成例を示す回路図である。
【符号の説明】
１ 入力
２ 出力
３ クロック
４ サンプリングクロック
４ｂ サンプリングクロックの反転信号
５ 参照電圧
６ アンプへの入力
１０ 被測定半導体集積回路
１１ サンプリングクロック発生ブロック
１２ サンプリングヘッド
１３ アンプ
１４ 波形測定用半導体集積回路
２０、２１、２２、２３、２４、２５ スイッチ素子
３０、３１、３２、３３ 容量素子
４０ Ｎ型ＭＯＳトランジスタ
４１ ｐ型ＭＯＳトランジスタ
５０ バイアス入力
５１ 選択信号
６０ 可変遅延オフセット回路
６１ 遅延増加回路
６２ １ｎｓ ｄｅｌａｙ回路
６３ １６０ｐｓ ｄｅｌａｙ回路
６４ 位相補間回路
６５、６６ セレクタ
６７ 制御回路
７０ 電圧比較回路
Claims (5)
- ＬＳＩチップ内に集積され、所定の第１の入力サンプリングクロック信号のタイミングに合わせて、第２の入力信号の波形の電圧値を参照する第１のサンプリングヘッドを含み、該ＬＳＩチップ内の電圧波形を測定する第１の回路と、
前記測定の結果を前記ＬＳＩチップ内に集積された第２の回路あるいは該ＬＳＩチップ外にある第３の回路に出力する出力回路とを有し、
前記第１のサンプリングヘッドは、
前記第１の入力信号が所定の第１の電圧値のレベルの時に、前記第２の入力信号の電圧値を記憶する第１の容量素子と、
前記第１の入力信号の電圧値が前記第１の電圧値のレベルの時に、所定の第３の入力信号の電圧値を記憶する第２の容量素子と、
前記第１の入力信号の電圧値が前記第２の入力信号の電圧値のレベルの時に、前記第１の容量素子と第２の容量素子とを相互に接続して電荷再分配を起こさせる第１のスイッチとを、具備し、
前記第１のサンプリングヘッドが参照できる電圧値は、接地電圧以下から電源電圧以上であり、
ＬＳＩチップ内の電圧波形の測定機能を構成したことを特徴とする波形測定用半導体集積回路。 - ＬＳＩチップ内に存在する所定の周期信号を第１の入力信号とし、前記周期信号の周期よりも所望の値だけ周期が異なる前記第１の入力サンプリングクロック信号を生成し、該生成した第１の入力サンプリングクロック信号を前記第１の回路に入力する第１のサンプリングクロック発生回路を、さらに有することを特徴とする請求項１記載の波形測定用半導体集積回路。
- ＬＳＩチップ内に集積され、所定の第１の入力サンプリングクロック信号のタイミングに合わせて、第２の入力信号の波形の電圧値を参照する第１のサンプリングヘッドを含み、該ＬＳＩチップ内の電圧波形を測定する第１の回路と、
前記測定の結果を前記ＬＳＩチップ内に集積された第２の回路あるいは該ＬＳＩチップ外にある第３の回路に出力する出力回路とを有し、
前記第１のサンプリングヘッドは、
前記第１の入力信号が所定の第１の電圧値のレベルの時に、前記第２の入力信号の電圧値を記憶する第１の容量素子と、
前記第１の入力信号の電圧値が前記第１の電圧値のレベルの時に、所定の第３の入力信号の電圧値を記憶する第２の容量素子と、
前記第１の入力信号の電圧値が前記第２の入力信号の電圧値のレベルの時に、前記第１の容量素子と第２の容量素子とを相互に接続して電荷再分配を起こさせる第１のスイッチとを、具備し、
前記第１の回路が測定できる電圧値は、接地電圧以下から電源電圧以上であり、
ＬＳＩチップ内の電圧波形の測定機能を構成したことを特徴とする波形測定用半導体集積回路。 - ＬＳＩチップ内に存在する所定の周期信号を第１の入力信号とし、前記周期信号の周期よりも所望の値だけ周期が異なる前記第１の入力サンプリングクロック信号を生成し、該生成した第１の入力サンプリングクロック信号を前記第１の回路に入力する第１のサンプリングクロック発生回路を、さらに有することを特徴とする請求項３記載の波形測定用半導体集積回路。
- 前記第１のサンプリングヘッドが参照できる電圧値を、接地電圧以下から電源電圧以上としたことを特徴とする請求項３または４記載の波形測定用半導体集積回路。
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