JP4773549B2

JP4773549B2 - タイミング信号発生回路

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Publication number: JP4773549B2
Application number: JP2009156755A
Authority: JP
Inventors: 真永田; 拓志橋田
Original assignee: 株式会社半導体理工学研究センター
Priority date: 2009-07-01
Filing date: 2009-07-01
Publication date: 2011-09-14
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Description

本発明は、例えば、半導体大規模集積回路（以下、ＶＬＳＩという。）の内部信号や電源電圧、接地電圧、ウェル電圧、基板電圧などの固定電圧配線上の信号波形をオンチップでかつ多チャンネルで取得するための信号波形測定システムのためのタイミング信号発生回路に関する。

半導体製造プロセスの微細化とともにチップに搭載する回路規模は増大し、近年はアナログとデジタル、あるいは高周波無線通信処理とベースバンドデータ処理といった異なる種類の信号処理機能を単一チップ上に統合するミックストシグナル・システムＬＳＩが一般的になっている。しかしながら、このようなＬＳＩはいくつもの機能回路がチップ内部で結合した構成をとるために、各機能回路の動作状態をチップ外部から観測できず、動作不良時の故障解析を困難にしていた。一方で、高速・低消費電力化ＬＳＩでは電源／グラウンド／ウェル／基板に発生する雑音の考慮がますます重要になり、チップ内の雑音をオンチップで測定評価する必要性が増している。また、これらの背景技術が特許文献１〜３において開示されている。

これらの要求には、ＬＳＩチップに内部信号を測定する機能を搭載することが有効である。従来、ソースフォロア（ＳＦ）回路とラッチコンパレータ（ＬＣ）で構成した検出フロントエンド（ＦＥ）回路をアレイ化することにより、チップ内の雑音分布が測定できることが示されている（非特許文献１参照）。しかしながら、検出フロントエンド回路のみのオンチップ化では、測定に必要なピン数が多く、外部測定器の要求性能も高いため、高コストであるという問題点があった。その解決策として、検出フロントエンド回路に加えて、タイミング信号発生回路や参照電圧発生機構をオンチップ化する構成も提案されている（非特許文献２参照）。しかしながら、測定時間の短縮、チップ面積の削減、及び多チャンネル化における測定精度の確保が課題として残されており、大規模集積回路の内部信号や電源電圧、接地電圧、ウェル電圧、基板電圧の雑音など多様な波形をオンチップかつ多チャンネルに測定する手段としては不十分であった。

図１３は第１の従来例に係るタイミング信号発生回路の構成を示すブロック図である。当該タイミング信号発生回路は、複数の遅延インバータ１０１〜１０４を縦続接続し、各インバータ１０１〜１０４の出力信号のうちのいずれか１つの出力信号を選択的に出力するマルチプレクサ１０５を備えて構成される。当該タイミング信号発生回路では、遅延ステップがインバータ遅延時間で離散化できるという利点を有するものの、高分解能（多ビット）化で回路規模（消費電流）の増加が避けられず、どの遅延を選択する場合でもすべてのインバータが必ず動作するために動作ノイズが大きいという問題点があった。

また、特許文献１〜３における問題点を解決するために、本発明者らは、上記信号波形測定システムのためのサンプリングタイミング信号発生回路であって、動作雑音が従来技術に比較して小さくオンチップ信号波形測定装置に適したサンプリングタイミング信号発生回路について、特許文献４〜６において提案している。当該サンプリングタイミング信号発生回路は、所定のシステムクロック信号及び所定のマスタクロック信号に基づいて、複数のイネーブルタイミング信号を発生するサンプリングタイミング信号発生回路であり、上記サンプリングタイミング信号発生回路は、上記システムクロック信号に基づいて、上記システムクロック信号に同期して所定の基準バイアス電圧を発生して出力するレプリカＤＬＬ（Delayed Locked Loop）回路と、上記マスタクロック信号と上記基準バイアス電圧とに基づいて、上記基準バイアス電圧に対応する基準電流をｎ分の１（ここで、ｎは１以上の数である。）に分流してなる電流を発生し、発生された電流に基づいて出力負荷容量を充電する時間をｎ倍することにより所定の遅延時間を生成し、上記マスタクロック信号を当該遅延時間だけ遅延させることにより、複数の上記イネーブルタイミング信号を多重化されたイネーブルタイミング制御信号を発生する遅延信号発生回路とを備え、上記レプリカＤＬＬ回路は、上記遅延時間が上記システムクロック信号の周期に等しくなるように上記基準バイアス電圧を発生することにより、上記遅延信号発生回路は、上記イネーブルタイミング信号を発生することを特徴としている。

図１４は、特許文献４〜６において提案された第２の従来例に係るサンプリングタイミング信号発生回路の構成を示す回路図である。当該サンプリングタイミング信号発生回路では、バイアス電圧発生器１０６により発生されたバイアス電圧Ｖｂｓにより制御される電流源１０７において１／ｎ倍に重み付けした電流を発生し、発生した電流を、ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴという。）Ｑ１，Ｑ２により構成されたＣＭＯＳ回路のインバータ１０８を介して単一のキャパシタ１０９により積分し、その出力電圧を、コンパレータとして動作するインバータ１１０に入力電圧Ｖｉｎｔとして入力することにより遅延時間を発生させる。

特開平１０−１２３２１５号公報。特開２００１−０７７１６０号公報。特開２００３−０２８８９８号公報。特許第４１５０４０２号公報。米国特許第７３３２９１６号の明細書。特開２００６−２７６０１０号公報。特開平５−０７５４１０号公報。

Makoto Nagata et al., "Effects of Power-Supply Parasitic Components on Substrate Noise Generation in Large-Scale Digital Circuits", 2001 Symposium on VLSI Circuits Digest of Technical Papers, #15-1, Kyoto in Japan, pp.159-162, June 2001。野口宏一朗ほか，"オンチップ電源／グラウンド測定技術"、第７回システムＬＳＩワークショップ予稿集，電子情報通信学会第２種研究会集積回路研究専門委員会主催，ｐｐ．２８７−２９０，２００３年１１月。 M. Z. Straayer et al., "An efficient high-resolution 11-bit noise-shaping multipath gated ring oscillator TDC", 2008 IEEE Symposium on VLSI Circuits, pp.82-83, June 18-20, 2008.

図１５は第２の従来例に係る図１４のサンプリングタイミング信号発生回路のバイアス電圧Ｖｂｓの遅延時間特性を示すグラフであり、図１６は図１４のサンプリングタイミング信号発生回路のコンパレータ（インバータ１１０で構成された）への入力電圧Ｖｉｎｔの遅延時間特性を示すグラフである。第２の従来例に係るタイミング信号発生回路では、遅延時間の生成に単一の回路しか動作しないので、ノイズは小さいという利点を有する。しかしながら、１／ｎ倍の電流値重み付けには、図１５に示すように非線形なバイアス電圧が必要であり、また、高分解能（多ビット）化ではバイアス電圧の差分が小さくなり、線形性、制御性が劣化するという問題点があった。さらに、コンパレータの入力電圧傾きがコードに依存し、図１６に示すように、コンパレータの応答に非線形が生じるという問題点もあった。

図１７は、特許文献７において開示された第３の従来例に係るタイミング発生回路の構成を示す回路図である。当該タイミング発生回路は、入力端子２０１と、バッファアンプ２０２と、スイッチ２０３と、定電流源２０４と、ＡＤ変換器２０９と、ミラー容量Ｃ_０を有するミラーアンプ２１０と、比較器２０７と、出力端子２０８とを備えて構成される。当該タイミング発生回路においては、ミラー容量Ｃ_０を飽和領域及び線形領域において定電流で放電し、ミラーアンプ２１０の反転入力端子を一定値Ｖ_ＴＨと比較して遅延時間を発生させる。ランプ波形の傾斜が小さな線形領域で生じる遅延時間は入力データにより正確に変化させることができるので、遅延時間を高精度・高分解能に設定することができる。また、ランプ波形の傾斜が大きな飽和領域において一定値と比較されるので、遅延時間が長いときにもノイズに強くすることができる。すなわち、ミラーアンプ２１０の等価容量を変化させることにより、構成が簡単で直線性が良く、高速動作が可能なプログラマブルディレイラインを実現している。しかしながら、ミラー容量Ｃ_０を飽和領域及び線形領域において定電流で放電するときに、上記飽和領域では、放電特性が非線形となるので、遅延時間への変換の精度が大幅に低下するという問題点があった。

以上の従来技術に係る種々の問題点を整理すると以下のようになる。

ＶＬＳＩの機能テストやＶＬＳＩ内部状態を観測するオンチップ信号モニタ装置（例えば、非特許文献４〜６参照。）の実現には、ピコ秒クラスの高分解能なタイミング信号発生機能が欠かせない。基準クロック信号に対し高線形かつ多ビットのデジタル遅延時間発生機能が求められる。

従来技術に係るタイミング発生方法においては、第１の従来例のごとく、遅延発生回路の多段接続による遅延チェーンによる方法と、第２の従来例のごとく、単一容量上のバイアス電流積分により積分電圧が固定電圧に到達するまでの時間を発生する回路などが報告されている。しかしながら、第１の従来例では、例えば電流制御型インバータの多段接続と補間回路によりサブピコ秒分解能の遅延時間を発生できるが、ｎビットの遅延ステップ発生には２^ｎ個のオーダーのインバータが必要になるため、回路規模が大きくなる。さらに、多段接続構造は全段の動作が不可欠なため、電力や雑音の増大が避けられない。一方、第２の従来例では、単一電流源及び単一の容量で多ビットの遅延時間発生が可能であるため、回路規模の増大や雑音の発生は抑制できる。しかしながら、遅延時間の可変には積分電流量の制御が必要であり、ＭＯＳ回路の電流量は制御電圧に対し非線形であることから、多ビット化すると電圧の制御性が劣化し、線形性の維持が困難になる。特に、第３の従来例では、ミラー容量Ｃ_０を飽和領域及び線形領域において定電流で放電するときに、特に上記飽和領域では、放電特性が非線形となるので、遅延時間への変換の精度が大幅に低下する。

本発明の第１の目的は以上の問題点を解決し、従来技術に比較して高精度及び高分解能であって、特に、ピコ秒又はサブピコ秒以上の高分解能を有するタイミング信号発生回路を提供することにある。

また、本発明の第２の目的は以上の問題点を解決し、遅延時間への変換特性が非線形である部分を減少させることができ、従来技術に比較して高精度及び高分解能であるタイミング発生回路を提供することにある。

本発明に係るタイミング信号発生回路は、
入力デジタル値をアナログ電圧に変換するデジタル／アナログ変換器と、
上記アナログ電圧を対応する遅延時間に変換するアナログ電圧／時間変換器とを備え、入力デジタル値を対応する遅延時間を有するタイミング信号に変換するタイミング信号発生回路であって、
上記デジタル／アナログ変換器は、
所定のリセット電圧を発生する第１の抵抗と、
上記第１の抵抗と直列に接続され、上記第１の抵抗とともに上記アナログ電圧を発生する第２の抵抗と、
全供給電流（Ｎ×Ｉｓ）のうち、入力デジタル値に対応する数ｎ倍の電流（ｎ×Ｉｓ）を第１の電流として上記第１及び第２の抵抗に供給する一方、残りの電流（Ｎ−ｎ）×Ｉｓを第２の電流として上記第１の抵抗に供給する電流源回路とを備え、
上記デジタル／アナログ変換器は、上記第１の抵抗に流れる第１の電流と第２の電流の和により発生されるリセット電圧を出力し、上記リセット電圧と、上記第２の抵抗に流れる第１の電流の電流により発生される電圧との和であるアナログ電圧を出力し、
上記アナログ電圧／時間変換器は、
上記アナログ電圧を充電する比較電圧蓄積キャパシタと、
所定の定電流を供給する第１の定電流源と、
上記リセット電圧を初期電圧として、上記第１の定電流源からの定電流を充電する積分キャパシタと、
上記積分キャパシタの積分電圧を上記比較電圧蓄積キャパシタに充電されたアナログ電圧と比較することにより、上記積分電圧が上記アナログ電圧を超えたときに所定のタイミング信号を出力する比較手段とを備えたことを特徴とする。

上記タイミング信号発生回路において、上記デジタル／アナログ変換器はさらに、
上記第１の抵抗と上記第２の抵抗の間に直列に挿入され、上記第１の電流と第２の電流の和の電流により、上記リセット電圧と上記アナログ電圧との間の電圧であるベース電圧を発生させる第３の抵抗を備えたことを特徴とする。

また、上記タイミング信号発生回路において、上記電流源回路はさらに、
所定の定電流をそれぞれ供給する複数Ｎ個の第２の定電流源を含み、当該複数Ｎ個の第２の定電流源のうち、入力デジタル値に対応する数であるｎ個の第２の定電流源からの定電流を第１の出力端子に供給する一方、（Ｎ−ｎ）個の第２の定電流源からの定電流を第１の接続端子に供給するように制御する第１の制御手段を備えたことを特徴とする。

さらに、上記タイミング信号発生回路において、上記アナログ電圧／時間変換器はさらに、
上記リセット電圧を上記積分キャパシタに充電し、上記アナログ電圧を上記比較電圧蓄積キャパシタに充電した後、上記積分キャパシタに上記第１の定電流源からの定電流を充電させるように制御する第２の制御手段をさらに備えたことを特徴とする。

また、上記タイミング信号発生回路において、上記比較手段は、上記比較電圧蓄積キャパシタの一端に接続された入力端子を有しかつ接地電位であるしきい値電圧を有するインバータを含み、
上記第２の制御手段は、上記リセット電圧を上記積分キャパシタに充電し、上記アナログ電圧を上記比較電圧蓄積キャパシタに充電し、上記比較電圧蓄積キャパシタの他端を上記積分キャパシタを介して接地するように接続した後、上記積分キャパシタに上記第１の定電流源からの定電流を充電させるように制御することを特徴とする。

さらに、上記タイミング信号発生回路において、上記第２の制御手段は、上記積分キャパシタに上記第１の定電流源からの定電流を充電させるタイミングよりも前に、上記第１の定電流源を起動させるように制御することを特徴とする。

またさらに、上記タイミング信号発生回路において、上記積分キャパシタは、容量値を変化することができる可変キャパシタであることを特徴とする。

従って、本発明に係るタイミング信号発生回路によれば、デジタル／アナログ変換器からの出力電圧を比較手段であるコンパレータにより時間軸の遅延量に変換するので、遅延発生における回路電流を一定のまま多ビット化できる。また、上記アナログ電圧／時間変換器を実質的にコンパレータ１つで小面積に構成できるので、例えばナノメータデバイスの高速スイッチング特性により、従来技術に比較して高時間分解能でかつ高精度を有するタイミング信号発生回路を実現できる。特に、デジタル／アナログ変換器において、リセット電圧で積分を開始し、ベース電圧から上記アナログ電圧／時間変換の電圧探索を開始するので、積分電圧が非線形になる部分を除外することができる。また、積分キャパシタに積分させるタイミングよりも前に、積分のための電流を供給する第１の定電流源を起動させるように制御することにより、当該第１の定電流源の起動時における非線形になる部分を除外できる。それ故、従来技術に比較してさらに高時間分解能でかつ高精度を有するタイミング信号発生回路を実現できる。

本発明の一実施形態に係るサンプリングタイミング信号発生回路２０の詳細構成を示す回路図である。図１のサンプリングタイミング信号発生回路２０で用いる制御信号及び出力信号Ｔｏｕｔの関係を示すタイミングチャートである。図１のサンプリングタイミング信号発生回路２０を用いて構成されたオンチップ信号波形モニタ装置１００の構成を示すブロック図である。本実施形態の第１の変形例に係るＡＤ変換器２１ａの一部の構成を示す回路図である。本実施形態の第２の変形例に係るＶＴ変換器２２ａの一部の構成を示す回路図である。本実施形態の第３の変形例に係るＶＴ変換器２２ｂの構成を示す回路図である。図１のサンプリングタイミング信号発生回路２０を９０ｎｍＣＭＯＳ技術で試作した実施例１を示すＣＡＤ図面である。図１のサンプリングタイミング信号発生回路２０のシミュレーション結果（実施例１）であって、各制御電圧と各電圧との関係を示すグラフである。図１のサンプリングタイミング信号発生回路２０のシミュレーション結果（実施例２）であって、入力デジタル値Ｄｉｎに対する遅延時間の特性を示すグラフである。図１のサンプリングタイミング信号発生回路２０において分解能を１０ビットとしたときのシミュレーション結果（実施例２）であって、（ａ）は入力デジタル値Ｄｉｎに対する、その１ＬＳＢのステップサイズからの積分非直線性誤差ＩＮＬ（Integral Non-Linearity）の特性を示すグラフでであって、（ｂ）は入力デジタル値Ｄｉｎに対する、そのステップサイズ当たりの微分非直線性誤差ＤＮＬ（Differential Non-Linearity）の特性を示すグラフである。図１のサンプリングタイミング信号発生回路２０の実測結果（実施例３）であって、入力デジタル値Ｄｉｎに対する遅延時間及びジッターσの特性を示すグラフである。図１のサンプリングタイミング信号発生回路２０の実測結果（実施例３）であって、（ａ）は入力デジタル値Ｄｉｎに対する、その１ＬＳＢのステップサイズからの積分非直線性誤差ＩＮＬ（Integral Non-Linearity）の特性を示すグラフでであって、（ｂ）は入力デジタル値Ｄｉｎに対する、その１ＬＳＢのステップサイズからの微分非直線性誤差ＤＮＬ（Differential Non-Linearity）の特性を示すグラフである。第１の従来例に係るタイミング信号発生回路の構成を示すブロック図である。第２の従来例に係るサンプリングタイミング信号発生回路の構成を示す回路図である。図１４のサンプリングタイミング信号発生回路のバイアス電圧Ｖｂｓの遅延時間特性を示すグラフである。図１４のサンプリングタイミング信号発生回路のコンパレータ（インバータ１１０で構成された）への入力電圧Ｖｉｎｔの遅延時間特性を示すグラフである。第３の従来例に係るサンプリングタイミング信号発生回路の構成を示す回路図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

実施形態．
図１は本発明の一実施形態に係るサンプリングタイミング信号発生回路２０の詳細構成を示す回路図であり、図２は図１のサンプリングタイミング信号発生回路２０で用いる制御信号及び出力信号Ｔｏｕｔの関係を示すタイミングチャートである。

本発明の実施形態では上述の問題点を解決し、従来技術に比較して高精度及び高分解能であって、特に、ピコ秒又はサブピコ秒以上の高分解能を有するタイミング信号発生回路２０を提供するために、定電流源７６からの積分キャパシタ７７による単一容量上のバイアス電流Ｉｓｃｓの積分による積分電圧Ｖｉｎｔの積分ランプ電圧８０を、デジタル−アナログ電圧変換器（以下、ＤＡ変換器という。）２１から比較電圧蓄積キャパシタ７８に充電されたアナログ電圧Ｖｄａｃを参照電圧（しきい値電圧）として用いて、コンパレータであるインバータ７９により比較することにより、アナログ電圧−時間変換器（以下、ＶＴ変換器という。）２２を構成することを特徴としている。従って、図１のサンプリングタイミング信号発生回路２０全体で、入力デジタル値Ｄｉｎをそれに対応する遅延時間を有するタイミング信号Ｔｏｕｔ（マスタクロック信号Ｍｃｋの立ち上がりタイミングから、入力デジタル値Ｄｉｎを対応する遅延時間だけ遅延させて発生される。）に変換するデジタル−時間変換器（以下、ＤＴ変換器という。）を構成する。

まず、図１を参照して、タイミング信号発生回路２０の構成について以下に説明する。

図１において、ＤＡ変換器２１は、入力デジタル値Ｄｉｎをアナログ電圧Ｖｄａｃに変換するために、電源電圧Ｖ_ＤＤに接続され所定の定電流Ｉｓをそれぞれ供給する複数Ｎ（＝２^ｋ；ここで、ｋは１以上の整数である。）個の定電流源５１−１〜５１−Ｎと、各定電流源５１−１〜５１−Ｎにそれぞれ接続されるＮ個のスイッチ５２−１〜５２−Ｎとを備えて構成される。ここで、各定電流源５１−ｎ（ｎ＝１，２，…，Ｎ）の定電流Ｉｓの出力端子は、スイッチ５２−ｎの接点ａを介して抵抗値Ｒｄａｃを有する抵抗６３の一端及び出力端子Ｔ１に接続されるとともに、スイッチ５２−ｎの接点ｂを介して抵抗６３の他端と、抵抗値Ｒｔａｉｌ２を有する抵抗６２の一端との接続端子Ｔ４に接続される。すなわち、出力端子Ｔ１と接続端子Ｔ４の間には抵抗６３が接続され、接続端子Ｔ４は抵抗６２を介して出力端子Ｔ２に接続され、接続端子Ｔ２は抵抗値Ｒｔａｉｌ１を有する抵抗６１を介して接地される。抵抗コントローラ６０には、３個の抵抗６１，６２，６３の抵抗値を指定する各ｍビットからなる合計３ｍビットの抵抗値制御信号が入力され、抵抗コントローラ６０は、入力される抵抗値制御信号Ｓｃｒに基づいて、抵抗６３の抵抗値Ｒｄａｃと、抵抗６２の抵抗値Ｒｔａｉｌ２と、抵抗６１の抵抗値Ｒｔａｉｌ１とが当該指定された抵抗値となるように設定するように制御する。ここで、抵抗６３は上記積分ランプ電圧８０の電圧範囲を設定するための抵抗Ｒｒａｎｇｅであり、抵抗６１及び６２は上記線分ランプ電圧８０の開始電圧を接地電位からのオフセット電圧を設定するための抵抗Ｒｏｆｆｓｅｔを構成する。なお、抵抗６１はリセット電圧Ｖｒｅｓｅｔを設定するための抵抗値Ｒｔａｉｌ１を有し、抵抗６２は、それぞれ後述するリセット電圧Ｖｒｅｓｅｔとベース電圧Ｖｂａｓｅとの間の電位差を設定するための抵抗値Ｒｔａｉｌ２を有する。

また、ｋビットの入力デジタル値Ｄｉｎはスイッチコントローラ５３に入力され、入力デジタル値Ｄｉｎが整数ｎ（０≦ｎ≦Ｎ＝２^ｋの範囲でとりうる。）であるとき、ｎ個のスイッチ５２−１〜５２−ｎを接点ａ側に切り替え、（Ｎ−ｎ）個のスイッチ５２−（ｎ＋１）〜５２−Ｎを接点ｂ側に切り替えるように、スイッチ５２−１〜５２−Ｎを制御する。このとき、少なくとも１個であるｎ個の定電流源５１−１〜５１−ｎからの各定電流Ｉｓは合計出力電流Ｉｏｕｔ（＝ｎ×Ｉｓ）として抵抗６３〜６１を流れ、（Ｎ−ｎ）個の定電流源５１−（ｎ＋１）〜５１−Ｎからの各定電流Ｉｓは合計出力電流Ｉｄｕｍｐ（＝（Ｎ−ｎ）×Ｉｓ）として抵抗６２及び６１を流れる。すなわち、電流源回路５０において、含まれるＮ個の定電流源５１−１〜５１−Ｎからの全供給電流（Ｎ×Ｉｓ）のうち、入力デジタル値に対応する数ｎ倍の電流（ｎ×Ｉｓ）を電流Ｉｏｕｔとして抵抗６３に供給する一方、残りの電流（Ｎ−ｎ）×Ｉｓを電流Ｉｄｕｍｐとして抵抗６２，６１に供給する。抵抗６１には合わせて電流Ｉｏｕｔ＋Ｉｄｕｍｐが流れ、その誘起電圧であるリセット電圧Ｖｒｅｓｅｔが発生され、出力端子Ｔ２を介してＶＴ変換器２２に出力される。また、抵抗６２には合わせて電流Ｉｏｕｔ＋Ｉｄｕｍｐが流れ、その誘起電圧＋リセット電圧Ｖｒｅｓｅｔであるベース電圧Ｖｂａｓｅが抵抗６２の一端の電位として発生される。さらに、抵抗６３には電流Ｉｏｕｔが流れ、その誘起電圧＋ベース電圧Ｖｂａｓｅであるアナログ電圧（入力デジタル値ＤｉｎがＤＡ変換されたアナログ値に対応する。）Ｖｄａｃが発生され、出力端子Ｔ１を介してＶＴ変換器２２に出力される。従って、発生される各電圧はＶｄａｃ＞Ｖｂａｓｅ＞Ｖｒｅｓｅｔの関係を有する。

ＶＴ変換器２２はアナログ電圧Ｖｄａｃを対応する、マスタクロック信号Ｍｃｋの立ち上がり時からの遅延時間後のタイミング信号Ｔｏｕｔに変換するために、
（ａ）図２に示すタイミング信号φ１，φ２，φ３，φ４，φ５（なお、タイミング信号φ５は図６の第３の変形例において使用する。）を発生するタイミング信号発生器７０と、
（ｂ）Ｈレベルのタイミング信号φ１に応答してオンとなる一方、Ｌレベルのタイミング信号φ１に応答してオフとなるスイッチ７１と、
（ｃ）Ｈレベルのタイミング信号φ２に応答してオンとなる一方、Ｌレベルのタイミング信号φ２に応答してオフとなるスイッチ７２と、
（ｄ）Ｈレベルのタイミング信号φ３に応答してオンとなる一方、Ｌレベルのタイミング信号φ３に応答してオフとなるスイッチ７３と、
（ｅ）Ｈレベルのタイミング信号φ４に応答してオンとなる一方、Ｌレベルのタイミング信号φ４に応答してオフとなるスイッチ７４と、
（ｆ）Ｈレベルのタイミング信号φ１に応答してオンとなる一方、Ｌレベルのタイミング信号φ１に応答してオフとなるスイッチ７５と、
（ｇ）いわゆるスイッチト定電流源と呼ばれ、電源電圧Ｖ_ＤＤに接続され、定電流Ｉｓｃｓを供給する定電流源７６と、
（ｈ）積分容量Ｃｉｎｔを有する積分キャパシタ７７と、
（ｉ）容量Ｃｃｍｐを有する比較電圧蓄積キャパシタ７８と、
（ｊ）接地電位のしきい値を有するコンバータとして動作し、接地電位を超える電圧が入力端子に入力されるときＨレベルのタイミング信号Ｔｏｕｔを出力端子Ｔ３に出力するインバータ７９とを備えて構成される。

ＶＴ変換器２２において、ＤＡ変換器２１の出力端子Ｔ１からのアナログ電圧Ｖｄａｃはスイッチ７１を介して接続端子Ｔ６に印加される。また、ＤＡ変換器２１の出力端子Ｔ２からのリセット電圧Ｖｒｅｓｅｔはスイッチ７２を介して接続端子Ｔ５に印加される。定電流源７６は定電流Ｉｓｃｓをスイッチ７４及び接続点Ｔ５を介して積分キャパシタ７７の一端に供給し、積分キャパシタ７７の他端は接地される。積分キャパシタ７７の積分電圧Ｖｉｎｔはスイッチ７３を介して接続端子Ｔ６に印加され、接続端子Ｔ６は比較電圧蓄積キャパシタ７８を介してインバータ７９の入力端子に接続される。インバータ７９の入力端子はスイッチ７５を介してインバータ７９の出力端子及びＶＴ変換器２２の出力端子Ｔ３に接続される。

本実施形態では、スイッチト定電流源７６からの電流Ｉｓｃｓを積分キャパシタ７７にて積分し、その初期電圧はリセット電圧Ｖｒｅｓｅｔに設定されている。図２の時刻ｔ２から時間ｔ後の積分電圧Ｖｉｎｔ（ｔ）は次式で表される。

［数１］
Ｖｉｎｔ（ｔ）＝ｔ×Ｉｓｃｓ／Ｃｉｎｔ＋Ｖｒｅｓｅｔ

ここで、積分電圧Ｖｉｎｔ（ｔ）が後段のコンパレータ（インバータ７９で構成される）のスロープ入力に相当している。また、定電流源７６の電流Ｉｓｃｓは、タイミング信号発生回路２０が生成する最大の遅延時間をＴｍａｘとしたとき（図２参照）、次式を満たすように設定する必要がある。

［数２］
Ｖｍａｘ＝Ｔｍａｘ×Ｉｓｃｓ／Ｃｉｎｔ＋Ｖｒｅｓｅｔ≪Ｖ_ＤＤ

ここで、Ｖ_ＤＤは電源電圧である。これは、電流積分により積分キャパシタ７７や比較電圧蓄積キャパシタ７８の開放端の電圧がコンパレータのデバイス保証耐圧を超えることを回避するためである。また、コンパレータに加えて、スイッチの保護を行うためである。

次いで、図１及び図２を参照して、タイミング信号発生回路２０の動作について以下に説明する。

まず、時刻ｔ０において、ｋビットの入力デジタル値Ｄｉｎ＝ｎ及び３ｍビットの抵抗値制御信号Ｓｃｒが入力されて、入力デジタル値Ｄｉｎ＝ｎに対応してスイッチ５２−１〜５２−Ｎの切り替えが設定されるとともに、抵抗値制御信号Ｓｃｒに対応して３つの抵抗６１，６２，６３の抵抗値Ｒｔａｉｌ１，Ｒｔａｉｌ２，Ｒｄａｃが設定される。また、タイミング信号φ１，φ２がＨレベルに設定され、タイミング信号φ３，φ４がＬレベルに設定される。このとき、スイッチ７１，７２，７５がオンされ、スイッチ７３，７４がオフされる。そして、Ｎ個の定電流源５１−１〜５１−Ｎを含む定電流源回路５０により上述のように発生されたアナログ電圧Ｖｄａｃは出力端子Ｔ１から、スイッチ７１を介して比較電圧蓄積キャパシタ７８に印加されて蓄積充電され（このとき、スイッチ７５はオンされてインバータ７９は非動作状態とされる。）、定電流源回路５０により上述のように発生されたリセット電圧Ｖｒｅｓｅｔは出力端子Ｔ２からスイッチ７２を介して積分キャパシタ７７に印加されて蓄積充電される。次いで、時刻ｔ１において、タイミング信号φ１がＬレベルに設定され、スイッチ７１及び７５はオフされ、上記比較電圧蓄積キャパシタ７８への充電が終了し、アナログ電圧Ｖｄａｃとコンパレータであるインバータ７９とが切り離される。

次いで、時刻ｔ２において、Ｈレベルのマスタクロック信号Ｍｃｋが入力されると、タイミング信号φ２がＬレベルに設定される。このとき、リセット電圧Ｖｒｅｓｅｔと積分キャパシタ７７とが切り離され、積分キャパシタ７７への積分が開始され、積分電圧Ｖｉｎｔは時間経過につれて、時間ｔに比例して上昇する（図２のランプ電圧８０）。そして、時刻ｔ２から所定時間経過後の時刻ｔ３において、スイッチ７３をオンにして積分キャパシタ７７とコンパレータであるインバータ７９とを接続し、積分電圧Ｖｉｎｔ＞アナログ電圧Ｖｄａｃとなるタイミングｔ４を探索する。時刻ｔ４では、インバータ７９からＨレベルのタイミング信号Ｔｏｕｔが出力され、その後の時刻ｔ５において、スイッチ７４をオフにして積分動作を停止させる。

すなわち、本実施形態に係るタイミング信号発生回路２０においては、リセット電圧Ｖｒｅｓｅｔを積分キャパシタ７７に充電し、アナログ電圧Ｖｄａｃを比較電圧蓄積キャパシタ７８に充電し、比較電圧蓄積キャパシタ７８の他端を積分キャパシタ７７を介して接地するように接続した後、積分キャパシタ７７に定電流源７６からの定電流Ｉｓｃｓを充電させるように制御する。そして、積分キャパシタ７７の積分電圧Ｖｉｎｔを比較電圧蓄積キャパシタ７８に充電されたアナログ電圧と比較することにより、積分電圧Ｖｉｎｔがアナログ電圧Ｖｄａｃを超えたときに所定のタイミング信号Ｔｏｕｔを出力する。

以上のように構成されたタイミング信号発生回路２０においては、抵抗６１と抵抗６２の分圧により、上記リセット電圧Ｖｒｅｓｅｔを、ＶＴ変換の探索を時刻ｔ３で開始するベース電圧Ｖｂａｓｅ（ｎ＝０のときのアナログ電圧Ｖｄａｃに等しい。抵抗６３での電圧降下が無い場合である。）より一般に数１００ｍＶだけ低くなるように設定する。これにより、図８のシミュレーション結果に示すように、積分キャパシタ７７の積分開始時刻ｔ２における積分電圧Ｖｉｎｔの非線形な電圧変動（瞬間的な持ち上がり）をベース電圧Ｖｂａｓｅとリセット電圧Ｖｒｅｓｅｔの間に取り込み、積分電圧Ｖｉｎｔに要求される線形範囲の外に置くことができる。従って、入力デジタル値Ｄｉｎから遅延時間への変換特性が非線形である部分を減少させることができ、従来技術に比較して高精度及び高分解能であるタイミング発生回路を提供することができる。

また、図２のタイミングチャートから明らかなように、積分キャパシタ７７が積分動作を開始する時刻ｔ２の前の時刻ｔ１で、タイミング信号φ４によりスイッチ７４がオンされてスイッチト定電流源７６から積分電流が供給されているので、定電流源７６が起動するときの立ち上がり時の時間対供給電流値の非線形性（具体的には、定電流源７６を構成するＭＯＳ電界効果トランジスタがオンになる当該非線形性をいう。）を取り除くことができる。従って、入力デジタル値Ｄｉｎから遅延時間への変換特性が非線形である部分をさらに減少させることができ、従来技術に比較して高精度及び高分解能であるタイミング発生回路を提供することができる。

以上の実施形態において、抵抗６３の抵抗値Ｒｄａｃを変更することにより、入力デジタル値Ｄｉｎに応じて遅延時間設定値を変更することができ、さらには、１ＬＳＢ当たりの遅延時間を変更することができる。

また、抵抗６１の抵抗値Ｒｔａｉｌ１及び抵抗６２の抵抗値Ｒｔａｉｌ２、並びに各定電流源５１−１〜５１−Ｎの電流値Ｉｓを変更することにより、リセット電圧Ｖｒｅｓｅｔとベース電圧Ｖｂａｓｅの差を任意に設定できる。リセット電圧Ｖｒｅｓｅｔ及びアナログ電圧Ｖｄａｃや、キャパシタ７７の容量値Ｃｉｎｔやキャパシタ７８の容量値Ｃｃｍｐ、若しくはＶＴ変換器２２内のスイッチ７３のスイッチサイズ等によって変化する図８での「積分電圧Ｖｉｎｔが非線形になる部分」の影響を避けるため、リセット電圧Ｖｒｅｓｅｔとベース電圧Ｖｂａｓｅとの差を調整することができる。また、図１１に示すように、遅延時間のオフセット値も同時に調整することができる。ここで、全遅延時間Ｔは次式で表される。

［数３］
Ｔ＝Ｔｏｆｆｓｅｔ＋（Ｖｄａｃ−Ｖｒｅｓｅｔ）×Ｃｉｎｔ／Ｉｓｃｓ
［数４］
Ｔｏｆｆｓｅｔ∝Ｒｔａｉｌ１，Ｒｔａｉｌ２，Ｉｓ，
もしくはＣｉｎｔ／（Ｃｃｍｐ＋Ｃｐ_７３）
［数５］
Ｖｄａｃ∝Ｉｓ×Ｒｄａｃ×Ｄｉｎ
［数６］
Ｖｒｅｓｅｔ∝Ｉｓ×Ｒｔａｉｌ１×Ｎ

ここで、Ｃｐ_７３はスイッチ７３の寄生容量である。

図３は図１のサンプリングタイミング信号発生回路２０を用いて構成されたオンチップ信号波形モニタ装置１００の構成を示すブロック図である。

図３において、マルチチャンネルのオンチップ信号波形モニタ装置１００の回路をＬＳＩチップ上にオンチップで実装した、デバイス全体のシステム構成図を示す。信号検出のために、比較的小さい面積を有する信号検出フロントエンド（Probing Front-End）回路３０を、機能回路ブロック近傍であって対象信号を測定する検出点３３近傍に複数個配置し、検出点３３で被検出信号をプローブし、検出信号を各信号検出フロントエンド回路３０から出力させる。波形検出のために必要な信号を生成する信号波形取得カーネル（Waveform Acquisition Kernel）回路９０はＬＳＩチップ内に１つだけ配置され、すべての信号検出フロントエンド回路３０が１つの信号波形取得カーネル回路９０を共有している。

図３のオンチップ信号波形モニタ装置１００は、
（ａ）参照電圧発生器（Reference Voltage Generator: VG）１０と、サンプリングタイミング信号発生回路（Sampling Timing Generator: TG）２０と、データ処理ユニット（Data Processing Unit: DPU）４０とからなる信号波形取得カーネル回路９０と、
（ｂ）複数Ｍ個の信号検出フロントエンド（Probing Front-End: PFE）回路３０とを備えて構成される。

ここで、参照電圧発生器１０は１０ビットＲ２−Ｒラダー型インクリメンタルＤＡ変換器１１を備えて構成され、ＤＡ変換器１１は入力される３つの信号（参照プラス電圧Ｖｒｅｆｐと、参照マイナス電圧Ｖｒｅｆｍと、ＤＡ変換器用インクリメント信号ＤＡＣｉｎｃ（参照電圧インクリメント信号である。）とを含む）に基づいて、参照電圧Ｖｒｅｆを発生して各信号検出フロントエンド回路３０に出力する。また、サンプリングタイミング信号発生回路２０は、上述のように、デジタル入力値Ｄｉｎをアナログ電圧に変換するＤＡ変換器２１と、マスタクロック信号Ｍｃｋの立ち上がりタイミングから、アナログ電圧に対応する遅延時間だけ遅延させてタイミング信号Ｔｏｕｔ＝Ｔｃｋを発生するＶＴ変換器２２とを備えて構成され、サンプリングタイミング信号発生回路２０全体で、入力デジタル値Ｄｉｎをそれに対応する遅延時間を有するタイミング信号Ｔｏｕｔに変換するＤＴ変換器を構成する。ここで、マスタクロック信号Ｍｃｋは、システムクロック信号Ｓｃｋを例えば１／４分周して生成される。

デマルチプレクサ３５は、遅延信号発生回路２２からの複数のイネーブルタイミング信号からなる多重化されたイネーブルタイミング制御信号Ｔｃｋを多重分離して各イネーブルタイミング信号をそれぞれ各信号検出フロントエンド回路３０に出力することにより、各信号検出フロントエンド回路３０を時分割的に選択して動作させる。そして、各信号検出フロントエンド回路３０からのデジタル出力信号はマルチプレクサ３６により多重化された後、多重化デジタル出力信号Ｄｏｕｔがデータ処理ユニット４０のカウンタ回路４１に出力される。

各信号検出フロントエンド回路３０は、バイアス電圧Ｖｂｓｆで動作する２個のＰチャンネルＭＯＳＦＥＴＱ１，Ｑ２から構成され、各検出点３３からの検出電圧Ｖｓｆを緩衝増幅して検出電圧Ｖｓｆｏとして出力するソースフォロワ回路１１２（図３では、一例として、Ｐチャンネルソースフォロワ回路１１２を図示している。当該回路について詳細後述する。）と、検出された電圧Ｖｓｆを参照電圧発生器１０からの参照電圧Ｖｒｅｆと、サンプリングクロックのイネーブルタイミング制御信号Ｔｃｋ内のイネーブルタイミング信号のタイミングで比較し、比較結果のデジタル出力信号をマルチプレクサ３６を介して、多重化デジタル出力信号としてデータ処理ユニット４０に出力するラッチコンパレータ３４とを備えて構成される。データ処理ユニット４０は、１０ビットカウンタ回路４１と、１０ビットシフトレジスタ回路４２とを備えて構成される。ここで、カウンタ回路４１は、各検出点３３についての各参照電圧Ｖｒｅｆの比較動作毎に、多重化デジタル出力信号の“１”の数を計数することにより、判定出力確率Ｐｃｍｐを算出し、シフトレジスタ回路４２は、算出した判定出力確率Ｐｃｍｐを１０ビットのシリアルデジタルデータＰｃｍｐに変換して出力する。すなわち、多重化デジタル出力信号の“１”の数は各検出点３３での各参照電圧Ｖｒｅｆ毎の判定出力確率Ｐｃｍｐに対応する。なお、データ処理ユニット４０は、検出電圧Ｖｓｆと参照電圧Ｖｒｅｆとがともに一定であるとき、一定の判定出力確率のシリアルデータを出力することを特徴としている。

以上説明したように、本発明の実施形態に係るタイミング信号発生回路によれば、ＤＡ変換器２１からのアナログ電圧Ｖｄａｃを比較手段であるコンパレータにより時間軸の遅延量に変換するので、遅延発生における回路電流を一定のまま多ビット化できる。また、ＶＴ変換器２２を実質的にコンパレータ１つで小面積に構成できるので、例えばナノメータデバイスの高速スイッチング特性により、従来技術に比較して高時間分解能でかつ高精度を有するタイミング信号発生回路を実現できる。

すなわち、定電流源７６からの積分キャパシタ７７による単一容量上のバイアス電流Ｉｓｃｓの積分による積分電圧Ｖｉｎｔの積分ランプ電圧８０を、ＤＡ変換器２１から比較電圧蓄積キャパシタ７８に充電されたアナログ電圧Ｖｄａｃを参照電圧（しきい値電圧）として用いて、コンパレータであるインバータ７９により比較することにより、ＶＴ変換器２２を構成している。ここで、積分電圧ＶｉｎｔをＤＡ変換器２１により発生されたリセット電圧Ｖｒｅｓｅｔから充電を開始し、ＤＡ変換器２１により発生されたベース電圧Ｖｂａｓｅ（＞Ｖｒｅｓｅｔ）からＶＴ変換の探索を開始させる。これにより、積分キャパシタ７７の積分開始時刻ｔ２における積分電圧Ｖｉｎｔの非線形な電圧変動（瞬間的な持ち上がり）をベース電圧Ｖｂａｓｅとリセット電圧Ｖｒｅｓｅｔの間に取り込み、積分電圧Ｖｉｎｔに要求される線形範囲の外に置くことができる（図８参照）。それ故、回路の電流量を一定に保ったまま多ビット化できるため、従来技術に比較して高分解能・高性能・低ジッター性が得られる。

また、積分キャパシタ７７が積分動作を開始する時刻ｔ２の前の時刻ｔ１で、スイッチト定電流源７６を起動して積分電流が供給されているので、定電流源７６が起動するときの立ち上がり時の時間対供給電流値の非線形性を取り除くことができる。従って、入力デジタル値Ｄｉｎから遅延時間への変換特性が非線形である部分をさらに減少させることができ、従来技術に比較して高精度及び高分解能であるタイミング発生回路を提供することができる。

実施形態の変形例．
図４は本実施形態の第１の変形例に係るＡＤ変換器２１ａの一部の構成を示す回路図である。図４において、図１のＤＡ変換器２１と比較して、抵抗６２を削除し、抵抗６１を直接にかつ直列に抵抗６３と接続したことを特徴としている。これにより、リセット電圧Ｖｒｅｓｅｔとベース電圧Ｖｂａｓｅは同じ電圧となる。すなわち、リセット電圧Ｖｒｅｓｅｔをベース電圧Ｖｂａｓｅに上昇させて設定してもよい。

図５は本実施形態の第２の変形例に係るＶＴ変換器２２ａの一部の構成を示す回路図である。図５において、図１のＶＴ変換器２２と比較して、積分キャパシタ７７を、互いに異なる容量Ｃ１，Ｃ２，Ｃ３を有する３つのキャパシタ８１，８２，８３をスイッチ８４により選択的に切り替えて、容量を変化することができる可変キャパシタを構成したことを特徴としている。これにより、積分キャパシタの充電時間を変化させることができ、積分ランプ電圧８０の傾きを変化させることができる。例えば、容量値を大きくすることで、積分ランプ電圧８０の傾きを大きくして高速で動作させることができる。

図６は本実施形態の第３の変形例に係るＶＴ変換器２２ｂの構成を示す回路図である。図６において、図１のＶＴ変換器２２ｂと比較して、以下の点が異なる。
（ａ）インバータ７９に代えてコンパレータ８５を備えたこと。
（ｂ）ＤＡ変換器２１からのアナログ電圧Ｖｄａｃはスイッチ７１を介してコンパレータ８５の反転入力端子に入力され、当該反転入力端子は、比較電圧蓄積キャパシタ７８を介して接地されるとともに、タイミング信号φ５により制御されるスイッチ７５ａを介して接地される。
（ｃ）積分電圧Ｖｉｎｔはスイッチ７３を介してコンパレータ８５の非反転入力端子に入力される。

以上のように構成された第３の変形例に係るＶＴ変換器２２ｂにおいて、図２に示すように、時刻ｔ０の直前で、Ｈレベルのタイミング信号φ５に応答してスイッチ７５ａがオンされて、比較電圧蓄積キャパシタ７８に充電されていた電圧は初期処理前に放電される。時刻ｔ０において、Ｈレベルのタイミング信号φ１によりスイッチ７１がオンされ、Ｈレベルのタイミング信号φ２によりスイッチ７２がオンされる。このとき、ＤＡ変換器２１からのリセット電圧Ｖｒｅｓｅｔが積分キャパシタ７７に印加されて充電されるとともに、ＤＡ変換器２１からのアナログ電圧Ｖｄａｃが比較電圧蓄積キャパシタ７８に印加されてコンパレータ８５のしきい値電圧（参照電圧）としてセットされる。次いで、時刻ｔ３において、Ｈレベルのタイミング信号φ３に応答してスイッチ７３がオンされて、積分キャパシタ７７とコンパレータ８５の非反転入力端子とを接続し、コンパレータ８５は積分電圧Ｖｉｎｔ＞アナログ電圧Ｖｄａｃとなるタイミングｔ４を探索する。時刻ｔ４では、コンパレータ８５からＨレベルのタイミング信号Ｔｏｕｔが出力され、その後の時刻ｔ５において、スイッチ７４をオフにして積分動作を停止させる。

すなわち、リセット電圧Ｖｒｅｓｅｔを積分キャパシタ７７に充電し、アナログ電圧Ｖｄａｃを比較電圧蓄積キャパシタ７８に充電し、比較電圧蓄積キャパシタ７８の他端を積分キャパシタ７７を介して接地するように接続した後、積分キャパシタ７７の上端電圧が安定化した後、定電流源７６からの定電流Ｉｓｃｓを充電させるように制御する。そして、積分キャパシタ７７の積分電圧Ｖｉｎｔを比較電圧蓄積キャパシタ７８に充電されたアナログ電圧と比較することにより、積分電圧Ｖｉｎｔがアナログ電圧Ｖｄａｃを超えたときに所定のタイミング信号Ｔｏｕｔを出力する。従って、第３の変形例に係るＶＴ変換器２２ｂは、図１のＶＴ変換器２２と同様の作用効果を有する。

以上の実施形態及び変形例において、定電流源５１−１〜５１−Ｎ及び７６の定電流値Ｉｓ，Ｉｓｃｓを固定にしているが、そのバイアス電圧回路においてバイアス電圧を変更することにより電流値Ｉｓ，Ｉｓｃｓを変更可能に構成してもよい。ここで、電流値Ｉｓを変更することにより、入力デジタル値Ｄｉｎに応じて遅延時間設定値を変更することができ、さらには、１ＬＳＢ当たりの遅延時間を変更することができる。

図７は図１のサンプリングタイミング信号発生回路２０を９０ｎｍＣＭＯＳ技術で試作した実施例１を示すＣＡＤ図面である。図７から明らかなように、当該サンプリングタイミング信号発生回路２０を、４５０μｍ×２２０μｍの基板内で形成している。本発明者は、当該試作したサンプリングタイミング信号発生回路２０を用いて後述する回路シミュレーション及びテストチップの実測を行った。

図８は図１のサンプリングタイミング信号発生回路２０のシミュレーション結果（実施例１）であって、各制御電圧と各電圧との関係を示すグラフである。上述のように、タイミング信号発生回路２０においては、抵抗６１と抵抗６２の分圧により、上記リセット電圧Ｖｒｅｓｅｔを、ベース電圧Ｖｂａｓｅより一般に数１００ｍＶだけ低くなるように設定する。これにより、図８のシミュレーション結果に示すように、積分キャパシタ７７の積分開始タイミングｔ２における積分電圧Ｖｉｎｔの非線形な電圧変動（瞬間的な持ち上がり）をベース電圧Ｖｂａｓｅとリセット電圧Ｖｒｅｓｅｔの間に取り込み、積分電圧Ｖｉｎｔに要求される線形範囲の外に置くことができる。これにより、タイミング信号発生回路２０の精度及び分解能を従来技術に比較して大幅に向上させることができる。

図９は図１のサンプリングタイミング信号発生回路２０のシミュレーション結果（実施例２）であって、入力デジタル値Ｄｉｎに対する遅延時間の特性を示すグラフである。また、図１０は、図１のサンプリングタイミング信号発生回路２０において分解能を１０ビットとしたときのシミュレーション結果（実施例２）であって、図１０（ａ）は入力デジタル値Ｄｉｎに対する、その１ＬＳＢ（Least Significant Bit）のステップサイズからの積分非直線性誤差ＩＮＬ（Integral Non-Linearity）の特性を示すグラフでであって、図１０（ｂ）は入力デジタル値Ｄｉｎに対する、その１ＬＳＢのステップサイズからの微分非直線性誤差ＤＮＬ（Differential Non-Linearity）の特性を示すグラフである。ここで、微分非直線性誤差ＤＮＬとは、理想的な１ＬＳＢステップサイズからの最大偏差を表す評価基準である。また、積分非直線性誤差ＩＮＬは、入力から出力への伝達関数を通る直線を基準とした、各個別コードの偏差を表す。この直線から任意の入力デジタル値Ｄｉｎ（コード値）との偏差は、各入力デジタル値Ｄｉｎ（コード値）の中央から測定し、一般にエンド・ポイント法が用いられる。

図９及び図１０は回路シミュレーションによるタイミング発生性能の評価結果を示しており、図９から明らかなように、入力デジタル値Ｄｉｎに対して、そのコード値に対応した遅延時間を付加してタイミング信号Ｔｏｕｔを出力していることがわかる。図９は、入力デジタル値Ｄｉｎ（コード値）と遅延時間の関係を示すグラフであり、定電流源７６の定電流Ｉｓｃｓを決める遅延バイアス電圧を変更することで総遅延の量を変更している。また、入力デジタル値Ｄｉｎ（コード値）は経過時間に比例して所定のステップサイズで増加させるように変化させた。

また、図１０は回路シミュレーションにおけるタイミング精度を示しており、分解能を１０ビットとして積分非直線誤差ＩＮＬ及び微分非直線誤差ＤＮＬを指標に評価した。図１０から明らかなように、どの条件のときも十分な線形性を有していることが確認できた。

図１１は図１のサンプリングタイミング信号発生回路２０の実測結果（実施例３）であって、入力デジタル値Ｄｉｎに対する遅延時間及びジッターσの特性を示すグラフである。また、図１２は、図１のサンプリングタイミング信号発生回路２０の実測結果（実施例３）であって、図１２（ａ）は入力デジタル値Ｄｉｎに対する、その１ＬＳＢのステップサイズからの積分非直線性誤差ＩＮＬ（Integral Non-Linearity）の特性を示すグラフでであって、図１２（ｂ）は入力デジタル値Ｄｉｎに対する、その１ＬＳＢのステップサイズからの微分非直線性誤差ＤＮＬ（Differential Non-Linearity）の特性を示すグラフである。

すなわち、図１１及び図１２はテストチップの実測によるタイミング発生性能の評価結果を示す。図１１から明らかなように、実測結果の遅延時間には約１２ｎｓｅｃのオフセットが付加されている。これは、抵抗６１による、充電容量の初期電圧を下げたことに起因している。図１２には積分非直線性誤差ＩＮＬ及び微分非直線性誤差ＤＮＬの評価データを示している。図１１から明らかなように、最も性能の良い１ＬＳＢ＝８．２ｐｓｅｃのときで、積分非直線性誤差ＩＮＬ及び微分非直線性誤差ＤＮＬともに±２程度に収まっている。従って、分解能８．２ｐｓｅｃで９ビット程度の線形性を有していると考えられる。また、実測システムでは、図３の参照電圧発生器１０と同じ電流源アレイを用いているため、参照電圧発生器１０の積分非直線性誤差ＩＮＬ及び微分非直線性誤差ＤＮＬの特性と同様に特定のコード値（入力デジタル値Ｄｉｎ）の変化時に大きな飛びが生じていることが確認できる。また、図１２から明らかなように、分解能４．４ｐｓｅｃの場合にタイミング信号の出力ジッターは８ｐｓｅｃ（ｒｍｓ）以下であり、動的なタイミング変動が十分小さいことも確認できた。

図７の実施例１に係るタイミング信号発生回路２０は、上述のように、図３のオンチップ信号波形モニタ装置１００に用いることができる。当該モニタ装置１００を用いて、ＶＬＳＩを構成するデジタル回路の内部論理ゲートの遅延時間測定に応用できる。ＣＭＯＳ論理ゲートのスイッチング時間は一般に数１０フェムト秒から１ピコ秒程度であるが、これを数十個直列に接続した論理ゲート・チェインについて、その入力から出力までのデジタル値の伝搬時間を、タイミング発生回路を用いて高分解能に測定することができる。図３のオンチップ信号波形モニタ装置１００において、入力端子３３に論理値を入力し、タイミング発生回路２０の遅延時間だけ遅れて出力端子の論理値をラッチする。このとき、タイミング信号発生回路２０のデジタル遅延時間を掃引することで、どのタイミングで出力に正しい論理値が現れるか評価することで、論理ゲート・チェインの遅延時間を測定する。本手法は、例えばマイクロプロセッサの内部で、動的な電源ノイズにより論理ゲート・チェインの遅延時間がどのように変動するかを評価する実験に応用できる。

以上詳述したように、本発明に係るタイミング信号発生回路によれば、ＤＡ変換器からの出力電圧を比較手段であるコンパレータにより時間軸の遅延量に変換するので、遅延発生における回路電流を一定のまま多ビット化できる。また、ＶＴ変換器を実質的にコンパレータ１つで小面積に構成できるので、例えばナノメータデバイスの高速スイッチング特性により、従来技術に比較して高時間分解能でかつ高精度を有するタイミング信号発生回路を実現できる。特に、ＤＡ変換器において、リセット電圧で積分を開始し、ベース電圧からＶＴ変換の電圧探索を開始するので、積分電圧が非線形になる部分を除外することができる。また、積分キャパシタに積分させるタイミングよりも前に、積分のための電流を供給する定電流源を起動させるように制御することにより、当該定電流源の起動時における非線形になる部分を除外できる。それ故、従来技術に比較してさらに高時間分解能でかつ高精度を有するタイミング信号発生回路を実現できる。

１０…参照電圧発生器、
１１…インクリメンタルＤＡ変換器、
２０…サンプリングタイミング信号発生回路、
２１，２１ａ…ＡＤ変換器、
２２，２２ａ，２２ｂ…ＶＴ変換器、
３０，３０−１乃至３０−Ｍ…信号検出フロントエンド回路、
３３，３３−１乃至３３−Ｍ…検出点、
３４…ラッチコンパレータ、
３５…デマルチプレクサ、
３６…マルチプレクサ、
４０…データ処理ユニット、
４１…カウンタ回路、
４２…シフトレジスタ回路、
５０…電流源回路、
５１−１〜５１−Ｎ…定電流源、
５２−１〜５２−Ｎ…スイッチ、
５３…スイッチコントローラ、
６０…抵抗コントローラ、
６１〜６３…抵抗、
７０…タイミング信号発生器、
７１〜７５，７５ａ…スイッチ、
７６…定電流源、
７７…積分キャパシタ、
７８…比較電圧蓄積キャパシタ、
７９…インバータ、
８１〜８３…積分キャパシタ、
８４…スイッチ、
８５…コンパレータ、
Ｔ１〜Ｔ３…出力端子、
Ｔ４〜Ｔ６…接続端子。

Claims

入力デジタル値をアナログ電圧に変換するデジタル／アナログ変換器と、
上記アナログ電圧を対応する遅延時間に変換するアナログ電圧／時間変換器とを備え、入力デジタル値を対応する遅延時間を有するタイミング信号に変換するタイミング信号発生回路であって、
上記デジタル／アナログ変換器は、
所定のリセット電圧を発生する第１の抵抗と、
上記第１の抵抗と直列に接続され、上記第１の抵抗とともに上記アナログ電圧を発生する第２の抵抗と、
全供給電流（Ｎ×Ｉｓ）のうち、入力デジタル値に対応する数ｎ倍の電流（ｎ×Ｉｓ）を第１の電流として上記第１及び第２の抵抗に供給する一方、残りの電流（Ｎ−ｎ）×Ｉｓを第２の電流として上記第１の抵抗に供給する電流源回路とを備え、
上記デジタル／アナログ変換器は、上記第１の抵抗に流れる第１の電流と第２の電流の和により発生されるリセット電圧を出力し、上記リセット電圧と、上記第２の抵抗に流れる第１の電流の電流により発生される電圧との和であるアナログ電圧を出力し、
上記アナログ電圧／時間変換器は、
上記アナログ電圧を充電する比較電圧蓄積キャパシタと、
所定の定電流を供給する第１の定電流源と、
上記リセット電圧を初期電圧として、上記第１の定電流源からの定電流を充電する積分キャパシタと、
上記積分キャパシタの積分電圧を上記比較電圧蓄積キャパシタに充電されたアナログ電圧と比較することにより、上記積分電圧が上記アナログ電圧を超えたときに所定のタイミング信号を出力する比較手段とを備えたことを特徴とするタイミング信号発生回路。
上記デジタル／アナログ変換器はさらに、
上記第１の抵抗と上記第２の抵抗の間に直列に挿入され、上記第１の電流と第２の電流の和の電流により、上記リセット電圧と上記アナログ電圧との間の電圧であるベース電圧を発生させる第３の抵抗を備えたことを特徴とする請求項１記載のタイミング信号発生回路。
上記電流源回路はさらに、
所定の定電流をそれぞれ供給する複数Ｎ個の第２の定電流源を含み、当該複数Ｎ個の第２の定電流源のうち、入力デジタル値に対応する数であるｎ個の第２の定電流源からの定電流を第１の出力端子に供給する一方、（Ｎ−ｎ）個の第２の定電流源からの定電流を第１の接続端子に供給するように制御する第１の制御手段を備えたことを特徴とする請求項１又は２記載のタイミング信号発生回路。
上記アナログ電圧／時間変換器はさらに、
上記リセット電圧を上記積分キャパシタに充電し、上記アナログ電圧を上記比較電圧蓄積キャパシタに充電した後、上記積分キャパシタに上記第１の定電流源からの定電流を充電させるように制御する第２の制御手段をさらに備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載のタイミング信号発生回路。
上記比較手段は、上記比較電圧蓄積キャパシタの一端に接続された入力端子を有しかつ接地電位であるしきい値電圧を有するインバータを含み、
上記第２の制御手段は、上記リセット電圧を上記積分キャパシタに充電し、上記アナログ電圧を上記比較電圧蓄積キャパシタに充電し、上記比較電圧蓄積キャパシタの他端を上記積分キャパシタを介して接地するように接続した後、上記積分キャパシタに上記第１の定電流源からの定電流を充電させるように制御することを特徴とする請求項４記載のタイミング信号発生回路。
上記第２の制御手段は、上記積分キャパシタに上記第１の定電流源からの定電流を充電させるタイミングよりも前に、上記第１の定電流源を起動させるように制御することを特徴とする請求項４又は５記載のタイミング信号発生回路。
上記積分キャパシタは、容量値を変化することができる可変キャパシタであることを特徴とする請求項１乃至６のうちのいずれか１つに記載のタイミング信号発生回路。