JP4842131B2 - バイアス電流補償回路を有するタイミング発生器及び方法 - Google Patents

Description

本発明に係る回路は、概括的には自動試験装置に関し、より詳細には、自動試験装置用途のための低ジッタタイミング発生回路に関する。

タイミングエッジ配置は、高性能半導体テスタにとって重要なパラメータであることが多い。試験信号の立上りエッジ及び／又は立下りエッジを所望の時点の数ピコ秒以内に配置する性能を有するかどうかは、多数の被試験（試験下の）半導体デバイスを合格にするか、又は、不合格にするか、という差につながり得る。

高精度タイミング信号を生成する従来のタイミング発生器は、ＣＭＯＳ集積回路で採用されることが多い。ＣＭＯＳ技術は、非常に低コストで、比較的良好な性能を提供する。しかしながら、ＣＭＯＳ ＩＣは、温度及び回路性能に影響を及ぼす他の状況に影響され易いことが多い。これに対処するために、多くのＣＭＯＳタイミング発生器は、遅延の変動を最小にするために、複雑な補償技法を採用する。

図１を参照すると、温度補償を可能にする従来のＣＭＯＳタイミング発生器１０は、通常、互いに結合して遅延線を形成する複数の遅延素子Ｄ１〜ＤＮを含む。遅延素子の出力はそれぞれ、タイミング信号選択器（図示せず）へのタイミング選択入力の役目を果たす。同じ出力はまた、遅延補償方式のために使用される。遅延出力を受け取り、出力を位相検出器１４に供給する補償マルチプレクサ１２が採用される。位相検出器１４において、出力は、基準信号Ｖｒｅｆと比較されて、任意の位相差が決定される。次に、任意の位相差の大きさ（マグニチュード）に応答して、補償電圧が生成され、チャージポンプ又は電圧−電流変換器１６に供給される。変換器によって生成された電流は、バイアス電流ファンアウト回路１８へ基準バイアス電流として供給され、バイアス電流ファンアウト回路１８は、バイアス電流を複製し、バイアス電流を遅延素子に分配して、遅延を制御する。

バイアス電流を種々の遅延素子にファンアウトする、すなわち分配するために、通常、カレントミラー回路方式が採用される。図２に示すように、従来のカレントミラーは、第１のミラートランジスタＱ _ＦＭ１ を通して同じ電流を生成するための電流源トランジスタＱ_Ｓに結合する基準電流源１９を含む。ミラートランジスタのゲートは、そのドレインに連結し、そのソース端子は供給電圧Ｖ_ＤＤに結合する。複数のミラートランジスタＱ_ＦＭ２〜Ｑ_ＦＭＮが並列に配設され、それぞれが、そのゲートを第１のミラートランジタのゲートに、ソース端子をＶ_ＤＤに連結する。

この構成はその意図する用途にとって良好に作動するが、各ミラートランジスタを通る電流は、Ｖ_ＤＤバスに作用するノイズ成分の影響を受け易い場合がある。１００ミリボルトという比較的小さな変化でさえ、各ミラーを通るバイアス電流の対応する変化をもたらす可能性があり、それに対応して、ミラーから供給される電流レベルに影響を及ぼす可能性がある。集積回路上の電圧レベルが減り続けると、この問題はより顕著になる。

必要とされており、且つ、現在利用可能でないものは、供給電圧ノイズに起因する電流の変化を最小にするための、カレントミラー回路と共に使用するための補償回路である。

本明細書に記載されるカレントミラー補償回路はこの必要性を満たすものである。
本明細書に記載されるカレントミラー補償回路は、１つ又は複数の電流ミラーによってバイアス電流を生成するための低ジッタ解決策を提供する。供給電圧のノイズに起因する誤差を最小にすることによって、カレントミラー回路による誤差がほとんど生じることのない、集積回路において低減された供給電圧レベルを採用することができる。

上記の利点を実現するために、回路の一形態はカレントミラーと共に使用するための電流補償回路を含む。カレントミラー回路は、第２カレントミラー段を駆動する第１カレントミラー段によって規定される電流経路を有し、第２カレントミラー段は、供給電圧源に結合されている。電流補償回路は、供給電圧及び出力ノードに結合されるインピーダンス分割器を備える。インピーダンス分割器は、供給電圧源の電圧変化を表す、ノードにおける補償信号を生成するように動作する。補償回路はさらに、出力ノードに結合される入力及び電流経路に接続される電流出力を有する利得段を含む。利得段は補償信号に応答して電流経路に印加するための補償電流を生成するように動作する。

別の形態では、回路は、半導体テスタで使用するためのタイミング発生器を備える。タイミング発生器は、それぞれの位相シフトされた出力とバイアス電流入力を有する複数の遅延セルを有する遅延線を含む。選択器は、複数の入力によって位相シフトされた出力を受け、１つの出力を有する。位相検出回路は、選択器出力と基準信号の間の位相シフトを検出し、バイアス電流を生成する。タイミング発生器は、さらにバイアス電流を複数の遅延セルに分配する手段を含む。

本発明の他の特徴及び利点は、添付図面参照する以下の詳細な説明から明らかになるであろう。

本明細書に記載する回路は、添付図面を参照する以下のより詳細な説明から、よりよく理解されるであろう。

全体を５０で示す、本明細書に記載されるカレントミラー補償回路は、高性能ＣＭＯＳタイミング発生器の変動する供給電圧の望ましくない影響に対処するために独特の解決策を提供する。これは、ファンアウト回路３０によって生成されるバイアス電流に補償電流を供給することによって達成される。補償電流は、ノイズ又はジッタによって引き起こされるＶ_ＤＤの任意の変化から生じるバイアス電流に対する任意の変化を相殺する。変化するＶ_ＤＤの影響を最小にすることによって、セルの遅延特性に対する変化もまた、それに対応して最小になる。

ここで、図３を参照すると、全体を２０で示す、カレントミラー補償回路を採用するタイミング発生器が示される。タイミング発生器は、遅延を制御するためにバイアス電流補償を提供するタイプである。発生器は、Ｎ個の遅延素子のセットＤ１〜ＤＮを備える遅延線２２を含み、それぞれの遅延素子は、入力クロックＣＬＫに関して１／Ｎ位相に比例するオフセットを提供する。低ジッタ遅延を提供する好ましい遅延素子構成は、本発明の譲受人に譲渡された、参照により本明細書に明示的に援用される、２００３年２月２８日に出願された「Low Jitter Delay Cell」という名称の同時係属中の特許出願第１０／３７６，６６４号に記載される。

さらに図３を参照すると、遅延素子の出力は、選択器又はマルチプレクサＭ１に送られる。マルチプレクサの出力は、（マルチプレクサによって提示された）選択された遅延信号と基準信号Ｖ_ｒｅｆの位相差を決定する位相検出器２４に送られる。チャージポンプ及び電圧−電流変換器２６は、位相検出器から差信号を受け取って、基準バイアス電流I_ＲＥＦを生成する。基準バイアス電流は、次に、ファンアウト回路３０によって複製され、且つ分配されて、遅延素子にバイアス電流を供給する。バイアス電流の変化は、遅延を、各素子を通して所望のレベルに制御するように作用する。

ここで図４を参照すると、ファンアウト回路３０はカレントミラーＣＭ１を含み、カレントミラーＣＭ１は、オフチップ電流Ｉ_ＯＣを受け取ってバイアス電圧を生成する基準電流源入力トランジスタＱ_ＩＮ１を含む。カレントミラーＣＭ１は、また電流ＤＡＣの形態でトランジスタＱ_Ｍ１Ａ〜Ｑ_Ｍ１Ｎを備える。当該技術分野でよく知られているように、電流ＤＡＣは、所望の特性を達成するために選択的に作動するトランジスタバンクを備える。

引き続き図４を参照すると、トランジスタＱ _Ｍ１Ａ 〜Ｑ _Ｍ１Ｎ は、トランジスタＱ_Ｍ２を備える第２カレントミラーＣＭ２と直列に配設され、４０において、Ｑ_Ｍ２とのノードを形成する。図４には明示的に示さないが、電圧−電流変換器の出力（図３）は、ノード４０に接続される。第２カレントミラートランジスタＱ_Ｍ２のゲートは、次に、ミラートランジスタのアレイＱ_Ｍ３〜Ｑ_ＭＮのゲートに連結される。各トランジスタについての、それぞれのゲート−ソース接続部のために、Ｑ_Ｍ２を通る電流は、全体としてトランジスタＱ_Ｍ３〜Ｑ_ＭＮを通して複製される。複製された電流は、次に、バイアス電流として、遅延セル又は遅延セルのグループに送られる。

バイアス電流にわたる最適制御のために、また、供給電圧Ｖ_ＤＤに関する望ましくない変化による影響を最小にするために、ファンアウト回路３０は、ノード４０において、カレントミラー補償回路５０からの補償電流を受け取るための入力を含む。

再び図４を参照すると、カレントミラー補償回路５０は、インピーダンス分割器５２及びプログラム可能共通（コモン）ソース利得段５４を備える。インピーダンス分割器は、好ましくは、一対の直列接続された抵抗器Ｒ１及びＲ２を有する電圧分割器の形態である。全体のファンアウト及び補償回路が、単一ＣＭＯＳ集積回路上に配設される。全体的に好ましい実施態様では、抵抗器は、約１〜２キロオームの所望の抵抗に対応するチャネル構成を有するダイオード接続ＭＯＳＦＥＴトランジスタの形態をとる。抵抗器は、一端で供給電圧源ＶＤＤからの経路を、他端でリターン電圧レール又はグラウンドへの経路を形成する。Ｒ１とＲ２の間の接合部に配設された出力ノードは、プログラム可能電流源５４に印加するための低減した電圧出力を提供する。

プログラム可能コモンソース利得段５４は、分割器出力ノードにおける検出される電圧範囲に応答して種々の範囲の電流利得を使用可能にするようにプログラム可能なｐチャネルＭＯＳトランジスタの並列アレイＱ_Ｐ１〜Ｑ_ＰＮを備える。換言すれば、分割器からの、検知された電圧に応答して利用可能な電流の範囲は、アレイからの何個のトランジスタが作動したかによって増減し得る。

補償電流にわたって、コモンソース利得段５４についてプログラム可能バイアス電流を供給するために、ｎチャネルトランジスタＱ_Ｎ１〜Ｑ_ＮＮが、ｐチャネルアレイに結合する。ｎチャネルアレイの各ゲート端子は、第１カレントミラーＣＭ１に連結する。ｐチャネルアレイと同様に、ｎチャネルトランジスタは、所望のバイアス電流を生成するために、必要に応じて、プログラム可能に作動する。プログラム可能利得段５４の出力は、ノード４０において、ファンアウト回路入力に送られる。

動作時、タイミング発生器２０（図３）の精度は、各遅延セルＤＮに関連する個々の遅延の精度によって決まる。個々の遅延は、各セルＤＮを通って流れるバイアス電流によってそれぞれ調節される。バイアス電流は、各セルを通して引き出され、セルについて、所望の遅延を達成するように、ユーザによってプログラムされる。一般に、バイアス電流が大きいと遅延が短くなり、一方、バイアス電流が小さいと遅延が増加する。セルについてのバイアス電圧は、一般に、１．２ボルト程度であるＶ_ＤＤバスによって供給される。しかしながら、ノイズは、Ｖ_ＤＤの値に影響を及ぼすことが多く、＋／−０．１０ボルトだけレベルを増減させる場合がある。

ノイズがあるＶ_ＤＤが、ファンアウト回路３０によって生成されるバイアス電流に影響を及ぼす場合、補償電流回路５０は、入力ノード４０（図４）に対して適切なレベルの電流を吸い込む（シンク：sink）、又は、電流を供給する(ソース：source)ことによって、影響を相殺する。ノイズがあるＶ_ＤＤのために、第２カレントミラーＣＭ２を通して過剰の電流が引き出される場合には、補償回路５０から、ノード４０に付加的な電流が供給され、トランジスタＱ_Ｍ２が、それに対応して低い電流を供給するようにさせ、一方、第１カレントミラーＣＭ１（トランジスタＱ_Ｍ１）は、その必要とする電流を引き出す。トランジスタＱ_Ｍ２を通して電流がほとんど引き出されない場合には、補償回路は、電流をシンクし、Ｑ_Ｍ２が、ミラートランジスタＱ_Ｍ３〜Ｑ_ＭＮを通して複製される付加的な電流を供給するようにさせる。カレントミラー補償回路のプログラム可能な特徴は、必要に応じて、補償電流を微調整することを可能にする。

当業者は、本明細書に記載される回路によって与えられる利益及び利点を理解するであろう。非常に重要なことは、供給電圧に作用する望ましくないノイズによって引き引き起こされるバイアス電流の不正確さを相殺する電流補償機能である。さらに、回路のプログラム可能な特性は、補償回路の微調整を可能にする上での柔軟性及び精度を提供する。さらに、回路の有益な構造によって、回路は、標準的なセルブロックとして使用するのに、容易に適応可能である。

本明細書に記載されるカレントミラー補償回路は、自動試験装置（ＡＴＥ）の分野だけに限定されないことは理解されるであろう。ＡＴＥは、こうした回路がかなり有益な影響を提供する困難な環境を呈するが、電流ミラーリング技法が採用されるあらゆる用途が、この回路の使用によって利益を受けることができる。たとえば、アナログ−デジタル変換技法を採用するか、又は、電流が基準電圧を生成する回路は、補償回路を使用することができる。これらの用途は、供給電圧を低減した状態で、電流ミラーリング技法を使用する可能性がある。

本発明を好ましい実施形態を参照して、説明したが、本発明の精神及びその範囲から逸脱することなく、実施形態において、形態及びその詳細における種々の変更を行ってもよいことが、当業者によって理解されるであろう。

従来のタイミング発生器の高レベルブロック図である。 図１のタイミング発生器で採用される従来のバイアス電流ファンアウト回路の部分略図である。 本明細書に記載される回路の一形態によるタイミング発生器の高レベルブロック図である。 図３のタイミング発生器で使用するためのバイアス電流源の高レベルブロック図である。

Claims (11)

1. カレントミラー回路の供給電圧源に直接結合され、出力ノードを有するインピーダンス分割器であって、前記供給電圧源の電圧変化を表す補償信号を、前記出力ノードにおいて生成するように構成される、インピーダンス分割器と、
   前記出力ノードに結合される入力及び前記カレントミラー回路のノードに接続される段出力を有する利得段であって、前記補償信号に応答して前記カレントミラー回路の前記ノードに印加するため、前記段出力から補償電流を生成するように構成され、前記供給電圧源の高電位及び低電位に直接接続されるとともに、補償電流の所定範囲を規定するため、プログラム可能トランジスタの第１並列アレイを備える、利得段と、
   を備えた電流補償回路。
2. 前記プログラム可能トランジスタの第１並列アレイは、ｐチャネルトランジスタからなる、請求項１に記載の電流補償回路。
3. 前記利得段は、前記補償電流のための所定の利得特性を規定するため、前記トランジスタの第１並列アレイと協働するプログラム可能トランジスタの第２並列アレイをさらに備える、請求項１に記載の電流補償回路。
4. 前記インピーダンス分割器は、
   前記供給電圧源とリターン電圧源の間で直列に結合される少なくとも２つのインピーダンス要素を備える、請求項１に記載の電流補償回路。
5. 前記電流補償回路は、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス上に形成される、請求項４に記載の電流補償回路。
6. 前記プログラム可能トランジスタの第２並列アレイは、ｎチャネルトランジスタからなる、請求項３に記載の電流補償回路。
7. カレントミラー回路の供給電圧源に直接結合され、出力ノードを有するインピーダンス分割器であって、前記出力ノードにおいて補償信号を生成するように動作するとともに、前記供給電圧源の電圧変化を表す補償信号を前記ノードにおいて生成するように動作する、インピーダンス分割器と、
   前記出力ノードに結合される入力及び前記カレントミラー回路のノードに接続される電流出力を有する利得段であって、前記供給電圧源の高電位及び低電位に直接接続され、前記補償信号に応答して前記カレントミラー回路の前記ノードに印加するため、補償電流を生成するように動作する利得段と、を備える電流補償回路であって、
   前記電流補償回路は、ｐチャネルトランジスタの第１アレイと、ｎチャネルトランジスタの第２アレイとを含む単一相補型金属酸化膜半導体（ＣＭＯＳ）デバイス上に形成される、電流補償回路。
8. 前記利得段は、プログラム可能トランジスタの第１並列アレイからなる、請求項７に記載の電流補償回路。
9. 前記プログラム可能トランジスタの第１並列アレイは、ｐチャネルトランジスタの第１アレイからなる、請求項８に記載の電流補償回路。
10. 前記利得段は、前記補償電流のための所定の利得特性を規定するため、前記トランジスタの第１並列アレイと協働するプログラム可能トランジスタの第２並列アレイをさらに備える、請求項９記載の電流補償回路。
11. 前記プログラム可能トランジスタの第２並列アレイは、ｎチャネルトランジスタの第２アレイからなる、請求項１０に記載の電流補償回路。

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