JP2002171165A

JP2002171165A - Ｐｌｌ回路

Info

Publication number: JP2002171165A
Application number: JP2001023932A
Authority: JP
Inventors: Yuji Watabe; 由司渡部
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2000-09-21
Filing date: 2001-01-31
Publication date: 2002-06-14

Abstract

(57)【要約】【課題】電源電圧の変動を検知する機能を持ち、位相
比較を行うための基準周波数となる信号のリプルを除去
できるようなフィルタ定数を保ちながら、ＰＬＬの自然
角周波数付近のようにＰＬＬ回路のジッタを特に増大さ
せる低い周波数の電源電圧変動を含む電源電圧変動に対
して、追従性がよく発振周波数の変動を抑制できる電圧
制御発振器を備えたＰＬＬ回路を得る。【解決手段】ＶＣＯ７の出力信号の周波数補正とし
て、ローパスフィルタ６からＶＣＯ７のＶ−Ｉ変換器１
５に入力される通常の制御電圧Ｖｃｎｔによる補正を行
うと共に、電源電圧ＶＣＣの変動に応じてゲートサイズ
の異なるＰＭＯＳトランジスタ１６〜１９の動作制御を
行い、リングオシレータ１１の各インバータ回路ＩＮＶ
１〜ＩＮＶｎへの電源電流を変えることによって発振周
波数の補正を行うようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、周波数シンセサイ
ザ等に使用されるＰＬＬ回路に関し、特にリングオシレ
ータで構成される電圧制御発振器を備えたＰＬＬ回路に
関する。

【０００２】

【従来の技術】図１１は、ＰＬＬ回路における電圧制御
発振器の従来例を示した回路図であり、出力振幅レベル
が電源電圧幅である、カレントミラー回路を使用したリ
ングオシレータで構成されている場合を示している。図
１１において、電圧制御発振器（以下、ＶＣＯと呼ぶ）
１００は、リングオシレータ１０１を構成する遅延回路
として複数のインバータ回路ＩＮＶ１〜ＩＮＶｎ（ｎ
は、ｎ＞１の奇数）を使用している。また、対応するイ
ンバータ回路ＩＮＶ１〜ＩＮＶｎに対して、直流電源か
らの電流値を制御するＰチャネル形ＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１〜ＱＰｎ
及び接地ＧＮＤへ流れる電流値を制御するＮチャネル形
ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼
ぶ）ＱＮ１〜ＱＮｎを設けている。

【０００３】また、各ＰＭＯＳトランジスタＱＰ１〜Ｑ
Ｐｎとカレントミラー回路を形成するＰＭＯＳトランジ
スタ１０３及び１０４が設けられており、更に各ＮＭＯ
ＳトランジスタＱＮ１〜ＱＮｎとカレントミラー回路を
形成するＮＭＯＳトランジスタ１０５が設けられてい
る。Ｖ−Ｉ変換器１０２が、制御入力端に入力された電
圧Ｖｃｎｔに応じた電流を流すと、該電流に応じた電流
が各ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ，１０３，１
０４にそれぞれ流れる。更に、ＰＭＯＳトランジスタ１
０４から流れた電流に応じた電流が、各ＮＭＯＳトラン
ジスタＱＮ１〜ＱＮｎ，１０５にそれぞれ流れる。

【０００４】このようにして、各インバータ回路ＩＮＶ
１〜ＩＮＶｎに流れる電流を制御することができ、Ｖ−
Ｉ変換器１０２を制御する電圧Ｖｃｎｔによって各イン
バータ回路ＩＮＶ１〜ＩＮＶｎの遅延時間を制御するこ
とができる。このため、入力電圧Ｖｃｎｔによって、リ
ングオシレータ１０１から出力される信号の周波数を変
えることができる。

【０００５】ここで、リングオシレータ１０１の各イン
バータ回路ＩＮＶ１〜ＩＮＶｎに供給する電源電流量を
Ｉ、リングオシレータの段数であるインバータ回路の数
をｎ、各インバータ回路ＩＮＶ１〜ＩＮＶｎの負荷容量
をそれぞれＣ、各インバータ回路ＩＮＶ１〜ＩＮＶｎの
出力振幅、すなわちＶＣＯ１００の出力振幅（図１１で
は電源電圧ＶＣＣとなる）をＶとすると、ＶＣＯ１００
の出力周波数Ｆは、Ｉに比例し、ｎ，Ｃ，Ｖにそれぞれ
反比例する関係にある。

【０００６】

【発明が解決しようとする課題】このようなことから、
出力振幅レベルが電源電圧幅をもったＶＣＯ１００は、
電源電圧ＶＣＣが変動すればそれに応じて出力周波数が
変動するという問題があった。更に、このようなＶＣＯ
１００を備えたＰＬＬ回路においては、位相のずれやジ
ッタの発生原因となっていた。また、ＰＬＬ回路に用い
るローパスフィルタは、位相比較を行うための基準周波
数となる信号のリプルを除去できるようにＰＬＬの自然
角周波数を通常の基準入力周波数に比べて非常に小さく
設定するため、電源変動による周波数変動の補正に対し
て追従性がよくなかった。特に電源変動の周波数が該Ｐ
ＬＬの自然角周波数付近の場合はＰＬＬ回路におけるジ
ッタは非常に増大するという問題があった。

【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、電源電圧の変動を検知する機
能を持ち、位相比較を行うための基準周波数となる信号
のリプルを除去できるようなフィルタ定数を保ちなが
ら、ＰＬＬの自然角周波数付近のようにＰＬＬ回路のジ
ッタを特に増大させる低い周波数の電源電圧変動を含む
電源電圧変動に対して、追従性がよく発振周波数変動を
抑制できる電圧制御発振器を備えたＰＬＬ回路を提供す
ることを目的とする。

【０００８】なお、特開平６−１９５８９０号公報に
は、電源変動や温度変動による、ＰＬＬの入力信号と出
力信号の位相ずれを抑えるため、位相比較出力とエラー
検出信号を検波した信号を加算してＶＣＯをコントロー
ルする技術が開示されている。しかし、このエラー検出
の比較対象は、ＰＬＬを１逓倍にしたときのＰＬＬの入
力信号と出力信号の位相のずれであり、少なくとも１つ
の基準周波数信号発生源から、複数の周波数の信号を発
生させる周波数シンセサイザのように、入力信号と出力
信号の周波数が異なるような逓倍用途のＰＬＬに対する
補正については考慮されていない。

【０００９】

【課題を解決するための手段】この発明に係るＰＬＬ回
路は、入力信号と出力信号の位相を比較し、該位相差に
応じた電圧を出力する位相比較器と、該位相比較器から
ローパスフィルタを介して入力された位相比較結果を示
す電圧に応じた周波数の信号を生成して出力する電圧制
御発振器を備えるＰＬＬ回路において、該電圧制御発振
器が、遅延回路をなす複数のインバータ回路がリング状
に接続されてなるリングオシレータで構成された発振部
と、位相比較結果を示す入力電圧及び電源電圧に応じ
て、該発振部の各インバータ回路に対する電源電流の供
給制御を行うことにより、発振部から出力される信号の
周波数制御を行う発振周波数制御部とを備えるものであ
る。

【００１０】具体的には、上記発振周波数制御部は、電
源電圧の上昇に応じて上記発振部の各インバータ回路に
対する電源電流を増加させ、電源電圧の低下に応じて上
記発振部の各インバータ回路に対する電源電流を減少さ
せるようにした。

【００１１】また、上記発振周波数制御部は、位相比較
結果を示す電圧を電流に変換する電圧電流変換器と、該
電圧電流変換器で変換された電流を電源電圧に応じた電
源電流に変換して発振部の各インバータ回路に供給する
電源電流供給部とを備えるようにしてもよい。

【００１２】具体的には、上記電源電流供給部は、ダイ
オード接続される複数の起動用トランジスタを有し、電
圧電流変換器で変換された電流に応じた電源電流を発振
部の各インバータ回路における電源端に供給するカレン
トミラー部と、電源電圧を所定比で分圧して出力する分
圧部と、複数の基準電圧を生成して出力する基準電圧発
生部と、分圧部からの電圧と該基準電圧発生部からの各
基準電圧とを比較し、該比較結果を出力する比較部と、
該比較部からの比較結果に応じてカレントミラー部の各
起動用トランジスタの少なくとも１つを活性化させてカ
レントミラー部の動作制御を行う制御部とを備えるよう
にした。

【００１３】また、上記カレントミラー部は、上記制御
部によって活性化制御が行われるダイオード接続される
複数の起動用トランジスタを有し、電圧電流変換器で変
換された電流に応じた電源電流を発振部の各インバータ
回路における正側電源端にそれぞれ供給する第１カレン
トミラー回路と、該第１カレントミラー回路によって発
振部の各インバータ回路の正側電源端に供給される電源
電流に応じた電流を、発振部の各インバータ回路の負側
電源端からそれぞれ流す第２カレントミラー回路とで構
成されるようにしてもよい。

【００１４】更に、上記第１カレントミラー回路は、複
数の起動用トランジスタで構成された複数の起動用トラ
ンジスタ部を備え、該各起動用トランジスタ部は、外部
からの制御信号によって少なくとも１つが活性化される
ように活性化制御されると共に、活性化された起動用ト
ランジスタ部の各起動用トランジスタは、制御部によっ
て活性化制御されるようにしてもよい。

【００１５】具体的には、上記各起動用トランジスタ
は、それぞれ電流供給能力が異なり、制御部は、比較部
からの比較結果に応じて、該各起動用トランジスタの１
つを排他的に活性化するようにした。

【００１６】また、上記制御部は、比較部からの比較結
果に応じて、非活性化状態の起動用トランジスタを順に
活性化させ、又は活性化状態の起動用トランジスタを順
に非活性化させるようにしてもよい。

【００１７】

【発明の実施の形態】第１の実施の形態．次に、図面に
示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の第１の実施の形態におけるＰＬＬ回路
の構成例を示した概略のブロック図であり、図２は、図
１で示したＰＬＬ回路における電圧制御発振器の例を示
した回路図である。図１のＰＬＬ回路１において、分周
回路２及び３はＰＬＬの逓倍設定を行うものであり、分
周回路２で分周された入力信号と、分周回路３で分周さ
れた出力信号との各位相を位相比較器４で比較する。該
比較結果は、チャージポンプ回路５を介してローパスフ
ィルタ６で平滑化された後、電圧制御発振器（以下、Ｖ
ＣＯと呼ぶ）７に電圧Ｖｃｎｔとして出力される。ＶＣ
Ｏ７は、入力された電圧Ｖｃｎｔに応じた周波数の出力
信号を出力する。

【００１８】次に、図２を用いてＶＣＯ７について説明
する。ＶＣＯ７は、遅延回路をなす複数のインバータ回
路ＩＮＶ１〜ＩＮＶｎ（ｎは、ｎ＞１の奇数）からなる
リングオシレータ１１と、該リングオシレータ１１の各
インバータ回路ＩＮＶ１〜ＩＮＶｎへの電源電流を制御
して、リングオシレータ１１の発振周波数を制御する発
振周波数制御部１２とで構成されている。

【００１９】発振周波数制御部１２は、対応するインバ
ータ回路ＩＮＶ１〜ＩＮＶｎに対して、直流電源からの
電流値を制御するＰチャネル形ＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１〜ＱＰｎ及び
接地ＧＮＤへ流れる電流値を制御するＮチャネル形ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）
ＱＮ１〜ＱＮｎを備えている。また、発振周波数制御部
１２は、各ＰＭＯＳトランジスタＱＰ１〜ＱＰｎとカレ
ントミラー回路を形成するＰＭＯＳトランジスタ１３、
及び各ＮＭＯＳトランジスタＱＮ１〜ＱＮｎとカレント
ミラー回路を形成するＮＭＯＳトランジスタ１４を備え
ている。

【００２０】更に、発振周波数制御部１２は、制御入力
端に入力された電圧Ｖｃｎｔに応じた電流を流すＶ−Ｉ
変換器１５と、ゲートサイズの異なるＰＭＯＳトランジ
スタ１６〜１９と、該各ＰＭＯＳトランジスタ１６〜１
９の対応するゲートの接続制御を行うトランスミッショ
ンゲート２１〜２８と、電源電圧ＶＣＣを検出し該検出
した電源電圧値に応じてトランスミッションゲート２１
〜２８の動作制御を行う制御回路２９とを備えている。

【００２１】リングオシレータ１１において、インバー
タＩＮＶ１〜ＩＮＶｎはリング状に接続され、インバー
タＩＮＶｎの出力端がＶＣＯ７の出力をなしている。一
方、発振周波数制御部１２において、インバータＩＮＶ
１〜ＩＮＶｎと電源電圧ＶＣＣが印加される電源端子
（以下、ＶＣＣ端子と呼ぶ）との間には対応するＰＭＯ
ＳトランジスタＱＰ１〜ＱＰｎが接続されている。更に
インバータＩＮＶ１〜ＩＮＶｎと接地との間には対応す
るＮＭＯＳトランジスタＱＮ１〜ＱＮｎが接続されてい
る。

【００２２】また、ＶＣＣ端子と接地との間に、ＰＭＯ
Ｓトランジスタ１３とＮＭＯＳトランジスタ１４の直列
回路が接続されており、ＰＭＯＳトランジスタ１３のゲ
ートは、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎの各ゲー
トにそれぞれ接続されている。また、ＮＭＯＳトランジ
スタ１４のゲートは、ＮＭＯＳトランジスタ１４のドレ
インに接続されると共にＮＭＯＳトランジスタＱＮ１〜
ＱＮｎの各ゲートにそれぞれ接続され、ＮＭＯＳトラン
ジスタ１４及びＱＮ１〜ＱＮｎは、カレントミラー回路
を形成している。

【００２３】次に、ＶＣＣ端子とＰＭＯＳトランジスタ
１３のゲートとの間には、ＰＭＯＳトランジスタ１６〜
１９がそれぞれ並列に接続されており、ＰＭＯＳトラン
ジスタ１３のゲートと接地との間にはＶ−Ｉ変換器１５
が接続されている。一方、ＶＣＣ端子とＰＭＯＳトラン
ジスタ１６のドレインとの間には、トランスミッション
ゲート２１と２２が直列に接続され、ＶＣＣ端子とＰＭ
ＯＳトランジスタ１７のドレインとの間には、トランス
ミッションゲート２３と２４が直列に接続されている。
同様に、ＶＣＣ端子とＰＭＯＳトランジスタ１８のドレ
インとの間には、トランスミッションゲート２５と２６
が直列に接続され、ＶＣＣ端子とＰＭＯＳトランジスタ
１９のドレインとの間には、トランスミッションゲート
２７と２８が直列に接続されている。

【００２４】トランスミッションゲート２１と２２との
接続部は、ＰＭＯＳトランジスタ１６のゲートに、トラ
ンスミッションゲート２３と２４との接続部は、ＰＭＯ
Ｓトランジスタ１７のゲートに、トランスミッションゲ
ート２５と２６との接続部は、ＰＭＯＳトランジスタ１
８のゲートに、トランスミッションゲート２７と２８と
の接続部は、ＰＭＯＳトランジスタ１９のゲートにそれ
ぞれ接続されている。また、トランスミッションゲート
２１〜２８のそれぞれの制御信号入力端は、制御回路２
９に接続されている。

【００２５】トランスミッションゲート２１の反転入力
端とトランスミッションゲート２２の非反転入力端には
制御信号Ｓａが、トランスミッションゲート２３の反転
入力端とトランスミッションゲート２４の非反転入力端
には制御信号Ｓｂが、トランスミッションゲート２５の
反転入力端とトランスミッションゲート２６の非反転入
力端には制御信号Ｓｃが、トランスミッションゲート２
７の反転入力端とトランスミッションゲート２８の非反
転入力端には制御信号Ｓｄが、それぞれ制御回路２９か
ら入力される。

【００２６】また、トランスミッションゲート２１の非
反転入力端とトランスミッションゲート２２の反転入力
端には制御信号Ｓａの反転信号／Ｓａが、トランスミッ
ションゲート２３の非反転入力端とトランスミッション
ゲート２４の反転入力端には制御信号Ｓｂの反転信号／
Ｓｂが、トランスミッションゲート２５の非反転入力端
とトランスミッションゲート２６の反転入力端には制御
信号Ｓｃの反転信号／Ｓｃが、トランスミッションゲー
ト２７の非反転入力端とトランスミッションゲート２８
の反転入力端には制御信号Ｓｄの反転信号／Ｓｄが、そ
れぞれ制御回路２９から入力される。これらのことか
ら、トランスミッションゲート２１，２３，２５，２７
は、対応するトランスミッションゲート２２，２４，２
６，２８の動作と相反する動作を行う。

【００２７】このように、制御回路２９からの制御信号
Ｓａ〜Ｓｄ及び／Ｓａ〜／Ｓｄによって、ＰＭＯＳトラ
ンジスタＱＰ１〜ＱＰｎ、１３及び１６〜１９は、カレ
ントミラー回路を形成する。

【００２８】次に、図３は、制御回路２９の回路例を示
した図であり、図３を用いて制御回路２９の構成につい
て説明する。図３において、制御回路２９は、所定の定
電圧Ｖｒを生成して出力する定電圧発生回路４１及び該
定電圧発生回路４１から出力された定電圧Ｖｒを複数の
基準電圧、例えば４つの基準電圧Ｖａ〜Ｖｄに分圧して
出力する抵抗４２〜４６からなる基準電圧発生部３１
と、ＶＣＣ端子と接地との間に直列に接続された抵抗４
７及び４８からなり電源電圧ＶＣＣを分圧して出力する
分圧部３２とを備えている。

【００２９】更に、制御回路２９は、基準電圧発生部３
１から出力された各基準電圧Ｖａ〜Ｖｄと分圧部３２か
ら出力された電圧Ｖｉとの比較を行う比較器ＣＰ１〜Ｃ
Ｐ４で構成された比較部３３と、該比較部３３の比較結
果に応じてトランスミッションゲート２１〜２８への制
御信号を生成して出力する制御部３４とを備えている。
また、制御部３４は、一方の入力端が反転入力端である
ＡＮＤ回路５１〜５４と、ＡＮＤ回路５１〜５４の出力
端に対応して接続されているインバータ回路５５〜５８
とで構成されている。

【００３０】基準電圧発生部３１において、定電圧発生
回路４１の出力端と接地との間に抵抗４２〜４６が直列
に接続されている。また、比較部３３において、比較器
ＣＰ１の一方の入力端は、基準電圧発生部３１の抵抗４
５と４６との接続部に接続されて基準電圧Ｖａが入力さ
れ、比較器ＣＰ２の一方の入力端は、基準電圧発生部３
１の抵抗４４と４５との接続部に接続されて基準電圧Ｖ
ｂが入力されている。

【００３１】同様に、比較器ＣＰ３の一方の入力端は、
基準電圧発生部３１の抵抗４３と４４との接続部に接続
されて基準電圧Ｖｃが入力され、比較器ＣＰ４の一方の
入力端は、基準電圧発生部３１の抵抗４２と４３との接
続部に接続されて基準電圧Ｖｄが入力されている。ま
た、比較器ＣＰ１〜ＣＰ４の各他方の入力端は、分圧部
３２の抵抗４７と４８との接続部に接続され、電源電圧
ＶＣＣを分圧して得られた電圧Ｖｉがそれぞれ入力され
ている。該電圧Ｖｉは、電源電圧ＶＣＣに応じて変化す
るため、電源電圧検出用として使用する。

【００３２】次に、比較器ＣＰ１〜ＣＰ４の各出力端
は、対応するＡＮＤ回路５１〜５４の非反転入力端にそ
れぞれ接続される。更に、比較器ＣＰ２の出力端はＡＮ
Ｄ回路５１の反転入力端に、比較器ＣＰ３の出力端はＡ
ＮＤ回路５２の反転入力端に、比較器ＣＰ４の出力端は
ＡＮＤ回路５３の反転入力端にそれぞれ接続され、ＡＮ
Ｄ回路５４の反転入力端は接地されている。また、ＡＮ
Ｄ回路５１〜５４の出力端は、対応するインバータ回路
５５〜５８の入力端に接続され、ＡＮＤ回路５１〜５４
からは、対応する制御信号Ｓａ〜Ｓｄが出力され、イン
バータ回路５５〜５８からは、対応する制御信号／Ｓａ
〜／Ｓｄが出力される。

【００３３】このような構成において、比較器ＣＰ１〜
ＣＰ４は、電圧Ｖｉが対応する基準電圧Ｖａ〜Ｖｄより
も大きい場合は、Ｈｉｇｈレベルの信号を出力し、電圧
Ｖｉが対応する基準電圧Ｖａ〜Ｖｄよりも小さい場合
は、Ｌｏｗレベルの信号を出力する。ここで、例えば、
電圧ＶｉがＶｂ＜Ｖｉ＜Ｖｃの関係にあるとすると、比
較器ＣＰ１及びＣＰ２の出力はそれぞれＨｉｇｈレベル
となると共に、比較器ＣＰ３及びＣＰ４の出力はそれぞ
れＬｏｗレベルとなる。このため、制御信号Ｓａ，Ｓ
ｃ，ＳｄはそれぞれＬｏｗレベルになると共に、制御信
号ＳｂのみＨｉｇｈレベルとなる。

【００３４】このような制御信号Ｓａ〜Ｓｄを受けて、
カレントミラー回路の起動用トランジスタ（以下、マス
タートランジスタと呼ぶ）をなすＰＭＯＳトランジスタ
１６〜１９の内、ＰＭＯＳトランジスタ１７のみがオン
して活性化し、ＰＭＯＳトランジスタ１６，１８，１９
はオフして遮断状態となる。ここで、ＰＭＯＳトランジ
スタ１６〜１９のゲート幅のサイズをＷ１６〜Ｗ１９と
すると、Ｗ１６＞Ｗ１７＞Ｗ１８＞Ｗ１９となるように
しておく。

【００３５】電圧Ｖｉが、電源電圧ＶＣＣの増加によっ
て、Ｖｂ＜Ｖｉ＜Ｖｃの状態からＶｃ＜Ｖｉ＜Ｖｄにな
ると、比較器ＣＰ１〜ＣＰ３の出力端はそれぞれＨｉｇ
ｈレベルとなり、比較器ＣＰ４の出力端のみＬｏｗレベ
ルとなる。これに伴って、制御信号Ｓａ，Ｓｂ，Ｓｄが
それぞれＬｏｗレベルとなり、制御信号ＳｃのみＨｉｇ
ｈレベルとなる。このため、カレントミラー回路のマス
タートランジスタをなすＰＭＯＳトランジスタ１８がオ
ンして活性化し、ＰＭＯＳトランジスタ１６、１７及び
１９はオフして遮断状態となる。

【００３６】一方、出力振幅レベルが電源電圧幅をもっ
たＶＣＯ７の発振周波数は、遅延回路をなすインバータ
ＩＮＶ１〜ＩＮＶｎに供給される電流量Ｉに比例し、リ
ングオシレータ１１の段数であるインバータ回路の段数
ｎ、各インバータ回路ＩＮＶ１〜ＩＮＶｎの負荷容量
Ｃ、各インバータ回路ＩＮＶ１〜ＩＮＶｎの出力振幅、
すなわちＶＣＯ７の出力振幅（図１では電源電圧ＶＣＣ
となる）Ｖに反比例するため、電源電圧ＶＣＣが増加す
れば出力振幅Ｖが増加することでＶＣＯ７の発振周波数
は減少する。

【００３７】このように、ＶＣＯ７は、電源電圧ＶＣＣ
の増加に伴ってカレントミラー回路のマスタートランジ
スタを例えばＰＭＯＳトランジスタ１７からＰＭＯＳト
ランジスタ１８に切り替えると、ゲート幅がＷ１７＞Ｗ
１８の関係にあることから、リングオシレータ１１に供
給される電流は増加する。このため、ＶＣＯ７の出力周
波数が増加し、電源電圧ＶＣＣの増加に伴うＶＣＯ７の
発振周波数の減少を抑制することが可能となる。

【００３８】これに対して、電圧Ｖｉが、電源電圧ＶＣ
Ｃの低下によって、Ｖｂ＜Ｖｉ＜Ｖｃの状態からＶａ＜
Ｖｉ＜Ｖｂになると、比較器ＣＰ１の出力端のみＨｉｇ
ｈレベルとなり、比較器ＣＰ２〜ＣＰ４の出力端はそれ
ぞれＬｏｗレベルとなる。これに伴って、制御信号Ｓａ
のみがＨｉｇｈレベルとなり、制御信号Ｓｂ〜Ｓｄがそ
れぞれＬｏｗレベルとなる。このため、カレントミラー
回路のマスタートランジスタをなすＰＭＯＳトランジス
タ１６がオンして活性化し、ＰＭＯＳトランジスタ１７
〜１９はオフして遮断状態となる。

【００３９】上述したように、ＶＣＯ７の発振周波数
は、インバータＩＮＶ１〜ＩＮＶｎに供給される電流量
Ｉに比例し、インバータ回路の段数ｎ、各インバータ回
路ＩＮＶ１〜ＩＮＶｎの負荷容量Ｃ、各インバータ回路
ＩＮＶ１〜ＩＮＶｎの出力振幅Ｖに反比例するため、電
源電圧ＶＣＣが低下すれば出力振幅Ｖが低下することで
ＶＣＯ７の発振周波数は増加する。

【００４０】このように、ＶＣＯ７は、電源電圧ＶＣＣ
の低下に伴ってカレントミラー回路のマスタートランジ
スタを例えばＰＭＯＳトランジスタ１７からＰＭＯＳト
ランジスタ１６に切り替えると、ゲート幅がＷ１６＞Ｗ
１７の関係にあることから、リングオシレータ１１に供
給される電流は減少する。このため、ＶＣＯ７の出力周
波数が低下し、電源電圧ＶＣＣの低下に伴うＶＣＯ７の
発振周波数の増加を抑制することが可能となる。

【００４１】なお、上記説明では、リングオシレータの
遅延回路としてＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタが直列に接続された構成のインバータ回路を使用
した場合を例にして説明したが、ノイズの影響を受けに
くくするために図４で示すような、出力振幅レベルが電
源電圧幅を持った差動アンプ型インバータ回路をリング
オシレータの遅延回路に使用してもよい。図４の差動ア
ンプ型インバータ回路をリングオシレータ１１に使用し
た場合、図２のＶＣＯ７は図５のようになる。

【００４２】また、電源電圧の変動量の割合とリングオ
シレータ１１の各インバータ回路ＩＮＶ１〜ＩＮＶｎに
対する電源電流の補正の割合は、設定する基準電圧値及
びカレントミラー回路のマスタートランジスタをなすＰ
ＭＯＳトランジスタ１６〜１９のゲートサイズでそれぞ
れ決まるため、両者の割合が同一になるように設定する
ことで電源電圧変動に対するＶＣＯの発振周波数の変動
が最小限になるように抑制することができる。

【００４３】上記のように、本第１の実施の形態におけ
るＰＬＬ回路では、出力信号の周波数補正として、ロー
パスフィルタ６からＶＣＯ７のＶ−Ｉ変換器１５に入力
される通常の制御電圧Ｖｃｎｔによる補正を行うと共
に、電源電圧ＶＣＣの変動に応じてゲートサイズの異な
るＰＭＯＳトランジスタ１６〜１９の動作制御を行い、
リングオシレータ１１の各インバータ回路ＩＮＶ１〜Ｉ
ＮＶｎへの電源電流を変えることによって発振周波数の
補正を行うようにした。このことから、入力信号を分周
して得られる位相比較信号周波数のリプルを除去できる
ようなローパスフィルタの定数を保ちながら、ＰＬＬの
自然角周波数付近のようなＰＬＬのジッタを特に増大さ
せる低い周波数の電源電圧変動を含む電源電圧変動に対
して、追従性がよく発振周波数変動の抑制を行うことが
できる。

【００４４】更に、電圧Ｖｉを発生させる分圧部３２の
抵抗４７，４８、及び基準電圧Ｖａ〜Ｖｄを発生させる
基準電圧発生部３１の抵抗４２〜４６においては、構成
される各抵抗間の比精度を必要とし、各抵抗の絶対精度
は必要としないことから、プロセスの依存性を少なくす
ることができる。

【００４５】第２の実施の形態．上記第１の実施の形態
では、電源電圧の変動に対する発振周波数の補正時に、
ＰＭＯＳトランジスタ１６〜１９のいずれか１つを排他
的にオンさせる、すなわち１つのＰＭＯＳトランジスタ
がオフして他の１つのＰＭＯＳトランジスタがオンする
といった２つのＰＭＯＳトランジスタがスイッチングす
る構成にしていたことから、複数のトランジスタがスイ
ッチングすることによってノイズが発生するという問題
が考えられる。そこで、ＰＭＯＳトランジスタ１６〜１
９のいずれか１つのスイッチングによって、電源電圧の
変動に対する発振周波数の補正を行うようにしてもよ
く、このようにしたものを本発明の第２の実施の形態と
する。

【００４６】本第２の実施の形態におけるＰＬＬ回路の
構成例を示した概略のブロック図は、図１のＶＣＯ７を
ＶＣＯ７ａにし、図１のＰＬＬ回路１をＰＬＬ回路１ａ
にする以外は図１と同じであるので省略する。図６は、
本発明の第２の実施の形態におけるＰＬＬ回路のＶＣＯ
の例を示した回路図である。なお、図６では、図２と同
じものは同じ符号で示し、ここではその説明を省略する
と共に図２との相違点のみ説明する。図６における図２
との相違点は、図２の制御回路２９から各トランスミッ
ションゲート２１〜２８に対して出力する各制御信号を
変えたことにあり、これに伴って、図２の発振周波数制
御部１２を発振周波数制御部１２ａにし、図２の制御回
路２９を制御回路２９ａにし、図２のＶＣＯ７をＶＣＯ
７ａにしたことにある。

【００４７】図６において、ＶＣＯ７ａは、リングオシ
レータ１１と、該リングオシレータ１１の各インバータ
回路ＩＮＶ１〜ＩＮＶｎへの電源電流を制御して、リン
グオシレータ１１の発振周波数を制御する発振周波数制
御部１２ａとで構成されている。発振周波数制御部１２
ａは、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ，１３，１
６〜１９と、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ，１
４と、Ｖ−Ｉ変換器１５と、トランスミッションゲート
２１〜２８と、電源電圧ＶＣＣを検出し該検出した電源
電圧値に応じてトランスミッションゲート２１〜２８の
動作制御を行う制御回路２９ａとを備えている。

【００４８】トランスミッションゲート２１の非反転入
力端とトランスミッションゲート２２の反転入力端には
制御信号Ｓｅが、トランスミッションゲート２３の非反
転入力端とトランスミッションゲート２４の反転入力端
には制御信号Ｓｆが、トランスミッションゲート２５の
非反転入力端とトランスミッションゲート２６の反転入
力端には制御信号Ｓｇが、トランスミッションゲート２
７の非反転入力端とトランスミッションゲート２８の反
転入力端には制御信号Ｓｈが、それぞれ制御回路２９ａ
から入力される。

【００４９】また、トランスミッションゲート２１の反
転入力端とトランスミッションゲート２２の非反転入力
端には制御信号Ｓｅの反転信号／Ｓｅが、トランスミッ
ションゲート２３の反転入力端とトランスミッションゲ
ート２４の非反転入力端には制御信号Ｓｆの反転信号／
Ｓｆが、トランスミッションゲート２５の反転入力端と
トランスミッションゲート２６の非反転入力端には制御
信号Ｓｇの反転信号／Ｓｇが、トランスミッションゲー
ト２７の反転入力端とトランスミッションゲート２８の
非反転入力端には制御信号Ｓｈの反転信号／Ｓｈが、そ
れぞれ制御回路２９ａから入力される。これらのことか
ら、トランスミッションゲート２１，２３，２５，２７
は、対応するトランスミッションゲート２２，２４，２
６，２８の動作と相反する動作を行う。

【００５０】このように、制御回路２９ａからの制御信
号Ｓｅ〜Ｓｈ及び／Ｓｅ〜／Ｓｈによって、ＰＭＯＳト
ランジスタＱＰ１〜ＱＰｎ、１３及び１６〜１９は、カ
レントミラー回路を形成する。

【００５１】次に、図７は、制御回路２９ａの回路例を
示した図であり、図７を用いて制御回路２９ａの構成に
ついて説明する。なお、図７では、図３と同じものは同
じ符号で示し、ここではその説明を省略すると共に図３
との相違点のみ説明する。図７における図３との相違点
は、ＯＲ回路５１〜５４を削除したことと比較器ＣＰ１
〜ＣＰ４に入力される基準電圧を変えたことにあり、こ
れに伴って、図３の基準電圧発生部３１を基準電圧発生
部３１ａに、図３の制御部３４を制御部３４ａにした。

【００５２】図７において、制御回路２９ａは、基準電
圧発生部３１ａと、分圧部３２と、比較部３３と、該比
較部３３の比較結果に応じてトランスミッションゲート
２１〜２８への制御信号を生成して出力する制御部３４
ａとを備えている。基準電圧発生部３１ａは、定電圧発
生回路４１と、該定電圧発生回路４１から出力された定
電圧Ｖｒを複数の基準電圧、例えば４つの基準電圧Ｖｅ
〜Ｖｈに分圧して出力する抵抗４２ａ〜４６ａとからな
る。

【００５３】基準電圧発生部３１ａにおいて、定電圧発
生回路４１の出力端と接地との間に抵抗４２ａ〜４６ａ
が直列に接続されている。比較部３３において、比較器
ＣＰ１の一方の入力端は、基準電圧発生部３１ａの抵抗
４２ａと４３ａとの接続部に接続されて基準電圧Ｖｅが
入力され、比較器ＣＰ２の一方の入力端は、基準電圧発
生部３１ａの抵抗４３ａと４４ａとの接続部に接続され
て基準電圧Ｖｆが入力されている。

【００５４】同様に、比較器ＣＰ３の一方の入力端は、
基準電圧発生部３１ａの抵抗４４ａと４５ａとの接続部
に接続されて基準電圧Ｖｇが入力され、比較器ＣＰ４の
一方の入力端は、基準電圧発生部３１ａの抵抗４５ａと
４６ａとの接続部に接続されて基準電圧Ｖｈが入力され
ている。また、比較器ＣＰ１〜ＣＰ４の各他方の入力端
は、分圧部３２からの電圧Ｖｉがそれぞれ入力されてい
る。一方、制御部３４ａは、インバータ回路５５〜５８
で構成され、比較器ＣＰ１〜ＣＰ４の各出力端が対応す
るインバータ回路５５〜５８の入力端に接続されてい
る。制御部３４ａは、比較器ＣＰ１〜ＣＰ４の各出力信
号を対応する制御信号Ｓｅ〜Ｓｈとして出力すると共
に、インバータ回路５５〜５８から対応する制御信号／
Ｓｅ〜／Ｓｈを出力する。

【００５５】このような構成において、比較器ＣＰ１〜
ＣＰ４は、電圧Ｖｉが対応する基準電圧Ｖｅ〜Ｖｈより
も大きい場合は、Ｈｉｇｈレベルの信号を出力し、電圧
Ｖｉが対応する基準電圧Ｖｅ〜Ｖｈよりも小さい場合
は、Ｌｏｗレベルの信号を出力する。ここで、例えば、
電圧ＶｉがＶｇ＜Ｖｉ＜Ｖｆの関係にあるとすると、比
較器ＣＰ１及びＣＰ２の出力はそれぞれＬｏｗレベルと
なると共に、比較器ＣＰ３及びＣＰ４の出力はそれぞれ
Ｈｉｇｈレベルとなる。このため、制御信号Ｓｅ及びＳ
ｆはそれぞれＬｏｗレベルになると共に、制御信号Ｓｇ
及びＳｈはＨｉｇｈレベルとなる。

【００５６】このような制御信号Ｓｅ〜Ｓｈを受けて、
マスタートランジスタをなすＰＭＯＳトランジスタ１６
〜１９の内、ＰＭＯＳトランジスタ１６及び１７がオン
して活性化し、ＰＭＯＳトランジスタ１８及び１９はオ
フして遮断状態となる。

【００５７】次に、電圧Ｖｉが、電源電圧ＶＣＣの増加
によって、Ｖｇ＜Ｖｉ＜Ｖｆの状態からＶｆ＜Ｖｉ＜Ｖ
ｅになると、比較器ＣＰ２〜ＣＰ４の出力端はそれぞれ
Ｈｉｇｈレベルとなり、比較器ＣＰ１の出力端のみＬｏ
ｗレベルとなる。これに伴って、制御信号Ｓｆ〜Ｓｈが
それぞれＨｉｇｈレベルとなり、制御信号ＳｅのみＬｏ
ｗレベルとなる。このため、カレントミラー回路のマス
タートランジスタをなすＰＭＯＳトランジスタ１６がオ
ンして活性化し、ＰＭＯＳトランジスタ１７〜１９はオ
フして遮断状態となる。

【００５８】一方、出力振幅レベルが電源電圧幅をもっ
たＶＣＯ７ａの発振周波数は、遅延回路をなすインバー
タＩＮＶ１〜ＩＮＶｎに供給される電流量Ｉに比例し、
リングオシレータ１１の段数であるインバータ回路の段
数ｎ、各インバータ回路ＩＮＶ１〜ＩＮＶｎの負荷容量
Ｃ、各インバータ回路ＩＮＶ１〜ＩＮＶｎの出力振幅、
すなわちＶＣＯ７ａの出力振幅（図１では電源電圧ＶＣ
Ｃとなる）Ｖに反比例するため、電源電圧ＶＣＣが増加
すれば出力振幅Ｖが増加することでＶＣＯ７ａの発振周
波数は減少する。

【００５９】このように、ＶＣＯ７ａは、電源電圧ＶＣ
Ｃの増加に伴ってカレントミラー回路のマスタートラン
ジスタとして動作するトランジスタを、例えばＰＭＯＳ
トランジスタ１６及び１７からＰＭＯＳトランジスタ１
６のみにすると、リングオシレータ１１に供給される電
流は増加する。このため、ＶＣＯ７ａの出力周波数が増
加し、電源電圧ＶＣＣの増加に伴うＶＣＯ７ａの発振周
波数の減少を抑制することが可能となる。

【００６０】これに対して、電圧Ｖｉが、電源電圧ＶＣ
Ｃの低下によって、Ｖｇ＜Ｖｉ＜Ｖｆの状態からＶｈ＜
Ｖｉ＜Ｖｇになると、比較器ＣＰ４の出力端のみＨｉｇ
ｈレベルとなり、比較器ＣＰ１〜ＣＰ３の出力端はそれ
ぞれＬｏｗレベルとなる。これに伴って、制御信号Ｓｈ
のみがＨｉｇｈレベルとなり、制御信号Ｓｅ〜Ｓｇがそ
れぞれＬｏｗレベルとなる。このため、カレントミラー
回路のマスタートランジスタとしてＰＭＯＳトランジス
タ１６〜１８がそれぞれオンして活性化し、ＰＭＯＳト
ランジスタ１９はオフして遮断状態となる。

【００６１】上述したように、ＶＣＯ７ａにおいても、
発振周波数は、インバータＩＮＶ１〜ＩＮＶｎに供給さ
れる電流量Ｉに比例し、インバータ回路の段数ｎ、各イ
ンバータ回路ＩＮＶ１〜ＩＮＶｎの負荷容量Ｃ、各イン
バータ回路ＩＮＶ１〜ＩＮＶｎの出力振幅Ｖに反比例す
るため、電源電圧ＶＣＣが低下すれば出力振幅Ｖが低下
することでＶＣＯ７ａの発振周波数は増加する。

【００６２】このように、ＶＣＯ７ａは、電源電圧ＶＣ
Ｃの低下に伴ってカレントミラー回路のマスタートラン
ジスタとして動作するトランジスタを、例えばＰＭＯＳ
トランジスタ１６及び１７から更にＰＭＯＳトランジス
タ１８を加えることにより、リングオシレータ１１に供
給される電流は減少する。このため、ＶＣＯ７ａの出力
周波数が低下し、電源電圧ＶＣＣの低下に伴うＶＣＯ７
ａの発振周波数の増加を抑制することが可能となる。

【００６３】上記の説明から分かるように、本第２の実
施の形態におけるＰＬＬ回路は、ＶＣＯ７ａにおいて、
電源電圧ＶＣＣの増加に対して、ＰＭＯＳトランジスタ
１６〜１９の内、活性化させるトランジスタ数を減少さ
せると共に、電源電圧ＶＣＣの減少に対して、ＰＭＯＳ
トランジスタ１６〜１９の内、活性化させるトランジス
タ数を増加させるようにした。このことから、上記第１
の実施の形態１と同様の効果を得ることができると共
に、電源電圧ＶＣＣの変動に対するＰＭＯＳトランジス
タ１６〜１９のスイッチング動作を減少させることがで
き、ＰＭＯＳトランジスタ１６〜１９のスイッチングで
発生するノイズを低下させることができる。

【００６４】なお、上記第２の実施の形態では、マスタ
ートランジスタにＰＭＯＳトランジスタ１６〜１９を使
用した場合を例にして説明したが、これは一例であり、
マスタートランジスタとして使用するＰＭＯＳトランジ
スタ１６〜１９の各ゲート幅を、必ずしもＷ１６＞Ｗ１
７＞Ｗ１８＞Ｗ１９にする必要はない。

【００６５】第３の実施の形態．上記第１及び第２の実
施の形態では、ある特定の発振周波数範囲で動作するＰ
ＬＬ回路のみに使用が限定され、発振周波数範囲の設定
変更はできず、ＰＬＬ回路に必要とされる周波数範囲が
広範囲になった場合、ＶＣＯに入力される制御電圧Ｖｃ
ｎｔの変化量に対するＶＣＯの出力周波数の変化量であ
る、ＶＣＯの利得を大きくする必要がある。しかし、Ｖ
ＣＯの利得を大きくした場合、ＶＣＯの利得の小さいＰ
ＬＬ回路と比較して、制御電圧Ｖｃｎｔがノイズ等の影
響で変動するとＶＣＯの出力周波数の変動量は大きくな
り、ＰＬＬ回路のジッタ量が増大するということが考え
られる。そこで、カレントミラー回路のマスタートラン
ジスタとして動作するトランジスタ群を発振周波数範囲
に応じて複数設けるようにしてもよく、このようにした
ものを本発明の第３の実施の形態とする。

【００６６】本第３の実施の形態におけるＰＬＬ回路の
構成例を示した概略のブロック図は、図１のＶＣＯ７を
ＶＣＯ７ｂにし、図１のＰＬＬ回路１をＰＬＬ回路１ｂ
にする以外は図１と同じであるので省略する。図８は、
本発明の第３の実施の形態におけるＰＬＬ回路のＶＣＯ
の例を示した回路図である。なお、図８では、図６と同
じものは同じ符号で示し、ここではその説明を省略する
と共に図６との相違点のみ説明する。

【００６７】図８における図６との相違点は、カレント
ミラー回路のマスタートランジスタとして動作するトラ
ンジスタ群を発振周波数範囲に応じて複数設けるように
したことにある。すなわち、対応するマスタートランジ
スタ群を有する第１マスタートランジスタ部６１及び第
２マスタートランジスタ部６２を備えると共に制御回路
２９ａが電源電圧ＶＣＣの変動に応じて該第１マスター
トランジスタ部６１及び第２マスタートランジスタ部６
２の動作制御を行うようにし、これらに伴って、図６の
ＶＣＯ７ａをＶＣＯ７ｂにした。

【００６８】図８において、ＶＣＯ７ｂは、リングオシ
レータ１１と、該リングオシレータ１１の各インバータ
回路ＩＮＶ１〜ＩＮＶｎへの電源電流を制御して、リン
グオシレータ１１の発振周波数を制御する発振周波数制
御部１２ｂとで構成されている。更に、発振周波数制御
部１２ｂは、ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ，１
３と、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ，１４と、
Ｖ−Ｉ変換器１５と、第１マスタートランジスタ部６１
と、第２マスタートランジスタ部６２と、該第１マスタ
ートランジスタ部６１及び第２マスタートランジスタ部
６２の動作制御を行う制御回路２９ａとを備えている。

【００６９】ＰＭＯＳトランジスタ１３のゲートとＶ−
Ｉ変換器１５との接続部には、第１マスタートランジス
タ部６１の出力端Ｇ１及び第２マスタートランジスタ部
６２の出力端Ｇ２がそれぞれ接続されており、更に第１
マスタートランジスタ部６１及び第２マスタートランジ
スタ部６２は、制御回路２９ａからの制御信号Ｓｅ〜Ｓ
ｈ，／Ｓｅ〜／Ｓｈがそれぞれ入力されている。また、
第１マスタートランジスタ部６１には、外部からの動作
制御信号ＳＥＬ１が、第２マスタートランジスタ部６２
には、外部からの動作制御信号ＳＥＬ２がそれぞれ入力
される。第１マスタートランジスタ部６１は、所定の動
作制御信号ＳＥＬ１が入力されると動作し、第２マスタ
ートランジスタ部６２は、所定の動作制御信号ＳＥＬ２
が入力されると動作する。

【００７０】図９は、第１マスタートランジスタ部６１
の内部構成例を示した回路図であり、図９を用いて第１
マスタートランジスタ部６１の内部構成について説明す
る。図９において、第１マスタートランジスタ部６１
は、マスタートランジスタをなすＰＭＯＳトランジスタ
Ｍ１ａ〜Ｍ１ｄと、トランスミッションゲート７１ａ〜
７４ａ，７１ｂ〜７４ｂ，７１ｃ〜７４ｃ，７１ｄ〜７
４ｄと、インバータ回路７５とで構成されている。

【００７１】ＶＣＣ端子と第１マスタートランジスタ部
６１の出力端Ｇ１との間には、ＰＭＯＳトランジスタＭ
１ａ〜Ｍ１ｄがそれぞれ並列に接続されている。また、
ＶＣＣ端子と出力端Ｇ１との間には、トランスミッショ
ンゲート７１ａと７２ａ、トランスミッションゲート７
１ｂと７２ｂ、トランスミッションゲート７１ｃと７２
ｃ、トランスミッションゲート７１ｄと７２ｄの各直列
回路がそれぞれ接続されている。

【００７２】更に、ＶＣＣ端子とトランスミッションゲ
ート７１ａ及び７２ａの接続部との間にはトランスミッ
ションゲート７３ａと７４ａが、ＶＣＣ端子とトランス
ミッションゲート７１ｂ及び７２ｂの接続部との間には
トランスミッションゲート７３ｂと７４ｂがそれぞれ直
列に接続されている。同様に、ＶＣＣ端子とトランスミ
ッションゲート７１ｃ及び７２ｃの接続部との間にはト
ランスミッションゲート７３ｃと７４ｃが、ＶＣＣ端子
とトランスミッションゲート７１ｄ及び７２ｄの接続部
との間にはトランスミッションゲート７３ｄと７４ｄが
それぞれ直列に接続されている。

【００７３】また、トランスミッションゲート７３ａと
７４ａとの接続部はＰＭＯＳトランジスタＭ１ａのゲー
トに、トランスミッションゲート７３ｂと７４ｂとの接
続部はＰＭＯＳトランジスタＭ１ｂのゲートにそれぞれ
接続されている。同様に、トランスミッションゲート７
３ｃと７４ｃとの接続部はＰＭＯＳトランジスタＭ１ｃ
のゲートに、トランスミッションゲート７３ｄと７４ｄ
との接続部はＰＭＯＳトランジスタＭ１ｄのゲートにそ
れぞれ接続されている。

【００７４】また、トランスミッションゲート７１ａ〜
７１ｄの各非反転入力端及びトランスミッションゲート
７２ａ〜７２ｄの各反転入力端には、制御回路２９ａか
らの制御信号Ｓｅ〜Ｓｈがそれぞれ対応して入力され、
トランスミッションゲート７１ａ〜７１ｄの各反転入力
端及びトランスミッションゲート７２ａ〜７２ｄの各非
反転入力端には、制御回路２９ａからの制御信号／Ｓｅ
〜／Ｓｈがそれぞれ対応して入力されている。一方、ト
ランスミッションゲート７３ａ〜７３ｄの各反転入力端
及びトランスミッションゲート７４ａ〜７４ｄの各非反
転入力端には、制御信号ＳＥＬ１がそれぞれ入力され、
トランスミッションゲート７３ａ〜７３ｄの各非反転入
力端及びトランスミッションゲート７４ａ〜７４ｄの各
反転入力端には、インバータ回路７５によって制御信号
ＳＥＬ１の反転信号がそれぞれ入力されている。

【００７５】これらのことから、トランスミッションゲ
ート７１ａ〜７１ｄは、対応するトランスミッションゲ
ート７２ａ〜７２ｄの動作と相反する動作を行うと共
に、トランスミッションゲート７３ａ〜７３ｄは、対応
するトランスミッションゲート７４ａ〜７４ｄの動作と
相反する動作を行う。このように、制御信号ＳＥＬ１が
ハイ(Ｈｉｇｈ)レベルのときは、制御回路２９ａからの
制御信号Ｓｅ〜Ｓｈ及び／Ｓｅ〜／Ｓｈに応じて、ＰＭ
ＯＳトランジスタＱＰ１〜ＱＰｎ、１３及びＭ１ａ〜Ｍ
１ｄは、カレントミラー回路を形成する。これに対し
て、制御信号ＳＥＬ１がロー(Ｌｏｗ)レベルのときは、
制御回路２９ａからの制御信号Ｓｅ〜Ｓｈ及び／Ｓｅ〜
／Ｓｈに関係なく、ＰＭＯＳトランジスタＭ１ａ〜Ｍ１
ｄはオフして遮断状態となり、マスタートランジスタと
しての動作を停止する。

【００７６】次に、図１０は、第２マスタートランジス
タ部６２の内部構成例を示した回路図である。なお、図
１０において、図９のＰＭＯＳトランジスタＭ１ａ〜Ｍ
１ｄをマスタートランジスタをなすＰＭＯＳトランジス
タＭ２ａ〜Ｍ２ｄに、図９のトランスミッションゲート
７１ａ〜７４ａ，７１ｂ〜７４ｂ，７１ｃ〜７４ｃ，７
１ｄ〜７４ｄを、トランスミッションゲート８１ａ〜８
４ａ，８１ｂ〜８４ｂ，８１ｃ〜８４ｃ，８１ｄ〜８４
ｄに、図９のインバータ回路７５をインバータ回路８５
にそれぞれ符号を置き換えると共に、図９の制御信号Ｓ
ＥＬ１を制御信号ＳＥＬ２に符号を置き換える以外は図
９と同じであるのでその説明を省略する。

【００７７】第２マスタートランジスタ部６２において
も、第１マスタートランジスタ部６１と同様に、トラン
スミッションゲート８１ａ〜８１ｄは、対応するトラン
スミッションゲート８２ａ〜８２ｄの動作と相反する動
作を行うと共に、トランスミッションゲート８３ａ〜８
３ｄは、対応するトランスミッションゲート８４ａ〜８
４ｄの動作と相反する動作を行う。

【００７８】このように、制御信号ＳＥＬ２がハイレベ
ルのときは、制御回路２９ａからの制御信号Ｓｅ〜Ｓｈ
及び／Ｓｅ〜／Ｓｈに応じて、ＰＭＯＳトランジスタＱ
Ｐ１〜ＱＰｎ、１３及びＭ２ａ〜Ｍ２ｄは、カレントミ
ラー回路を形成する。これに対して、制御信号ＳＥＬ２
がローレベルのときは、制御回路２９ａからの制御信号
Ｓｅ〜Ｓｈ及び／Ｓｅ〜／Ｓｈに関係なく、ＰＭＯＳト
ランジスタＭ２ａ〜Ｍ２ｄはオフして遮断状態となり、
マスタートランジスタとしての動作を停止する。なお、
制御回路２９ａの構成は、図７の制御回路２９ａと同じ
であることから、その説明を省略する。

【００７９】このような構成において、制御信号ＳＥＬ
１がハイレベル、制御信号ＳＥＬ２がローレベルの場合
について説明する。制御信号ＳＥＬ１がハイレベルの
時、第１マスタートランジスタ部６１のＰＭＯＳトラン
ジスタＭ１ａ〜Ｍ１ｄの各ゲートに対応して接続されて
いる各トランスミッションゲートにおいて、トランスミ
ッションゲート７４ａ〜７４ｄがそれぞれオン状態とな
り、トランスミッションゲート７３ａ〜７３ｄがそれぞ
れオフして遮断状態となる。このとき、第１マスタート
ランジスタ部６１は、制御信号Ｓｅ〜Ｓｈ，／Ｓｅ〜／
Ｓｈによって、ＰＭＯＳトランジスタＭ１ａ〜Ｍ１ｄか
ら、活性化させるトランジスタが選択される。

【００８０】制御信号ＳＥＬ２がローレベルのとき、第
２マスタートランジスタ部６２のＰＭＯＳトランジスタ
Ｍ２ａ〜Ｍ２ｄの各ゲートに対応して接続されている各
トランスミッションゲートにおいて、トランスミッショ
ンゲート８４ａ〜８４ｄがそれぞれオフして遮断状態と
なり、トランスミッションゲート８３ａ〜８３ｄはオン
状態となる。ＰＭＯＳトランジスタＭ２ａ〜Ｍ２ｄの各
ゲートは、ＶＣＣ端子に接続されるため、ＰＭＯＳトラ
ンジスタＭ２ａ〜Ｍ２ｄはオフして遮断状態となり、第
２マスタートランジスタ部６２の出力端Ｇ２はオープン
状態となる。

【００８１】また、制御信号ＳＥＬ１がローレベル、制
御信号ＳＥＬ２がハイレベルの場合は、第１マスタート
ランジスタ部６１の出力端Ｇ１がオープン状態となり、
第２マスタートランジスタ部６２は、制御信号Ｓｅ〜Ｓ
ｈ，／Ｓｅ〜／Ｓｈによって、ＰＭＯＳトランジスタＭ
２ａ〜Ｍ２ｄから、活性化させるトランジスタが選択さ
れる。更に、制御信号ＳＥＬ１及びＳＥＬ２が共にハイ
レベルの場合は、制御信号Ｓｅ〜Ｓｈ，／Ｓｅ〜／Ｓｈ
によって、ＰＭＯＳトランジスタＭ１ａ〜Ｍ１ｄ及びＭ
２ａ〜Ｍ２ｄから、活性化させるトランジスタが選択さ
れる。

【００８２】このように、第１マスタートランジスタ部
６１及び第２マスタートランジスタ部６２の２つのマス
タートランジスタ部で構成されている場合、第１マスタ
ートランジスタ部６１及び第２マスタートランジスタ部
６２が活性化される組み合わせは、制御信号ＳＥＬ１が
ハイレベルで制御信号ＳＥＬ２がローレベルのとき、制
御信号ＳＥＬ１がローレベルで制御信号ＳＥＬ２がハイ
レベルのとき、制御信号ＳＥＬ１及びＳＥＬ２が共にハ
イレベルのときの３通りある。そこで、少なくとも、最
初にオンするＰＭＯＳトランジスタＭ１ａとＭ２ａの各
トランジスタサイズを異なるサイズにすることで、リン
グオシレータ１１に供給する電流量を３通りに変化させ
ることができる。

【００８３】ここで、制御信号ＳＥＬ１がハイレベルで
制御信号ＳＥＬ２がローレベルであり、制御信号Ｓｅ〜
Ｓｈ，／Ｓｅ〜／Ｓｈによって、ＰＭＯＳトランジスタ
Ｍ１ａ〜Ｍ１ｄが選択的に活性化されたときに、リング
オシレータ１１に供給される電流量をＩ(６１)、制御電
圧Ｖｃｎｔに対するＶＣＯ７ｂの発振周波数をＦ(６１)
とする。また、制御信号ＳＥＬ１がローレベルで制御信
号ＳＥＬ２がハイレベルであり、制御信号Ｓｅ〜Ｓｈ，
／Ｓｅ〜／Ｓｈによって、ＰＭＯＳトランジスタＭ２ａ
〜Ｍ２ｄが選択的に活性化されたときに、リングオシレ
ータ１１に供給される電流量をＩ(６２)、制御電圧Ｖｃ
ｎｔに対するＶＣＯ７ｂの発振周波数をＦ(６２)とす
る。

【００８４】更に、制御信号ＳＥＬ１及びＳＥＬ２が共
にハイレベルであり、制御信号Ｓｅ〜Ｓｈ，／Ｓｅ〜／
Ｓｈによって、ＰＭＯＳトランジスタＭ１ａ〜Ｍ１ｄ及
び対応するＰＭＯＳトランジスタＭ２ａ〜Ｍ２ｄが選択
的に活性化されたときに、リングオシレータ１１に供給
される電流量をＩ(６１＋６２)、制御電圧Ｖｃｎｔに対
するＶＣＯ７ｂの発振周波数をＦ(６１＋６２)とする。

【００８５】ここで、ＰＭＯＳトランジスタＭ１ａ〜Ｍ
１ｄのトランジスタのゲート幅をＷ１ａ〜Ｗ１ｄとし、
ＰＭＯＳトランジスタＭ２ａ〜Ｍ２ｄのトランジスタの
ゲート幅をＷ２ａ〜Ｗ２ｄとする。例えば、Ｗ１ａ＜Ｗ
２ａ、Ｗ１ｂ＜Ｗ２ｂ、Ｗ１ｃ＜Ｗ２ｃ及びＷ１ｄ＜Ｗ
２ｄとした場合、Ｗ１ａ＜Ｗ２ａ＜Ｗ１ａ＋Ｗ２ａ、Ｗ
１ｂ＜Ｗ２ｂ＜Ｗ１ｂ＋Ｗ２ｂ、Ｗ１ｃ＜Ｗ２ｃ＜Ｗ１
ｃ＋Ｗ２ｃ及びＷ１ｄ＜Ｗ２ｄ＜Ｗ１ｄ＋Ｗ２ｄとなる
ことから、リングオシレータ１１に供給される電流量
は、Ｉ(６１)＞Ｉ(６２)＞Ｉ(６１＋６２)となる。この
ことから、同一の制御電圧Ｖｃｎｔに対して、ＶＣＯ７
ｂが発振する周波数は、Ｆ(６１)＞Ｆ(６２)＞Ｆ(６１
＋６２)となり、ＶＣＯ７ｂにおいて、複数の発振周波
数範囲の設定が可能となる。

【００８６】例えば、制御回路２９ａにおいて、電圧Ｖ
ｉがＶｇ＜Ｖｉ＜Ｖｆの関係にあると、制御信号Ｓｅ及
びＳｆはそれぞれＬｏｗレベルになると共に、制御信号
Ｓｇ及びＳｈはＨｉｇｈレベルとなる。この状態で、制
御信号ＳＥＬ１がハイレベルで制御信号ＳＥＬ２がロー
レベルの場合、第１マスタートランジスタ部６１のＰＭ
ＯＳトランジスタＭ１ａ及びＭ１ｂのみがオンし、制御
信号ＳＥＬ１がローレベルで制御信号ＳＥＬ２がハイレ
ベルの場合、第２マスタートランジスタ部６２のＰＭＯ
ＳトランジスタＭ２ａ及びＭ２ｂのみがオンする。

【００８７】更に、制御信号ＳＥＬ１及びＳＥＬ２が共
にハイレベルの場合、第１マスタートランジスタ部６１
のＰＭＯＳトランジスタＭ１ａ及びＭ１ｂ、並びに第２
マスタートランジスタ部６２のＰＭＯＳトランジスタＭ
２ａ及びＭ２ｂがそれぞれオンする。すなわち、Ｉ(６
１)＞Ｉ(６２)＞Ｉ(６１＋６２)となり、Ｆ(６１)＞Ｆ
(６２)＞Ｆ(６１＋６２)となることが分かる。

【００８８】なお、上記第３の実施の形態の説明では、
２つのマスタートランジスタ部を設けた場合を例にして
説明したが、発振周波数範囲の設定を増加させたい場合
は、マスタートランジスタ部の数を増やすことで可能と
なる。また、上記第３の実施の形態の説明では、第２の
実施の形態における制御回路２９ａを使用した場合を例
にして説明したが、第１の実施の形態における制御回路
２９を使用するようにしてもよい。この場合、制御信号
Ｓｅは制御信号／Ｓａに、制御信号Ｓｆは制御信号／Ｓ
ｂに、制御信号Ｓｇは制御信号／Ｓｃに、制御信号Ｓｈ
は制御信号／Ｓｄに置き換わり、これらに伴って、制御
信号／Ｓｅ〜／Ｓｈにおいても対応する制御信号Ｓａ〜
Ｓｄに置き換わる。

【００８９】このように、本第３の実施の形態における
ＰＬＬ回路は、発振周波数範囲が異なるように、カレン
トミラー回路のマスタートランジスタとして動作するト
ランジスタ群をなすＰＭＯＳトランジスタＭ１ａ〜Ｍ１
ｄを備える第１マスタートランジスタ部６１と、カレン
トミラー回路のマスタートランジスタとして動作するト
ランジスタ群をなすＰＭＯＳトランジスタＭ２ａ〜Ｍ２
ｄを備える第２マスタートランジスタ部６２とを備え、
発振周波数範囲が異なるように、ＰＭＯＳトランジスタ
Ｍ１ａ〜Ｍ１ｄのトランジスタ群とＰＭＯＳトランジス
タＭ２ａ〜Ｍ２ｄのトランジスタ群を形成するようにし
た。

【００９０】このことから、複数の発振周波数範囲の設
定が可能で、各設定周波数範囲で動作するＶＣＯにおい
て、電源電圧の変動に対して、リングオシレータに供給
する電流量を変化させて発振周波数の変動を抑制するこ
とができ、必要とされる周波数範囲が広範囲になった場
合、複数の発振周波数範囲を持たせることによって様々
な周波数に対応させることができる。このため、発振周
波数範囲を満たすために必要なＶＣＯの利得を小さくす
ることができ、入力電圧の変化量に対する発生電流の変
化量の小さいＶ−Ｉ変換器を用いることが可能となり、
制御電圧Ｖｃｎｔがノイズ等の影響で変動した場合にお
ける、ＶＣＯの出力周波数の変動量を小さくすることが
でき、ＰＬＬ回路のジッタ量を低減させることができ
る。

【００９１】なお、本発明は、電源電圧ＶＣＣの変動に
対する出力信号の周波数補正に対して、位相比較器４の
ように比較対象となる信号を同一周波数となるように補
正する、入力信号と出力信号の周波数が同一となるＰＬ
Ｌ回路に限定するものではなく、周波数シンセサイザの
ように、少なくとも１つの基準周波数信号発生源から複
数の周波数を発生させる、入力信号と出力信号の周波数
が異なる逓倍用途のＰＬＬ回路に対しても適用すること
ができる。

【００９２】また、検知したい電源電圧変動量は、設定
する基準電圧Ｖａ〜Ｖｄ又はＶｅ〜Ｖｈの電圧値によっ
て決めることができ、上記第１〜第３の実施の形態の各
説明では４種類の基準電圧を使用した場合を例にして説
明したが、本発明はこれに限定するものではなく、出力
信号の周波数を補正するステップ数を、使用する基準電
圧値の種類の数によって決めることができる。

【００９３】更に、上記第１〜第３の実施の形態では、
比較器ＣＰ１〜ＣＰ４は、電圧比較を常時行う場合を例
にして説明したが、外部から入力されるタイミング信号
に応じて電圧比較を行うようにしてもよい。この場合、
該タイミング信号とし、図１の分周回路２に入力される
入力信号、図１の分周回路２から出力される信号、ＶＣ
Ｏから出力される信号、又は分周回路３から出力される
信号を使用するとよい。

【００９４】

【発明の効果】上記の説明から明らかなように、本発明
のＰＬＬ回路によれば、位相比較結果を示す入力電圧及
び電源電圧に応じて、リングオシレータの各インバータ
回路に対する電源電流の供給制御を行うことにより、発
振部から出力される信号の周波数制御を行うようにし
た。このことから、入力信号を分周して得られる位相比
較信号周波数のリプルを除去できるようなローパスフィ
ルタの定数を保ちながら、電源電圧の変動によるＶＣＯ
の発振周波数の変動を抑制することができる。

【００９５】具体的には、電源電圧の上昇に応じてリン
グオシレータの各インバータ回路に対する電源電流を増
加させ、電源電圧の低下に応じてリングオシレータの各
インバータ回路に対する電源電流を減少させるようにし
た。このことから、電源電圧の変動によるＶＣＯの発振
周波数の変動を確実に抑制することができる。

【００９６】また、位相比較結果を示す電圧を電流に変
換する電圧電流変換器と、該電圧電流変換器で変換され
た電流を、電源電圧に応じた電源電流に変換して発振部
の各インバータ回路に供給する電源電流供給部とを備え
るようにした。このことから、入力信号を分周して得ら
れる位相比較信号周波数のリプルを除去できるようなロ
ーパスフィルタの定数を保ちながら、ＰＬＬの自然角周
波数付近のようなＰＬＬのジッタを特に増大させる低い
周波数の電源電圧変動を含む電源電圧変動に対して、追
従性がよく発振周波数変動の抑制を行うことができる。

【００９７】具体的には、電源電圧を所定比で分圧して
得られた電圧と、複数の基準電圧とを比較し、電圧電流
変換器で変換された電流に応じた電源電流を、該比較結
果に応じて可変してリングオシレータの各インバータ回
路における電源端に供給するようにした。このことか
ら、ＰＬＬのジッタを特に増大させる低い周波数の電源
電圧変動を含む電源電圧変動に対して、追従性がよく発
振周波数変動の抑制を行うことができる。

【００９８】また、ダイオード接続される複数の起動用
トランジスタを有し、電圧電流変換器で変換された電流
に応じた電源電流を、リングオシレータの各インバータ
回路における正側電源端にそれぞれ供給する第１カレン
トミラー回路と、該各インバータ回路の正側電源端に供
給された電源電流に応じた電流をリングオシレータの各
インバータ回路の負側電源端からそれぞれ流す第２カレ
ントミラー回路を備えた。このことから、電源電圧の変
動によるＶＣＯの発振周波数の変動をより確実に抑制す
ることができる。

【００９９】更に、上記第１カレントミラー回路は、複
数の起動用トランジスタで構成された複数の起動用トラ
ンジスタ部を備え、該各起動用トランジスタ部は、外部
からの制御信号によって少なくとも１つが活性化される
ように活性化制御されると共に、活性化された起動用ト
ランジスタ部の各起動用トランジスタは、制御部によっ
て活性化制御されるようにしてもよい。このことから、
複数の発振周波数範囲の設定が可能となり、必要とされ
る発振周波数範囲が広範囲になった場合、複数の発振周
波数範囲を持たせることによって様々な周波数に対応さ
せることができるため、発振周波数範囲を満たすために
必要なＶＣＯの利得を小さくすることができ、入力電圧
の変化量に対する発生電流の変化量の小さいＶ−Ｉ変換
器を用いることができ、制御電圧Ｖｃｎｔがノイズ等の
影響で変動したときのＶＣＯの出力周波数の変動量を小
さくすることができ、ＰＬＬ回路のジッタ量を低減させ
ることができる。

【０１００】具体的には、上記各起動用トランジスタ
は、それぞれ電流供給能力が異なり、制御部は、比較部
からの比較結果に応じて、該各起動用トランジスタの１
つを排他的に活性化するようにした。このことから、電
源電圧の変動に対するＶＣＯの発振周波数の変動を容易
に抑制することができる。

【０１０１】また、上記制御部は、比較部からの比較結
果に応じて、非活性化状態の起動用トランジスタを順に
活性化させ、又は活性化状態の起動用トランジスタを順
に非活性化させるようにしてもよい。このようにするこ
とによって、電源電圧ＶＣＣの変動に対する各起動用ト
ランジスタのスイッチング動作を減少させることがで
き、起動用トランジスタのスイッチングで発生するノイ
ズを低下させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＰＬＬ回
路の構成例を示した概略のブロック図である。

【図２】図１で示したＰＬＬ回路におけるＶＣＯの例
を示した回路図である。

【図３】図２の制御回路２９の回路例を示した図であ
る。

【図４】差動アンプ型インバータ回路の例を示した図
である。

【図５】図４の差動アンプ型インバータ回路を使用し
たＶＣＯの例を示した回路図である。

【図６】本発明の第２の実施の形態におけるＰＬＬ回
路のＶＣＯの例を示した回路図である。

【図７】図６の制御回路２９ａの回路例を示した図で
ある。

【図８】本発明の第３の実施の形態におけるＰＬＬ回
路のＶＣＯの例を示した回路図である。

【図９】図８の第１マスタートランジスタ部６１の内
部構成例を示した回路図である。

【図１０】図８の第２マスタートランジスタ部６２の
内部構成例を示した回路図である。

【図１１】従来のＶＣＯの例を示した回路図である。

【符号の説明】

１ＰＬＬ回路６ローパスフィルタ７，７ａ，７ｂＶＣＯ１１リングオシレータ１２，１２ａ，１２ｂ発振周波数制御部１５Ｖ−Ｉ変換器１６〜１９，Ｍ１ａ〜Ｍ１ｄ，Ｍ２ａ〜Ｍ２ｄマスタ
ートランジスタ２９，２９ａ制御回路３１，３１ａ基準電圧発生部３２分圧部３３比較部３４，３４ａ制御部４１定電圧発生回路ＣＰ１〜ＣＰ４比較器６１第１マスタートランジスタ部６２第２マスタートランジスタ部

Claims

【特許請求の範囲】

【請求項１】入力信号と出力信号の位相を比較し、該
位相差に応じた電圧を出力する位相比較器と、該位相比
較器からローパスフィルタを介して入力された位相比較
結果を示す電圧に応じた周波数の信号を生成して出力す
る電圧制御発振器を備えるＰＬＬ回路において、上記電圧制御発振器は、遅延回路をなす複数のインバータ回路がリング状に接続
されてなるリングオシレータで構成された発振部と、上記位相比較結果を示す入力電圧及び電源電圧に応じ
て、該発振部の各インバータ回路に対する電源電流の供
給制御を行うことにより、発振部から出力される信号の
周波数制御を行う発振周波数制御部と、を備えることを
特徴とするＰＬＬ回路。
【請求項２】上記発振周波数制御部は、電源電圧の上
昇に応じて上記発振部の各インバータ回路に対する電源
電流を増加させ、電源電圧の低下に応じて上記発振部の
各インバータ回路に対する電源電流を減少させることを
特徴とする請求項１記載のＰＬＬ回路。
【請求項３】上記発振周波数制御部は、上記位相比較結果を示す電圧を電流に変換する電圧電流
変換器と、該電圧電流変換器で変換された電流を電源電圧に応じた
電源電流に変換して上記発振部の各インバータ回路に供
給する電源電流供給部と、を備えることを特徴とする請
求項１又は２記載のＰＬＬ回路。
【請求項４】上記電源電流供給部は、ダイオード接続される複数の起動用トランジスタを有
し、上記電圧電流変換器で変換された電流に応じた電源
電流を、上記発振部の各インバータ回路における電源端
に供給するカレントミラー部と、電源電圧を所定比で分圧して出力する分圧部と、複数の基準電圧を生成して出力する基準電圧発生部と、上記分圧部からの電圧と該基準電圧発生部からの各基準
電圧とを比較し、該比較結果を出力する比較部と、該比較部からの比較結果に応じてカレントミラー部の上
記各起動用トランジスタの少なくとも１つを活性化させ
てカレントミラー部の動作制御を行う制御部と、を備え
ることを特徴とする請求項３記載のＰＬＬ回路。
【請求項５】上記カレントミラー部は、上記制御部によって活性化制御が行われるダイオード接
続される複数の起動用トランジスタを有し、上記電圧電
流変換器で変換された電流に応じた電源電流を、上記発
振部の各インバータ回路における正側電源端にそれぞれ
供給する第１カレントミラー回路と、該第１カレントミラー回路によって上記発振部の各イン
バータ回路の正側電源端に供給される電源電流に応じた
電流を、上記発振部の各インバータ回路の負側電源端か
らそれぞれ流す第２カレントミラー回路と、で構成され
ることを特徴とする請求項４記載のＰＬＬ回路。
【請求項６】上記第１カレントミラー回路は、複数の
起動用トランジスタで構成された複数の起動用トランジ
スタ部を備え、該各起動用トランジスタ部は、外部から
の制御信号によって少なくとも１つが活性化されるよう
に活性化制御されると共に、活性化された起動用トラン
ジスタ部の各起動用トランジスタは、上記制御部によっ
て活性化制御されることを特徴とする請求項５記載のＰ
ＬＬ回路。
【請求項７】上記各起動用トランジスタは、それぞれ
電流供給能力が異なり、上記制御部は、比較部からの比
較結果に応じて、該各起動用トランジスタの１つを排他
的に活性化することを特徴とする請求項５又は６記載の
ＰＬＬ回路。
【請求項８】上記制御部は、比較部からの比較結果に
応じて、非活性化状態の起動用トランジスタを順に活性
化させ、又は活性化状態の起動用トランジスタを順に非
活性化させることを特徴とする請求項５又は６記載のＰ
ＬＬ回路。