JPH0688858A - 波形取込機能を具備したｉｃ試験装置 - Google Patents
波形取込機能を具備したｉｃ試験装置Info
- Publication number
- JPH0688858A JPH0688858A JP4238432A JP23843292A JPH0688858A JP H0688858 A JPH0688858 A JP H0688858A JP 4238432 A JP4238432 A JP 4238432A JP 23843292 A JP23843292 A JP 23843292A JP H0688858 A JPH0688858 A JP H0688858A
- Authority
- JP
- Japan
- Prior art keywords
- waveform
- comparator
- logic
- under test
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＩＣ試験装置において、被試験ＩＣが出力す
る信号の波形を直接取込む機能を付加した波形取込機能
を具備したＩＣ試験装置を提供する。 【構成】 被試験ＩＣが出力する信号をアナログ比較器
によって所定の論理レベルを具備しているか否かを判定
し、その判定結果を論理比較器に与えて期待値と比較
し、良否を判定するＩＣ試験装置において、アナログ比
較器４の出力波形を高速メモリ８に取込むように構成し
た波形取込機能を具備したＩＣ試験装置。
る信号の波形を直接取込む機能を付加した波形取込機能
を具備したＩＣ試験装置を提供する。 【構成】 被試験ＩＣが出力する信号をアナログ比較器
によって所定の論理レベルを具備しているか否かを判定
し、その判定結果を論理比較器に与えて期待値と比較
し、良否を判定するＩＣ試験装置において、アナログ比
較器４の出力波形を高速メモリ８に取込むように構成し
た波形取込機能を具備したＩＣ試験装置。
Description
【０００１】
【産業上の利用分野】この発明は、被試験ＩＣが出力す
る信号の波形を取込む機能を持つ波形取込機能付ＩＣ試
験装置に関する。
る信号の波形を取込む機能を持つ波形取込機能付ＩＣ試
験装置に関する。
【０００２】
【従来の技術】図２に従来のＩＣ試験装置の概略の構成
を示す。図中１はＤＵＴボード、２はこのＤＵＴボード
１に装着された被試験ＩＣ、３はテスタボード、４はこ
のテスタボード３に実装したアナログ比較器を示す。こ
のアナログ比較器４には被試験ＩＣ２の応答出力信号
と、基準電圧源５から基準電圧ＶREF が与えられる。
を示す。図中１はＤＵＴボード、２はこのＤＵＴボード
１に装着された被試験ＩＣ、３はテスタボード、４はこ
のテスタボード３に実装したアナログ比較器を示す。こ
のアナログ比較器４には被試験ＩＣ２の応答出力信号
と、基準電圧源５から基準電圧ＶREF が与えられる。
【０００３】アナログ比較器４はストローブパルス入力
端子ＳＴＲＢを有し、このストローブパルス入力端子Ｓ
ＴＲＢにストローブパルスＰＳを与えることにより、ス
トローブパルスＰＳがＨ論理に立ち上がった時点におけ
る基準電圧ＶREF と被試験ＩＣ２の応答出力信号の比較
結果を出力端子ＴＡに出力する。アナログ比較器４の比
較結果は論理比較器６に入力され、この論理比較器６で
期待値パターン信号と比較し、期待値パターン信号との
間に不一致が検出されることにより不良個所有りと判定
する。論理比較器６は期待値パターン信号と被試験ＩＣ
２の応答出力信号との間に不一致が発生するとＨ論理を
出力する。
端子ＳＴＲＢを有し、このストローブパルス入力端子Ｓ
ＴＲＢにストローブパルスＰＳを与えることにより、ス
トローブパルスＰＳがＨ論理に立ち上がった時点におけ
る基準電圧ＶREF と被試験ＩＣ２の応答出力信号の比較
結果を出力端子ＴＡに出力する。アナログ比較器４の比
較結果は論理比較器６に入力され、この論理比較器６で
期待値パターン信号と比較し、期待値パターン信号との
間に不一致が検出されることにより不良個所有りと判定
する。論理比較器６は期待値パターン信号と被試験ＩＣ
２の応答出力信号との間に不一致が発生するとＨ論理を
出力する。
【０００４】このようにして被試験ＩＣ２の動作テスト
を行なうが、他の動作モードとして、被試験ＩＣ２から
出力される応答出力信号の波形を観測する波形観測モー
ドがある。被試験ＩＣ２が出力する応答出力信号の波形
を観測する場合、ＩＣテスタでは被試験ＩＣ２の各端子
に波形観測用のオシログラフを接続することはできな
い。つまりＤＵＴボード１上において被試験ＩＣ２の端
子の周縁にはテスタボード３に接続するための配線パタ
ーンが数多く形成されており、新たに配線パターンを形
成する余裕はない。
を行なうが、他の動作モードとして、被試験ＩＣ２から
出力される応答出力信号の波形を観測する波形観測モー
ドがある。被試験ＩＣ２が出力する応答出力信号の波形
を観測する場合、ＩＣテスタでは被試験ＩＣ２の各端子
に波形観測用のオシログラフを接続することはできな
い。つまりＤＵＴボード１上において被試験ＩＣ２の端
子の周縁にはテスタボード３に接続するための配線パタ
ーンが数多く形成されており、新たに配線パターンを形
成する余裕はない。
【０００５】このような理由からオシログラフをＤＵＴ
ボード１上の被試験ＩＣ２の各端子に外部から接続する
ことができない不都合がある。このためにＩＣテスタに
おいて被試験ＩＣ２が出力する応答出力信号の波形を観
測するには論理比較器６の比較結果を不良解析メモリに
取込み、不良解析メモリに取込んだ正常と、不良の境界
から被試験ＩＣ２の応答出力信号の波形を再現してい
る。
ボード１上の被試験ＩＣ２の各端子に外部から接続する
ことができない不都合がある。このためにＩＣテスタに
おいて被試験ＩＣ２が出力する応答出力信号の波形を観
測するには論理比較器６の比較結果を不良解析メモリに
取込み、不良解析メモリに取込んだ正常と、不良の境界
から被試験ＩＣ２の応答出力信号の波形を再現してい
る。
【０００６】図３にその一例を示す。図３に示す○印は
論理比較結果が良の場合、×印は不良の場合を示す。こ
の波形取込方法を以下に説明する。被試験ＩＣ２から応
答出力信号ＯＵＴを基準タイミングＴ0 から一定の時間
τ 1 だけ経過したタイミングで繰返し出力させる。基準
電圧ＶREF に応答出力信号ＯＵＴのＬ論理レベルより低
い電圧Ｖ1 を与える。この状態でストローブパルスＰＳ
を応答出力信号ＯＵＴが出力される周期に同期して例え
ばタイミングをｔ1 〜ｔ256 まで変化させて比較器４に
この例では２５６回与える。基準電圧ＶREF が応答出力
信号ＯＵＴのＬ論理レベルよりマイナス側にあるＶ1 に
設定した場合にはアナログ比較器４の比較出力は全ての
区間でＬ論理となる。論理比較器６に与える期待値パタ
ーン信号をＬ論理としておくことにより論理比較器６は
全区間で良を表わすＬ論理（○印）を出力する。
論理比較結果が良の場合、×印は不良の場合を示す。こ
の波形取込方法を以下に説明する。被試験ＩＣ２から応
答出力信号ＯＵＴを基準タイミングＴ0 から一定の時間
τ 1 だけ経過したタイミングで繰返し出力させる。基準
電圧ＶREF に応答出力信号ＯＵＴのＬ論理レベルより低
い電圧Ｖ1 を与える。この状態でストローブパルスＰＳ
を応答出力信号ＯＵＴが出力される周期に同期して例え
ばタイミングをｔ1 〜ｔ256 まで変化させて比較器４に
この例では２５６回与える。基準電圧ＶREF が応答出力
信号ＯＵＴのＬ論理レベルよりマイナス側にあるＶ1 に
設定した場合にはアナログ比較器４の比較出力は全ての
区間でＬ論理となる。論理比較器６に与える期待値パタ
ーン信号をＬ論理としておくことにより論理比較器６は
全区間で良を表わすＬ論理（○印）を出力する。
【０００７】一方、基準電圧ＶREF を応答出力信号ＯＵ
ＴのＬ論理レベルより高く、Ｈ論理レベルより低い電圧
Ｖ2 ，Ｖ3 …Ｖ7 に設定した場合には、応答出力信号Ｏ
ＵＴがＬ論理レベルにある区間ではアナログ比較器４の
比較結果はＨ論理となる。この結果論理比較器６は不一
致を検出し、Ｈ論理（×印）を出力する。応答出力信号
ＯＵＴが基準電圧Ｖ2 ，Ｖ3 ，Ｖ4 ，…Ｖ7 を横切って
基準電圧Ｖ2 〜Ｖ7 より正側に出ると、その時点からア
ナログ比較器４はＬ論理を出力する。よって応答出力信
号ＯＵＴが各基準電圧Ｖ2 〜Ｖ7 より上に存在する区間
では論理比較器６は一致を表わすＬ論理（○印）を出力
する。
ＴのＬ論理レベルより高く、Ｈ論理レベルより低い電圧
Ｖ2 ，Ｖ3 …Ｖ7 に設定した場合には、応答出力信号Ｏ
ＵＴがＬ論理レベルにある区間ではアナログ比較器４の
比較結果はＨ論理となる。この結果論理比較器６は不一
致を検出し、Ｈ論理（×印）を出力する。応答出力信号
ＯＵＴが基準電圧Ｖ2 ，Ｖ3 ，Ｖ4 ，…Ｖ7 を横切って
基準電圧Ｖ2 〜Ｖ7 より正側に出ると、その時点からア
ナログ比較器４はＬ論理を出力する。よって応答出力信
号ＯＵＴが各基準電圧Ｖ2 〜Ｖ7 より上に存在する区間
では論理比較器６は一致を表わすＬ論理（○印）を出力
する。
【０００８】基準電圧ＶREF を応答出力信号ＯＵＴのＨ
論理レベルより高い電圧Ｖ8 に設定した場合には、全て
のストローブのタイミングでアナログ比較器４はＨ論理
を出力し、論理比較器６は全区間で不一致を表わすＨ論
理（×印）を出力する。この操作を各基準電圧Ｖ1 〜Ｖ
8 について各基準電圧Ｖ1 〜Ｖ8 毎に１本ずつ実行し、
その都度論理比較器６の比較結果をメモリに取込むこと
により、応答出力信号ＯＵＴの波形データを不良解析メ
モリに記憶することができる。この方法をシュムプロッ
トと呼んでいる。
論理レベルより高い電圧Ｖ8 に設定した場合には、全て
のストローブのタイミングでアナログ比較器４はＨ論理
を出力し、論理比較器６は全区間で不一致を表わすＨ論
理（×印）を出力する。この操作を各基準電圧Ｖ1 〜Ｖ
8 について各基準電圧Ｖ1 〜Ｖ8 毎に１本ずつ実行し、
その都度論理比較器６の比較結果をメモリに取込むこと
により、応答出力信号ＯＵＴの波形データを不良解析メ
モリに記憶することができる。この方法をシュムプロッ
トと呼んでいる。
【０００９】
【発明が解決しようとする課題】シュムプロットにより
被試験ＩＣ１が出力する信号の波形を不良解析メモリに
取込むには、上述したように基準電圧ＶREF をＶ1 〜Ｖ
8 に順次変化させながら、各電圧Ｖ1 〜Ｖ8 毎にストロ
ーブパルスＰＳを順次位相をずらして与え、各ストロー
ブパルスＰＳのタイミング毎に良、否の判定を行なうか
ら一つの波形を取込むのに時間が掛る欠点がある。また
取込む波形は定常的に発生する波形に限られ、一時的に
発生する異常波形は取込むことはできない。
被試験ＩＣ１が出力する信号の波形を不良解析メモリに
取込むには、上述したように基準電圧ＶREF をＶ1 〜Ｖ
8 に順次変化させながら、各電圧Ｖ1 〜Ｖ8 毎にストロ
ーブパルスＰＳを順次位相をずらして与え、各ストロー
ブパルスＰＳのタイミング毎に良、否の判定を行なうか
ら一つの波形を取込むのに時間が掛る欠点がある。また
取込む波形は定常的に発生する波形に限られ、一時的に
発生する異常波形は取込むことはできない。
【００１０】この発明の目的は被試験ＩＣが出力する信
号の波形を瞬時に取込むことができ、従って一時的に発
生する異常波形も取込むことができる波形取込機能を具
備したＩＣ試験装置を提供しようとするものである。
号の波形を瞬時に取込むことができ、従って一時的に発
生する異常波形も取込むことができる波形取込機能を具
備したＩＣ試験装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】この発明ではアドレス発
生器と、このアドレス発生器によってアクセスされる高
速メモリとを設け、この高速メモリに被試験ＩＣが出力
する信号の論理値を順次取込む構造を付加したものであ
る。この発明の構成によれば被試験ＩＣが出力する信号
の論理値を高速メモリに取込むから、信号の波形そのも
のをメモリに取込むことができる。よってこのメモリに
取込んだ波形データを読出すことにより被試験ＩＣが出
力する信号の波形を表示することができる。
生器と、このアドレス発生器によってアクセスされる高
速メモリとを設け、この高速メモリに被試験ＩＣが出力
する信号の論理値を順次取込む構造を付加したものであ
る。この発明の構成によれば被試験ＩＣが出力する信号
の論理値を高速メモリに取込むから、信号の波形そのも
のをメモリに取込むことができる。よってこのメモリに
取込んだ波形データを読出すことにより被試験ＩＣが出
力する信号の波形を表示することができる。
【００１２】
【実施例】図１にこの発明の一実施例を示す。図２と対
応する部分には同一符号を付して示す。この発明ではア
ナログ比較器４の出力信号を直接高速メモリ８に入力
し、高速メモリ８に取込む構造としたものである。図の
例では被試験ＩＣ２の各ピン毎に設けられるテスタボー
ド３Ａ，３Ｂ，３Ｃ…に信号取出用のバッファ増幅器９
を設け、このバッファ増幅器９によって取出したアナロ
グ比較器４の出力信号をマルチプレクサ１１の各入力端
子に与え、マルチプレクサ１１によってどの端子の出力
信号の波形を取込むかを選択できるように構成した場合
を示す。
応する部分には同一符号を付して示す。この発明ではア
ナログ比較器４の出力信号を直接高速メモリ８に入力
し、高速メモリ８に取込む構造としたものである。図の
例では被試験ＩＣ２の各ピン毎に設けられるテスタボー
ド３Ａ，３Ｂ，３Ｃ…に信号取出用のバッファ増幅器９
を設け、このバッファ増幅器９によって取出したアナロ
グ比較器４の出力信号をマルチプレクサ１１の各入力端
子に与え、マルチプレクサ１１によってどの端子の出力
信号の波形を取込むかを選択できるように構成した場合
を示す。
【００１３】マルチプレクサ１１によって選択した信号
は高速メモリ８に入力される。高速メモリ８はこの例で
は複数のメモリ素子８Ａ，８Ｂ，８Ｃ，８Ｄをインター
リーブ用カウンタ１４によって選択的にイネーブル状態
に制御し、高速書込、読出を可能とした場合を示す。つ
まり各メモリ素子８Ａ〜８Ｄのアドレス端子を共通接続
し、この共通接続したアドレス端子にアドレス発生器１
３からアドレス信号を与える。このようにして、この例
では４個のメモリ素子８Ａ〜８Ｄをインターリーブ動作
させることにより、各メモリ素子８Ａ〜８Ｄは最高書込
速度の４倍の速度で論理信号波形（「１」か「０」）を
取込むことができる。
は高速メモリ８に入力される。高速メモリ８はこの例で
は複数のメモリ素子８Ａ，８Ｂ，８Ｃ，８Ｄをインター
リーブ用カウンタ１４によって選択的にイネーブル状態
に制御し、高速書込、読出を可能とした場合を示す。つ
まり各メモリ素子８Ａ〜８Ｄのアドレス端子を共通接続
し、この共通接続したアドレス端子にアドレス発生器１
３からアドレス信号を与える。このようにして、この例
では４個のメモリ素子８Ａ〜８Ｄをインターリーブ動作
させることにより、各メモリ素子８Ａ〜８Ｄは最高書込
速度の４倍の速度で論理信号波形（「１」か「０」）を
取込むことができる。
【００１４】アドレス発生器１３にはトリガ発生器１２
が接続され、トリガ発生器１２によって任意のタイミン
グから波形データの取込を開始させる。つまり例えば不
良の発生直後から一定時間、或は継続的に波形の取込を
行なわせておき、不良が発生した時点で波形の取込を停
止させることにより、不良発生の直前の状況を観測する
ことができる。尚１５は高速クロック発生器を示す。高
速クロック発生器１５で発生した高速クロックをアドレ
ス発生器１３及びインターリーブ用カウンタで計数する
ことによりアドレス信号とインターリーブ用の切替信号
を発生させることができる。
が接続され、トリガ発生器１２によって任意のタイミン
グから波形データの取込を開始させる。つまり例えば不
良の発生直後から一定時間、或は継続的に波形の取込を
行なわせておき、不良が発生した時点で波形の取込を停
止させることにより、不良発生の直前の状況を観測する
ことができる。尚１５は高速クロック発生器を示す。高
速クロック発生器１５で発生した高速クロックをアドレ
ス発生器１３及びインターリーブ用カウンタで計数する
ことによりアドレス信号とインターリーブ用の切替信号
を発生させることができる。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、被試験ＩＣ２が出力する信号の論理値を高速メモリ
８に取込む構造としたから、被試験ＩＣ２が出力する信
号の波形をそのままメモリに取込むことができる。よっ
て一時的に発生する波形も取込むことができ、不良発生
の解析に便利である。然も試験パターンの発生を１回実
行すればその間に波形データを取込むことができるから
短時間に波形データの取込を終了することができ、その
効果は実用に供して頗る大である。
ば、被試験ＩＣ２が出力する信号の論理値を高速メモリ
８に取込む構造としたから、被試験ＩＣ２が出力する信
号の波形をそのままメモリに取込むことができる。よっ
て一時的に発生する波形も取込むことができ、不良発生
の解析に便利である。然も試験パターンの発生を１回実
行すればその間に波形データを取込むことができるから
短時間に波形データの取込を終了することができ、その
効果は実用に供して頗る大である。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】従来の技術を説明するためのブロック図。
【図３】従来の波形データの取込方法を説明するための
図。
図。
１ ＤＵＴボード ２ 被試験ＩＣ ３Ａ，３Ｂ テスタボード ４ アナログ比較器 ５ 基準電圧源 ６ 論理比較器 ８ 高速メモリ ８Ａ〜８Ｄ メモリ素子 ９ バッファ増幅器 １１ マルチプレクサ １２ トリガ発生器 １３ アドレス発生器 １４ インターリーブ用カウンタ １５ 高速クロック発生器
Claims (1)
- 【請求項１】 被試験ＩＣが出力する信号をアナログ比
較器によって所定の論理レベルを具備しているか否かを
判定し、その判定結果を論理比較器に与えて期待値パタ
ーンと比較し、良否を判定するＩＣ試験装置において、
アナログ比較器の出力波形を高速メモリに取込むように
構成した波形取込機能を具備したＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238432A JPH0688858A (ja) | 1992-09-07 | 1992-09-07 | 波形取込機能を具備したｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238432A JPH0688858A (ja) | 1992-09-07 | 1992-09-07 | 波形取込機能を具備したｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0688858A true JPH0688858A (ja) | 1994-03-29 |
Family
ID=17030129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238432A Pending JPH0688858A (ja) | 1992-09-07 | 1992-09-07 | 波形取込機能を具備したｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0688858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037687A (ja) * | 2015-08-07 | 2017-02-16 | 力晶科技股▲ふん▼有限公司 | 半導体装置、テスタ装置及びテスタシステム |
-
1992
- 1992-09-07 JP JP4238432A patent/JPH0688858A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037687A (ja) * | 2015-08-07 | 2017-02-16 | 力晶科技股▲ふん▼有限公司 | 半導体装置、テスタ装置及びテスタシステム |
| CN106448742A (zh) * | 2015-08-07 | 2017-02-22 | 力晶科技股份有限公司 | 半导体装置，测试装置及测试系统 |
| CN106448742B (zh) * | 2015-08-07 | 2019-11-12 | 力晶积成电子制造股份有限公司 | 半导体装置，测试装置及测试系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61262671A (ja) | フアンクシヨンテスト方法とフアンクシヨンテスタ | |
| US6833695B2 (en) | Simultaneous display of data gathered using multiple data gathering mechanisms | |
| JPH0688858A (ja) | 波形取込機能を具備したｉｃ試験装置 | |
| US20030128045A1 (en) | Apparatus and method for testing semiconductor storage device | |
| JPH09185519A (ja) | Ｉｃ試験用プログラムのデバック装置 | |
| JP4156105B2 (ja) | Ｉｃ試験装置 | |
| JPH0252446A (ja) | 集積回路の試験装置 | |
| Whetsel | Event qualification: A gateway to at-speed system testing | |
| JP3185187B2 (ja) | Ｉｃ試験装置 | |
| JP2005140555A (ja) | 半導体集積回路検査装置および半導体集積回路検査方法 | |
| JP2000137996A (ja) | メモリｉｃテストシステム | |
| US20020180414A1 (en) | Tester and testing method for differential data drivers | |
| JP3377371B2 (ja) | Ｉｃ試験装置 | |
| JP2983109B2 (ja) | 抵抗検査装置 | |
| JP3240913B2 (ja) | Ｉｃ試験装置 | |
| JPH08315597A (ja) | Ｉｃ試験装置 | |
| JPH05281292A (ja) | Ａｄ回路を使用するｉｃテスタ | |
| JP3215600B2 (ja) | Ｉｃ試験装置 | |
| Schrift | Digital bus faults measuring techniques | |
| JPH06123759A (ja) | 半導体集積回路用検査装置 | |
| JPS6136260B2 (ja) | ||
| JPH01140500A (ja) | 半導体メモリ評価装置 | |
| JPS58129274A (ja) | Ｌｓｉの試験方式 | |
| JPH03179278A (ja) | 半導体試験方法 | |
| JPH08114655A (ja) | 半導体装置の電気的特性検査方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011002 |