JP2017037687A - 半導体装置、テスタ装置及びテスタシステム - Google Patents

Abstract

【課題】従来技術に比較して回路構成が簡単であってしかも高精度で内部電圧波形を観測することができる半導体装置等を提供する。
【解決手段】半導体装置を観測期間において動作を行ったときの内部電圧を検出して波形観測を行うテストモードの制御回路を備える半導体装置であって、観測期間において内部電圧を基準電圧と比較して比較結果信号を出力し、当該比較を基準電圧を変化させて行って観測期間の内部電圧の電圧波形の比較結果信号をテスタ装置に出力する比較手段を備える。制御回路は、比較結果信号をそのままテスタ装置に出力する。もしくは、比較結果信号を、半導体装置の内部クロック又はテスタ装置のクロックに基づく時間間隔でサンプリングして二値データに変換するサンプリング回路と、変換された二値データを遅延時間だけ一時的に記憶して出力する出力ラッチとを備える。
【選択図】図１

Description

本発明は、例えば半導体記憶装置などの半導体装置であって、波形観測等のテストするための半導体装置と、上記半導体装置をテストするためのテスタ装置と、上記テスタ装置と上記半導体装置とを備えるテスタシステムに関する。

フラッシュメモリなどの不揮発性記憶装置では、読み出し、書き込み、及びデータ消去のための複数の電圧は内部で発生され、トリミング回路はこれらの電圧を調整する。これらの電圧はその正確さのみならず、それらの波形の精度が非常に重要である。

図９は従来例に係るテスタ装置１０１とＮＡＮＤ型フラッシュメモリ１０２を含むテスタシステムの構成例を示すブロック図である（例えば、特許文献１の図１２参照）。

図９において、従来例に係るＮＡＮＤ型フラッシュメモリ１０２は、データレジスタ１０Ｒを備えたＮＡＮＤ型フラッシュメモリブロック１０と、当該ＮＡＮＤ型フラッシュメモリ１０２全体の動作を制御する動作コントローラ２０と、所定の基準電圧Ｖｒｅｆ３０を発生する基準電圧発生器３０と、電源電圧を基準電圧Ｖｒｅｆ３０の所定倍数である所定電圧に昇圧するポンプ回路３１−１〜３１−Ｎと、基準電圧Ｖｒｅｆ３０及びポンプ回路３１−１〜３１−Ｎからの電圧に基づいて所定の内部電圧Ｖ１〜ＶＮを発生する内部電圧発生器３２−１〜３２−Ｎと、マルチパッドＭＰを介して、メモリチップのテストを行う外部装置であるテスタ装置１０１に接続されるＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路３とを備えて構成される。ここで、ＢＩＳＴ回路３は、トリミングコントローラ３５からの制御信号に基づいて基準電圧Ｖｒｅｆ３０及び内部電圧Ｖ１〜ＶＮのうちの１つを選択して内部電圧Ｖｉｎとして出力するマルチプレクサ３３と、内部電圧Ｖｉｎを抵抗分圧して抵抗分圧後の電圧を出力する抵抗分圧回路３４と、抵抗分圧回路３４からの電圧を、テスタ装置１０１からのスイッチＳＷの接点ｂを介して入力される外部基準電圧ＥＶｒｅｆと比較して比較結果の信号を出力するコンパレータ３６と、動作コントローラ２０からの制御信号に基づいて動作し、コンパレータ３６からの信号を判断する判断回路を含みかつマルチプレクサ３３への制御信号の発生、並びに基準電圧発生器３０及び内部電圧発生器３２−１〜３２−Ｎに対する電圧制御を行うトリミングコントローラ３５とを備えて構成される。

また、スイッチＳＷを接点ａ側に切り替えて抵抗分圧回路３４からの内部電圧をマルチパッドＭＰを介してテスタ装置１０１に入力することでテスタ装置１０１で波形観測することができる。

特開２０１４−１０８７７号公報 特開２００６−２３４６１６号公報 特開２００６−０９０７２７号公報

しかしながら、内部電圧波形を観測する従来例の方法は、以下に説明するように、特に電圧の駆動力が弱いという点で大きな問題点を有している。

フラッシュメモリ１０２の内部電圧はマルチパッドＭＰを介してテスタ装置１０１によりモニタされる。しかし、内部電圧はテスタ装置１０１に接続されている場合、大きな寄生容量Ｃｐがテスタ装置１０１内部の寄生容量のみならず、フラッシュメモリ１０２とテスタ装置１０１との間のケーブルに存在する。このような寄生容量は内部電圧の特に、立ち上がり又は立ち下がり時間に影響を与える。

図１０は図９のＮＡＮＤ型フラッシュメモリ１０２内の内部電圧波形と、テスタ装置１０１で観測される観測電圧波形とを示す波形図である。図１０から明らかなように、観察された内部電圧波形は、実際に予想される内部電圧波形よりも、はるかに遅い立ち上がり又は立ち下がりを示している。従って、外部負荷効果により、そのような観測波形が所定の仕様値を満たしてＯＫであるか否かを検証することが非常に困難となる。

例えば、特許文献２は、内部信号を実際の波形状態に近い状態で観測することができ、しかも、試験環境や試験装置の違いによる信号波形の品質の違いをも把握することができる半導体装置を提供するために、当該半導体装置は、内部信号を半導体装置の外部へ出力して観測するためのテスト回路を備えたことを特徴としている。テスト回路は、第１のテスト入力ピンを介して入力される第１の制御信号に応じて通常動作モードとテスト動作モードとが切り替えられ、通常動作モードの時に所定値を出力し、テスト動作モードの時に内部信号を出力する出力切替回路と、第２のテスト入力ピンを介して入力される第２の制御信号に応じて出力切替回路の出力信号を保持してテスト出力ピンから出力するメモリ回路とを備える。

特に、特許文献２のテストモードでは、そのトリップ電圧に応じてハイレベル又はローレベルの１６個の出力信号が制御信号によりラッチされた後、モニタピンを介して出力される。もし複数の回路を準備するならば、１６個のトリップ電圧を選択することができる。この場合において、回路構成が大きくなり複雑になるという問題点及びトリップ電圧が回路によって決まる固定値であり装置完成後に変更の自由度がないという問題点があった。

また、特許文献３は、外部接続してロジックアナライザを使用した場合、ＬＳＩ内部の状態値を記録した際のメモリ容量不足などを引き起こすとともに、デバック作業の非効率化を招く要因となるという問題点を解決するために以下の構成を有するオンチップ・ロジックアナライザを提供する。ここで、モニタ信号の波形データが異なる状態値を出力する場合、メモリアドレスをカウントＵＰしこの状態値をメモリへ書き込む。連続する同一状態値を出力する場合はこの状態値を圧縮処理し、同一データ繰り返し回数カウント値、値の異なるデータ個数のカウント値を重畳させて記録する。また波形データにおいてトリガが発生しない間は、メモリ有効アドレス内において何度もメモリアドレス、メモリデータを上書きする。トリガが発生するとカウント信号生成回路のカウンタがデクリメントされ、カウンタが０になるとメモリ書き込み動作が停止し終了合図のステータスを通知する。このステータス情報を元にメモリ格納データのメモリリードへ移行する。

すなわち、特許文献３では、ＬＳＩチップ内に設けられたロジック・アナライザを提案している。ここで、テストデータはＳＲＡＭに格納され、チップ外のＣＰＵによって読み出される。これにより、データの波形を読み取ることができるが、当該波形は１又は０のロジック波形であり、高精度で波形観測できないという問題点があった。

本発明の目的は以上の問題点を解決し、従来技術に比較して回路構成が簡単であってしかも高精度で内部電圧波形を観測することができる半導体装置と、上記半導体装置をテストするためのテスタ装置と、上記テスタ装置と上記半導体装置とを備えるテスタシステムとを提供することにある。

第１の発明に係る半導体装置は、半導体装置を所定の観測期間において所定の動作を行ったときの内部電圧を検出して波形観測を行うテストモードの制御回路を備える半導体装置であって、
上記観測期間において上記内部電圧を所定の基準電圧と比較して比較結果信号を出力し、当該比較を上記基準電圧を変化させて行って上記観測期間の内部電圧の電圧波形の比較結果信号をテスタ装置に出力する比較手段を備えることを特徴とする。

上記半導体装置において、上記制御回路は、上記比較結果信号をそのまま上記テスタ装置に出力することを特徴とする。

また、上記半導体装置において、上記比較結果信号を、上記半導体装置の内部クロックに基づく所定の時間間隔でサンプリングして二値データに変換するサンプリング回路と、
上記変換された二値データを所定の遅延時間だけ一時的に記憶して出力する出力ラッチとを備えることを特徴とする。

さらに、上記半導体装置において、上記制御回路は、入力されるパラメータデータに従って、
（Ａ）上記サンプリング回路の時間間隔に対応する時間分解能と、
（Ｂ）上記出力ラッチに一時記憶する上記サンプリングされた二値データの数に対応するクロック数とを設定することを特徴とする。

またさらに、上記半導体装置において、上記制御回路は、上記テスタ装置に対するトリガ信号に同期して上記変換された二値データを出力することを特徴とする。

ここで、上記トリガ信号は、上記半導体装置のステータス信号Ｒ／Ｂであることを特徴とする。

またさらに、上記半導体装置において、上記制御回路は、上記テスタ装置から入力されるブレーク点のデータに基づいて、上記比較手段の比較を一時的に停止させた後、開始することを特徴とする。

また、上記半導体装置において、上記比較結果信号を、上記テスタ装置のクロックに基づく所定の時間間隔でサンプリングして二値データに変換するサンプリング回路と、
上記変換された二値データを所定の遅延時間だけ一時的に記憶して出力する出力ラッチとをさらに備えることを特徴とする。

ここで、上記テスタ装置のクロックは、リードイネーブル信号／ＲＥ又は出力イネーブル信号／ＯＥとして上記半導体装置に入力されることを特徴とする。

上記半導体装置において、上記半導体装置は複数の内部電圧を有し、
上記制御回路は、入力される選択コマンドに基づいて、上記複数の内部電圧のうちの１つの内部電圧を選択して上記比較手段に出力することを特徴とする。

また、上記半導体装置において、上記内部電圧を出力する回路と上記比較手段との間に挿入され、上記内部電圧を所定の分圧比で抵抗分圧して出力する抵抗分圧回路をさらに備えることを特徴とする。

さらに、上記半導体装置において、上記比較手段は、上記内部電圧をトリミングする比較手段と兼用されることを特徴とする。

またさらに、上記半導体装置において、上記基準電圧は上記テスタ装置から上記半導体装置に入力されることを特徴とする。

また、上記半導体装置において、上記制御回路の制御のもとで、上記基準電圧を発生する電圧発生回路をさらに備えることを特徴とする。

さらに、上記半導体装置において、上記半導体装置は不揮発性半導体記憶装置であることを特徴とする。

第２の発明に係るテスタ装置は、上記半導体装置のためのテスタ装置であって、
上記出力される比較結果信号又は二値データを受信して内部電圧の観測電圧波形として表示する表示手段を備えることを特徴とする。

上記テスタ装置において、上記受信した比較結果信号のデータ又は二値データを記憶する記憶手段をさらに備えることを特徴とする。

第３の発明に係るテスタシステムは、上記半導体装置と、上記テスタ装置とを備えることを特徴とする。

従って、本発明に係る半導体装置等によれば、従来技術に比較して回路構成が簡単であってしかも高精度で内部電圧波形を観測することができる。

本発明の一実施形態に係るテスタ装置１とＮＡＮＤ型フラッシュメモリ２を含むテスタシステムの構成例を示すブロック図である。 図１のテスタシステムにより観測される内部電圧観測データの一例を示すタイミングチャートである。 図１のテスタシステムのスルーモードテスト処理を示すフローチャートである。 図１のテスタシステムの内部クロック同期モードテスト処理を示すフローチャートである。 図１のテスタシステムのテスタクロック同期モードテスト処理を示すフローチャートである。 図１のテスタシステムのブレークモードテスト処理を示すフローチャートである。 図１のテスタシステムの動作を示す各信号のタイミングチャートである。 本発明の変形例に係るテスタ装置１ＡとＮＡＮＤ型フラッシュメモリ２Ａを含むテスタシステムの構成例を示すブロック図である。 従来例に係るテスタ装置１０１とＮＡＮＤ型フラッシュメモリ１０２を含むテスタシステムの構成例を示すブロック図である。 図９のＮＡＮＤ型フラッシュメモリ１０２内の内部電圧波形と、テスタ装置１０１で観測される観測電圧波形とを示す波形図である。

以下、図面を参照して本発明に係る実施形態について以下に説明する。図面において、同様のものについては同一の符号を付している。

図１は本発明の一実施形態に係るテスタ装置１とＮＡＮＤ型フラッシュメモリ２を含むテスタシステムの構成例を示すブロック図である。図１において、ＮＡＮＤ型フラッシュメモリ２は半導体チップであって、特に、ユーザパッドＰ０〜Ｐ１３のほかに、テスタ装置１からの比較用基準電圧Ｖｒｅｆを入力するテストパッドＴＰを備え、内部電圧の波形観測のためのテストモード回路５を備えたことを特徴としている。

図１において、テスタ装置１は、テスト処理を制御するコントローラであるＣＰＵ４０と、実行テスト処理の制御フロー及びデータを格納するＤＲＡＭであるワークメモリ４１と、入力コマンド及び入力データを入力するキーボード、マウスなどの入力部４２と、波形観測結果などの出力データを表示する表示部４３と、フラッシュメモリ２のユーザパッドＰ０〜Ｐ１３と接続され入出力信号の変換を行うインターフェース部（Ｉ／Ｆ部）４４と、パス／フェイルデータを一時格納するフェイルメモリを含む測定結果の電圧・電流データを格納する測定データメモリ４７と、テストプログラムや観測データを保存格納するハードディスクドライブ（ＨＤＤ）４５と、所定の比較用基準電圧（比較のためのしきい値電圧をいう）Ｖｒｅｆを発生する電圧発生回路４６とを備えて構成される。ここで、各回路４１〜４７はＣＰＵ４０と接続される。テスタ装置１において、ハードディスクドライブ４５に後述する図３〜図６のテスト処理等のプログラムが予め格納され、使用時にワークメモリ４１にロードされる。テスタ装置１は、後述する図３〜図６のテスト処理をフラッシュメモリ２に対して実行することで、フラッシュメモリ２内の内部電圧（図１の高電圧及び中間電圧発生回路３２からの高電圧及び中間電圧などの内部電圧をいう。）の電圧波形を観測して二値データの形式（図２）で得る。ここで、観測波形データの二値データは例えば初め測定データメモリ４７に格納され、保存する場合にはハードディスクドライブ４５にコピー・格納される。

フラッシュメモリ２は、ＮＡＮＤ型フラッシュメモリブロック１０と、ユーザパッドＰ０〜Ｐ１３と、テストパッドＴＰと、動作コントローラ２０と、制御信号ロジック回路２１と、入出力コントローラ２２と、コマンドレジスタ２３と、アドレスレジスタ２４と、入出力データレジスタ２５と、高電圧及び中間電圧発生回路３２と、テストモード回路５とを備えて構成される。ここで、ＮＡＮＤ型フラッシュメモリブロック１０は、ＮＡＮＤ型フラッシュメモリアレイ１１と、ページバッファ１２と、Ｘデコーダ１３と、Ｙデコーダ１４とを備えて構成される。また、テストモード回路５は、テストレジスタＲ１〜Ｒ６を有するテストレジスタ回路３７と、テストモードの制御回路であるテストモードロジック回路３８と、マルチプレクサ３３と、抵抗分圧回路３４と、コンパレータ３６とを備えて構成される。

ユーザパッドＰ０〜Ｐ１３は、本実施形態に係るテストシステムでは、テスタ装置１のインターフェース部４４に接続され、以下の信号を入出力するために設けられる。

（１）Ｐ０〜Ｐ７：８ビットの、アドレス、データ又はコマンドなどの入出力データＩＯ［０］〜ＩＯ［７］；
（２）Ｐ８：チップがレディ状態（Ｒ）であるか、ビジー状態（／Ｂ）であるかを示すステータス信号Ｒ／Ｂ；
（３）Ｐ９：チップをイネーブル状態にするためのチップイネーブル信号／ＣＥ；
（４）Ｐ１０：コマンドラッチをイネーブルするためのコマンドラッチイネーブル信号ＣＬＥ；
（５）Ｐ１１：アドレスラッチをイネーブルするためのアドレスラッチイネーブル信号ＡＬＥ；
（６）Ｐ１２：チップに対してデータを書き込むためのライトイネーブル信号／ＷＥ；及び
（７）Ｐ１３：チップからデータを読み出すためリードイネーブル信号／ＲＥ。
なお、信号名の前にある「／」はローイネーブル信号を示す。

制御信号ロジック回路２１はユーザパッドＰ９〜Ｐ１３からの各制御信号に基づいて入出力コントローラ２２の入出力動作及び動作コントローラ２０のメモリ書き込み、消去、ベリファイ、及び読み出し動作を制御する。入出力コントローラ２２は、制御信号ロジック回路２１からの制御信号に基づいて、ユーザパッドＰ０〜Ｐ７から入力されるデータを入出力データレジスタ２５を介してフラッシュメモリブロック１０に書き込むとともに、フラッシュメモリブロック１０からのデータを入出力データレジスタ２５を介してユーザパッドＰ０〜Ｐ７に出力する。また、入出力コントローラ２２は、制御信号ロジック回路２１からの制御信号に基づいて、ユーザパッドＰ０〜Ｐ７から入力されるアドレスをアドレスレジスタ２４を介してフラッシュメモリブロック１０に出力する。さらに、入出力コントローラ２２は、制御信号ロジック回路２１からの制御信号に基づいて、ユーザパッドＰ０〜Ｐ７から入力されるコマンドをコマンドレジスタ２３を介して動作コントローラ２０に出力する。テストモードロジック回路３８は、コンパレータ３６から出力される比較結果信号Ｓｃｏｍｐのデータを、テストレジスタ回路３７内のサンプリング回路３７Ｓにより所定のサンプリングレートでサンプリングして二値データに変換した後、入出力コントローラ２２に出力し、次いで、出力ラッチ２２Ｌによりラッチし又はラッチしないでユーザパッドＰ０等を介してテスタ装置１に出力する。ここで、サンプリング回路２２Ｓは、内部クロック同期モードではフラッシュメモリ２の内部クロックに基づいて決定されるクロックでサンプリングされ、また、テスタクロック同期モードでは、例えばリードイネーブル信号／ＲＥに基づいてサンプリングされる。

動作コントローラ２０は、コマンドレジスタ２３からのコマンド、制御信号ロジック回路２１からの制御信号、テストモードロジック回路３８からの制御信号に基づいて、フラッシュメモリブロック１０及び高電圧及び中間電圧発生回路３２の動作を制御する。高電圧及び中間電圧発生回路３２はフラッシュメモリブロック１０において必要な所定の高電圧及び中間電圧（総称して、内部電圧という。）を発生してフラッシュメモリブロック１０に出力するとともに、テストモードロジック回路３８により選択制御されるマルチプレクサ３３を介して抵抗分圧回路３４に出力する。

テストレジスタ回路３７は、コマンドレジスタ２３又は入出力コントローラ２２からのコマンドを一時的に記憶した後、テストモードロジック回路３８に出力する。また、テストレジスタ回路３７はコンパレータ３６からの比較結果信号Ｓｃｏｍｐの二値データを一時的に記憶した後、入出力コントローラ２２を介してテスタ装置１に出力する。ここで、テストレジスタ回路３７は以下のレジスタを有する。

（１）レジスタＲ１：モニタすべき内部電圧を選択するマルチプレクサ３３用コマンドを一時的に記憶するレジスタである。
（２）レジスタＲ２：抵抗分圧回路３４の分圧比（例えば、１／２、１／４、１／８など）を選択する抵抗分圧回路３４用コマンドを一時的に記憶するレジスタである。
（３）レジスタＲ３：コンパレータ３６からの比較結果信号Ｓｃｏｍｐの二値データを一時的に記憶するレジスタである。
（４）レジスタＲ４：内部クロック同期モード、テスタクロック同期モード又はブレークモードなどのテストモード（各テストモードについては詳細後述）をセットするコマンドを一時的に記憶するレジスタである。
（５）レジスタＲ５：時間分解能（例えば、１０ｎｓ、５０ｎｓ、１００ｎｓ、２００ｎｓ、３００ｎｓなど）及び出力ラッチ記憶クロック数（入出力コントローラ２２内の出力ラッチ２２Ｌにおけるラッチビット数に対応するクロック数であって、例えば、０（スルーモード）、１、８、１６、３２など）を一時的に記憶するレジスタである。
（６）レジスタＲ６：内部電圧、時間分解能又は出力ラッチ記憶クロック数を変更するコマンドを一時的に記憶するレジスタである。

テストモードロジック回路３８は、レジスタＲ１のモニタすべき内部電圧を選択するマルチプレクサ３３用コマンドに基づいて、マルチプレクサ３３が選択すべき内部電圧を指示して切り替え制御する。また、テストモードロジック回路３８は、レジスタＲ２の抵抗分圧回路３４用コマンドに基づいて、抵抗分圧回路３４がセットすべき抵抗分圧比をセットして設定制御する。コンパレータ３６は、抵抗分圧回路３４から出力される内部電圧又は内部電圧から抵抗分圧された電圧を、テスタ装置１からテストパッドＴＰを介して入力される基準電圧（しきい値電圧）Ｖｒｅｆと比較して、比較結果信号Ｓｃｏｍｐの二値データをテストレジスタ回路３７内のレジスタＲ３に出力する。

図２は図１のテスタシステムにより観測される内部電圧観測データの一例を示すタイミングチャートである。テストモードロジック回路３８はまず、マルチプレクサ３３において所定の内部電圧を選択し、抵抗分圧回路３４において抵抗分圧比を設定する。テスタ装置１は１回目の基準電圧Ｖｒ１を設定して、所定の観測期間（ｔ０〜ｔ２４）での内部電圧を所定の時間間隔（後述する時間分解能を対応する）で観測し、このときの比較結果信号Ｓｃｏｍｐの二値データをテストレジスタ回路３７に記憶する。この処理を基準電圧Ｖｒｅｆを順次所定のインクリメント電圧だけインクリメントしながら（Ｖｒ２〜Ｖｒ１６）上記観測期間（ｔ０〜ｔ２４）での内部電圧を観測し、このときの比較結果信号Ｓｃｏｍｐの二値データをテストレジスタ回路３７に記憶することを繰り返す。これにより、いわゆる「シュムプロット（shmoo plot）」と呼ばれる図２の二値データを得ることができる。ここで、比較結果信号Ｓｃｏｍｐの二値データは４つのテストモードでテスタ装置１に転送して表示部４３に表示出力することができる。

ここで、例えば、メモリ書込みの２０Ｖの高電圧の波形を観測するとして、コンパレータ３６の電源電圧が３．３Ｖであれば抵抗分圧回路３４は１／８にセットされ、電源電圧に昇圧電圧７Ｖに使用するとすれば抵抗分圧回路３４は１／４にセットするというように設定される。２つのコンパレータを用意して切替選択する回路にすることもできる。

次いで、本実施形態に係る４つのテストモードについて詳述する。

（１）スルーモード
図３は図１のテスタシステムのスルーモードテスト処理を示すフローチャートである。

テスタ装置１をいわゆる波形モニターモードに設定してスルーモードテスト処理を実行する。このとき、コンパレータ３６からの比較結果信号Ｓｃｏｍｐは連続信号として例えばユーザパッドＰ０（ＩＯ［０］）を介してテスタ装置１に出力される。テスタ装置１は比較結果信号Ｓｃｏｍｐをそのリードサイクルの周期で読み取って波形観測データ（図７（ｂ））を得る。この場合、テストレジスタ回路３７は比較結果信号ＳｃｏｍｐをレジスタＲ３にラッチさせずにスルーして入出力コントローラ２２に送り、そのままユーザパッドＰ０から出力させる。

図３のステップＳ１において、モニタすべき内部電圧を選択するコマンドをテストレジスタＲ１に入力し、ステップＳ２において、抵抗分圧回路３４の分圧比を選択するコマンドをテストレジスタＲ２に入力する。次いで、ステップＳ３においてテスタ装置１からテストパッドＴＰを介して初期基準電圧を印加し、ステップＳ４においてメモリチップの動作を開始させる所定の観測期間のコマンド、アドレス、データを入力する。さらに、ステップＳ５においてテストレジスタＲ３からスルーモードで比較結果信号Ｓｃｏｍｐを読み出し、ステップＳ６においてメモリチップの動作を終了させるコマンドを入力する。ステップＳ７において基準電圧は終了電圧に到達したか否かが判断され、ＹＥＳのときは当該テスト処理を終了する一方、ＮＯのときはステップＳ８に進む。ステップＳ８では、基準電圧をインクリメントした後、ステップＳ４に戻り、上記の処理を繰り返す。

（２）内部クロック同期モード
図４は図１のテスタシステムの内部クロック同期モードテスト処理を示すフローチャートである。

スルーモードでは、比較用基準電圧近傍の電圧ではコンパレータ３６からの比較結果信号Ｓｃｏｍｐがハイレベルとローレベルの切り替えを頻繁に繰り返す状態になる可能性もあり、それは大きなノイズを発生する可能性もあり好ましくはない。そこで、チップ内部のクロックでハイレベル又はローレベルを一旦ラッチしてサンプリング（デジタイズ）することにより、出力するサイクルのレート（周波数）が決まることにより上記ノイズを抑えることを特徴とする。これに伴い、以下の２つのパラメータを追加する。

（１）時間分解能のパラメータ：内部基本クロックの１倍、２倍、４倍、８倍などの設定で、この頻度でコンパレータ３６からの比較結果信号Ｓｃｏｍｐの二値データをサンプリング回路３７Ｓによりサンプリングした後、レジスタＲ３及び出力ラッチ２２Ｌによりラッチしてテスタ装置１に出力する。
（２）出力ラッチ２２Ｌのパラメータ（出力ラッチ２２Ｌに一時記憶するサンプリングされた二値データの数に対応するクロック数）：コンパレータ３６からの比較結果信号Ｓｃｏｍｐの二値データをＮ個（出力ラッチ記憶クロック数Ｎ＝０（スルーモード），１，８，１６，…）だけラッチして、Ｎ個になったら例えばユーザパッドＰ０から出力する。この出力データをテスタ装置１で捕捉するために、同期信号として、ステータス信号Ｒ／Ｂをトグルさせる。なお、ステータス信号Ｒ／Ｂでなく、例えばユーザパッドＰ７（ＩＯ［７］）でもよいが、出力ラッチ記憶クロック数に関連してユーザパッドＰ０〜Ｐ７は比較結果信号Ｓｃｏｍｐの出力用に使用したいので、ステータス信号Ｒ／Ｂが最も適切である。

テスタ装置１は、ステータス信号Ｒ／Ｂのローレベルからハイレベルへの立ち上がりを検知したら、時間分解能と出力ラッチ２２Ｌのパラメータで決まる時間内に例えばユーザパッドＰ０から波形観測データを読み込む。例えば、プログラム（データ書き込み）モードでの波形モニタでは、プログラム動作に入るとステータス信号Ｒ／Ｂはローレベルになり、内部クロックの一定周期毎にステータス信号Ｒ／Ｂはハイレベルからローレベル、ハイレベル、ローレベルとトグルするので、当該ステータス信号Ｒ／Ｂをトリガ信号にしてテスタ装置１は上記波形観測データを捕捉する（図７（ｃ））。一定時間内にステータス信号Ｒ／Ｂがハイレベルからローレベルにならなかったらプログラム動作は終わったことを示す。

図４のステップＳ１において、モニタすべき内部電圧を選択するコマンドをテストレジスタＲ１に入力し、ステップＳ２において抵抗分圧回路３４の分圧比を選択するコマンドをテストレジスタＲ２に入力し、ステップＳ１１において内部クロック同期モードをセットするコマンドをテストレジスタＲ４に入力する。次いで、ステップＳ１２において時間分解能及び出力ラッチ記憶クロック数をセットするコマンドをテストレジスタＲ５に入力し、ステップＳ３においてテスタ装置１からテストパッドＴＰを介して初期基準電圧を印加する。そして、ステップＳ４においてメモリチップの動作を開始させる所定の観測期間のコマンド、アドレス、データを入力し、ステップＳ５Ａにおいて出力ラッチ２２Ｌからステータス信号Ｒ／Ｂトグルを補足・同期して比較結果信号Ｓｃｏｍｐを読み出し、ステップＳ６においてメモリチップの動作を終了させるコマンドを入力する。次いで、ステップＳ７において基準電圧は終了電圧に到達したか否かが判断され、ＹＥＳのときは当該テスト処理を終了する一方、ＮＯのときはステップＳ８に進む。ステップＳ８において基準電圧をインクリメントしてステップＳ４に戻り、上記の処理を繰り返す。

図４のフローチャートが、図３のフローチャートと違う点は、内部クロック同期モードのコマンド入力と上記２つのパラメータのセットが挿入され（ステップＳ１１，Ｓ１２）、また、ステータス信号Ｒ／Ｂのトグルとそれを捕捉してテスタ装置１での読み出し処理が挿入された（ステップＳ５Ａ）ことである。

（３）テスタクロック同期モード
図５は図１のテスタシステムのテスタクロック同期モードテスト処理を示すフローチャートである。

チップ内部の動作はチップ内部クロックに同期して進むが、コンパレータ３６からの比較結果信号Ｓｃｏｍｐのデジタイジング（サンプリング）、出力ラッチ２２Ｌへの取り込み、ユーザパッドＰ０等からの出力はテスタ装置１からのクロック入力に同期して行われる。テスタ装置１のクロックは例えばユーザパッドＰ１３（リードイネーブル信号／ＲＥの入力端子）に入力され、リードイネーブル信号／ＲＥがローレベルからハイレベルへの立ち上がりでコンパレータ３６からの比較結果信号Ｓｃｏｍｐが出力ラッチ２２Ｌに取り込まれ、リードイネーブル信号／ＲＥがハイレベルからローレベルへの立ち下がりで例えばユーザパッドＰ０から出力される（図７（ｄ））。

テスタクロック同期モードでは、リードイネーブル信号／ＲＥのハイレベル／ローレベルのサイクル（周期）を適宜変えることにより、時間分解能を時間軸で変えられるので、ラフな部分と詳細観測部分とを同時にできる。なお、波形観測データの出力はユーザパッドＰ０でなくステータス信号Ｒ／Ｂを利用してもよい。

図５のステップＳ１においてモニタすべき内部電圧を選択するコマンドをテストレジスタＲ１に入力し、ステップＳ２において抵抗分圧回路３４の分圧比を選択するコマンドをテストレジスタＲ２に入力し、ステップＳ１３においてテスタクロック同期モードをセットするコマンドをテストレジスタＲ４に入力する。次いで、ステップＳ３においてテスタ装置１からテストパッドＴＰを介して初期基準電圧を印加し、ステップＳ４においてメモリチップの動作を開始させる所定の観測期間のコマンド、アドレス、データを入力し、ステップＳ５ＢにおいてテストレジスタＲ３から／ＲＥクロック同期テストモードでの比較結果信号Ｓｃｏｍｐを読み出し、ステップＳ６においてメモリチップの動作を終了させるコマンドを入力する。そして、ステップＳ７において基準電圧は終了電圧に到達したか否かが判断され、ＹＥＳのときは当該テスト処理を終了する一方、ＮＯのときはステップＳ８に進む。ステップＳ８では、基準電圧をインクリメントしてステップＳ４に戻り、上記の処理を繰り返す。

図５のフローチャートでは、図３のフローチャートに比較してテスタクロック同期モードのコマンド入力の処理を追加している（ステップＳ１３）。また、コンパレータ３６からの比較結果信号Ｓｃｏｍｐをサンプリング（デジタイズ）して出力するタイミングを決めるため、テスタ装置１からリードイネーブル信号／ＲＥを用いてクロックを入力する。例えば、プログラムの動作開始後（ステータス信号Ｒ／Ｂがローレベルになる）にリードイネーブル信号／ＲＥをクロック同期して、／ＲＥ＝ローレベルの期間に出力されるデータを読み取る。

（４）ブレークモード
図６は図１のテスタシステムのブレークモードテスト処理を示すフローチャートである。

ブレークモードは上記３つのテストモードとは独立なモードであるが、主に内部クロック同期モードで使用される。当該ブレークモードはテストモードの１つで、プログラム、消去、読み出しの動作途中のあるポイントで動作を止める機能で、その時点に動作を変更したり、動作条件を変えることができる。図６のブレークモードでは、内部クロック同期モードにおけるブレークモードの処理例を示す。当該ブレークモードでは、例えば、ラフな時間分解能から詳細な時間分解能に変更したり、観測する電圧の変更を行ったりできる。また、チップの動作条件を変えて波形がどう変化する等の観測も可能である。

図６のステップＳ１においてモニタすべき内部電圧を選択するコマンドをテストレジスタＲ１に入力し、ステップＳ２において抵抗分圧回路３４の分圧比を選択するコマンドをテストレジスタＲ２に入力し、ステップＳ１２Ａにおいて時間分解能及び出力ラッチ記憶クロック数をセットするコマンドをテストレジスタＲ５に入力し、ステップＳ１４においてブレークモードをセットするコマンドをテストレジスタＲ４に入力する。次いで、ステップＳ３においてテスタ装置１からテストパッドＴＰを介して初期基準電圧を印加し、ステップＳ４においてメモリチップの動作を開始させる所定の観測期間のコマンド、アドレス、データを入力し、ステップＳ５ＡにおいてテストレジスタＲ３からステータス信号Ｒ／Ｂトグルテストモードでの比較結果信号Ｓｃｏｍｐを読み出す。

そして、ステップＳ１５においてブレーク点でメモリチップの動作を一時停止させ、ステップＳ１６において内部電圧、時間分解能又は出力ラッチ記憶クロック数を変更するコマンドをテストレジスタＲ６に入力し、ステップＳ１７においてブレーク点からメモリチップの動作を再開させる。

さらに、ステップＳ１８においてテストレジスタＲ３からステータス信号Ｒ／Ｂトグルテストモードでの比較結果信号Ｓｃｏｍｐを読み出し、ステップＳ６においてメモリチップの動作を終了させるコマンドを入力する。そして、ステップＳ７において基準電圧は終了電圧に到達したか否かが判断され、ＹＥＳのときは当該テスト処理を終了する一方、ＮＯのときはステップＳ８に進む。ステップＳ８において基準電圧をインクリメントした後、ステップＳ４に戻り、上記の処理を繰り返す。

図７は、以上のように構成された図１のテスタシステムの動作を示す各信号のタイミングチャートである。ここで、図７（ａ）は所定の観測期間での内部電圧波形と基準電圧との関係を示す波形図である。なお、図７において、Ｓｔｅｓｔｅｒはテスタ装置１で取り込まれた比較結果信号Ｓｃｏｍｐの二値データ（波形観測データ）を示す。また、ここでは、スルーモードを除き、レジスタＲ３から出力ラッチ回路２２Ｌに比較結果信号Ｓｃｏｍｐの二値データを転送する少なくとも１クロック分の遅延が必要であるが、それは波形との関係をわかり易くするために省略している。さらに、出力ラッチ２２Ｌの記憶クロック数は１としている。

図７（ｂ）は、スルーモードの動作を示す各信号のタイミングチャートであり、レジスタＲ３及び出力ラッチ２２Ｌの遅延がないのでＩＯ［０］＝Ｓｃｏｍｐとなっており、テスタ装置１のデータ取り込みトリガ信号２０１に同期して比較結果信号Ｓｃｏｍｐのデータが取り込まれる。

図７（ｃ）は内部クロック同期モードの動作を示す各信号のタイミングチャートであり、比較結果信号Ｓｃｏｍｐ（図７（ａ））を内部クロック（＝ステータス信号Ｒ／Ｂのローレベルからハイレベルへの立ち上がり）でサンプリング（デジタイズ）した波形が出力ラッチ２２Ｌを介してＩＯ［０］から出力される。テスタ装置１はステータス信号Ｒ／Ｂのローレベルからハイレベルへの立ち上がりを検知してデータの取り込みのトリガ信号としている。テスタ装置１はステータス信号Ｒ／Ｂの信号変化を見てからデータを取り込むので、入出力コントローラ２２は比較結果信号Ｓｃｏｍｐをステータス信号Ｒ／Ｂから少し遅延して出力し（２０２）、テスタ装置１のトリガ信号はステータス信号Ｒ／Ｂのローレベルからハイレベルへの立ち上がりに同期して比較結果信号Ｓｃｏｍｐの二値データを取り込む（２０３）。

ここで、出力ラッチ記憶クロック数を８にセットした場合について説明する。このモードでは、内部クロックに同期してサンプリングされた比較結果信号Ｓｃｏｍｐは出力ラッチ２２Ｌの８ビット分のラッチに順々に８サンプリング分格納された都度毎に入出力ＩＯ［０］〜ＩＯ［７］から出力される。テスタ装置１はステータス信号Ｒ／Ｂを検知して８ビットデータの取り込みを行う。すなわち、ステータス信号Ｒ／Ｂとデータ出力の周波数が１／８になる。テスタ装置１の動作周波数が観測したい時間分解能より遅い場合に有効なモードである。なお、出力ラッチ記憶クロック数の最大は基本的には当該フラッシュメモリ２の入出力ＩＯ数で決まる。

図７（ｄ）はテスタクロック同期モードの動作を示す各信号のタイミングチャートであり、比較結果信号Ｓｃｏｍｐ（図７（ａ））をテスタ装置１から入力されるリードイネーブル信号／ＲＥのローレベルからハイレベルへの立ち上がりで入出力コントローラ２２は比較結果信号Ｓｃｏｍｐをラッチし（２０４）、リードイネーブル信号／ＲＥのハイレベルからローレベルへの立ち下がりで入出力データＩＯとして出力する（２０５）。テスタ装置１はリードイネーブル信号／ＲＥのハイレベルからローレベルへの立ち下がりで出力される比較結果信号Ｓｃｏｍｐの二値データを取り込む。

以上説明したように本実施形態に係るテスタシステムによれば、テスタ装置１でのサンプリング周波数は十分に高速であり、１つの基準電圧を用いて比較するのでコンパレータ３６による内部電圧波形の立ち上がり又は立ち下がりの時間は急峻であって、非常に正確に捕捉することができる。チップ内部のコンパレータ３６で内部電圧波形を観測するので、テスタ装置１とフラッシュメモリ２との間のケーブルの寄生容量及びテスタ装置１内の入力寄生容量とは関係なしに、メモリチップの内部電圧を従来技術に比較して簡単な構成でしかも高精度で測定することができる。

変形例．
図８は本発明の変形例に係るテスタ装置１ＡとＮＡＮＤ型フラッシュメモリ２Ａを含むテスタシステムの構成例を示すブロック図である。図８のテスタシステムは、図１のテスタシステムに比較して以下の点が異なる。
（１）テスタ装置１に代えて、電圧発生回路４６を有しないテスタ装置１Ａを備える。
（２）フラッシュメモリ２に代えて、テストモード回路５Ａを有するフラッシュメモリ２Ａを備える。ここで、テストモード回路５Ａはテストモードロジック回路３８からの制御信号に基づいて所定の比較用基準電圧Ｖｒｅｆを発生する電圧発生回路３９を備える。すなわち、変形例では、電圧発生回路３９を半導体チップ内部に設けたことを特徴としているが、ＤＣ電圧として使用されるのでトリミングにより正確な電圧を供給できるので、充分正確な波形を観測できる。

以上の実施形態において、コンパレータ３６を内部電圧の波形観測用のコンパレータとして用いているが、本発明はこれに限らず、図９の従来例のごとくトリミング調整のためのコンパレータと兼用してもよい。ＭＵＸ回路３３、抵抗分圧回路３４についても同様兼用できる。

以上の実施形態においては、ＮＡＮＤ型フラッシュメモリのためのテストモード回路５について説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭなどの半導体記憶装置などを含む半導体装置に適用することができる。なお、ＮＡＮＤ型フラッシュメモリ２の場合にテスタ装置１に対するトリガ信号として、リードイネーブル信号／ＲＥを使用しているが、ＮＯＲ型フラッシュメモリの場合はこれに代えて出力イネーブル信号／ＯＥを使用する。

以上詳述したように、本発明に係る半導体装置等によれば、従来技術に比較して回路構成が簡単であってしかも高精度で内部電圧波形を観測することができる。

１，１Ａ…テスタ装置、
２，２Ａ…ＮＡＮＤ型フラッシュメモリ、
３…ＢＩＳＴ回路、
５，５Ａ…テストモード回路、
１０…ＮＡＮＤ型フラッシュメモリブロック、
１０Ｒ…データレジスタ、
１１…ＮＡＮＤ型フラッシュメモリアレイ、
１２…ページバッファ、
１３…Ｘデコーダ、
１４…Ｙデコーダ、
２０…動作コントローラ、
２１…制御信号ロジック回路、
２２…入出力コントローラ、
２２Ｌ…出力ラッチ、
２３…コマンドレジスタ、
２４…アドレスレジスタ、
２５…入出力データレジスタ、
３０…基準電圧発生器、
３１−１〜３１−Ｎ…ポンプ回路、
３２−１〜３２−Ｎ…内部電圧発生器、
３２…高電圧及び中間電圧発生回路、
３３…マルチプレクサ、
３４…抵抗分圧回路、
３５…判断回路を含むトリミングコントローラ、
３６…コンパレータ、
３７…テストレジスタ回路、
３７Ｓ…サンプリング回路、
３８…テストモードロジック回路、
３９…電圧発生回路、
４０…ＣＰＵ、
４１…ワークメモリ、
４２…入力部、
４３…表示部、
４４…インターフェース部、
４５…ハードディスクドライブ（ＨＤＤ）、
４６…電圧発生回路、
４７…測定データメモリ、
１０１…テスタ装置、
１０２…ＮＡＮＤ型フラッシュメモリ、
ＭＰ…マルチパッド、
Ｐ０〜Ｐ１３…ユーザパッド、
Ｒ１〜Ｒ６…テストレジスタ、
ステップＳＷ…スイッチ、
ＴＰ…テストパッド。

Claims (18)

1. 半導体装置を所定の観測期間において所定の動作を行ったときの内部電圧を検出して波形観測を行うテストモードの制御回路を備える半導体装置であって、
   上記観測期間において上記内部電圧を所定の基準電圧と比較して比較結果信号を出力し、当該比較を上記基準電圧を変化させて行って上記観測期間の内部電圧の電圧波形の比較結果信号をテスタ装置に出力する比較手段を備えることを特徴とする半導体装置。
2. 上記制御回路は、上記比較結果信号をそのまま上記テスタ装置に出力することを特徴とする請求項１記載の半導体装置。
3. 上記比較結果信号を、上記半導体装置の内部クロックに基づく所定の時間間隔でサンプリングして二値データに変換するサンプリング回路と、
   上記変換された二値データを所定の遅延時間だけ一時的に記憶して出力する出力ラッチとを備えることを特徴とする請求項１記載の半導体装置。
4. 上記制御回路は、入力されるパラメータデータに従って、
   （Ａ）上記サンプリング回路の時間間隔に対応する時間分解能と、
   （Ｂ）上記出力ラッチに一時記憶する上記サンプリングされた二値データの数に対応するクロック数とを設定することを特徴とする請求項３記載の半導体装置。
5. 上記制御回路は、上記テスタ装置に対するトリガ信号に同期して上記変換された二値データを出力することを特徴とする請求項３又は４記載の半導体装置。
6. 上記トリガ信号は、上記半導体装置のステータス信号Ｒ／Ｂであることを特徴とする請求項５記載の半導体装置。
7. 上記制御回路は、上記テスタ装置から入力されるブレーク点のデータに基づいて、上記比較手段の比較を一時的に停止させた後、開始することを特徴とする請求項３〜６のうちのいずれか１つに記載の半導体装置。
8. 上記比較結果信号を、上記テスタ装置のクロックに基づく所定の時間間隔でサンプリングして二値データに変換するサンプリング回路と、
   上記変換された二値データを所定の遅延時間だけ一時的に記憶して出力する出力ラッチとをさらに備えることを特徴とする請求項１記載の半導体装置。
9. 上記テスタ装置のクロックは、リードイネーブル信号／ＲＥ又は出力イネーブル信号／ＯＥとして上記半導体装置に入力されることを特徴とする請求項８記載の半導体装置。
10. 上記半導体装置は複数の内部電圧を有し、
    上記制御回路は、入力される選択コマンドに基づいて、上記複数の内部電圧のうちの１つの内部電圧を選択して上記比較手段に出力することを特徴とする請求項１〜９のうちのいずれか１つに記載の半導体装置。
11. 上記内部電圧を出力する回路と上記比較手段との間に挿入され、上記内部電圧を所定の分圧比で抵抗分圧して出力する抵抗分圧回路をさらに備えることを特徴とする請求項１〜１０のうちのいずれか１つに記載の半導体装置。
12. 上記比較手段は、上記内部電圧をトリミングする比較手段と兼用されることを特徴とする請求項１〜１１のうちのいずれか１つに記載の半導体装置。
13. 上記基準電圧は上記テスタ装置から上記半導体装置に入力されることを特徴とする請求項１〜１２のうちのいずれか１つに記載の半導体装置。
14. 上記制御回路の制御のもとで、上記基準電圧を発生する電圧発生回路をさらに備えることを特徴とする請求項１〜１２のうちのいずれか１つに記載の半導体装置。
15. 上記半導体装置は不揮発性半導体記憶装置であることを特徴とする請求項１〜１４のうちのいずれか１つに記載の半導体装置。
16. 請求項１〜１５のうちのいずれか１つに記載の半導体装置のためのテスタ装置であって、
    上記出力される比較結果信号又は二値データを受信して内部電圧の観測電圧波形として表示する表示手段を備えることを特徴とするテスタ装置。
17. 上記受信した比較結果信号のデータ又は二値データを記憶する記憶手段をさらに備えることを特徴とする請求項１６記載のテスタ装置。
18. 請求項１〜１５のうちのいずれか１つに記載の半導体装置と、
    請求項１６又は１７記載のテスタ装置とを備えることを特徴とするテスタシステム。

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