CN113131927A - 异或门器件及控制异或门器件的方法 - Google Patents

Abstract

本发明实施例提供一种异或门器件及控制异或门器件的方法。所述异或门器件包括控制电路及两个忆阻器。两个忆阻器的正极与分别与控制电路的两个输出端连接，两个忆阻器的负极连接到一起，形成反向串联结构。进行异或运算时，所述控制电路并将所述接收到的两个逻辑值分别转换为预设电压，然后分别输入所述两个忆阻器的正极。所述控制器即可根据两个忆阻器的阻值状态确定通过所述异或门的逻辑输出。采用上述异或门器件，通过两个忆阻器就可以实现异或门器件，所以减少了异或门器件的尺寸，而且只需要给两个忆阻器的正极输入电压，也减少了异或门的功耗，另外由于输入忆阻器的电压撤掉之后，忆阻器的阻值不会发生变化，所以可以实现存算一体。

Description

异或门器件及控制异或门器件的方法

技术领域

本申请涉及微电子器件，尤其涉及一种异或门器件及控制异或门器件的方法，具体地说，涉及一种通过忆阻器实现的异或门器件及控制该异或门器件实现异或运算的方法。

背景技术

逻辑门电路是集成电路的基本组件，现有的逻辑门电路主要基于互补金属氧化物半导体 (Complementary Metal Oxide Semiconductor,CMOS)实现。如图1所示，为现有技术中通过CMOS实现异或门的电路图。图1中的异或门器件需要通过12个单元器件实现，且每个器件的尺寸都比较大，导致这类异或门器件的整体尺寸比较大。另外，由于每个单元器件都要加电压或者电流，导致整体功耗比较大。通过CMOS实现的异或门器件，在施加的输入电压或者输入电流撤掉之后，输出也会随之消失，所以需要将输出及时存储起来，从而无法实现存算一体。

发明内容

本发明提供一种异或门器件及控制异或门器件的方法，通过忆阻器实现异或门，以减少异或门尺寸、降低异或门功耗、并实现存算一体。

本发明第一方面提供一种异或门器件。所述异或门器件包括控制电路及两个忆阻器。两个忆阻器的正极与分别与控制电路的两个输出端连接，两个忆阻器的负极连接到一起，形成反向串联结构。进行异或运算时，所述控制电路并将所述接收到的两个逻辑值分别转换为预设电压(例如0V和Vq)，然后分别输入所述两个忆阻器的正极。所述控制器即可根据两个忆阻器的阻值状态确定通过所述异或门的逻辑输出(例如，当两个忆阻器的输入预设电压不同时，所述忆阻器可能从高阻态变化为低阻态，或者从低阻态变化为高阻态，当两个忆阻器的输入预设电压相同时，阻值状态不发生变化，如此根据两个忆阻器的阻值状态确定逻辑输出)。

采用上述异或门器件，通过两个忆阻器就可以实现异或门器件，所以减少了异或门器件的尺寸，而且只需要给两个忆阻器的正极输入电压，也减少了异或门的功耗，另外由于输入忆阻器的电压撤掉之后，忆阻器的阻值不会发生变化，所以可以实现存算一体。

在本发明实施例提供的一种可能的实现中，当多个异或门被设置为矩阵以构成芯片时，所述两个忆阻器分别通过位线与所述控制电路连接，所述两个忆阻器的负极通过字线连接。

通过所述异或门器件实现存储芯片，同样可以降低存储芯片的尺寸、减少了存储芯片的功耗、并使存储芯片实现存算一体。

在本发明实施例提供的一种可能的实现中，所述控制电路还用于：在接收所述两个逻辑值之前，将所述两个忆阻器都设置为高阻态，所述高阻态为忆阻器的阻值大于等于一预设值。

通过将忆阻器都设置为高阻态，可以保证异或门异或计算的准确性。

在本发明实施例提供的一种可能的实现中，所述两个逻辑值分别为逻辑“0”和逻辑“1”，其中所述逻辑“0”对应的预设电压为0伏，所述逻辑“1”对应的电压为Vq伏，所述Vq大于两倍的临界电压，所述临界电压为忆阻器从高阻态转变至低阻态的临界电压。

通过将“0”对应的预设电压为0伏，所述逻辑“1”对应的电压为Vq伏，可以确保在两个逻辑值不同时，所述忆阻器的阻值状态发生变化，从而保证所述异或门器件的可靠性。

在本发明实施例提供的一种可能的实现中，所述控制电路根据所述两个忆阻器的阻值状态确定通过所述异或门的逻辑输出包括：向所述两个忆阻器输入读取电压，所述读取电压为不会使所述忆阻器的阻值状态发生变化的电压；分别侦测所述两个忆阻器的电流，当侦测的电流大于第一预设值，则确定所侦测的忆阻器为低阻态，当侦测的电流小于第二预设值，则确定所侦测的忆阻器为低阻态，其中，所述低阻态表示逻辑0，所述高阻态表示逻辑1；根据异或运算的规则计算逻辑输出。

通过输入使所述忆阻器的阻值状态不会发生变化的电压，使忆阻器的阻值处于稳定状态，从而使输出电流也处于一种稳定状态，这样就可以通过侦测电流来确定忆阻器的处于低阻态还是高阻态，更方便的进行异或运算。

本发明第二方面提供一种控制第一方面提供的各异或门器件实现异或计算的方法，所述方法包括：将所述异或门器件包含的两个忆阻器设置为高阻态；接收两个逻辑值，将所述逻辑值转换为所述两个逻辑值对应的预设电压，并将转换后的预设电压分别输入所述两个忆阻器的正极；根据所述两个忆阻器的阻值状态确定通过所述异或门的逻辑输出。

采用上述方法，通过两个忆阻器就可以实现异或门器件，所以减少了异或门器件的尺寸，而且只需要给两个忆阻器的正极输入电压，也减少了异或门的功耗，另外由于输入忆阻器的电压撤掉之后，忆阻器的阻值不会发生变化，所以可以实现存算一体。

在本发明实施例提供的一种可能的实现中，所述两个逻辑值分别为逻辑“0”和逻辑“1”，其中所述逻辑“0”对应的预设电压为0伏，所述逻辑“1”对应的电压为Vq伏，所述Vq大于两倍的临界电压，所述临界电压为忆阻器从高阻态转变至低阻态的临界电压。

通过将“0”对应的预设电压为0伏，所述逻辑“1”对应的电压为Vq伏，可以确保在两个逻辑值不同时，所述忆阻器的阻值状态发生变化，从而保证所述异或门器件的可靠性。

在本发明实施例提供的一种可能的实现中，所述在根据所述两个忆阻器的阻值状态确定通过所述异或门的逻辑输出包括：向所述两个忆阻器输入读取电压，所述读取电压为不会使所述忆阻器的阻值状态发生变化的电压；分别侦测所述两个忆阻器的电流，当侦测的电流大于第一预设值，则确定所侦测的忆阻器为低阻态，当侦测的电流小于第二预设值，则确定所侦测的忆阻器为高阻态，其中，所述低阻态表示逻辑0，所述高阻态表示逻辑1，所述第一预设值小于第二预设值；根据异或运算的规则计算逻辑输出。

通过输入使所述忆阻器的阻值状态不会发生变化的电压，使忆阻器的阻值处于稳定状态，从而使输出电流也处于一种稳定状态，这样就可以通过侦测电流来确定忆阻器的处于低阻态还是高阻态，更方便的进行异或运算。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1为通过CMOS管实现异或门器件的电路图。

图2为忆阻器的状态转换图。

图3为本发明实施例提供的异或门器件的电路图。

图4为本发明实施例通过控制图3所示的异或门器件实现异或运算的方法的流程图。

图5a-e为本发明实施例对不同的逻辑输入实现逻辑运算的示意图。

图6为本发明实施例中通过忆阻器的阻值状态实现逻辑运算时的逻辑真值表。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

本发明提供一种通过忆阻器实现的异或门器件及通过忆阻器实现异或门器件的方法。忆阻器是一种有记忆功能的非线性电阻，通过控制流经忆阻器的电流的变化可改变其阻值，如果把高阻值定义为“1”，低阻值定义为“0”，则这种电阻就可以实现存储数据的功能。

对忆阻器施加不同的电压后，忆阻器的阻值会发生变化，当忆阻器的阻值高于第一阈值时，则所述忆阻器处于高阻态，当所述忆阻器的阻值低于第二阈值时，则所述忆阻器处于低阻态。所述第一阈值大于所述第二阈值。对于采用不同工艺制成的忆阻器，所述第一阈值和第二阈值的大小会不同。如图2所示为对忆阻器输入不同的电压时，忆阻器的状态变化图。对于处于高阻态的忆阻器施加大于第三阈值的正向电压后，所述忆阻器的阻值由高变低，变为低阻态，对于处于低阻态的忆阻器施加大于第四阈值的负向电压时，所述忆阻器的阻值由低变高，变为高阻态。第三阈值电压为忆阻器从高阻态转变至低阻态的临界电压，第四阈值电压为忆阻器从低阻转变至高阻的临界电压，第三阈值和第四阈值的大小也会因工艺不同而不同。

在本发明实施例中通过忆阻器实现的异或门器件。如图3所示，为本发明实施例提供的异或门器件的结构示意图。所述异或门器件包含两个忆阻器件10、20和控制电路30，两个忆阻器10、20的正极与分别与控制电路30的两个输出端连接，两个忆阻器10、20的负极连接到一起，形成反向串联结构。本发明实施例中示出了一个异或门器件，在实际应用中，多个异或门器件可形成矩阵构成存储芯片。当多个异或门被设置为矩阵以构成芯片时，所述忆阻器10、20和控制电路30分别通过位线40及50连接，所述忆阻器10、20的负极通过字线60连接。所述控制电路30用于将输入的逻辑值p及q(逻辑“0”或逻辑“1”)转化为预设的电压值，并输出至忆阻器10及20，以使所述异或门器件实现异或逻辑运算。字线和位线是一个存储单元的基本概念，位线是地址线，主要是来决定存储阵列中的一行可以被读取或者写入。位线是存储单元的真正位宽。

如图4所示，为基于图3所示的异或门器件实现异或操作的方法的流程图。

步骤S401，将忆阻器10、20初始化为高阻态。

先通过控制电路30分别对所述忆阻器10及20施加读电压，读取两个忆阻器的当前状态，如果处于高阻态，则不需要处理，如果处于低阻态，则使该忆阻器的位线40或50(正极) 接地，在字线60(忆阻器的负极)施加一个大于第二阈值电压的电压脉冲，使忆阻器置为高阻态。所述读电压为是一个很小的电压，其幅值小于第三阈值以及第四阈值，从而不会引起忆阻器10、20的阻值变化。在本发明实施例中，在给忆阻器10及20施加读取电压后，可根据读取通过忆阻器10及20的电流来确定忆阻器是高阻态还是低阻态。

根据欧姆定律，在输入电压一定的情况下，电流和电阻成反比，所以如果通过忆阻器的电流在一个预设的高电流范围，则所述忆阻器处于低阻态，所述高电流范围根据所述忆阻器处于低阻态时的电阻范围确定，根据欧姆定律，电流和电阻成反比，由于忆阻器处于低阻态时的阻值比较小，所以所述高电流范围内的电流会比较高。如果通过忆阻器的电流在一个预设的低电流范围，则所述忆阻器处于高阻态，所述低电流范围根据所述忆阻器处于低阻态时的电阻范围确定，根据欧姆定律，电流和电阻成反比，由于忆阻器处于高阻态时的阻值比较高，所以所述高电流范围内的电流会比较高。另外，在本发明实施例中，通过给该忆阻器的正极输入0伏电压相当于则使该忆阻器的位线40或50接地。

步骤S402，将输入的逻辑值p和q分别转换为两个输入电压，Vp和Vq。

在本发明实施例中，逻辑值p即为逻辑“0”，逻辑值q即为逻辑“1”，预先设定逻辑“0”对应的输入电压Vp＝0V，逻辑“1”对应的输入电压Vq为大于第三阈值的两倍。其中，所述0V 电压有一定的误差范围，例如所述误差范围可以为+/-aV，a的大小可根据实际情况设定。设定电压Vq为大于两倍第三阈值的电压的目的是为了保证给忆阻器10或20施加电压Vq后，忆阻器10或20能够转到低阻态。这样，可将输入所述异或门的逻辑“0”转换为输入电压Vp，将输入所述异或门的逻辑“1”转换为输入电压Vq。在上述实施例中，为了操作方便，将Vp设置为0，但本发明实施例中Vp的值并不限定为“0”，只要保证，Vp和Vq的差值大于两倍的第三阈值即可。

S403、控制电路将电压信号Vp和Vq施加在两个忆阻器10及20的正极。

如图5a所示，两个忆阻器首先均被初始化为高阻态，当输入的逻辑值p和q均为逻辑“0”时，如图5b所示，输入两个忆阻器的输入电压均为0V，则两个忆阻器的状态不会发生变化，都为高阻态。当输入的逻辑值p和q分别为逻辑“0”和逻辑“1”时，如图5c所示，输入两个忆阻器的输入电压分别为0和Vq，则输入0V的忆阻器的状态没有发生变化，仍为高阻态，而输入Vq的忆阻器的状态由高阻态变化为了低阻态。当输入的逻辑值p和q分别为逻辑“1”和逻辑“0”时，如图5d所示，输入两个忆阻器的输入电压分别为Vq和0，则输入0的忆阻器的状态没有发生变化，仍为高阻态，而输入Vq的忆阻器的状态由高阻态变化为了低阻态。当输入的逻辑值p和q均为逻辑“1”时，如图5e所示，输入两个忆阻器的输入电压均为Vq，则两个忆阻器的状态都由高阻态变为低阻态。

S404、对所述忆阻器施加读取电压，获取两个忆阻器的状态，得到异或运算的结果。

与步骤S401中类似，在本步骤中，也是给忆阻器施加读取电压。其中一种施加电压的方式为将字线60接地，并在地线80与字线60之间连接一开关70，当控制电路30输入的电压是逻辑值转换的电压时，所述开关70打开，当需要读取忆阻器10及20的状态时，则关闭所述开关70，使字线60接地，然后分别给忆阻器10及20施加读取电压，以获取忆阻器10及 20的状态。关于忆阻器状态的获取方式请参考步骤S401的描述，在此不再赘述。

如图6所示为异或逻辑真值表，和电阻状态所对应的逻辑值，当两个忆阻器的正极施加的电压均相等时，(p＝0，q＝0)，(p＝1，q＝1)两种状态，因为两个忆阻器上的压降均为0，所以状态不会发生改变，维持初始状态不变，而初始态均为高阻态，所以最终呈现两个高阻态，对应的逻辑值为“0”；当两个忆阻器的正极施加的电压信号不同，(p＝0，q＝1)，(p＝1，q＝0) 两种状态，所以两个忆阻器中接近高电平一侧的忆阻器会被置为低阻态，最终，呈现阻态一高一低的状态，对应的逻辑值为“1”。所以在读取忆阻器的状态后，根据图5所示的逻辑真值表，即可确定所述异或门器件的输出。

本发明实施例通过忆阻器实现异或门器件，简化了异或门器件的结构，缩小了异或门器件的尺寸，减少了异或门器件的功耗，且异或门的运算结果以电阻形式非易失地保存在器件中，不需要额外的存储空间存储，从而实现了存算一体。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种异或门器件，其特征在于，包括：

控制电路；

两个忆阻器；

其中，两个忆阻器的正极与分别与控制电路的两个输出端连接，两个忆阻器的负极连接到一起，形成反向串联结构；

所述控制电路用于：

接收两个逻辑值，并将所述逻辑值转换为所述两个逻辑值对应的预设电压后，分别输入所述两个忆阻器的正极；

根据所述两个忆阻器的阻值状态确定通过所述异或门的逻辑输出。

2.如权利要求1所述的异或门器件，其特征在于，当多个异或门被设置为矩阵以构成芯片时，所述两个忆阻器分别通过位线与所述控制电路连接，所述两个忆阻器的负极通过字线连接。

3.如权利要求1或2所述的异或门器件，其特征在于，所述控制电路还用于：

在接收所述两个逻辑值之前，将所述两个忆阻器都设置为高阻态，所述高阻态为忆阻器的阻值大于等于一预设值。

4.如权利要求1至3任意一项所述的异或门器件，其特征在于，所述两个逻辑值分别为逻辑“0”和逻辑“1”，其中所述逻辑“0”对应的预设电压为0伏，所述逻辑“1”对应的电压为Vq伏，所述Vq大于两倍的临界电压，所述临界电压为忆阻器从高阻态转变至低阻态的临界电压。

5.如权利要求1至4任意一项所述的异或门器件，其特征在于，所述控制电路在根据所述两个忆阻器的阻值状态确定通过所述异或门的逻辑输出包括：

向所述两个忆阻器输入读取电压，所述读取电压为不会使所述忆阻器的阻值状态发生变化的电压；

分别侦测所述两个忆阻器的电流，当侦测的电流大于第一预设值，则确定所侦测的忆阻器为低阻态，当侦测的电流小于第二预设值，则确定所侦测的忆阻器为低阻态，其中，所述低阻态表示逻辑0，所述高阻态表示逻辑1；

根据异或运算的规则计算逻辑输出。

6.一种控制权利要求1-5任意一项所述的异或门器件实现异或计算的方法，所述方法包括：

将所述异或门器件包含的两个忆阻器设置为高阻态；

接收两个逻辑值，将所述逻辑值转换为所述两个逻辑值对应的预设电压，并将转换后的预设电压分别输入所述两个忆阻器的正极；

根据所述两个忆阻器的阻值状态确定通过所述异或门的逻辑输出。

7.如权利要求6所述的方法，其特征在于，所述两个逻辑值分别为逻辑“0”和逻辑“1”，其中所述逻辑“0”对应的预设电压为0伏，所述逻辑“1”对应的电压为Vq伏，所述Vq大于两倍的临界电压，所述临界电压为忆阻器从高阻态转变至低阻态的临界电压。

8.如权利要求7所述的方法，其特征在于，所述在根据所述两个忆阻器的阻值状态确定通过所述异或门的逻辑输出包括：

向所述两个忆阻器输入读取电压，所述读取电压为不会使所述忆阻器的阻值状态发生变化的电压；

分别侦测所述两个忆阻器的电流，当侦测的电流大于第一预设值，则确定所侦测的忆阻器为低阻态，当侦测的电流小于第二预设值，则确定所侦测的忆阻器为高阻态，其中，所述低阻态表示逻辑0，所述高阻态表示逻辑1，所述第一预设值小于第二预设值；

根据异或运算的规则计算逻辑输出。

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