WO2010029794A1 - データ処理装置及び半導体集積回路装置 - Google Patents
データ処理装置及び半導体集積回路装置 Download PDFInfo
- Publication number
- WO2010029794A1 WO2010029794A1 PCT/JP2009/059738 JP2009059738W WO2010029794A1 WO 2010029794 A1 WO2010029794 A1 WO 2010029794A1 JP 2009059738 W JP2009059738 W JP 2009059738W WO 2010029794 A1 WO2010029794 A1 WO 2010029794A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- data
- endian
- memory
- bus
- cpu
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30025—Format conversion instructions, e.g. Floating-Point to Integer, decimal conversion
Abstract
Description
又、マイクロコンピュータにおいて、命令やデータを格納するために必要とされるメモリ容量を削減し、適正な消費電力で命令の実行/データの処理効率を向上することも求められる。
図1は、本実施の形態に係るマイクロコンピュータの一部分の構成を示すブロック図である。尚、図1に於いては、後述するアライナ11の記載を省略している。
本実施の形態の特徴点は、実施の形態1に係るバイエンディアン方式のマイクロコンピュータに於いて、CPU周辺の各I/O装置とCPU間のデータバスを、リトルエンディアン専用のデータバスとビッグエンディアン専用のデータバスとに分離した点にある。
図8は、マイクロコンピュータMCUの一例の概略を示すブロック図である。
jmp @#adr (1)
jmp @Rn (2)
のように、命令が記述される。命令の記述に含まれる“@”はアドレス修飾が行われることを示し、“#”は続くバイナリ情報を数値情報として認識し、Rnはレジスタ番号を指定することを示す。
図15はエンディアンの異なる周辺機能ブロックを有するマイクロコンピュータの概略を示し、その他の構成は実施の形態3のマイクロコンピュータMCU(図8)と同様である。図15には、CPU1、バスコントローラBSC、バスコントローラBSCに接続されるリトルエンディアンでデータ処理を行うリトルエンディアン用周辺機能ブロック(リトルエンディアン用周辺I/O装置18,19)、及び、バスコントローラBSCに接続されるビッグエンディアンでデータ処理を行うビッグエンディアン用周辺機能ブロック(ビッグエンディアン用周辺I/O装置15,16)が、記載されている。リトルエンディアン用周辺機能ブロックはリトルエンディアン用周辺データバス17を介してバスコントローラ BSC内のアライナ13に接続され、ビッグエンディアン用周辺機能ブロックはビッグエンディアン用周辺データバス14を介してバスコントローラ BSC内のアライナ13に接続される。本構成において、リトルエンディアン用周辺I/O装置19内の転送バッファTBL等、ビッグエンディアン用周辺I/O装置15内の転送バッファTBB等とCPU1のI/Oレジスタ12(レジスタ群REGのうちの一つのレジスタである。レジスタ9と同一のものであってもよい。)は、周辺I/O装置内の転送バッファやレジスタのサイズに関係なく、LSBが共通に接続されるようにバスが接続される。リトルエンディアン用周辺I/O装置18、19かビッグエンディアン用周辺I/O装置15、16かは、それぞれの転送バッファやレジスタに割り付けられているアドレスによって判別できるようになっている。
図17は、実施の形態1,2,3,4及び後述する実施の形態6に係るマイクロコンピュータで実行するプログラムの開発ツールのフロー概略を示す。C言語等の高級言語で記述されたソースプログラムをコンパイラが構文解析等、及び最適化を行ってアセンブリ言語で記述したアセンブリ言語プログラムを出力する。アセンブラはコンパイラから出力されたアセンブリ言語から機械語を生成し機械語プログラムを出力する。1又は複数の機械語プログラムをリンケージエディタで結合(リンク処理)してマイクロコンピュータで実行可能なプログラムが生成される。
以下、マイクロコンピュータMCUでの処理性能の向上、コード効率の向上、及び消費電力の向上について、各々、記載する。尚、コード効率の向上とは、命令を格納するために必要とされるメモリ容量を削減することである。
若しくは、レジスタ格納値のうちの演算に使用するデータ幅を指定可能な演算命令において、当該データ幅として指定できる値の範囲にあわせて乗算命令においてコードサイズを2バイト~6バイトを選択可能とし、または、除算命令においてコードサイズを3バイト~7バイトを選択可能としている。
Claims (14)
- CPUと、
バスと、
前記CPUと前記バスとの間に配置されるアライナとを備えており、
前記CPUは、前記バスを介して、メモリから命令コードを取得して当該命令コードに応じた動作を行い、当該命令コードに応じた動作を行うために必要とされるデータを取得し、
前記命令コードはリトルエンディアン又はビッグエンディアンのいずれか一方の決定されたエンディアンで前記メモリに格納され、前記データはNビット(N=8×k:kは2以上の正の整数)で表されるベクタアドレス情報を含みリトルエンディアン又はビッグエンディアンのいずれで前記メモリに格納されるかを任意に決定され、
前記アライナはNビット長でのデータアクセスを行う場合、当該データがリトルエンディアン又はビッグエンディアンのいずれで格納されているかに関わらず前記メモリに格納されているバイト順序で前記CPUに当該データを供給し、Nビットと異なるビット長でのデータアクセスを行う場合、当該データがリトルエンディアン又はビッグエンディアンのいずれで格納されているかに応じて前記メモリに格納されているバイト順序を変更して前記CPUに供給する、
ことを特徴とする半導体集積回路装置。 - レジスタを備えるCPUと、
そのエンディアンがリトルエンディアン及びビッグエンディアンの内の一方に固定され、且つ、その転送信号量がNビットであり、前記CPUに接続された一端を備えると共に、データの読み出し及び書き込みが可能な第1メモリ内の命令コードが格納された第1格納領域と信号線を介して接続されている命令バスと、
そのエンディアンが前記リトルエンディアン及び前記ビッグエンディアンの内の何れかに可変に設定された前記データを転送し、且つ、その1回の転送信号量の最大値が前記Nビットであり、前記第1メモリ内の、前記データをバイト単位で格納する、k(N=8×k:kは正の整数)個の番地を有する格納領域の各番地と接続されたk本の信号線より構成されているデータバスと、
前記CPUが出力する制御信号に応じて、前記データバスの前記k本の信号線と、前記レジスタ内の、前記データをバイト単位で格納するk個の番地とを接続するアライナとを備えており、
前記CPUは、その各々のサイズが前記Nビットである複数のベクタアドレスを備えるベクタテーブルを記憶する不揮発性の第2メモリの出力端にも電気的に接続されており、前記ベクタテーブルが、リセット信号の受信、或いは、前記リセット信号の受信を除く特定の割り込み処理の要求の受信の何れかを要因として、前記Nビットの対応するベクタアドレスを前記CPUに出力することにより、前記CPUは、前記第2メモリの前記ベクタテーブルに対してオペランドアクセスするときには、
前記CPUは、前記対応するベクタアドレスに基づいて命令フェッチを行うと共に、
前記CPUは、前記第1メモリよりフェッチした命令コードの実行の前に、前記第1メモリに対して最大で前記Nビットのデータ量のアクセスを行うときに、前記レジスタ内にデータが、前記命令バスのエンディアンの種類に応じて定まるアドレスと同一のアドレスであって且つ同一のデータアライメントで以って常に格納される様に、前記制御信号によって前記アライナの動作を制御することを特徴とする、
データ処理装置。 - 請求項2記載のデータ処理装置であって、
前記第1メモリ及び前記第2メモリは、共に、前記データ処理装置の構成要素として、
前記CPUと同一又は別個の何れかの半導体チップ上に搭載されていることを特徴とする、
データ処理装置。 - 請求項2記載のデータ処理装置であって、
前記CPU周辺の各I/O装置と前記CPU間のデータバスを、リトルエンディアン専用のデータバスとビッグエンディアン専用のデータバスとに分離したことを特徴とする、
データ処理装置。 - CPUと、
第1及び第2のバスと、
前記CPUと前記第1及び第2のバスの間に配置される第1及び第2のアライナとを備えており、
前記第1バスにはリトルエンディアンでデータアクセスを行う第1処理部が接続され、
前記第2バスにはビッグエンディアンでデータアクセスを行う第2処理部が接続され、
前記CPUはプログラムの実行に際してメモリから命令コードを取得して当該命令コードに応じた動作を行い、前記命令コードはリトルエンディアン又はビッグエンディアンのいずれか一方の決定されたエンディアンとされ、
前記第1のアライナは、前記第1処理部からのリトルエンディアンでのデータを前記CPUで実行しているプログラムでのデータのエンディアンに応じてバイト順序を変更し、若しくは前記CPUからのデータをリトルエンディアンのバイト順序に変更し、
前記第2のアライナは、前記第2処理部からのビッグエンディアンでのデータを前記CPUで実行しているプログラムでのデータのエンディアンに応じてバイト順序を変更し、若しくは前記CPUからのデータをビッグエンディアンのバイト順序に変更する、
ことを特徴とする半導体集積回路装置。 - 前記第1処理部からのリトルエンディアンでのデータと前記第2処理部からのビッグエンディアンでのデータとは、ベクタアドレス情報が表されるNビット(N=8×k:kは2以上の正の整数) 長において同じバイト順序となる、
ことを特徴とする請求項5記載の半導体集積回路装置。 - レジスタを有するCPUと、
バスと、
割込み制御部と、
メモリとを備え、
CPUは前記バスを介して前記メモリから命令を取得し当該命令に応じた動作制御を行い、前記割込み制御部からの割込み通知に応じて当該割込み通知に応じた処理を行うために割込み処理プログラムの格納アドレスを取得し、
前記メモリは第1プログラムと前記第1プログラムでの処理に用いられる第1データを格納する第1領域と、第2プログラムと前記第2プログラムでの処理に用いられる第2データを格納する第2領域と、前記割込み処理プログラムを格納する第3領域と、前記割込み処理プログラムの格納アドレスを格納する第4領域とに分割され、
前記第1プログラムと前記第2プログラムとは夫々の処理におけるデータのエンディアンが異なり、
前記第1プログラムの実行中であるか前記第2プログラムの実行中であるかに係りなく、前記メモリから前記割込み処理プログラムの格納アドレスを取得するためのデータ転送において、前記メモリから前記バスに出力されたデータのバイト単位での順序を変更することなく取得可能とされる半導体集積回路装置。 - 前記割込み処理プログラムの格納アドレスは、前記バスを介して一度のデータ転送において転送可能なデータサイズであり、前記割込み処理プログラムの格納アドレスは一度のデータ転送により前記CPUへ転送される請求項7の半導体集積回路装置。
- 前記第1プログラムの実行中において前記第1データを前記割込み処理プログラムの格納アドレスと同じデータサイズで一度のデータ転送により取得する場合と、前記第2プログラムの実行中において前記第2データを前記割込み処理プログラムの格納アドレスと同じデータサイズで一度のデータ転送により取得する場合とにおいて、前記メモリから前記バスに出力されたデータのバイト単位での順序を変更することなく前記レジスタへ転送し処理可能であり、
前記第1プログラムの実行中において前記第1データを前記割込み処理プログラムの格納アドレスと異なるデータサイズで一度のデータ転送により取得する場合と、前記第2プログラムの実行中において前記第2データを前記割込み処理プログラムの格納アドレスと異なるデータサイズで一度のデータ転送により取得する場合とにおいて、前記メモリから前記バスに出力されたデータのバイト単位での順序を変更して前記レジスタへ転送することにより処理可能である請求項7の半導体集積回路装置。 - 前記バスは、前記命令を取得するために用いられる命令バスと前記第1データ又は前記第2データのデータ転送に用いられるデータバスとを有し、
前記割込み通知に応じての前記割り込み処理プログラムの格納アドレスの取得は前記データバスを用いて行われる請求項7の半導体集積回路装置。 - 前記バスは、メモリとの間でのデータ転送においてデータのバイト単位での順序を変更するためのアライナに接続される請求項7の半導体集積回路装置。
- 前記アライナは、前記第1データの取得であるか前記第2データの取得であるかの識別情報とデータ転送サイズを示す情報とから生成される制御信号を供給され、データのバイト単位での順序の変更を制御する請求項11の半導体集積回路装置。
- 前記バスは第2アライナに接続され、
前記第2アライナは第1周辺バスを介して第1周辺回路に接続され、第2周辺バスを介して第2周辺回路に接続され、
前記第1周辺回路と前記第2周辺回路とは夫々での処理におけるデータのエンディアンが異なり、
前記第2アライナは前記第1周辺回路又は前記第2周辺回路と前記レジスタ若しくは前記メモリとの間でのデータ転送において、前記割込み処理プログラムの格納アドレスを取得するためのデータ転送サイズでのデータ転送では前記第1周辺バスまたは前記第2周辺バスに出力されたデータのバイト単位での順序を変更しないデータ転送の制御を行い、前記割込み処理プログラムの格納アドレスを取得するためのデータ転送サイズと異なる転送サイズでのデータ転送では前記第1周辺バスまたは前記第2周辺バスのいずれか一方に出力されたデータのバイト単位での順序を変更するデータ転送の制御を行う請求項7の半導体集積回路装置。 - 前記第1周辺回路は前記第1プログラムにより制御され、前記第2周辺回路は前記第2プログラムにより制御される請求項13の半導体集積回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2009801356167A CN102150139A (zh) | 2008-09-12 | 2009-05-28 | 数据处理装置及半导体集成电路装置 |
US13/063,347 US9524237B2 (en) | 2008-09-12 | 2009-05-28 | Data processing device and semiconductor intergrated circuit device for a bi-endian system |
JP2010528678A JP5292406B2 (ja) | 2008-09-12 | 2009-05-28 | 半導体集積回路装置 |
TW098127267A TWI476597B (zh) | 2008-09-12 | 2009-08-13 | 資料處理裝置及半導體積體電路裝置 |
TW103145485A TWI541658B (zh) | 2008-09-12 | 2009-08-13 | 資料處理裝置及半導體積體電路裝置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008-234768 | 2008-09-12 | ||
JP2008234768 | 2008-09-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2010029794A1 true WO2010029794A1 (ja) | 2010-03-18 |
Family
ID=42005057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2009/059738 WO2010029794A1 (ja) | 2008-09-12 | 2009-05-28 | データ処理装置及び半導体集積回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9524237B2 (ja) |
JP (3) | JP5292406B2 (ja) |
CN (2) | CN102150139A (ja) |
TW (2) | TWI541658B (ja) |
WO (1) | WO2010029794A1 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011227730A (ja) * | 2010-04-20 | 2011-11-10 | Renesas Electronics Corp | マイクロコンピュータ |
JP2016045759A (ja) * | 2014-08-25 | 2016-04-04 | サンケン電気株式会社 | 演算処理装置 |
US9430233B2 (en) | 2014-12-19 | 2016-08-30 | International Business Machines Corporation | Compiler method for generating instructions for vector operations in a multi-endian instruction set |
US9563534B1 (en) | 2015-09-04 | 2017-02-07 | International Business Machines Corporation | Debugger display of vector register contents after compiler optimizations for vector instructions |
US9588746B2 (en) | 2014-12-19 | 2017-03-07 | International Business Machines Corporation | Compiler method for generating instructions for vector operations on a multi-endian processor |
US9619214B2 (en) | 2014-08-13 | 2017-04-11 | International Business Machines Corporation | Compiler optimizations for vector instructions |
US9880821B2 (en) | 2015-08-17 | 2018-01-30 | International Business Machines Corporation | Compiler optimizations for vector operations that are reformatting-resistant |
WO2023047762A1 (ja) * | 2021-09-21 | 2023-03-30 | 株式会社日立製作所 | プロセッサおよびエンディアン変換方法 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4437464B2 (ja) | 2005-06-01 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体装置及びデータ処理システム |
US8578340B1 (en) * | 2010-09-24 | 2013-11-05 | Ca, Inc. | Recording and replaying computer program execution with recorded execution event breakpoints |
US9762246B2 (en) * | 2011-05-20 | 2017-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a storage circuit having an oxide semiconductor |
FR2977371B1 (fr) * | 2011-06-30 | 2013-08-02 | Trixell | Matrice de pixels a groupements programmables |
CN103576739A (zh) * | 2012-08-02 | 2014-02-12 | 中兴通讯股份有限公司 | 数字芯片、具有数字芯片的设备和大小端模式配置方法 |
CN102968330B (zh) * | 2012-11-27 | 2015-08-19 | 武汉大学 | 一种固件代码反汇编中端模式差异的处理方法 |
US10120682B2 (en) * | 2014-02-28 | 2018-11-06 | International Business Machines Corporation | Virtualization in a bi-endian-mode processor architecture |
US9507595B2 (en) * | 2014-02-28 | 2016-11-29 | International Business Machines Corporation | Execution of multi-byte memory access instruction specifying endian mode that overrides current global endian mode |
CN105404496B (zh) * | 2015-11-06 | 2018-11-16 | 深圳国微技术有限公司 | 数据传输的控制方法和控制装置及具有其的微处理器 |
US10079067B1 (en) * | 2017-09-07 | 2018-09-18 | Winbond Electronics Corp. | Data read method and a non-volatile memory apparatus using the same |
CN109977061B (zh) * | 2017-12-28 | 2023-04-11 | 中兴通讯股份有限公司 | 一种中断处理方法及中断处理装置 |
CN110647355B (zh) * | 2018-06-27 | 2021-11-26 | 上海寒武纪信息科技有限公司 | 数据处理器和数据处理方法 |
TWI749724B (zh) * | 2020-08-21 | 2021-12-11 | 和碩聯合科技股份有限公司 | 電子電路系統 |
CN112835842B (zh) * | 2021-03-05 | 2024-04-30 | 深圳市汇顶科技股份有限公司 | 端序处理方法、电路、芯片以及电子终端 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63211019A (ja) * | 1987-02-27 | 1988-09-01 | Hitachi Ltd | 直接メモリアクセス制御装置 |
JPH0336643A (ja) * | 1989-07-03 | 1991-02-18 | Nec Corp | データ処理方法 |
JPH06124201A (ja) * | 1990-08-09 | 1994-05-06 | Mips Computer Syst Inc | コンピュータにおけるバイト順番スイッチング方法及び装置 |
JPH08278918A (ja) * | 1995-02-24 | 1996-10-22 | Internatl Business Mach Corp <Ibm> | エンディアンタスクを実行するシステム及び方法 |
JPH0997211A (ja) * | 1995-09-29 | 1997-04-08 | Matsushita Electric Ind Co Ltd | バス制御装置、及びバス制御装置を含む情報処理装置 |
JP2000003304A (ja) * | 1998-06-12 | 2000-01-07 | Nec Corp | データ処理装置とデータアライン装置 |
JP2000235503A (ja) * | 1999-02-16 | 2000-08-29 | Hitachi Ltd | オペレーティングシステム及び計算機 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5627975A (en) * | 1994-08-02 | 1997-05-06 | Motorola, Inc. | Interbus buffer for use between a pseudo little endian bus and a true little endian bus |
US5928349A (en) * | 1995-02-24 | 1999-07-27 | International Business Machines Corporation | Mixed-endian computing environment for a conventional bi-endian computer system |
US5734910A (en) * | 1995-12-22 | 1998-03-31 | International Business Machines Corporation | Integrating multi-modal synchronous interrupt handlers for computer system |
US5961640A (en) * | 1997-04-22 | 1999-10-05 | Vlsi Technology, Inc. | Virtual contiguous FIFO having the provision of packet-driven automatic endian conversion |
JP2000082009A (ja) | 1998-09-04 | 2000-03-21 | Hitachi Ltd | データ処理装置 |
US7404019B2 (en) * | 2003-03-07 | 2008-07-22 | Freescale Semiconductor, Inc. | Method and apparatus for endianness control in a data processing system |
JP4446373B2 (ja) * | 2003-03-19 | 2010-04-07 | パナソニック株式会社 | プロセッサ、データ共有装置 |
US6993619B2 (en) * | 2003-03-28 | 2006-01-31 | International Business Machines Corporation | Single request data transfer regardless of size and alignment |
GB2409067B (en) | 2003-12-09 | 2006-12-13 | Advanced Risc Mach Ltd | Endianess compensation within a SIMD data processing system |
JP2008033722A (ja) * | 2006-07-31 | 2008-02-14 | Matsushita Electric Ind Co Ltd | エンディアン変換回路を備えたデータ転送制御装置 |
US20080040576A1 (en) * | 2006-08-09 | 2008-02-14 | Brian Michael Stempel | Associate Cached Branch Information with the Last Granularity of Branch instruction in Variable Length instruction Set |
US7624251B2 (en) * | 2006-11-01 | 2009-11-24 | Apple Inc. | Instructions for efficiently accessing unaligned partial vectors |
-
2009
- 2009-05-28 CN CN2009801356167A patent/CN102150139A/zh active Pending
- 2009-05-28 CN CN201510321721.7A patent/CN105893270A/zh active Pending
- 2009-05-28 US US13/063,347 patent/US9524237B2/en active Active
- 2009-05-28 WO PCT/JP2009/059738 patent/WO2010029794A1/ja active Application Filing
- 2009-05-28 JP JP2010528678A patent/JP5292406B2/ja active Active
- 2009-08-13 TW TW103145485A patent/TWI541658B/zh not_active IP Right Cessation
- 2009-08-13 TW TW098127267A patent/TWI476597B/zh not_active IP Right Cessation
-
2013
- 2013-06-10 JP JP2013121448A patent/JP5521092B2/ja active Active
-
2014
- 2014-04-07 JP JP2014078466A patent/JP5802791B2/ja active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63211019A (ja) * | 1987-02-27 | 1988-09-01 | Hitachi Ltd | 直接メモリアクセス制御装置 |
JPH0336643A (ja) * | 1989-07-03 | 1991-02-18 | Nec Corp | データ処理方法 |
JPH06124201A (ja) * | 1990-08-09 | 1994-05-06 | Mips Computer Syst Inc | コンピュータにおけるバイト順番スイッチング方法及び装置 |
JPH08278918A (ja) * | 1995-02-24 | 1996-10-22 | Internatl Business Mach Corp <Ibm> | エンディアンタスクを実行するシステム及び方法 |
JPH0997211A (ja) * | 1995-09-29 | 1997-04-08 | Matsushita Electric Ind Co Ltd | バス制御装置、及びバス制御装置を含む情報処理装置 |
JP2000003304A (ja) * | 1998-06-12 | 2000-01-07 | Nec Corp | データ処理装置とデータアライン装置 |
JP2000235503A (ja) * | 1999-02-16 | 2000-08-29 | Hitachi Ltd | オペレーティングシステム及び計算機 |
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101913968B1 (ko) | 2010-04-20 | 2018-10-31 | 르네사스 일렉트로닉스 가부시키가이샤 | 마이크로 컴퓨터 |
KR101793282B1 (ko) * | 2010-04-20 | 2017-11-02 | 르네사스 일렉트로닉스 가부시키가이샤 | 마이크로 컴퓨터 |
US9395999B2 (en) | 2010-04-20 | 2016-07-19 | Renesas Electronics Corporation | Microcomputer having processor capable of changing endian based on endian information in memory |
US9910770B2 (en) * | 2010-04-20 | 2018-03-06 | Renesas Electronics Corporation | Microcomputer having processor capable of changing endian based on endian information in memory |
US20160314068A1 (en) * | 2010-04-20 | 2016-10-27 | Renesas Electronics Corporation | Microcomputer having processor capable of changing endian based on endian information in memory |
US10140207B2 (en) | 2010-04-20 | 2018-11-27 | Renesas Electronics Corporation | Microcomputer having processor capable of changing endian based on endian information in memory |
JP2011227730A (ja) * | 2010-04-20 | 2011-11-10 | Renesas Electronics Corp | マイクロコンピュータ |
US10489129B2 (en) | 2014-08-13 | 2019-11-26 | International Business Machines Corporation | Layered vector architecture compatibility for cross-system portability |
US9996326B2 (en) | 2014-08-13 | 2018-06-12 | International Business Machines Corporation | Layered vector architecture compatibility for cross-system portability |
US9619214B2 (en) | 2014-08-13 | 2017-04-11 | International Business Machines Corporation | Compiler optimizations for vector instructions |
US9626168B2 (en) | 2014-08-13 | 2017-04-18 | International Business Machines Corporation | Compiler optimizations for vector instructions |
US9959102B2 (en) | 2014-08-13 | 2018-05-01 | International Business Machines Corporation | Layered vector architecture compatibility for cross-system portability |
JP2016045759A (ja) * | 2014-08-25 | 2016-04-04 | サンケン電気株式会社 | 演算処理装置 |
US9588746B2 (en) | 2014-12-19 | 2017-03-07 | International Business Machines Corporation | Compiler method for generating instructions for vector operations on a multi-endian processor |
US9606780B2 (en) | 2014-12-19 | 2017-03-28 | International Business Machines Corporation | Compiler method for generating instructions for vector operations on a multi-endian processor |
US10169014B2 (en) | 2014-12-19 | 2019-01-01 | International Business Machines Corporation | Compiler method for generating instructions for vector operations in a multi-endian instruction set |
US9430233B2 (en) | 2014-12-19 | 2016-08-30 | International Business Machines Corporation | Compiler method for generating instructions for vector operations in a multi-endian instruction set |
US9886252B2 (en) | 2015-08-17 | 2018-02-06 | International Business Machines Corporation | Compiler optimizations for vector operations that are reformatting-resistant |
US9880821B2 (en) | 2015-08-17 | 2018-01-30 | International Business Machines Corporation | Compiler optimizations for vector operations that are reformatting-resistant |
US10169012B2 (en) | 2015-08-17 | 2019-01-01 | International Business Machines Corporation | Compiler optimizations for vector operations that are reformatting-resistant |
US10642586B2 (en) | 2015-08-17 | 2020-05-05 | International Business Machines Corporation | Compiler optimizations for vector operations that are reformatting-resistant |
US9594668B1 (en) | 2015-09-04 | 2017-03-14 | International Business Machines Corporation | Debugger display of vector register contents after compiler optimizations for vector instructions |
US9563534B1 (en) | 2015-09-04 | 2017-02-07 | International Business Machines Corporation | Debugger display of vector register contents after compiler optimizations for vector instructions |
WO2023047762A1 (ja) * | 2021-09-21 | 2023-03-30 | 株式会社日立製作所 | プロセッサおよびエンディアン変換方法 |
Also Published As
Publication number | Publication date |
---|---|
TW201020795A (en) | 2010-06-01 |
US20110191569A1 (en) | 2011-08-04 |
JP2013229039A (ja) | 2013-11-07 |
US9524237B2 (en) | 2016-12-20 |
TWI541658B (zh) | 2016-07-11 |
JPWO2010029794A1 (ja) | 2012-02-02 |
JP5292406B2 (ja) | 2013-09-18 |
CN105893270A (zh) | 2016-08-24 |
JP2014179107A (ja) | 2014-09-25 |
JP5521092B2 (ja) | 2014-06-11 |
TWI476597B (zh) | 2015-03-11 |
CN102150139A (zh) | 2011-08-10 |
JP5802791B2 (ja) | 2015-11-04 |
TW201530320A (zh) | 2015-08-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5802791B2 (ja) | 半導体集積回路装置 | |
JP2834837B2 (ja) | プログラマブルコントローラ | |
US8521989B2 (en) | Programmable and scalable microcontroller architecture | |
JP2816248B2 (ja) | データプロセッサ | |
JPH0766324B2 (ja) | データ処理装置 | |
KR20000076310A (ko) | 리스크 구조를 갖는 8 비트 마이크로콘트롤러 | |
JP2001092662A (ja) | プロセッサコア及びこれを用いたプロセッサ | |
JPH0810428B2 (ja) | データ処理装置 | |
US5924114A (en) | Circular buffer with two different step sizes | |
JPH07120278B2 (ja) | データ処理装置 | |
JPH03216776A (ja) | 集積回路装置及びそれにより構成されたマイクロプロセッサ | |
US6012138A (en) | Dynamically variable length CPU pipeline for efficiently executing two instruction sets | |
JP4073721B2 (ja) | データ処理装置 | |
JPH07120284B2 (ja) | データ処理装置 | |
JP2504235B2 (ja) | デ―タ処理装置 | |
JPH0922379A (ja) | マイクロコンピュータ | |
JP3740321B2 (ja) | データ処理装置 | |
JP3760093B2 (ja) | マイクロコンピュータ | |
US9405534B2 (en) | Compound complex instruction set computer (CCISC) processor architecture | |
JP3539914B2 (ja) | マイクロコンピュータ | |
JP3539951B2 (ja) | データ処理装置 | |
JP3147884B2 (ja) | 記憶装置及び情報処理装置 | |
JP2696578B2 (ja) | データ処理装置 | |
JP4382076B2 (ja) | データ処理装置 | |
KS | Central processing unit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WWE | Wipo information: entry into national phase |
Ref document number: 200980135616.7 Country of ref document: CN |
|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 09812942 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 2010528678 Country of ref document: JP |
|
WWE | Wipo information: entry into national phase |
Ref document number: 13063347 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 09812942 Country of ref document: EP Kind code of ref document: A1 |