JPH06124201A - コンピュータにおけるバイト順番スイッチング方法及び装置 - Google Patents

コンピュータにおけるバイト順番スイッチング方法及び装置

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JPH06124201A
JPH06124201A JP3197849A JP19784991A JPH06124201A JP H06124201 A JPH06124201 A JP H06124201A JP 3197849 A JP3197849 A JP 3197849A JP 19784991 A JP19784991 A JP 19784991A JP H06124201 A JPH06124201 A JP H06124201A
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エイ． キリアン アール
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アイ． ヒメルスタイン マーク
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MIPS Computer Systems Inc
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/768—Data position reversal, e.g. bit reversal, byte swapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes

Abstract

(57)【要約】 （修正有） 【目的】ビッグエンディアン又はリトルエンディアンの
何れかのアーキテクチャを使用して与えられたコンピュ
ータがプログラムを稼動することを可能とする方法及び
装置を提供する。 【構成】本方法は、１つのアーキテクチャにおけるバイ
トアドレスの下位２ビットと２進３との排他的ＯＲ処理
が、そのバイトアドレスを他方のアーキテクチャにおけ
る等価なバイトアドレスへ変換するという事実を使用し
ている。本方法は、好適実施例においてはソフトウエア
で実現されるが、ハードウエアで実現することも可能で
ある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタルコンピュータの
分野に関するものである。更に詳細には、少なくとも２
つの異なったバイト順番の内の何れかを使用するプログ
ラムをコンピュータが稼動することを可能とする方法及
び装置に関するものである。
【０００２】
【従来の技術】異なったコンピュータシステムは、それ
らのメモリ内においてデータのワードを異なった態様で
組織化することが知られている。あるコンピュータで
は、最小桁ビットが最下位のアドレスに存在するように
データのワードを格納する。このような装置は、所謂
「リトルエンディアン（Ｌｉｔｔｌｅ Ｅｎｄｉａ
ｎ）」（尚、「ＬＥ」とも省略する）アーキテクチャを
有している。その他のコンピュータは、最大桁ビット
（又は、ある場合においては、符号ビット）を最下位の
アドレスに存在させた状態でデータを格納する。これら
の装置は「ビックエンディアン（Ｂｉｇ Ｅｎｄｉａ
ｎ）」（尚、「ＢＥ」とも省略する）アーキテクチャを
有している。これらのデータ組織システムについてはよ
り詳細に多数の文献に記載されている。そのような文献
の１つとしては、Ｃｏｈｅｎ著「聖戦及び平和への希求
に関し（Ｏｎ Ｈｏｌｙ Ｗａｒｓ ａｎｄ ａ Ｐｌ
ｅａ ｆｏｒ Ｐｅａｃｅ）」、コンピュータ、１０／
８１、ｐｐ．４８−５４の文献がある。
【０００３】マシンがＢＥであるか又はＬＥであるかと
いうことは、その特定のマシン内においては殆ど差異を
生ずることはない。各アーキテクチャはそれ自身の支持
者を有しているが、両方のアーキテクチャは等しく有利
性のあるものであると一般的に理解されている。異なっ
たアーキテクチャのマシンが相互作用を行なわねばなら
ない場合、又は一方のタイプのマシンに対して書かれた
ソフトウエアが異なったタイプのマシン上で稼動される
場合に、２つのアーキテクチャを使用することは問題と
なる。これらの状態においては、一方のアーキテクチャ
に従って一方のマシン内に格納されたデータ又はプログ
ラムは、異なったアーキテクチャのマシンによって誤解
されることがある。更に、データワードの一部にアクセ
スするか又は処理する命令は、著しく異なった結果を有
することとなる。
【０００４】リトルエンディアンマシンとビッグエンデ
ィアンマシンとの間の両立性が欠如するために、それら
の間での適合性を改善するための多数の試みがなされて
いる。これらの試みの殆どはハードウエア装置の形態と
なり、通常シフトレジスタと種々の論理ゲートの組合わ
せから構成されている。このようなハードウエアはＢＥ
命令とＬＥ命令の両方が動作することを可能とするもの
ではあるが、このようなハードウエアはコンピュータシ
ステムに複雑性を加え且つその速度を減少させる。この
ような結果は不所望なものである。
【０００５】
【課題を解決するための手段】本発明は、その実施形態
の１つにおいては、殆どのマイクロプロセサと適合性が
ありＬＥマシン上でＢＥプログラムを稼動すること又は
その逆を行なうことを可能とするソフトウエアモジュー
ルを供給することにより従来技術の既知の欠点を解消し
ている。
【０００６】本モジュールは、オペレーティングシステ
ムソフトウエアの一部であり、且つ４バイトのデータを
有するコンピュータワードの場合、１個のワードのアド
レスの下位２ビットと２進３とをＸＯＲ処理することは
反対のバイト順番のマシンに対する所望のバイトをアド
レスすることとなるという事実を使用している。本明細
書では４バイトワードでの動作についてのみ説明する
が、本発明は異なった数のバイトを有するワードと共に
使用することが可能であることは勿論である。
【０００７】本発明のソフトウエアでの実現及びハード
ウエアでの実現の両方が可能である。ソフトウエアで実
現する場合には、何等付加的な又は特別なハードウエア
を必要とするものではないが、同一の機能を達成するた
めにはハードワイヤードの装置よりも稼動速度は遅い。
従って、ある状況下においては、本発明のハードウエア
での実現の場合が望ましい。ハードウエアでの実現の場
合、１個のレジスタにおける１個のビットが、ビッグエ
ンディアン又はリトルエンディアンを表わすためにセッ
ト状態とされるか又は非セット状態とされる。該ビット
は、ある部分のワード命令がエンディアンであることが
変更されねばならないことを表わしている。
【０００８】
【実施例】本発明は、ＢＥ順番又はＬＥ順番の何れかに
対して意図されているプログラムを単一のコンピュータ
でラン即ち稼動することを可能としている。エンディア
ンスイッチングと呼ばれる簡単な技術が、１つのコンピ
ュータが、僅かな性能のオーバーヘッドでもって、異な
ったバイト順番のコンピュータを模倣することを可能と
している。
【０００９】殆どのコンピュータはワードアドレス型マ
シンである。平均的な条件下においては、データは、ワ
ードの部分ではなく、ワードでアクセスされる。異なっ
たバイト順番の２つのマシンは、ワードに関しては、極
めて類似している。ワードを使用するか又は参照する動
作に関して、ビッグエンディアンマシンとリトルエンデ
ィアンマシンとの間では、マシン動作は同一であり且つ
データはワードで格納される。ワードを参照するにすぎ
ないプログラムは、何れかのバイト順番のマシン上でラ
ン即ち稼動する。
【００１０】この原理は、図１に示したロードワード命
令によって示され、その命令はＬＥマシン用のものであ
る。ＢＥマシンが使用された場合には、同一のロードワ
ード命令は同一の態様で機能する。この説明において
は、１つのアドレスは、ワードアドレスとそれに続く２
ビットバイトアドレスとから構成される一対のシンボル
（記号）によって表現される。
【００１１】ＢＥマシンとＬＥマシンとの間の差異は、
本明細書においては、バイトメモリ操作を使用する場合
のアドレスの下位２ビットの解釈によって示される。Ｌ
Ｅマシンは、アドレスが下位２ビットとして００を有す
る場合に最小桁ビット（ＬＳＢ）を有する８ビットを選
択する。ＢＥマシンは、同一のアドレスビットを使用す
る場合に、最大桁ビット（ＭＳＢ）を有する８ビットを
選択する。あるＢＥマシンにおいては、選択されたバイ
トはそのデータに対する符号ビットを有している。
【００１２】図２はＢＥマシン及びＬＥマシンの両方に
対しロードバイト操作を示している。図２において、所
望のバイトを有するワードは、ワードアドレスのみを使
用するメモリから抽出され且つアライメントレジスタ内
に配置される。両方のマシンにおいて、パワーアップ
（始動）ルーチン期間中に初期化されるｒｅｓｅｔ−ｔ
ｉｍｅ ｓｅｔ ｅｎｄｉａｎフラッグを使用して、何
れのタイプのマシンが使用されているかを表わし且つど
の８ビットが該レジスタ内のＬＳＢ位置内に配置される
べきであるかを表わす。図２に示した如く、ＢＥメモリ
は符号及び最大桁ビットを最下位バイトアドレス内に配
置させ、且つＬＥメモリは最小桁ビットを同一の位置内
に配置させる。
【００１３】図３は、最小桁ビット（ＬＳＢ）又は最大
桁ビット（ＭＳＢ）の何れかから開始してバイトに番号
付けをするために２つの下位アドレスビットを使用する
ことにより、ＢＥマシン又はＬＥマシンの何れかを形成
することが可能であるという原理を示している。図示例
においては、ＢＥマシン用の下位２ビット００によって
アドレスされるバイトは「Ｍ」を有しており、且つ２つ
の上位ビット１１は「Ｓ」を有するバイトをアドレスす
る。ＬＥマシンの場合、その状態は全く逆であり、即ち
００によってアドレスされるバイトは「０」を有してお
り、且つ１１によってアドレスされるバイトは「Ｍ」を
有している。図示した如く、何れかのマシンによって使
用されるバイトアドレスと「１１」（２進３）とを排他
的ＯＲ（ＸＯＲ）処理すると、反対のデータ順番規則を
使用して同一のデータをアクセスするための正確なバイ
トアドレスが得られる。図４は、更に、与えられたアド
レスのオフセットを単に変化させるだけで与えられたマ
シンを異なったバイト順番のマシンのように動作させる
ことが可能であるという点において、これら２つのタイ
プのマシンがどのようにして実際に極めて類似している
ものであるかということを示している。注意すべきこと
であるが、異なったマシンに対するオフセットは、この
例の場合においては、互いに鏡像関係にある。
【００１４】最初は、ワードに関してＢＥマシンとＬＥ
マシンとを同一のものとして取扱うことは誤ったものの
ように見える。一般的に、ＢＥマシン及びＬＥマシンの
両方が同一のＡＳＣＩＩファイルから読取ることが可能
であることが知られており、それらのマシンがワード長
２進データを交換する場合に問題が発生する。連続的な
バイトが１つのファイルに書込まれる場合、両方のタイ
プのマシンに対する結果は予想通りのものである。しか
しながら、その組のバイトを単一のワードとして取扱う
場合、その結果は、しばしば、誤ったものである。これ
らの矛盾は、各マシンの入力／出力（Ｉ／Ｏ）システム
が、ワードをどのようにして一連のバイトへ分解するか
ということを知っているということを知ることにより説
明することが可能である。全てのＩ／Ｏ操作はキャラク
タ（文字）指向型である。各システム及びマシンは、そ
の内部に、ワードをそのＩ／Ｏ装置の一部として組立て
且つ分解するための手段が組込まれている。図５はファ
イル１５内の一連のキャラクタ、即ち文字列を示してお
り、且つこれらの文字がどのようにしてＢＥマシン２０
及びＬＥマシン２５によって１つのワード内にマップさ
れるかということを示している。この図が示す如く、マ
シンがＢＥであるか又はＬＥであるかということを確立
するものは、どのようにしてプロセサが１つのワードか
らバイトを抽出するかということとどのようにしてＩ／
Ｏシステムがワードを組立て且つ分解するかということ
との組合わせである。バイト順番のエミュレーション 前述した説明から明らかな如く、適切なバイト順番の取
扱いは２つの事柄によって制御され、即ち、下位アドレ
スビットの解釈及びバイトストリームとメモリ内のワー
ドとの間の変換のためのＩ／Ｏ規則である。これらの両
方の事柄がハードウエアか又はソフトウエアの何れかで
解決することが可能である場合には、何れのバイト順番
においてもプログラムを稼動するマシンを形成すること
が可能である。
【００１５】第一の決まりである下位アドレスビットの
解釈は、本発明の好適実施例におけるコンピュータの一
部としてソフトウエア内において実現されており、且つ
第一のバイト順番の２個の下位ビットを２進３とＸＯＲ
処理することにより１つのバイト順番におけるバイトア
ドレスは他方のバイト順番のバイトアドレスをシュミュ
レートさせることが可能であるという観察に依存してい
る。このタスクを実施するためのソフトウエアは、プロ
グラムのコンパイル時間において又はその後に機能す
る。例えば、バイト順番（ｂｙｔｅ ｏｒｄｅｒ）を反
転させるための本発明を包含するコンピュータは、ロー
ドされるべきプログラムを読取り、且つどのようにして
バイトが１つのワードにパックされるかという異なった
決まりを考慮に入れるために各部分的なワードメモリ参
照を調節することが可能である。一貫性を持ってバイト
順番を変化させるか乃至は再配列させるために変換プロ
グラム内には３つの標準的なタイプのバイトアドレス動
作用命令が設けられていなければならない。これらの３
つの場合を図６に示してある。
【００１６】ケース１においては、ベースレジスタが既
にワード上に整合されていることが知られている。この
場合においては、新たなベースアドレスの計算は、シス
テムコンパイラによって実施され、それは、単に、オフ
セットと２進３とをＸＯＲ処理して適切な変位を与える
にすぎない。ケース２においては、オフセットが０であ
るか又はオフセットが存在せず、且つベース整合は未知
である。このような態様でバイトがアドレスされる場
合、ベースレジスタ内の値は２進３とＸＯＲ処理され
る。その結果は正しいオフセットとして使用される。ベ
ース整合又はオフセット整合の何れもが知られていない
場合には、図６（Ｃ）に示した３つの命令を使用して、
新たな順番で正しいバイトをアドレスする。これらの命
令は非常に高速で稼動し、従ってエキストラな命令を実
施することがシステムの性能に影響を与えることは殆ど
ない。
【００１７】上述した如き３つの場合の全ては、低アド
レスビットの適切な解釈を取扱っている。本発明の好適
実施例はこれらのアドレス変換を達成するためにソフト
ウエアを使用しているが、システムプロセサに対するハ
ードウエアの修正により同一の目的を達成することが可
能である。あるプロセサでは、プロセサのバイト順番を
システムのリセット時においてセットすることを可能と
している。この場合においては、ユーザモードプログラ
ムを使用して、プログラム（タスク）毎にマシンのバイ
ト順番を調節することは比較的簡単である。このことを
行なうための最も簡単な方法は、前のプログラム又は最
後のリセットにおける何れかにおいて特定されたバイト
順番と同一であるか又は異なったバイト順番で新たなプ
ロセスを稼動するか否かを表わすビットをステータスレ
ジスタ内に定義することである。このフラッグをセット
することは、その新たなプログラムの期間中、バイト順
番において不変的なシフトを発生させる。この技術がハ
ードウエアで実現される場合には、システムは、異なっ
た「エンディアン特性」を表わすビットがターンオンさ
れたことを検知する。ワードの一部をアクセスする命令
は変更されることはない。その代わりに、３２ビットア
ドレスバスは分岐経路を有している。アドレスの内の３
０ビットはロードアライナレジスタ内に配置される。残
りの２ビットは、２進３とＸＯＲ処理されて、正しいバ
イトアドレスを得る。次いで、これらの３０ビット及び
２ビットはロードアライナにおいて再結合される。この
方法は、システムの性能を劣化させることはない。なぜ
ならば、プログラムは、リセットタイムフラッグが表示
されたバイト順番へセットされた如くに正確に動作する
からである。これらの操作は、システムがユーザモード
にあり且つ逆エンディアンビットがオンである場合にの
み発生する。影響される命令は、ロード命令及びストア
（格納）命令等である。
【００１８】第二の変換、即ちワードのＩ／Ｏシステム
内のバイトストリームへの及び該バイトストリームから
の変換も、好適実施例においては、ソフトウエアにおい
て達成される。読取られるか又は書込まれるデータの全
てのバッファを一様にワードスワッピングすることによ
り、マシンの内蔵されている決まりを受付けることが可
能である。ワードスワッピングは、２つの外側のバイト
と２つの内側のバイトとを交換する操作である（即ち、
バイト０と３とをスイッチし且つバイト１と２とをスイ
ッチする）。ワードスワッピング及びそれを実現するの
に必要なコードを図７に示してある。エンディアンスイッチャ（Ｅｎｄｉａｎ Ｓｗｉｔｃｈ
ｅｒ）の構成 上に説明した両方の決まりを実現する幾つかの別の方法
が可能である。バイトオーダ、即ちバイト順番でのエミ
ュレーションのために本明細書で説明したハードウエア
の修正を多くのマシンが有するものではないので、純粋
なソフトウエアのエミュレーションについても検討す
る。
【００１９】ＬＥプログラムとＢＥプログラムの両方で
稼動するコンピュータがハードウエア修正を有するもの
でない場合には、変換プログラムを使用することが可能
である。そのプログラムは、プログラムと初期化したデ
ータの両方をワードスワッピングする。又、部分的なワ
ードを適切にアドレスするためにコードを「再書込み」
することが必要な場合がある。マシン内にプログラムを
エンタする場合にその修正を行なうことが可能であり、
且つその変更したプログラムはその変換した形態で格納
することが可能である。
【００２０】異なったバイトオーダ（バイト順番）装置
のネットワークを有する環境においては、何れかのマシ
ンに関して何れかのプログラムを実行することを所望す
る場合、そのバイト順番は実行の前に固定させることは
不可能である。この場合、プログラムはその実行の一部
として修正され、その変換はプログラムがシステムメモ
リ内に移動される場合に発生する。その変換プログラム
の実行時間は小さく、且つ部分的ワードメモリ操作を修
正するための作業量も比較的小さい。アドレス内の下位
２ビットを解釈するためにマシンが前に説明したハード
ウエア修正を有している場合には、必要とされる唯一の
プログラム修正は、プログラムと初期化データとをワー
ドスワッピングすることである。アプリケーションプロ
グラムが実際にロードされる迄ワードスワッピングが遅
延される場合（要求に応じてのワードスワッピング）、
変換プロセスのために必要とされるマシンのオーバーヘ
ッドは、そのプログラムの稼動時間全体に亘って償却さ
れる。
【００２１】Ｉ／Ｏシステム内のデータのバイトの直列
化に関連するＢＥマシンとＬＥマシンとの間の差異は、
データが出力バッファへ書込まれるか又はそれから読取
られる場合に取扱われる。出力バッファ内の全てのデー
タは、ディスクから物理的なＩ／Ｏを読取った直後か又
はディスクへ物理的なＩ／Ｏを書込む直前にワードスワ
ッピングされる。オペレーティングシステムのサポート オペレーティングシステムは、反対のバイト順番をエミ
ュレートし、且つ稼動中のプログラムのシステム仮定を
エミュレートすることが可能でなければならない。この
ことは、適合性のあるシステムコールベクトル及び、多
分、通過中のデータ構成の変換の両方を必要とする場合
がある。全ての２進ロードモジュールは、そのバイト順
番を、該モジュールの開始時にエンコードさせる。この
ことは、オペレーティングシステムに対して、プログラ
ムのシステム仮定をエミュレートするために必要とされ
るアクションについて通知する。
【００２２】ＵＮＩＸシステム間の類似性は、他のシス
テムのオペレーティングシステムインターフェースの多
くのものを比較的容易にサポートすることを可能として
いる。システムコールベクトルにおいて適合性のない要
素が存在する場合には、それらの要素は幾つかの方法で
処理することが可能である。オペレーティングシステム
が異なった「エンディアン特性」の２進数を識別し且つ
別のベクトルを選択することが可能である。割当てたシ
ステムコール内にオーバーラップが存在しないか又は僅
かのオーバラップが存在するにすぎない場合には、反対
のエンディアンシステムコールへのエントリは、通過中
のデータ構成（存在する場合）を変化させ且つ元のシス
テムコールへ分岐することを可能とする。
【００２３】プログラムは、入力／出力メカニズムが文
字データをワードへ変換すると仮定するバイト順番でフ
ァイルとして格納される。従って、プログラムの組織
は、そのプログラムが実行される前に変更されねばなら
ない。前述した如く、このことは比較的容易である。な
ぜならば、ロードモジュール内の全ての命令及び全ての
初期化データワードがスワッピングされるからである。
バイトがスイッチされる１つの理由は、ネットワークイ
ンターフェースがバイト指向型であり、且つＢＥからＬ
Ｅへ移動し且つ帰還する場合に本質的にワードをスワッ
ピングするからである。従って、補償が必要とされる。
【００２４】図８はソフトウエアで反対のバイト順番を
シュミュレートする場合の影響の推定を示している。前
述した如く、ハードウエア拡張は、プログラムの計算部
分の期間中に何等性能に悪影響を発生することはない。
なぜならば、プログラムは、他のバイト順番のマシン上
で稼動するように正確に稼動するからである。図８に示
した如く、ソフトウエアのペナルティの範囲は２乃至
８．８％である。入力／出力バッファの変換は、ある性
能損失を発生する。これは単にファイルを読取る場合よ
りも、ファイルを読取り且つワードスワッピングするた
めに１１．７％の程度一層長くなっている。結論 図示し且つ本明細書において説明したソフトウエアはＬ
Ｅ又はＢＥマシンの何れかの上でプログラムを稼動する
ことを可能とする。ディスク又はメモリ上に格納された
データを包含する異なったバイト順番のシステム間のデ
ータ交換は本発明の特定の示唆の範囲内のものではない
が、本明細書の記載事項は、これらの転送によって示さ
れる問題を解消する場合にも有用なものである。
【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 メモリからワードをローディングするプロセ
スを示した説明図。
【図２】 命令を稼動するマシンのタイプに依存して
「ロードバイト（Ｌｏａｄ Ｂｙｔｅ）」命令がどのよ
うにして異なったバイトをリコールするかを示した説明
図。
【図３】 ＸＯＲ命令を使用してどのようにバイト順番
を変換することが可能であるかを示した説明図。
【図４】 マシンのオフセットの変更がどのようにして
マシンの性質を変更することが可能であるかを示した説
明図。
【図５】 ファイルからのデータの転送がどのようにし
てバイト順番に依存するかを示した説明図。
【図６】 １つのタイプのマシンに対するロードをどの
ようにして異なったタイプのマシンに対するロードへ変
換することが可能であるかを示した説明図。
【図７】 ワード内のバイトのメモリ位置をスワッピン
グする状態を示した説明図。
【図８】 バイト順番をエミュレートするために必要な
可能なマシンのオーバーヘッドを示した説明図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アール エイ． キリアン アメリカ合衆国， カリフォルニア 94022， ロス アルトス， パイン レ ーン 33 (72)発明者 マーク アイ． ヒメルスタイン アメリカ合衆国， カリフォルニア 95129， サン ノゼ， ハッピー バレ ー アベニュー 1331

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第一の予め定めたバイト順番アドレス方
    法を使用するプログラムを第二の予め定めたバイト順番
    アドレス方法へ変換する方法において、データのバイト
    に関し動作する前記プログラム内の全ての命令を見付け
    出し、該バイトアドレスの下位２ビットと２進３と排他
    的ＯＲ処理し、且つ該バイトアドレスの下位２ビットを
    前記排他的ＯＲ処理操作の結果と置換する、上記各ステ
    ップを有することを特徴とする方法。
  2. 【請求項２】 第一の予め定めたバイト順番アドレス方
    法を使用するプログラムを第二の予め定めたバイト順番
    アドレス方法へ変換する装置において、データのバイト
    に関し動作する前記プログラム内の全ての命令を見付け
    出す手段、該バイトアドレスの下位２ビットと２進３と
    を排他的ＯＲ処理する手段、該バイトアドレスの下位２
    ビットを前記排他的ＯＲ処理操作の結果と置換する手
    段、を有することを特徴とする装置。
  3. 【請求項３】 予め定めたバイト順番アドレス方法を持
    ったデジタルコンピュータにおけるコンパイラであっ
    て、同一又は異なったバイト順番アドレス方法のプログ
    ラムをコンパイルすることの可能なコンパイラであっ
    て、新たなプログラムが以前にコンパイルしたプログラ
    ムと異なったバイト順番アドレス方法を有するか否かを
    検知する手段、コンピュータワードの一部をアクセスす
    る命令を前記コンピュータの予め定めたバイト順番アド
    レス方法へ変換する手段、を有することを特徴とするコ
    ンパイラ。
  4. 【請求項４】 請求項３において、前記命令を変換する
    手段が、更に、前記バイトアドレスの下位２ビットを検
    知する手段、前記バイトアドレスの下位２ビットと２進
    ３とを排他的ＯＲ処理する手段、を有することを特徴と
    するコンパイラ。
JP19784991A 1990-08-09 1991-08-07 コンピュータにおけるバイト順番スイッチング方法及び装置 Expired - Lifetime JP3556955B2 (ja)

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JPH06124201A true JPH06124201A (ja) 1994-05-06
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US (2) US5398328A (ja)
EP (1) EP0470570B1 (ja)
JP (1) JP3556955B2 (ja)
DE (1) DE69124437T2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
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